CN1920879A

CN1920879A - 识别和访问在存储通道中的独立储存装置

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Publication number: CN1920879A
Application number: CNA2006101375096A
Authority: CN
Inventors: P·麦克威廉姆斯; J·阿基雅玛; K·S·贝恩斯; D·加贝尔
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2005-07-05
Filing date: 2006-06-30
Publication date: 2007-02-28
Anticipated expiration: 2026-06-30
Also published as: TWI341977B; US7872892B2; KR20080014904A; JP2008544427A; US20070008328A1; KR101026582B1; JP4796627B2; TW200710667A; EP1899818A2; WO2007005703A3; US20110128765A1; US20120075902A1; US8310854B2; US8064237B2; WO2007005703A2; CN1920879B

Abstract

在本发明的一个实施方式中，提供一种存储器集成电路，包括存储器阵列、寄存器和耦合至寄存器的控制逻辑。在存储器集成电路中的存储器阵列存储数据。寄存器包括一个或多个位存储电路，以存储相同值的一个或多个相同位。控制逻辑响应存储在寄存器中的一个或多个相同位，提供对存储器集成电路的独立子通道存储器访问。

Description

识别和访问在存储通道中的独立储存装置

发明领域

本发明的实施方式一般地涉及存储器，具体地说涉及将识别号码分配至存储器模件的储器集成电路，以支持独立的子通道存储器对存储通道内的访问。

背景技术

在具有统一或者合一存储访问的存储器体系结构，有时称为统一存储器体系结构(UMA)中，为了降低成本，处理器和图形控制器共享系统存储器。典型地，UMA存储器体系结构可以被优化以处理来自处理器对系统存储器内的存储器请求(读取/写入访问)。典型UMA存储器体系结构折衷图形控制器做出的存储器请求。当今，图形性能对于支持三维空间(3D)以及较高分辨率来说更为重要。

在典型UMA存储器体系结构中，高速缓冲存储器使用固定六十四个(64)字节的高速缓冲存储器线来支持由处理器作出的存储器请求以及由图形控制器作出的存储器请求。在UMA存储器体系结构中的典型存储控制器具有一两个存储通道。每个存储通道利用每个存储模块共享在地址总线中的全部地址线，以便执行读取或者写入访问。在典型存储通道中的数据总线典型地是六十四(64)位宽，所以同时从存储器访问给定地址的八(8)字节连续(contiguous)数据。可以随采用的存储器类型以及存储容量而确定以不同的方式数据总线的位布线到存储器模块。

尽管处理器典型地使用从存储器访问的全部64位连续数据，然而图形控制器一般未必如此。在UMA存储器体系结构中，当图形控制器作出的存储器请求时，大部分连续数据可能不被考虑。因而，存储通道的带宽可能由在典型UMA存储器体系结构中的图形控制器所发布的存储器请求无效率地使用。

附图说明

从以下详细说明，本发明实施方式的特征将变得显而易见，其中：

图1A举例说明了可以使用本发明的实施方式的典型计算机系统的框图。

图1B的举例说明了可以使用本发明的实施方式的客户-服务器系统的框图。

图2举例说明了其中可以使用本发明的实施方式的第一中央处理单元的框图。

图3A举例说明耦合至一对存储通道的存储器控制块的高级框图，所述一对存储通道中的每一个包括四个存储器子通道。

图3B举例说明在存储器控制块中的存储控制器的详细框图，所述存储器控制块耦合至高速缓冲存储器和一对包括多个S子通道的存储通道。

图4A是举例说明视频显示上的像素映射的图，所述映射到通过存储通道进行的存储访问，所述存储通道不带使用线性存储器访问的子通道。视频显示上的像素

图4B是举例说明映射的图，所述映射到通过存储通道进行的存储访问，所述存储通道带有两个支持微瓦片(micro-tiling)存储访问的子通道。

图4C是举例说明视频显示上的像素映射的图，所述映射到通过存储通道进行的存储访问，所述存储通道带有四个支持微瓦片(micro-tiling)存储访问的子通道。

图5A是举例说明在六十四位宽存储通道上进行线性六十四个字节存储器访问的图。

图5B是举例说明一对三十二位宽的存储器子通道上一对三十二个字节存储器访问中的独立子通道存储器访问的图。

图5C是举例说明在四个十六位宽的存储器子通道上进行四个十六字节存储访问的独立子通道存储访问的图。

图6举例说明用于存储通道的地址信号线位映象。

图7举例说明多芯片存储器模块耦合至安装在主机印刷电路板上的连接器的框图。

图8举例说明存储器集成电路支持在存储器子通道上的微瓦片存储访问的框图。

图9举例说明耦合至模式寄存器的地址超载逻辑电路，用于十六位宽存储器子通道和十六字节存储器访问的示意图。

图10A举例说明多芯片存储器模块和跨接线的框图，其被配置以分配和识别在存储通道中带有一对子通道的存储器集成电路。

图10B举例说明多芯片存储器模块和跨接线的框图，其被配置以分配和识别在存储通道中带有四个子通道的存储器集成电路。

图10C举例说明多芯片存储器模块和跨接线的框图，其被配置基督教青年会分配和识别在存储通道中带有多个子通道的存储器集成电路。

图11A举例说明包括缓冲器的控制电路的框图，以便从标识管脚接收的相同位用于图10A-10C的硬连接设置。

图11B举例说明包括寄存器的控制电路的框图，以便从标识管脚接收相同位用于图10A-10C的硬连接设置。

图11C举例说明包括寄存器的控制电路的框图，以便在复位之外的具体数目的时钟周期之后捕获标识信息。

图11D举例说明包括寄存器的控制电路的框图，以便在复位之后捕获与控制信号的选通一致的标识信息。

图12A举例说明数据字节中的数据位D0和D1与存储模块中的第一多个存储器集成电路的一个示意性对准。

图12B举例说明数据字节中的数据位D0和D1与存储模块中的第二多个存储器集成电路对准的第二示意性调整。

图13A是用于图11C的控制电路的时序图。

图13B是用于图11D的控制电路的时序图。

图14是耦合至存储模块的存储控制器的框图，以举例说明响应数据总线上的数据限定符将标识值加载到寄存器中的示意性方法。

在附图中同样的参考数字和标识表示提供类似的功能的同样元件。

具体实施方式

本发明实施方式的以下描述中，阐述若干细节以提供对本发明的彻底的理解。然而，对于本领域技术人员而言显而易见的是，没有这些细节可以实施本发明。在其它的情况中，没有详细描写公知的方法、程序、组件、和电路，以便模糊不必要地本发明实施方式的方面。

集成制图计算机系统的存储效率一般地受到高速缓冲存储器线的大小的限制。通常用于图表的理想存储器访问大小是四至十六字节的数据，因为图形处理机一次对一个或者几个像素或者纹元起作用。然而，UMA存储器体系结构最好是用于64字节高速缓冲存储器线以优化处理机存储器效率。利用64字节高速缓冲存储器线，由图表控制器作出的存储器请求导致了平均在从存储器取出并且从不由图表控制器使用的有效数量的数据。不使用的数据可以称为超取出。

利用微瓦片技术(micro-tiling)，来自图表控制器的存储器请求的超取出可以减低，而保存在具有集成图表控制器的UMA存储器体系结构中的高速缓冲存储器线技术要求。通常，微瓦片技术使用新的存储器体系结构和新的存储控制器体系结构。为了支持微瓦片技术存储器体系结构，该新的存储器子系统在存储通道内提供独立的子通道存储器访问。这些独立的对存储器的子通道存储器访问可以称为微瓦片或者微瓦片的存储器访问并且泛指为微瓦片技术。

虽然描述的是新的存储控制器和存储器体系结构，但是这些应用的焦点在于将相同值加载到存储器模件上的存储器集成电路中，以支持微瓦片技术。

可以在存储器阵列中的存储器集成电路赋一个在相同存储器阵列中另一个存储器集成电路之间的唯一的值。本发明的实施方式包括标识符并且提供机制以设置标识符的值。标识符可以称为具有相同位的相同值。

相同值的一个应用就是用于独立的子通道存储器访问，也称为微瓦片存储器访问。本发明的实施方式允许子通道选择位存入在各个存储通道中的各个存储模块的各个存储器集成电路之内的寄存器中。

在本发明的一个实施方式中，公开的方法包括：提供带有多个存储器集成电路的存储模块，多个存储器集成电路中的每一个具有至少两个管脚以将信息耦合到存储器集成电路中；分别地将至少两个相同位的值设定到一个存储器集成电路的至少两个管脚上；将至少两个相同位接收到该一个存储器集成电路里当做相同值；并且限制带有至少两个相同位的至少一个存储器集成电路的功能。

在本发明的另一个实施方式中，提供的存储器集成电路包括存储器阵列、寄存器以及耦合至寄存器的控制逻辑。在存储器集成电路中的存储器阵列存储数据。寄存器包括一个或多个位存储电路以存储相同值的一个或多个相同位。控制逻辑响应存储在该寄存器中的该一个或多个相同位，提供对存储器集成电路的独立子通道存储器访问。

在本发明又一个实施方式中，公开的存储模块包括带有电连接器的印刷电路板以耦合至主印刷电路板，以及安装到印刷电路板并且耦合至边缘连接的多个存储器集成电路。电连接器包括电源接头和接地线。安装到该模块的每一存储器集成电路包括存储器阵列，以存储数据；寄存器，包括具有耦合至数据总线的位的数据输入的一个或多个位存储电路，，以及耦合至该寄存器的控制逻辑；响应加载信号，寄存器存储在数据总线的位上的一个或多个子通道选择的位。响应存储在该寄存器中的该一个或多个子通道选择的位，控制逻辑提供对存储器集成电路的独立子通道存储器访问。

简言之，微瓦片技术启动存储器请求以由对存储器的不相连部分或者存储器块的较小请求组成。微瓦片技术存储器体系结构允许根据请求者的需要，对读和写存储器提取在大小以及结构方面不同。为了正确地识别较小存储器块，由微瓦片存储控制器将附加的地址信息提供到系统存储器里。举例来说，在本发明一个实施方式中，六十四位宽存储通道(物理的位宽度)可以被分割成四个十六位宽的子通道。在这个执行过程中，六十四个字节存储器访问(存储通道的逻辑字节宽度)由四个不相连的十六字节存储器块组成(假定存储器事务是8传送的脉冲串)。各个子通道使用某些唯一地址信息。图3A是一个四个十六位子通道的示意性执行过程，各个子通道具有某些唯一地址信息。微瓦片存储器体系结构的其它执行过程各个子通道的大小可以变化以及提供到各个子通道中的独立地址线的数目。

有好几种可以使用的方法将附加的独立的地址信息供应给存储器阵列的各个子通道，包括通过布线(routing)从存储控制器到存储器集成器件的新的专用线，或者重新确定(re-targeting)在存储模块中布线的未使用误差校正码(ECC)信号线为目标成为附加的地址线，来补充附加的地址线。当列地址写入存储器集成电路时，也可以通过在未使用的典型期间，诸如在存储器周期，过载(overload)预先存在(pre-exist)的地址信号线来补充独立附加地址信息。在这种情况下，微瓦片技术支持在存储模块中执行，并且仍然给预先存在的存储模块执行提供向后兼容。这些方法可以分别地，或者在本发明的实施方式中组合使用，以在期望数目的地址线上提供附加地址信息，所述地址线包括任何附加的地址线。

在标准存储器通道中，诸如基于两倍数据速率(DDR)DRAM技术的存储通道，存储通道的逻辑宽度可以被认为是M字节宽。在一个字节的数据中有八位。存储通道的逻辑宽度多少与存储模块上数据传送的脉冲串长度相关。也就是说，通过使用从基址增加的连续地址，通过形成脉冲串的数据传送，可连续地访问M字节的数据。一般地，将被访问(读或写)的字节块的基址是通道的逻辑宽度的整数倍。存储通道的物理宽度是在存储控制器和存储模块之间的数据总线位宽度。典型的最小值脉冲串长度可以是带有通过地址线的最小有效位设置的起始字符顺序的八个存储周期。利用典型的六十四位字节的物理宽度，八个存储周期访问存储通道中的六十四个字节的数据。因而，存储通道的典型的逻辑宽度是六十四个字节数据。

如前所述，存储通道的逻辑宽度是可以随基址连续地传送的字节数，而存储通道的物理宽度是在存储控制器和存储器模块之间的数据总线位宽度(“W_DB”)微瓦片存储系统将存储通道的逻辑宽度和物理宽度平等地划分为具有较小逻辑字节宽度和较小物理位宽度的子通道。

存储器的微瓦片技术将存储通道的物理宽度(W_DB位)和存储通道的逻辑宽度(M字节)断成S个子通道(W_sc)。各个子通道具有物理宽度W_sc＝W_DB/S位和逻辑宽度N＝M/S字节。因而，在用于数据传送的各个脉冲串的各个子通道中，N字节的数据可以在W_sc位的数据线上进行传送。存储通道可以具有在存储器中访问的存储器位置T_ML的总数。各个子通道访问存储通道的总共内存空间位置(T_SML)的子集，其中T_SML＝T_M1/S。

在微瓦片技术存储器中，各个子通道可以在存储通道上彼此独立的较小粒度的数据。为了使得它们完全地独立，可以从存储控制器到各个子通道布线分离地址信令线。为了避免布线太多的分离地址信令线，一些地址信令线可以交叉共享子通道，以便可以从一组常见的地址独立地选择的存储器位置。因而，给予各个子通道的地址具有若干独立的地址位(″I″)，其值可以不同于在给予另一个子通道的地址中的相应位。因而，虽然在各个子通道上传送的数据表示数据的连续块，但是在各个子通道上的数据块不必由连续的地址范围形成。这是因为独立的地址位I可以来自不同的位的位置，这如以下讨论。

本发明的实施方式可以在不同的系统中使用，诸如在图1A-1B中举例说明的。现在参照图1A，举例说明了其中可以利用本发明实施方式的典型的计算机系统100的框图。计算机系统100A包括处理单元101；输入/输出装置(I/O)102诸如键盘、调制解调器、打印机、外存储器装置等等；以及监视设备(M)103，诸如CRT或者图形显示器。监视设备(M)103可以以人可理解的格式诸如视频或者音频格式来提供计算机信息。系统100可以是若干不同的电子系统而不是计算机系统。

现在参照图表1B，举例说明了其中可以利用的本发明实施方式的客户服务器系统100B。客户服务器系统100B包括耦合至网络112的一个或多个客户110A-110M以及耦合至网络112的服务器114。客户110A-110M通过网络112与服务器114通讯，以便发送或者接收信息以及获得对在服务器上的任何可能需要的数据库和/或应用软件的访问。客户110A-110M以及服务器114可以是典型的计算机系统100A的实例。服务器114具有带有存储器的处理单元，并且还可以包括一个或多个磁盘驱动器存储设备。举例来说，服务器114可以作为网络附装存储器(NAS)装置在存储区网络(SAN)中使用，并且具有一系列磁盘。可以在网络112上与多个客户110A-110C共享对服务器114的数据访问。

现在参照图2，举例说明了其中可以利用本发明实施方式的处理单元101的详细框图。处理单元101可以包括如图所示耦合在一起的处理器电路201、存储器控制块202、外部超高速缓冲存储器203E、一个或多个存储通道204A-204N、图形控制器206，和输入/输出控制器207。处理单元101的处理器电路201、存储控制块202、超高速缓冲存储器203E、图形控制器206和输入/输出控制器207中的两个或更多元件的组合可以同时集成到单个集成电路中。举例来说，存储控制块202、图形控制器206、和输入/输出控制器207可以作为集成电路210集成在一起。作为另一个实例，处理器电路201、存储控制块202、高速缓冲存储器203E、图形控制器206和输入/输出控制器207的两个或更多元件的组合可以作为集成电路210′集成在一起。作为另一个实例，带有其存储控制器的存储控制块207可以集成到处理器电路201中。虽然耦合在处理器电路201和存储控制块202之间的外部超高速缓冲存储器203E是以集成电路210′的一部分来举例说明的，但是它也可能是一个分离电路。由于高速缓冲存储器203E更有效地分离制造大容量存储器能力，高速缓冲存储器203E时常搁置在集成电路210′以外。

该处理器电路201可能包括一个或多个执行单元或者一个以上处理器(也称为核心处理器)，诸如处理器A-N 201A-201N，作为多处理机集成电路。处理器电路201的各个处理器可以具有芯片内的一个或多个电平或者内部的超高速缓冲存储器203I或者共享相同内部的超高速缓冲存储器。超高速缓冲存储器的其它电平可以在处理器201以外，并且与诸如外部超高速缓冲存储器203E的存储控制器连接。处理器电路201也可以具有微型计算机可能具有的芯片内或者内部的随机访问存储器(RAM)和芯片内或者内部的只读存储器(ROM)。该处理器201，它的一个或多个执行单元，超高速缓冲存储器的一个或多个电平可以通过带有一个或多个存储通道204A-204N的存储控制块202读或写数据(包括指令)。

耦合到和在一个或多个存储通道204A-204N和处理器201以及图形控制器206之间的的存储控制块202可以选择性地具有它自己内部的超高速缓冲存储器203M或者它可以是外部的作为超高速缓冲存储器的另一个电平。存储控制块202包括一个或多个微瓦片存储控制器MCA-MCN 208A-208N，用于相应的一个或多个存储通道204A-204N中的每一个存储通道。

一个或多个存储通道204A-204N的每个存储通道包括一个或多个存储器模块MM1-MMn。各个存储模块包括一个或多个存储器集成电路或者装置。一个或多个存储器集成电路或装置可能是各种类型的存储器集成电路，包括动态随机访问存储器(DRAM)电路、静态随机访问存储器(SRAM)电路、或者否则非易失性随机访问存储器(NVRAM)电路。然而，在本发明的最优方案中，一个或多个存储器集成电路是动态随机访问存储器(DRAM)电路。

一个或多个存储通道204A-204N中的每一个包括两个或更多存储器子通道。在图2中，四个存储器子通道205A-205D包括在各个存储通道204A-204N中。虽然举例说明的四个存储器子通道是在各个存储通道中，应当理解的是，存储通道的其它的划分可能是具有包括偶数的或者奇数的子通道，诸如两个存储器子通道。存储通道的划分尤其可以随着存储通道的逻辑宽度或者脉冲串长度的增加而变化。

在各个存储通道204A-204N中的一个或多个存储器模块MM1-MMn可以被配置，以支持微瓦片技术。可以由存储控制块使用一个算法以确定一个或多个存储器模块是否支持微瓦片技术。包括在一个或多个存储器模块上的该一个或多个存储电路或装置可以被配置，以支持微瓦片技术。该一个或多个存储电路可以是能够微瓦片的(MTE)并且分配以支持指定的存储器子通道。该一个或多个存储电路可以包括附加的管脚或者在模式寄存器中具有附加的位以能够被微贴并且分配给指定的存储器子通道。在由存储电路提供附加的管脚情况下，外部跳线管脚、跳线、或者微型开关(举例来说DIP开关)可能用来配置微瓦片技术支持。在模式寄存器提供于存储电路的情况下，数据总线在各个子通道中的独立部分可能使用合适的加载选通来加载模式寄存器。

I/O控制器207可以耦合至存储控制块202，以便将数据写入一个或多个存储通道204A-204N，以便由处理器201访问。处理单元101还可以包括无线网络接口电路(WNIC)213、有线网接口电路或者卡片(NIC)214、通用串行总线(USB)和/或火警线(FW)串行接口215、和/或耦合至I/O控制器207的磁盘驱动216。诸如通过无线局域网、wifi(IEEE 802.11)、蓝牙或者其它的无线电连接，无线网络接口电路(WNIC)213提供与基础无线单元的无线电连接。该无线网络互连(WNIC)213包括天线，以通过无线电波耦合至基础无线单元或者其它的移动无线单元。NIC214提供以太网线路的局域网连线。USB/FW串行接口215考虑到系统的扩充，包括其它的I/O外围设备。磁盘驱动器216为大家所熟知并且为处理器201提供可重写的存储器。磁盘存储装置216可以是一个或多个软盘、zip磁盘、DVD磁盘、硬盘、可改写光盘、闪速存储器或者其它的非易失性存储装置。

图形控制器206耦合至存储控制块202，以将数据读写入一个或多个存储通道204A-204N中。处理器201可以写数据到一个或多个存储通道204A-204N里，以便可以通过图形控制器206访问并且显示在图形显示器或者视频设备上。图形显示器217可以耦合至该图形控制器206。视频接口218可以耦合至该图形控制器206。视频接口218可以是模拟和/或数字视频接口。

在处理单元101中，处理器201、I/O控制器207，和图形控制器206可以通过存储控制块202中的存储控制器在一个或多个存储通道204A-204N中访问数据。在存储控制块中的存储控制器接口至各个的存储通道204A-240N，以在系统存储器和处理器201、I/O控制器207和图形控制器206之间读和写数据。在将微瓦片存储控制器208A-208N分别地接入存储通道204A-204N过程中，可能有地址总线的地址信号线220、数据总线的数据信号线222、以及控制以及时钟信号线224作为存储接口的一部分。耦合至I/O控制器207的输入装置，诸如磁盘存储装置216，也可以读和写信息到系统存储器中。

通常，数据总线的数据信号线222被划分成S个子通道。在图2中，其中S是四，如由子通道数据线222A、222B、222C以及222D举例说明的数据总线的数据信号线222被划分成四个子通道，并且耦合到各个子通道205A、205B、205C和205D中。举例来说，六十四个位总线被分成十六位数据线的四个组。在本发明一个实施方式中，一些地址信号线220可以共享到子通道里，然而从一个子通道到下一个子通道其它的地址信号是独立的。在该本发明另一个实施方式中，在各个子通道中地址信号线220可以完全地独立。地址信号进一步地如下所述。

现在参照图3A，举例说明了两个存储通道的框图。图3A举例说明结合图形和存储控制器300，也称为主机300，耦合至存储通道0 304A和存储通道1304B。存储通道0 304A和存储通道1 304B各自被分成四个子通道305A、305B、305C和305D。各个存储通道具有独立的微瓦片存储控制器来支持存储通道的子通道。各个存储通道具有一个独立的数据总线。举例来说，假定存储通道的每个数据总线是64位总数数据位宽度，那么各自子通道耦合至16位数据总线的独立集。如在图3A中举例说明的，子通道305A耦合至数据位D15-D0，子通道305B耦合至数据位D31-D16，子通道305C耦合至D47-D32，以及子通道305D耦合至数据位D63-D48。

在本发明一个实施方式中，正如以前讨论的，一些地址信号线220可以共享到每一子通道里，然而从一个子通道到下一个子通道其它的地址信号是独立的。举例来说，地址信号线310(标志Axx-A10，BA2-BA0)是对所有的子通道305A-305D共享的。也就是说，每个地址信号线310可以成扇形展开并且耦合到各个子通道中。相反，地址信号线311A(第一设置标志A9-A6)是独立地耦合到子通道305A中的。地址信号线311B(第二设置标志A9-A6)是独立地耦合到子通道305B中的。地址信号线311C(第三设置标志A9-A6)是独立地被耦合到子通道305C中的，地址信号线311D(第四设置标志A9-A6)是独立地耦合到子通道305D中的。

理想地，提供足够独立的地址线以允许在分配存储器页面大小粒度之内的完全可寻址性。页面大小是一般地通过软件管理图形存储器空间来设置。举例来说，假定在双通道高速缓冲存储器线交叉式存储器子系统中有4千字节(KB)页面大小配置的情况。2KB页被映射至各个存储通道。在这样情况下，五个地址线可能用来寻址在存储器的各个物理页面中的三十二个64B高速缓冲存储器线。因而，对于四个十六位子通道执行过程而言，十五个附加的独立的地址线可能是理想的。这些被表示为：在标志为第一组地址线A10-A6的原始的第一组地址信号线311A之上，地址信号线311B-D分别被标志为标记为A10-A6的第二、第三和第四组的地址信号线。如果较少数附加的独立地址线是是可利用的，那么通过各个子通道可寻址的独立地址空间被减低。如果更独立地址线是可利用到各个子通道中的，那么通过各个子通道可寻址的独立地址空间被增加。为了实现二个三十二位子通道，需要具有五个附加的独立地址线。

附加地址信号线可以在存储控制器和子通道之间布线，以提供正如在图3A中举例说明的独立的地址信号线。地址信号可以过载到该预先存在的地址线之上。布线附加地址信号线和过载地址信号的组合可以用来支持微瓦片技术。做为选择，各个分通道可以装备有独立地址线的成套的设置，而没有在图3A中举例说明的共享地址线310。然而，通过避免布线独立地址信号线，使用该共享地址信号线310保存印刷电路板区域。

暂时地参照图6，使用共享和独立的寻址位举例说明了用于存储通道的地址信号线位映象。也就是说，图6是举例说明的在物理地址中地址位的解释的地址位映射。一组I独立的地址位(IAB)被提供给各个子通道以支持微瓦片技术。一组零或以上SA共享地址位(SAB)可以提供至所有子通道。一组Q个子通道选择的位(SSB)用于存储器请求分配至子通道。一组P个子通道数据地址位(SDAB)用来寻址在DRAM存储器内各个高速缓冲存储器线中的字节。P个SDAB位组一般地是地址信号线映射的最小有效位。Q个SSB位和P个SDAB位组不实际地在存储控制器和子通道存储器之间布线，应当理解的是，被访问的数据块的基址是脉冲串大小的整数倍数。也就是说，P个SDAB位可以通过存储器集成电路，诸如通过DRAM装置，根据两倍数据速率(DDR)存储器技术规范内部地生成。虽然图6举例说明被选定共享的某些地址位和独立的地址位，然而可以分配其它的地址位作为替代。也就是说，将P个子通道数据地址(SDAB)位之上的地址位划分成SA共享地址(SAB)位和I独立的地址(IAB)位为通常是任意的。

现在参照图4A-4C，使用贴砖地址空间举例说明了三角形的理想化像素映射呈现。图4A举例说明了在使用非微瓦片存储系统的贴砖地址空间中三角形401的光栅化(rasterization)，其中逻辑通道宽度是64字节。图4B-4C举例说明了在使用非微瓦片存储系统的贴砖地址空间中三角形401的光栅化，其中逻辑通道宽度是64字节。三角形401的光栅化的单元是片段(fragment)402。片段402可以表示像素或者纹元(texel)。贴砖地址空间是这样的一个系统：其中数据的逻辑二维队列被组织为一组子阵列，因此在子阵列内的数据被保存在地址空间的连续范围中，并且因而在存储器中高度地集中。逻辑上，线性寻址的数据的二维阵列没有这种子阵列；反之，诸如片段402之类的数据在行上从左到右地横向线性地寻址，然后自上而下至下一行。因而，垂直地邻近的片段402可能是在存储器中远远分开的。

与图4A比较，图4B-4C示出如何微瓦片存储器访问提供较小存储器请求的优点。图4A-4C的每个附图示出对于不同的存储器请求大小的三角形401的光栅化。

在图4A中，单个存储器请求包含数据表示16片段。每个单独正方形402表示一个片段，一般地每片段三十二位或者四个字节的数据。图4A-4C举例说明20×20阵列的片段。正如在图4A中举例说明的，4×4阵列的片段是间距(span)404并且表示六十四个字节存储器请求。子间距424在图4C中举例说明为2×2阵列的片段，或者十六字节存储器请求。两倍的子间距414在图4B中举例说明，并且是32字节存储器请求，该请求被标定为2×4阵列的片段。

在图4A-4C之间的差异举例说明了随着存储器请求大小降低，在超提取中的理论的减少。在图4A-4C的每个图中，三角形401需要相同数目片段的访问。然而，存储器访问一般地传送大于一个片段的数据，因此它可以包括表示在三角形401之内的片段408以及在三角形401之外的片段406的数据。表示三角形401之外的片段406的数据被超提取(over-fetched)，导致存储带宽的无效的使用。

在图4A中，64字节存储器访问传送间距404的数据，4×4块片段。举例来说，间距404A是第一64字节存储器访问。间距404B是第二64字节存储器访问。举例来说，认为三角形401近似地包含五十七个像素以呈现。对于64字节存储器访问的情况，访问三角形内的65个片段需要十个存储器访问。附加的95个片段的数据是可访问的，但是不可以使用。

在图4B中，32字节存储器访问传送两倍的子间距的数据，2×4块片段或者二分之一64字节存储器访问。举例来说，两倍的子间距414A是第一32字节存储器访问。两倍的子间距414B是第二32字节存储器访问。对于32字节存储器访问的情况，访问三角形内的65个片段需要十三存储器访问。附加的47个片段的数据是可访问的，但是不可以使用。

在图4C中，16字节存储器访问传送子间距的数据，2×2块片段或者四分之一个64字节存储器访问。间距424A是第一16字节存储器访问。间距424B是第二16字节存储器访问。间距424C是第三16字节存储器访问。间距424D是第四16字节存储器访问。对于16字节存储器访问的情况，访问三角形内的65个片段需要二十二个存储器访问。附加的13个片段的数据是可访问的，但是不可以使用。

假定另一个实例，其中三角形401需要六十五个像素或者片段(260字节)来显示在中图4A、4B和4C中的每个。在图4A中，对近似地十个间距的存储器的访问包括一百六十个像素或者六百四十字节的数据，来呈现三角形401。在图4B中，对近似地十三个两倍的子间距的数据的访问包括一百十二个像素或者四百四十八个字节的数据，来呈现三角形401。在图4C中，对近似二十二个子间距的数据的访问包括八十八个片段或者三百五十二字节的数据，来呈现三角形401。因而与图4A比较，通过实现具有各个存储通道内的子通道的微瓦片寻址，超提取像素或者片段406在图4B和4C中有所降低。

正如以前讨论的，图4B-4C举例说明了在使用包括存储器子通道的微瓦片存储系统的贴砖地址空间中的三角形401的光栅化。在图4B中，64字节宽的存储通道可以由两个32字节宽的存储器子通道形成。在这种情况下，微瓦片存储器访问将两个不相连的32字节访问合并到单个64字节访问中，一个在两个子通道的每一个用于总共64字节大小。三角形的光栅化导致请求访问两倍的子间距414。举例来说，微瓦片存储控制器可以将对访问两倍的子间距414C和414D的请求合并到单个微瓦片存储器访问中。举另一个例子来说，存储控制器可以对两倍子间距414E和414F的请求合并到单个微瓦片存储器请求中。对两倍子间距的访问请求的其它的组合可以形成到单个微瓦片存储器请求或者访问里。在本发明的一个或多个实施方式中，合并的子通道访问在SA共享地址位中具有共享的地址位模式(bit pattern)。

在图4C中，64字节宽的存储通道可以由四个16字节宽的存储器子通道形成。在这种情况下，微瓦片存储器访问将四不相连的16字节访问合并到单个64字节访问中，一个在四子通道的每一个用于总共64字节大小。三角形的光栅化导致请求访问子间距424。举例来说，微瓦片技术存储控制器可以将对子间距424E、424F、424G和424H的访问请求合并到单个微瓦片技术存储器访问中。对子间距的访问的请求的其它的组合可以形成到单个微瓦片存储器请求或者访问里。在本发明的一个或多个实施方式中，对于四个存储器子通道的每一个，合并的子通道存储器访问在SA共享地址位中具有共享地址位模式。

在理想情形下，假定可以通过微瓦片事务汇编程序来利用所有的微瓦片存储器请求，以构造绝非未使用子通道的64B存储器事务。也就是说，微瓦片技术的效果取决于事务汇编程序326A、326B的能力，以完全地构建增加的存储器事务。

现在参照图3B，举例说明了多通道存储器子系统，包括耦合至系统存储器通道的微瓦片存储控制块300和一个或多个高速缓冲存储器203。在存储控制块300之内，多通道存储器子系统包括微瓦片技术存储控制器，用于各个存储通道到系统存储器里。

在图3B中，提供了两个存储通道304A和304B。因而，为各个存储通道304A和304B提供了两个微瓦片存储控制器321A和321B。各个存储通道304A、304B可以由S个子通道305A-305S组成。各个子通道305逻辑上是N个字节宽和B位宽。各个存储通道304逻辑上是逻辑上M＝N*S字节宽。

在存储控制块300和超高速缓冲存储器203之间是写数据路径301和读出数据路径302，其可以包括命令路径或者地址路径，在所述命令路径或者地址路径上可以产生读写请求。在读事务的情况下，N个字节在读数据路径302上从存储控制块300返回到超高速缓冲存储器203。在写事务情况下，N个字节写请求在写数据路径301上从高速缓冲存储器203提供到存储控制块300。尽管N个字节读或者写请求是在高速缓冲存储器203和存储控制块300之间进行的，然而请求被描写成2×2贴砖阵列来表示2×2像素或者纹元阵列，诸如可能被用于四个子通道。

存储控制块300包括通道分配者320、第一存储控制器321A，和第二二存储器控制器321B。存储控制块300也耦合至存储通道0304A和存储通道1304B。存储通道0304A包括″S″个子通道305A-305S。类似地，存储通道1304B包括″S″个子通道305A-305S。共享地址线310从各个存储控制器322耦合到各个子通道305A-305S中。独立地址线311A-311S耦合到各个子通道305A-305S。数据总线子通道部分312A-312S的每个部分都耦合到各个存储器子通道305A-305S中。

每一存储控制器321A和321B都分别地包括子通道分配者322A-322B、重排(reorder)缓冲器324A-324B和事务汇编程序326A-326B。

对于N个字节的数据的存储器请求、通道的逻辑宽度，被耦合到通道分配者320中。通道分配者将存储器请求分配至任何一个存储通道0 304A或者存储通道1 304B，这取决于包括存储通道的变化性在内的形势。在由通道分配者将N个字节的请求分配给存储通道之后，将该请求耦合到各个存储控制器321A或321B中以及子通道分配者322A或322B。

子通道分配者322A和322B将N个字节请求分配到子通道305A-305S之一。暂时地参照图6，相同子通道任务，s可以由下列处理来定义：(1)请求地址，“A”被右移P个SDAB位，产生新的整数值

(其中，

\tilde{A} = A > > P

)。(2)对于子通道任务的值“s”是的最小有效的Q个SSB位(例如，

每个微瓦片技术存储控制器321A-321B分别地具有重排缓冲器324A-324B。重排缓冲器将存储器请求重排到子通道中，以便在各个存储通道中增加带宽效率。将在地址“A”的N字节的数据段读或写入存储控制器322A或者322B的请求分配给子通道，并且被放入重排缓冲器中。重排缓冲器可以作为用于每个子通道的重排队列来实现。重排缓冲器的其它实现方法是可能的。

事务汇编程序326A，326B通过从重排缓冲器选择S个读请求形成存储器读事务，一个用于每个子通道，因此全部S个请求具有相同的共享地址位。它通过从重排缓冲器选择S个写入请求形成存储器写入事务，一个用于每个子通道，因此全部S个请求具有相同的共享地址位。举例来说，事务汇编程序326A，326B可以汇编在存储通道中来自四个16字节请求的64字节事务，一个到每个子通道。

当努力形成事务时，在微瓦片控制器中的事务汇编程序不能为每个子通道找到请求的一致组，因此SA共享地址位在全部子通道中是相同的。在这种情况下，因为请求没有找到因而没有数据可以在子通道上传送，或者如果数据在该子通道上传送，那么该数据可以丢弃。

现在参照图5A-5C，为每个存储通道500A-500C举例说明了示意性字节排序。在图5A中，存储通道500A具有从0到63编号的64字节的传送大小。64字节的逻辑宽度可以通过存储通道的64位物理宽度来访问。

在图5B中，存储通道500B可以分成两个存储器子通道515A和515B，每个子通道传送一半64字节传送，所以每个子通道传送32字节。对于存储器子通道505A，从图5A重排，存储器字节是从0到31的通路号码。对于存储器子通道505B，从图5A重排，存储器字节是从32至63的访问数字。

在图5C中，存储通道500C可以分成四个存储器子通道505A、505B、5I5C、和515D，每个子通道传送64字节传送的四分之一，所以每个子通道传送16字节。存储器子通道515A访问从图5A重排的编号为0到15的存储器字节，。存储器子通道515B访问从图5A重排的编号为16至31的存储器字节。存储器子通道5I5C访问从图5A重排的编号为32至47的字节。存储器子通道515D访问从图5A重排的编号为48至63的字节。用这样的方式，虽然字节数是重排和分配，64字节传送相等分布在每一个存储器子通道。

现在参照图6，在本发明其它实施方式中字节可以不同地重排。

如前所述，为了支持微瓦片存储访问，可以与I个独立的地址位一起利用SA共享地址位，而利用Q个子通道选择位和P个子通道数据地址位寻址通过高速缓冲存储器线的物理字节访问。对于64个字节高速缓冲存储器线，Q个子通道选择位和P个子通道数据地址位的总和是6。

在图6中，我们将P个子通道数据地址位表示为A0-A8。在图6上，Q个子通道选择位被标记A10，A8，在它们之间没有其它位。在图6中，I个独立的地址位被标记A9、A10、A16、A18、A24，在它们之间没有其它位。在图6中，举例来说。SA共享地址位被称为A11、A15、A17、A19、A20、A25、A26和Ax。另外的共享地址位可以在它们之间中使用。

利用I个独立的地址位，子通道地址在彼此的地址偏移内部是独立的。为了使得子通道彼此完全地独立，可以使用从存储控制器到每个子通道的命令和地址完整的复制，但是将显著地增加存储控制器管脚计算、用于输入/输出驱动器的硅区、和主机印刷电路板或者母板上所需的导线布线区。相反，如在图6中描述的，本发明的实施方式共享一份或多个份全部子通道中的子通道地址位，并且准许其余的I个对于每个子通道独立。因此I个独立的地址位的明智选择因此可以提供增加的带宽效率、保持为每个子通道复制I个地址信号成本的平衡。

如前所述，在不同的方式中可以获得I个独立的地址位，这些方式包括将另外的地址线布线到每个存储器子通道和/或使用地址超载。

现在参照图7，举例说明了存储模块(MM)710，其是存储器模块MM1-MMn的示范。举例来说，存储模块710可以是任何一种类型，诸如单个联机的存储模块(SIMM)或者双联机存储模块(DIMM)。存储模块710包括耦合至印刷电路板751的存储器集成电路芯片(“存储设备”)752。印刷电路板751包括边缘连接器或者边缘边接754，其耦合至边缘连接器760或者其它类型的主机印刷电路板762的连接器。印刷电路板751的边缘连接器或者边缘边接754由多个金属垫(pads)形成，所述金属垫还可以被认为是管脚。边缘边接754的一个金属垫是VCC或者电源垫。边缘边接754的另一个是金属垫是VSS或者接地垫。在本发明替换实施方式中，边缘连接754可以是一个边缘连接器，该边缘连接器带有代替带有一个VCC或者电源管脚以及另一管脚是VSS或者接地管脚的金属垫的管脚。共同地，边缘连接器和边缘连接可以在此称作带有可能是管脚、垫或者两者的组合的连接器的电连接器754。

存储模块710支持微瓦片技术和微瓦片存储访问。在本发明一个实施方式中，为了支持存储的微瓦片技术，另外的地址信号线可以通过使用印刷电路板751的边缘连接754的引出线的不用或者不连接管脚独立地提供给存储集成电路752。这些边缘连接754的不用或者不连接管脚可能用来将另外的独立的地址信号线布线至存储器集成电路752。在安装到母板762的对应边缘连接器760中找到了相同不用的管脚。另外的独立的地址信号线763横过母板762从在存储控制块中的存储控制器被布线到到预先存在连接器，布线在母板762两端，以供给另外的独立地址信息。可以找到存储模块的边缘连接754的引出线的若干不同类型不用或者不连接管脚。

举例来说，奇偶性或者误差校正码(ECC)功能可以具有作为对于的边缘连接754的管脚输出的部分的备用管脚。为了降低存储器模块对消费者的成本，奇偶性和ECC功能常常停止存储模块，所以备用信号线和管脚常常不能使用。也就是说奇偶性/ECC信号线可以布线到母板的全部边缘连接器中，但是除了当其中安装了ECC启动存储器模块(例如，双联机存储器模块(DIMM))时使用。存储模块的未用预先存在的ECC线/管脚被重新确定目标为独立的地址信号线，并且用于在非ECC存储器模块中实现微瓦片技术。然而在用于微瓦片技术的ECC线/管脚中，ECC和微瓦片技术功能都不能在存储模块上同时启动。这种解决方案在一般不需要(或者希望)启动奇偶性/ECC的环境中执行顺利。

作为另一实例，在边缘连接754的输出管脚中备用的可选低态有效数据信号线常常由于它们是提供的多余的高态有效信号而不使用。作为又另一实例，在存储模块的边缘连接754的输出管脚内备用的可选测试管脚常常由于能不必使用测试方式而不能使用。

无论如何，这些不使用的管脚被重新确定目标为独立的地址信号管脚755A-755D，而独立的地址信号线763在主机印刷电路板762上布线，而独立的地址信号线756A-756D是在存储模块710的PCB751上布线至存储器集成电路752。

在某些情况下，存储模块710还可以包括支持集成电路750，诸如缓冲器集成电路(“缓冲器”)或者纠错控制(ECC)集成电路。然而如上所述，如果没有在存储模块710上提供ECC，那么那些会另外的保留给ECC并且不在使用的边缘连接754的管脚可以被用于独立地址线到存储器子通道中，以支持微瓦片技术。

如在图7中举例说明的，为了支持微瓦片技术以及存储器子通道的独立的寻址，在存储器模型710上的存储器集成电路752可以被分割以及分配给不同的存储器子通道，诸如四个存储器子通道205A、205B、205C以及205D。存储器集成电路752的数据I/O一般地是4、8或者16位宽。对于存储通道的六十四个字节以及用于每个存储器子通道的十六位物理宽度而言，四个十六位宽存储器集成电路752可能的分别一对一分配给四个存储器子通道205A、205B、205C和205D。将八个八位宽存储器集成电路752可以每次分别两个地分配至四个存储器子通道205A、205B、205C和205D，以将六十四位字节的物理宽度提供给存储通道，并将十六位提供给每个存储器子通道。十六个四位宽的存储器集成电路752可以每次分别分配两个至四个存储器子通道205A、205B、205C和205D，以将六十四位字节的物理宽度提供给存储通道，并将十六位提供给每个存储器子通道。

在两个存储器子通道情况下，四个十六位宽存储器集成电路752可以每次分别两个地分配至两个存储器子通道，以便为存储通道提供六十四位字节的物理宽度并且为每个存储器子通道提供三十二位的物理宽度。八个八位宽存储器集成电路752可以每次分别两个地分配至两个存储器子通道，以便为存储通道提供六十四位字节的物理宽度并且为每个存储器子通道提供三十二位的物理宽度。十六个四位宽存储器集成电路752可以每次分别八个地分配至两个存储器子通道，以便为存储通道提供六十四位字节的物理宽度并且为每个存储器子通道提供三十二位的物理宽度。

通过使用存储模块的边缘连接754和标准印制板边端插头760，存储模块710的不使用的管脚可以利用预先存在存储器子系统向后兼容。

举例来说考虑图3A，其中在每个存储通道中找到四个独立的存储器子通道。可以为每一子通道提供另外独立的四个地址线，以独立地访问在每个子通道中的存储区。地址线311A-311D(标记A9-A6)在每个子通道内是独立的。如果预先存在一组四个地址线，将布线的附加地址线的总数是三乘以四或者十二个独立地址信号线。当没有充分地使用预先存在的边缘连接器和存储模块的引出线时，将附加信号线在母板上布线到存储模块，就可以用来增加独立地址信号。

现在参照图8，举例说明了存储器集成电路800的框图。存储器集成电路800可包含在存储器模块MM1-MMn中，作为一个或多个存储设备752。如图所示，存储器集成电路800包括耦合在一起的存储器阵列801、地址译码器802、位线预先充电/刷新逻辑电路803、列译码器804、传感放大阵列和写驱动器段806、控制器808、地址缓冲器811和微瓦片控制逻辑812。微瓦片控制逻辑812也可能被认为是超载逻辑电路(OL)。

控制器808包括带有多个位的模式寄存器810，所述位可以被设置/初始化以控制存储器集成电路800的常规功能。模式寄存器包括位存储电路以存储位。应用合适的位设置将模式寄存器810的位设置在与加载选通一致的地址线820或数据线821上。当存储器空闲时，可以通过触发耦合到存储器集成电路的控制器808中的一个或多个控制线822来生成加载选通。控制器808接收一个或多个控制线822。一个或多个控制线822可以包括行地址选通RAS#、列地址选通CAS#、写入使能WE#、片选CS#、组件选择BA0，BA1，BA2、复位RST#、时钟CLK及其他标准存储器集总控制输入。在一个或多个控制线822上的控制信号可以是低态有效信号或者高态有效信号。低态有效信号表示转化的真实条件而高态有效信号表示非转化的真实的条件。

更准确地说，模式寄存器810可以用来为微瓦片存储访问配置集成电路800。正如下文所要论述的，模式寄存器810的位中的一位是微瓦片使能位。微瓦片使能位可能是高态有效并且称为MTE位。做为选择，微瓦片使能位可能是低态有效并且称为MTE#。不论发生哪种情况，微瓦片使能位可以一般地被认为是微瓦片使能位或者MTE位。微瓦片使能位通过默认值复位，因此当设备最初上电或者复位时微瓦片技术是禁止的。这允许当存储模块710和存储器集成电路800被插入不支持微瓦片技术的系统中时，它们能向后兼容。模式寄存器810还具有一个或多个子通道选择(SCS)位来表示集成存储器所分配和可寻址的存储器子通道。MTE位和一个或多个SCS位被耦合到微瓦片控制逻辑812中。

虽然加载选通可以通过加载模式寄存器命令生成，并且用于将位设置加载到模式寄存器中，然而可以引入新的命令来从存储器集成电路读出在模式寄存器中的位设置。可以提供状态命令至存储器集成电路以读出模式寄存器的位。当存储器空闲时，状态命令可以通过唯一地触发或者设置耦合到存储器集成电路的控制器808中的一个或多个控制线822来形成。在这种情况下，MTE位850可以从支持微瓦片技术的存储器集成电路中读出。

微瓦片控制逻辑812耦合至多个地址信号线820，以便通过地址缓冲器811将地址耦合至列地址解码器804和/或行地址解码器802。地址缓冲器811可以将地址信号锁存在内部地址信号线上，以便为地址译码器保存这些地址信号。控制逻辑812也耦合至控制器的模式寄存器，以接收微瓦片使能位和至少一个子通道选择位，以便支持对存储器阵列801的微瓦片存储访问。响应于微瓦片使能位和至少一个子通道选择位，控制逻辑812选择一个或多个地址信号线，在所述地址信号线上为所分配的预先确定子通道捕获独立地址信息。也就是说，仅仅地址信号线的子集可以分配给预先确定的子通道。控制逻辑812选择此地址信号线的子集以提取独立地址信息。其它地址信号线可以被用于其它子通道或者一些地址信号线可以在每个子通道中的共享地址信号线。控制逻辑812将独立地址信息耦合到列地址解码器804和/或行地址解码器802中。控制逻辑对一个或多个地址信号线的选择还可以对列地址加载信号(CAS#)和事务使能信号作出响应。

附加控制逻辑可以增加到和在微瓦片控制逻辑812的周围，以便还更进一步地为一个有效位搅和独立地址信息至另一有效位位置。这将提供几种线性寻址方法，例如当启动微瓦片技术时用于屏幕刷新的方法。

检测波幅阵列和写驱动器块806耦合至数据输入/输出(I/O)总线，并且可以从控制器808接收控制信号，以从存储器阵列读出数据或者写数据到存储器阵列801中。检测波幅阵列和写驱动块806接收将被写入到存储器阵列801中的数据，并且在数据输入/输出(I/O)总线821上驱动已经从存储器阵列801读取的输出数据。数据输入/输出(I/O)总线821包括存储器集成电路800双向的数据线，其典型情况下4、8或者16位宽。

存储器阵列801由可以成排和列组织的存储单元组成。存储单元典型地是动态随机访问存储器(DRAM)单元，但是可以选择性地是静态类型的随机访问存储器(SRAM)单元或者是可重写存储单元的非易失性的可编程(NVRAM)类别。

行地址解码器802接收在地址线上的行地址并且在字线(WL)之一上生成信号以便在存储器阵列801中寻址存储单元的行。列译码器804也接收在地址线上的列地址，并且选择将访问存储单元行中的哪个列。列译码器804基本上选择位线到将要访问的存储单元中。在读访问中，列译码器804起多路复用器的作用。在写入访问中，列译码器804起解多路复用器的作用。列地址解码器804响应于共享列地址信号有选择地访问存储器阵列801内的存储单元列，并且如果设置了模式寄存器内的微瓦片使能位，列地址解码器804就更进一步地响应于独立子通道列地址信号，有选择地访问存储器阵列801内的存储单元列。

检测波幅阵列和写驱动块406可以包括读出放大器，以确定逻辑1或者逻辑0是否已经在读操作期间存储在访问存储器单元内。在读操作期间，编址存储器单元设法将逻辑1或者逻辑0驱动在存储器阵列的选择位线上。读出放大器检测逻辑1或者逻辑0是否已经在读操作期间由编址存储器单元驱动在存储器阵列的选择位线上。检测波幅阵列和写驱动块406可以更进一步地包括写驱动器，以在写操作期间将逻辑1或者逻辑0驱动到存储器阵列的选择位线上，并且到编址存储器单元中。

预先充电/刷新块803耦合至存储器阵列801中的位线。在读或者写操作期间，预先充电/刷新块803可以在寻址存储单元以前预处理位线。在间置期期间，预充电/刷新块803也可以刷新存储在存储器阵列801的存储单元中的数据。

在特性存储器周期期间，没有使用某些存储器集成电路800中的现有信号线，并且这些现有信号线可以在这个时候因为其它目的而被再确定目标。举例来说在CAS(列地址选通)期间，不使用所有的地址线。在CAS周期内，可以为这些未用的地址信号线重新确定目标，以便将附加地址信息传达给存储器模块(例如，DIMM)和其中的存储器集成电路设备。在CAS周期期间，在存储器控制块202中的存储控制器208在这些未用的地址信号线上发送附加地址信息。具有增加的微瓦片控制逻辑电路812和模式寄存器810内的位的存储器集成电路800对以前未用的，也就是说在CAS周期期间未用的，地址信号线上的过载信号进行分辩并且解码。

现在参照图9，为了支持微瓦片技术举例说明了耦合至存储器集成电路内的模式寄存器810A的示意性微瓦片存储器控制逻辑812A。微瓦片存储器控制逻辑812A的示意性执行过程解码具有附加地址信息的过载地址信号线，所述附加地址信息在未用的存储器周期期间提供，诸如CAS周期。微瓦片存储器控制逻辑812A的示意图假定，提供了四个子通道，每个子通道具有十六个字节的逻辑宽度以支持微瓦片技术。

微瓦片存储器控制逻辑812A的中心是双重四个输入多路复用器900，以捕获独立地址信息。微瓦片存储器控制逻辑812A双重四个输入多路复用器900在多路复用的输出(A3’和A4’′)上有选择地输出共享列地址信号或者独立子通道信号。双重四个输入多路复用器的输出(A3’和A4’)被耦合至列地址解码器的输入。独立子通道列地址信号是已经选择由相应的存储器子通道接收的一个或多个独立列地址信号。

微瓦片控制逻辑812A从存储器集成电路的地址管脚接收地址线。微瓦片控制逻辑812A将地址提供给将分配给行地址解码器和列地址解码器的地址缓冲器。存储器集成电路的一些地址管脚接收共享的行地址信号、共享列地址信号、独立列地址信号、或者其组合。举例来说，地址管脚A5-A9和A13通过微瓦片控制逻辑812A，并且可以将共享行地址信号和/或共享列地址信号接收到每一存储器子通道中。地址管脚A0-A4和A10-A12被耦合到双重四个输入多路复用器900中，并且如果启动微瓦片技术，则可以接收共享行地址信号和独立列地址信号。如果没有启动微瓦片技术，那么耦合到双重四个输入多路复用器900中的地址管脚A3和A4可以接收共享行地址信号和/或共享列地址信号。列地址加载选通管脚CAS#被耦合至控制逻辑812A以接收列地址加载选通信号并且在分配给给定子通道的地址管脚上有选择地接收合适的一个或多个独立列地址信号，以便在存储器集成电路内捕获。列地址加载选通信号也可能用于接收和捕获相应的地址管脚的共享列地址信号。

模式寄存器810A可以包括三个位存储电路，诸如触发电路或者存储单元，以存储微瓦片启动位(MTE)，子通道选择位零位(SCS0)，和子通道选择位1位(SCS1)的设置。在模式寄存器810A中的这三个位被利用相应的子通道选择位和微瓦片启动位进行编程。从在初始化期间，诸如上电或者复位，存储器集成电路接收的位设置，设置/复位这三个位。当存储器集成电路空闲而没有存储访问进行时，这三个位也可能被设置/复位。响应于由耦合到存储器集成电路中的一个或多个控制线输入生成的加载选通信号，位设置可以在地址或数据信号线上被接收，并且加载到模式寄存器中。如果微瓦片技术将在存储器集成电路中启动，那么设置微瓦片使能位MTE。由于MTE位是高态有效，它被设置为高逻辑电平。如果低态有效，那么MTE#位被设置为逻辑低电平。在图9示意性控制逻辑中，可能地存储通道内有四个或者更少的子通道。SCS0和SCS1位将存储器集成电路分配给四个存储器子通道之一。在相同的存储模块上的其它存储器集成电路可以分配给四个存储器子通道中的另一个。

在CAS周期期间，每一子通道的独立地址信息在预先存在地址线诸如地址线A0-A4和A10-A12上是可用的。在此实例中，通常使用地址线A3和A4。因此，地址线A0、A1、A2、A10、A11、A12和A13是过载信号线(A13可以是事务基础上指定的由微瓦片事务使能)。有效时过载现有地址线上的信号线的该方法为存储器集成电路设备提供六个附加地址线(A0-A2和A10-A12)，而不必使用附加迹线(即，互连电极的布线)或者使用附加管脚。

微瓦片存储器控制逻辑812A提供于每个存储器集成电路中，使得响应于存储在模式寄存器中的子通道选择位(例如，SCS0 851A和SCS1 851B)合适独立子通道地址信息是从地址线A0-A4和A10-A12中选出来的。子通道选择位(例如，SCS0 851A和SCS1 851B)的设置是从模式寄存器810A布线至微瓦片存储器控制逻辑812A的，以控制多路复用器900的输入选择过程。多路复用器900的输出端子耦合至地址信号线A3’和A4’。地址信号线A3’和A’′耦合至地址译码器(例如，列地址解码器804)，以选择存储器阵列内的存储单元。

当CAS#低态有效(“CAS周期”)时，微瓦片控制逻辑可以在列地址写入访问时间期间过载存储器地址信号线A3’和A’′。也就是说，当不经微瓦片技术的列地址，正在写给存储器集成电路时，地址位A0、A1、A2、A10、A11和A12是一般地未用的地址位。由A3’和A4’代替的地址位A3和A4是用于将列地址写入存储器集成电路的地址位。虽然在CAS周期期间一般地不使用地址位，然而当RAS#低态有效(“RAS周期”)时，当行地址正在被写入存储器集成电路中时，它们可以用来在存储器集成电路中选择行地址。这在此被称为地址过载。图9中举例说明了在列地址选通CAS#期间A0、A1、A2、A10、A11和A12作为未使用地址位，可以使用不同的未用地址位作为过载地址信号线以支持微瓦片技术。

微瓦片存储器控制逻辑812A包括如图所示耦合在一起的双重四输入多路复用器900、三输入端与门903、多个两输入端“与”门904-911和多个反相器912-918。很好理解的是，与门可以由与非门和反相器组合而成，所述反相器耦合至“与非”门的输出。

双重四输入多路复用器900是一对四对一个多路复用器，每个多路复用器具有耦合在一起的第一选择控制输入S0和耦合在一起的第二选择控制输入S1。第一四对一多路复用器接收输入1I0-1I3，并且响应于选择控制输入S0和S1提供输出1Y。第二四对一多路复用器接收输入2I0-2I3，并且响应于选择控制输入S0和S1提供输出2Y。如果S0和S1两个都逻辑低或者零，那么输入1I1和2I1被多路复用在相应的输出1Y和2Y上。如果S0是逻辑高或者1而S1是逻辑低或零，那么输入1I0和2I0被多路复用在相应的输出1Y和2Y上。如果S0是逻辑低或者0而S1是逻辑高或1，那么输入1I2和2I2被多路复用在相应的输出1Y和2Y上。如果S0和S1两个都逻辑高或者1，那么输入1I3和2I3被多路复用在相应的输出1Y和2Y上。

双重四个输入多路复用器900的第一四输入多路复用器在其相应的1I0-1I3输入接收地址位A3、A0、A1和A2，并且选择他们中之一在驱动到在其1Y输出的地址信号线A3’上。第二四输入多路复用器在相应的2I0-2I3输入接收地址位A4和A10-A12，并且在其2Y输出选择他们中之一将被驱动在地址信号线A4’上。选择控制输入S0和S1分别耦合至与门904-905的输出。

与门903在其输出生成微瓦片模式信号(MTM)902A。微瓦片模式信号902A是高态有效并且当独立的地址信号在耦合到双重四输入多路复用器900中的过载地址信号线上时在合适的时间生成。反相器912在其输出将低电平有效CAS#信号转化成高态有效CAS信号，所述输出耦合到与门903的输入中。与门903逻辑上与CAS信号、MTE位设置(ME)、以及事务使能信号(TE、地址位A13)，以生成微瓦片模式信号902A。也就是说，如果微瓦片由MTE位使能并且事务由TE信号使能，那么当CAS#变得低时生成微瓦片模式信号(MTM)902A。

微瓦片模式信号(MTM)902A被耦合到与门904和905的输入中，以开启子通道选择位SCS0 851A和SCS1 85IB。由于任何原因该微瓦片模式信号(MTM)902A为低，那么所选择的对多路复用器900的控制S0和S1在与门904和905的输出是逻辑地低或者零。随着S0和S1两个都逻辑低或者零，分别地耦合至输入1I0和2I0的地址位A3和A4在各个的输出1Y和2Y被分别多路复用到地址信号线A3’和A4’上。位A3和A4仅仅分别地通过至信号线A3’和A4’。如果微瓦片技术不使能，或者如果位A3和A4用于任何其它的意图，诸如排寻址，那么这是缺省条件。

当微瓦片模式信号(MTM)902A是高态有效时，子通道选择位SCS0和SCS1通过分别穿过与门904和905，分别地耦合到多路复用器900选择控制输入S0和S1中。因而，当与门903生成的微瓦片模式信号(MTM)902A是高态有效时，子通道选择位SCS0和SCS1控制相应四输入的各个的输入的多路复用到多路复用器900的相应输出的选择。实际上，表示存储器1C可以分配的子通道的子通道选择位SCS0和SCS1的设置，确定耦合到多路复用器900中的地址位线是用来在CAS周期期间捕获独立的地址信号。

子通道选择位SCS0和SCS1的设置可能从一个子通道到下一个子通道而不同。对于四个子通道，对SCS0和SCS1分别有四种不同的设定。然而注意到，通过仅仅使用子通道选择位SCS0和SCS1的两个不同的设置，被设计成能支持四个子通道的微瓦片控制逻辑可以容易地简化为支持两个子通道。利用对SCS0和SCS1的不同设定，当生成微瓦片模式信号时，多路复用器900选择不同的地址信号线来捕获独立的地址信号。

微瓦片模式信号(MTM)902A也分别在第一个输入至与门906-911耦合到反相器913-918以耦合到与门906-911中。地址信号A0、A1、A2、A10、A11和A12分别地耦合到与门906-911的第二输入中。该微瓦片模式信号(MTM)902A依次在与门906-911的输出A0’、A1’、A2’、A10’、A11’和A12’，有效地开启在地址线A0、A1、A2、A10、A11和A12上的信号，至存储器集成电路中。也就是说，当微瓦片模式信号(MTM)902A为逻辑低或者零时，与门906-911就允许在地址线A0、A1、A2、A10、A11和A12上的信号通过到输出A0’、A1’、A2’、A10’、A11’和A12′上，并至地址解码器。当微瓦片模式信号(MTM)902A逻辑地高或者1时，与门906-911驱动所有的输出A0’、A1’、A2’、A10’、A11’和A12’至逻辑低或者零。因而当微瓦片模式信号(MTM)902A是高态有效来捕获独立的地址信息时，当输出A0’、A1’、A2’、A10’、A11’和A12’被驱动为零时，不使用它们。

将相同值加载到存储器ICS中

存储器集成电路可以包括锁存器或者位寄存器，以存储相同值。相同值可以与附加的功能合并，在存储通道中的各个存储器集成电路中给出唯一的“个性”。附加的功能可以包括以相同值为条件的电路。分配给存储通道和存储模块中的各个存储器集成电路的该相同值，可以是一个任意值或者一个预定值。相同值可以是对各个存储器集成电路而言唯一的，或者建立具有同一相同值的存储器集成电路的组。

相同值可以是硬连接到存储器集成电路的专用管脚中的相同位。相同值可以存入，诸如在动态随机访问存储器(DRAM)集成电路中得到的存储器集成电路，的现有模式寄存器中的若干位中。做为选择，相同值可以存入新定义寄存器的若干位中。存储相同值的相同位的寄存器可以是只写寄存器，或者寄存器可以在初始的写操作之后或者在初始化进程期间或者之后的任何时候锁定。

在微瓦片存储通道中，各个存储模块的相同值是被分配的子通道。相同值的相同位被保存在子通道选择位中，诸如以前描述的子通道选择位SCS0 851A和SCS1 851B。

在存储器集成电路中的相同值是工厂外可编程的。也就是说，集成电路制造商在工厂不将相同值加载到存储器集成电路中。在存储器集成电路的制造完成之后，在工厂外相同值以多种方式被存储或者加载到各个存储器集成电路中。

在本发明一个实施方式中，相同值的位由硬接线电源或者接地来设置到安装在存储器模块上的存储器集成电路子通道选择管脚中。存储器集成电路可以经由缓冲器接收内部地相同位值，或者做为选择它们可以通过加载选通加载到寄存器中。在本发明的另一个实施方式中，相同值的位被设置到数据总线的数据位线上，并且在接着存储器集成电路的复位后的预定个时钟周期后被存入寄存器。在本发明又一个实施方式中，响应使能位的设置，诸如微瓦片使能位或者模式使能位或者其它的加载信号，相同值的位被设置到数据总线的数据位线上并且存入寄存器中微瓦片。在本发明又另一个实施方式中，使用数据限定符，相同值的位被设置到地址总线的地址位线上，并且被存入寄存器中，至各个程序存储器集成电路，诸如动态随机访问存储器集成电路元件。

为了通过硬接线设置相同值，在存储模块上使用跨接线。在这种情况下，各个存储器集成电路包括专用相同位输入管脚，如将输入管脚增加至其管脚引出线。相同位输入管脚被被束缚到高逻辑电平(也叫做，逻辑1)或者低逻辑电平(也叫做，逻辑0)，以将相同值复位到集成电路的管脚上。在相同输入管脚上设置的相同位值可以以多种方式存入存储器集成电路中。在微瓦片存储器中，相同位输入管脚是子通道选择输入管脚S0、S1，以设置存储器件可以分配的子通道。

现在参照图10A-10C，举例说明了存储器模块1010A-1010C，其通过硬连接至电源或者接地而利用相同值编程。图10A-10B举例说明了分别使用跨接线的存储器模块1010A-1010B，以有选择地耦合电源或者接地到各个存储器集成电路的子通道选择输入管脚S0、S1(也叫做，相同输入管脚)中。在图10C中，安装到存储模块1010C的组件开关有选择地耦合电源或者接地到各个存储器集成电路的子通道选择输入管脚S0、S1(也叫做，相同输入管脚)中。

设置逻辑0值，在相同输入管脚S1，S0的0表示0的相同值。分别将相同输入管脚S1，S0设置至逻辑0，1，表示1的相同值。分别将相同输入管脚S1，S0设置至逻辑1，0，表示2的相同值。分别将相同输入管脚S1，S0设置至逻辑1，1，表示3的相同值。虽然已经举例说明并且描述了一对相同输入管脚，然而可以将附加的专用相同输入管脚提供给各个存储器集成电路，以使得能够利用不同相同值的较大的范围。

在图10A中，存储模块1010A包括耦合至印刷电路板751的存储器集成电路752A-752D。存储器集成电路752A-752D电力地耦合至形成印刷电路板751的边缘连接754的垫。存储模块1010A被编程，以便它的存储器集成电路752A-752D被分配给两个存储器子通道250A-250B。正如举例说明的，通过使用跨接线1002A-1002D、1004A-1004D、1006A-1006B、1007A和1008B将相同输入管脚S0、S1耦合至或者电源(VCC)1001或者接地(VSS)1000，相同值被编程输入存储器集成电路中。在相同输入管脚S0、S1上设置的位可以称为相同位S0、S1。相同位S0、S1表示任意的相同值，利用在各个存储器集成电路中的一个或多个触发器或者一个或多个锁存器，将该任意相同值加载或者编程输入寄存器中。

每一存储器集成电路752A-752D可以具有至少两个附加的管脚，相同输入管脚S0 1010和S1 1011。通过将输入管脚S0 1010和S1 1011设置为电源(VCC)1001或者接地(VSS)1000来存储相同值。

在图10A中，存储器集成电路752A 752B的相同输入管脚S0、S1两个都置零或者通过跨接线1002A-1002B、1004A-1004B、1006A和1007A。中心跨接线1007A同时耦合相同输入管脚S0和S1。这把将分配给第一存储器子通道250A、子通道1的存储模块的存储器集成电路752A-752B进行编程。

在图10A中的存储器集成电路752C-752D通过被耦合至接地(VSS)1000而被置0的输入管脚S1和通过被耦合至电源(VCC)1001被置1的相同输入管脚S0。存储器集成电路752C-752D的相同输入管脚S1通过耦合至接地(VSS)1000的跨接线1004C、1004D和1006B耦合至接地。由耦合至电源(VCC)1001的跨接线1002C-I002D和1008V，将存储器集成电路752C-752D的相同输入管脚S0设置为1。这把将分配给第二存储器子通道250B、子通道1的存储模块的存储器集成电路752C-752D进行编程。

用这样的方式，存储器集成电路装置752A-752B将它们的相同输入管脚S0、S1都绑定为低至VSS或者分别接地以将其复位至逻辑0，0，或者0的相同值。存储器集成电路装置752C-752D分别将其相同输入管脚S0、S1设置至逻辑0，1，或者相同值1。

在图10B中，存储模块1010B的存储器集成电路752A-752D被通过它们的相同值分配给四个存储器子通道250A-250D。

存储器集成电路752A通过将其耦合至接地(VSS)1000的相同输入管脚S1和S0都置零而将其相同值置零。存储器集成电路752A的S0和S1相同输入管脚被通过跨接线1002A‘、1004A和1006A耦合至接地(VSS)1000。这对将分配给第一存储器子通道250A、子通道0的存储模块的存储器集成电路752A进行编程。

存储器集成电路752B将其相同值设置为1。耦合到存储器集成电路752B中的相同输入管脚S0，通过耦合至电源(VCC)3001跨接线1002B和1002A，被设置为逻辑1。通过将其通过跨接线1004B和1006耦合至接地(VSS 1000)，存储器集成电路752B的相同输入管脚S1被设置为零。这把将分配给第二存储器子通道250B、子通道1的存储模块的存储器集成电路752B进行编程。

存储器集成电路752C将其相同值设置为2。也就是说，通过将其相同输入管脚S1设置为1的并将其相同输入管脚S0置零，将存储器集成电路752C分配给四个子通道的子通道2。通过耦合至电源(VCC)1001的跨接线1004C、1007B和1008B，存储器集成电路752C的相同输入管脚S1被设置为1。通过经由跨接线1002C′将相同输入管脚S0耦合至接地(VSS)1000，存储器集成电路752C的相同输入管脚S0被置零，所述跨接线1002C′可以包括一个或多个通道穿过跨接线1004C之下或者之上。这把将分配给第三存储器子通道250C、子通道2的存储模块的存储器集成电路752C进行编程。

存储器集成电路752D将其相同值设置为3，以表示将其编程为属于第四个存储器子通道、子通道250D。通过被耦合至电源(VCC)1001，存储器集成电路752DS1和S0相同输入管脚两者都被设置为1。集成电路752D的相同输入管脚S1借助于跨接线1004D、1007B和1008B耦合至电源。集成电路752D相同输入管脚S0经由跨接线1002D和1008B耦合至电源。

图10A-10B举例说明了跨接线如何可以用来将相同值编程序到存储器模块的存储器集成电路752A-752D中。然而，其它的方式也可以用于硬接线存储器集成电路的相同输入管脚S1和S0的逻辑电平。图10C举例说明了替换方法，在该替换方法中使用了跨接线。

现在参照10C，利用DIP开关1020A-1020B举例说明了存储模块1010C，以设置相同值到集成电路的相同输入管脚上，从而代替使用跨接线。存储器模块1010C包括耦合至DIP开关1020A的存储器集成电路752A、752B。存储模块1010C进一步地包括耦合至DIP开关1020A的存储器集成电路752C和752D。每一DIP开关1020A和1020B耦合至电源(VCC)1001和接地(VSS)1000，以便对每个存储器集成电路752A-752D，将相同输入管脚S1和S0设置为逻辑″1″或″0″。

DIP开关1020A-1020B独立地耦合至各个存储器集成电路相同输入管脚S0和S1。举例来说，集成电路752A的相同输入管脚S1耦合至DIP开关1020A，并由该DIP开关从集成电路752B的相同输入管脚S1独立地切换。作为另一实例，DIP开关1020B从耦合至集成电路752D独立地耦合至集成电路752C。

DIP开关1020A耦合至存储器集成电路752A相同输入管脚S0和S1和存储器集成电路752B的相同输入管脚S1和S0。DIP开关1020B耦合至存储器集成电路752C的相同输入管脚S0和S1和存储器集成电路752D的相同输入管脚S1和S0。

每一DIP开关1020A和1020B可以是单刀双掷开关。单极耦合至相应的S1或S0输入，而双掷耦合至电源和接地。每个DIP开关1020A-1020B包括四个单刀双掷开关，一个单刀双掷开关用于每个相同值输入至存储器集成电路。

虽然已经描述了一对相同输入位和管脚，然而也可以将附加相同位和管脚提供给每个存储器集成电路，以使能不同相同值的较大的范围。虽然电镀开关(DIP-switches)1020A-1020B提供切换方式设置相同输入管脚和相同值，然而也可以使用任何其它开关。

现在参照图11A，如在图10A-10C中所举例说明的，利用硬连接的至电源或接地的专用相同输入管脚，相同输入位和相同值可以简单地由在存储器集成电路中的缓冲器来接收。控制逻辑808A包括缓冲器1120-1121，以接收在相同输入管脚S0 1010和S1 1011上设置的相同位值。响应在相同输入管脚S0 1010和S1 1011的硬件设置，缓冲器1120和1121分别生成相同位SCS0 1110和SCS1 1111。用这样的方式，寄存器810被绕过并且在专用输入管脚上的相同值可以直接在存储器集成电路的功能中使用。应当注意的是，缓冲器1120、1121可以是反相输入缓冲器或不反相输入缓冲器。

微瓦片使能位可以被加载或编程到寄存器的位存储电路850中，诸如使用标准、公知的寄存器程序设计技术的存储器集成电路752的模式寄存器810或扩充状态寄存器。举例来说，位存储电路可以是能够在存储器集成电路上的存储映象的空间或I/O映射空间中访问的寄存器的一部分。位存储电路850可以是具有数据输入的锁存器或触发器。然后当微瓦片使能位被设置在其数据输入以在那里加载时，位存储电路850适当地计时或一致地选通。虽然图10A-10C举例说明了由硬连线装置设置相同值的方法，然而相同位值可以依据存储器集成电路752A-752D的复位或初始化被逻辑地加载到一个或多个相同寄存器中。

现在参照图11B，如在图10A-10C中举例说明的，由被硬连接到电源或接地的专用相同输入管脚设置的相同值还可以被存入存储器集成电路内的位存储电路(例如，位寄存器或锁存器)。在图11B中，控制逻辑808B包括带有位存储电路851A-851B(例如，位寄存器或锁存器)的寄存器810，所述位存储电路将其数据输入D耦合至相同输入管脚S0 1010和S1 1011，以接收相同位和相同值的各自的设置。位存储电路(例如，位寄存器或锁存器)851A-851B的时钟输入被耦合至加载选通产生器1122的加载选通脉冲输出信号LS 1127。位存储电路(例如，位寄存器或锁存器)851A-851B的复位输入被耦合至复位控制信号822R。用于微瓦片使能位的位存储电路850可以被同样地作为寄存器810的一部分来加载，或者如果是不同寄存的部分器则不同地加载。

加载选通产生器1122将其输入耦合至一个或多个控制信号822，以便生成加载选通脉冲输出信号LS 1127。加载选通生成器1122可以以多种方式生成加载选通脉冲输出信号LS 1127，以响应一个或多个控制信号822的一个或多个脉冲。因为相同输入管脚S0 1010和S1 1011在加电之后被硬连接的并且基本上固定，因而一个或多个控制信号822的一个或多个脉冲的定时基本上可以缓和以生成加载选通脉冲输出信号LS 1127。在下面进一步论述的图11C-11D，更进一步地描述了可以用作加载信号LS 1127的加载信号1107、1117的生成。

现在参照图11C，现在描述存储器模块的编程独立存储设备的逻辑装置。这个对独立存储设备进行编程的方法使用复位信号822R和时钟信号822C来从数据总线的数据位加载相同值到相同位存储电路SCS0 851A和SCS1 851B中。

图11C举例说明了存储器集成电路752的控制逻辑808C控制逻辑808C包括作为模式寄存器810的一部分的SCS0位存储电路851A和SCS1位存储电路851B。用于微瓦片使能位的位存储电路850也可以是模式寄存器810的一部分。位存储电路850，851A，851B可以是D触发电路。数据总线的数据位输入管脚D0 1000被耦合到D触发器851A的数据输入D中。数据总线的数据位输入管脚D1 1101被耦合到D触发器851B的数据输入D中。D触发器851A-851B的Q输出被分别耦合至相同位(也叫做，子通道选择位)SCS0 1110和SCS1 1111。

控制逻辑808C更进一步地包括计算器1104，以计算紧随复位控制信号822R的脱离认定(de-assertion)之后的确定数的时钟周期，从该复位控制信号加载具有数据总线的数据位输入管脚D0 1100和D1 1101的相同位设置的D触发器851A和851B。在该本发明的一个实施方式中，计数器1104是八个时钟周期计数器，来计算在复位之后的八个时钟周期以生成加载信号。耦合到计数器1104中的是时钟信号822C和复位控制信号822R。复位控制信号822R也耦合到D触发器851A-851B的复位输入R中。计数器1104的输出被耦合到D触发器851A-851B的时钟输入中，因此当计数器1104到达预定值时，它在加载信号1107中生成脉冲，以触发D触发器851A和851B来加载相同值设置。也就是说，在复位之后的预确定数的时钟脱离了认定(de-asserted)，相同值被从数据总线的数据位线加载到存储器集成电路的寄存器中。在加载信号1107的脉冲已经生成之后，时钟计数器1104继续被计时但是延期并且停止计算，直到复位控制信号822R再一次认定复位计数器1104。用于微瓦片使能位的位存储电路850可以被同样地作为寄存器810的一部分来加载，或者如果是不同寄存器的部分则不同地加载。

图13A举例说明图11C的控制逻辑808C的功能的示意性波形图。在图13A中举例说明了复位波形1300、计时波形1301、D1/D0数据位波形1302A和SCS1/SCS0波形1303A。在波形1300中的复位脉冲1304被脱离认定(de-asserted)之后，在波形1301中出现在数据总线的数据位输入管脚D0/D1的设置之前的预定数目的时钟周期1305被存入寄存器中，以存入相同值。在时钟信号822C的上次时钟周期1308期间，在数据位输入管脚D1和D0上的相同位设置准备在波形1302A上的点1307加载到集成电路中。

响应以波形1303说明的时钟计数信号CCNT 1107的上升沿1306，在计时波形1301上的点1301A，在数据位输入管脚D1和D0上的相同位设置可以被存入位存储电路。当时钟计数信号将相同位加载到存储器集成电路中的位存储电路中时，时钟计数信号CCNT 1107也可能被认为是加载信号1107。假定位存储电路是下降沿触发器的D触发器，那么在计数器翻转之前，计数器1104最后的时钟周期1308期间，D触发器的输出Q在时钟计数信号CCNT 1107的下降沿改变状态。依赖相同位设置，D触发器的Q输出可以改变从在波形1304A上的点1309举例说明的其复位状态的状态，以存储相同位值。

在这实例中，在复位脉冲1314之后的八个时钟周期是脱离认定的，用于每个存储设备的相同值被从耦合至数据总线的位的其D0和D1数据输入管脚加载。因为每个存储设备具有分离的一组数据输入管脚，以耦合至数据总线的位，每个存储设备的相同值可以加载上可以不同于其它的唯一的任意值。正如在图12A-12B中举例说明的，存储器集成电路可以是联合存储通道的宽度的字节。

存储控制器将为每个存储器集成电路设置的想要的相同值驱动到与存储器集成电路联合的每个字节数据域的数据位上。复位后，在时钟计数器CCNT值达到预定数目的时钟周期之前，存储控制器将想要的相同值设置驱动到在64位数据域的每个字节中的数据位上。在本发明的一个实施方式中，复位后八个时钟周期，相同位值被锁存器到每个存储器集成电路设备中的某些寄存器的相同值域中。

现在参照图12A，举例说明了存储模块1210A，它包括耦合至边缘连接器754的八个存储器集成电路设备752A-752H。每一存储器集成电路752A-752H具有若干耦合至存储模块和存储通道的数据位和数据总线的数据输入/输出管脚。也就是说，存储器集成电路752A-752H是8位宽(也叫做，由8或×8)，具有在边缘连接器754耦合至64位数据总线1200的八个不同的数据位的8数据管脚的。在图12A中，集成电路752A-752H分别耦合至八位数据字节1202A-1202H。在每个存储器集成电路的输入/输出管脚D0和D1上的数据位被分别举例说明，耦合在边缘连接器754和存储器集成电路752A-752H之间。数据位输入/输出管脚D0被标记为用于数据1202A-1202H的每个相应的八个位1101A-1100H。数据位输入/输出管脚D1 1101A-1100H被分别举例说明，耦合至64位数据总线1200的八位数据字节1202A-1202H。

利用耦合至相应的D0和D1位1100和1101的每个存储器集成电路752A-752H，当时钟计数器1104紧随复位到达其预定时钟周期计数器时，相同值可以被卸载数据总线。

现在参照图12B，举例说明了存储模块1210B，它包括耦合至边缘连接器754的四个存储器集成电路设备752A’-752D’。4个存储器集成电路设备752A’-752D’不同于8个存储器集成电路设备752A-752H的是存储器集成电路设备752A’-752D’更宽。存储器集成电路设备752A’-752D’是具有16个数据管脚的16位宽(也叫做，16或X16)，所述16个数据管脚在边缘连接器754耦合至64位数据总线1200的十六个不同的数据位。到每一存储器集成电路752A-752D中和从其中出来的数据位是16位宽，所以仅仅四个集成电路可以用来耦合至64位数据总线1200。

存储器集成电路752A’耦合至数据总线1200的第一和第二8位数据字节1202A和1202B。存储器集成电路752B’耦合第三和第四个8位数据字节1202C和1202D。存储器集成电路752C’耦合至第五和第六个8位数据字节1202E和1202F。存储器集成电路752D’耦合至第七和第八个8位数据字节1202G和1202H。

虽然从存储控制器到存储器模块的数据总线的宽度、物理存储器通道宽度已经描述为是64位宽，然而其它实际位宽度可以用于数据总线。

以前，时钟信号用于触发将相同位加载到存储器集成电路中。然而，其它数据选通也可以用于触发将相同位加载到存储器集成电路中。举例来说，逻辑地生成的数据选通信号是当存储器集成电路在编程模式中发送时生成的扩充状态寄存器选通信号EMS#，其具有由控制信号的组合编程的寄存器的扩充状态的位。扩充状态寄存器选通信号EMS#可以用来触发，将相同位加载到存储器集成电路中。

现在参照图11D，举例说明了存储器集成电路752的控制逻辑808D的框图。控制逻辑808D可以使用扩充状态寄存器选通信号EMS#、数据选通作为触发器，将相同位加载到存储器集成电路中。EMS#是低态有效信号，和假定可以使用下降沿触发的D触发器。因而，当认定EMS#时，在数据总线上的值可以读到位存储电路，诸如锁存器或寄存器，诸如相同值寄存器或子通道选择寄存器中。当EMS#脱离认定时，相同位值被存储或锁存器到位存储电路中，以便由存储器集成电路内部使用，并且接着设置在数据输入管脚上的相同位值能改变。

控制逻辑808D包括作为模式寄存器810的一部分的SCS0位存储电路851A和SCS1位存储电路。用于微瓦片使能位的MTE位存储电路850也可以是模式寄存器810的一部分。位存储电路可以是锁存器或D型触发电路，以存储少量数据。数据位输入管脚D0 1100被耦合到D触发器851A的D输入。数据位输入管脚D1 1101被耦合到D触发器851D的D输入。

控制逻辑808D更进一步地包括耦合到D触发器851A-851B的时钟输入中的缓冲器1105。缓冲器1105可以是由单个反相器或奇数系列反相器形成的反相器缓冲器。做为选择，缓冲器1105可以是可以简单地由偶数系列反相器形成的不反相缓冲器。无论如何，缓冲器1105接收控制信号或数据选通信号，诸如扩充状态寄存器选通信号EMS# 1182，而且生成加载信号1117。

EMS#信号1182被耦合到缓冲器1105的输入中。EMS#信号1182是低态有效信号，该信号然后由反相缓冲器1105反向为加载信号1117，而且耦合到D触发器851A-851B的时钟输入中。使用加载信号1117以将相同位从数据位输入管脚D1/D0加载到D触发器851A-851B中。用于微瓦片使能位的位存储电路850可以被同样地作为寄存器810的一部分来加载，或者如果是不同寄存器的部分则不同地加载。否则，控制逻辑808D类似于在图11C中而且以前描述的举例说明的控制逻辑808C。

在复位选通822R走掉之后，在接着复位的某些预定数目的时钟周期，EMS#信号1182可以成为低态有效而且引起加载信号1117的生成。通过知道EMS#信号1182何时可以低态有效，可以利用足够的设立和保持时间，将相同位值设置在数据位输入管脚D0 1100和D1 1101上。

现在参照图13B，提供了示意性波形图，以举例说明图11D的控制逻辑808D的示意性功能。在图13B中举例说明了复位波形1300、数据选通/加载信号LS/EMS#波形1310、D1/D0数据位波形1302B和SCS1/SCS0波形1303B。复位波形1300用于复位控制输入822R。数据选通/加载信号LS/EMS#波形1310表示加载信号1117或EMS#选通信号1182。用于EMS#或任何其它选通信号的低态有效波形可以是从波形1310被反向。D1/D0数据位波形1302B举例说明了相同输入位D1/D0 1101，1100。SCS1/SCS0波形1304B举例说明了载入D触发器851A-851B的相同位SCS1/SCS0 1111，1110的值。

在复位控制信号822R的复位脉冲1314走过之后，预定时间周期1325可以在数据选通EMS#信号1182被认定之前失效。在经过预定时间周期1325之前，相同位可以被设置在数据位输入管脚D1/D0上，以提供足够的设置时间，以便它们可以被接收到存储器集成电路中并耦合到位存储电路中。加载信号1117将设置在存储器集成电路的数据输入管脚D1/D0上的相同位加载到寄存器810的存储电路851A，851B中。位存储电路可以是D触发器、锁存器或其它类型的位存储电路。

假定下降沿触发器D类型触发器被用作位存储电路，加载信号波形1310的脉冲1326的上升沿1327将在相应的数据位输入管脚D1和D0上的相同位值读取到D触发器851A-851B中。加载信号波形1310的脉冲1326可以具有脉冲宽度1335，它是预定数目的时钟周期或预定时间周期的函数。依据脉冲1326的负沿1328，加载选通信号1117将相同值锁存到D触发器851A-851B中，而且可以在SCS1/SCS0位1111，1110的波形1304B中生成上升沿1329。用这样的方式，通过扩充状态寄存器选通信号EMS#1182生成的加载信号1117可以将相同值加载到集成电路752中。

虽然扩充状态寄存器选通信号EMS#已经被描述为用于触发将相同位加载到存储器集成电路中，然而可以使用由控制信号822生成的其它数据选通信号。

以前描述过，利用耦合在边缘连接器和存储器集成电路设备752之间的存储通道的数据总线被使用，以使用数据选通信号将相同值加载到存储器集成电路中。然而，利用非数据访问方式中的存储器集成电路，诸如编程模式或者设置模式，存储通道的地址位线也可能被用于将相同值编程上存储器模块上的存储器集成电路中。在这种情况下，可以在数据总线或涉及信号线的其它数据总线上提供数据选通，以将在地址位线上的相同位加载到存储器集成电路中。

现在参照图14，示意性总线结构1400被耦合在存储控制器208和存储模块1410之间。示意性总线结构1400包括共享地址和控制总线1401、数据总线(DQ[63:0])1402、ECC数据总线(DQ[71:64])1403和数据屏蔽总线(DM[7:0])1404。数据总线1402的数据(DQ)位被典型地用于在存储模块1410和存储控制器208之间，在存储访问期间传送数据。数据屏蔽总线1404的数据掩码(DM)位被典型地用于屏蔽掉在存储器集成电路752和存储控制器208之间的数据8位字节的传送。在4位和8位宽存储器集成电路情况下，数据屏蔽(DM)位可以耦合至片选控制信号。在16位宽或更大的宽度的存储器集成电路情况下，多于一个的数据屏蔽(DM)位可以耦合到每个存储器集成电路中。

存储模块1410包括安装到印刷电路板的存储器集成电路752A-752H和ECC芯片1450。存储模块1410通过其边缘连接754(图7中所示，10A-10C)耦合至主机母板的示意性总线结构1400。

如上所述，存储通道的地址位线也可能用于将相同值编程到存储器模块上的存储器集成电路中。然而，共享地址和控制总线1401的所有地址位可以耦合到存储模块上的每一个存储器集成电路752A-752H和ECC芯片1450中。为了单独地对每个分别地利用其自己的相同值集成的存储器进行编程，一种独立地选通每个存储器集成电路的方式可以用来加载其相应的相同值，所述相同值是设置在地址总线的共享地址位上。

为了单独地利用在地址总线上的相同值对存储器集成电路进行编程，在数据总线上或者与其相关的数据限定符可以用来使用与地址总线有关的信息，来限制寄存器的加载，诸如扩充状态寄存器(EMRS)。典型地利用EMRS设置命令；给定寄存器的位被利用在上地址总线1401提供的初始化数据进行编程。某一寄存器的EMRS编程由耦合到每个存储器集成电路752A-752H中的数据屏蔽总线1014的一个或多个数据屏蔽位(DM)或数据总线1402的一个或多个数据位(D0)限制。

在使用数据屏蔽总线1014的数据屏蔽位(DM)作为限定符号过程中，如果耦合至存储器集成电路的DM位被设置为逻辑1，那么一个存储器集成电路的专门EMRS寄存器可以利用在地址总线上的内容被编程。另一个存储器集成电路可以通过将它们的DM位设置为逻辑0而屏蔽掉，以便给定相同值加载到仅仅一个存储器集成电路或存储器集成电路的子集组中。

应当注意的是，数据屏蔽总线1014的数据屏蔽位(DM)典型地从存储控制器208硬连接到存储模块1410的存储器集成电路752。因而，在存储模块1410或安装了存储控制器208的主机母板上，在比特位置中数据屏蔽位没有搅和、改变。此外，数据屏蔽位DM没有反映在存储器集成电路组或列之间的存储模块上。然而，支持纠错编码的某些类型的存储器模块可以不必将数据屏蔽总线的数据屏蔽位布线至存储器集成电路752。这是因为，执行纠错编码要求数据总线的所有数据位被不断地在每个存储器访问，读取或写入上传送。也就是说，在纠错编码期间，不使用数据屏蔽DM位。因而，支持ECC的存储器模块的某些厂商可以将DM位布线至存储器集成电路。

应当注意的是，数据总线1402的DQ数据位以及ECC数据总线1403的ECC位在存储控制器208和相应的存储器集成电路752A 752H和ECC芯片1450之间布线。然而，DQ位可以在列之间被搅和以及反映。举例来说，来自存储控制器208的D0位可以连接到在第0位存储器集成电路上的D3数据位管脚和在第1位存储器集成电路上的D4数据位管脚。因而，单个DQ位可以不必十分地可靠地用于发送数据选通信号，以独立地对每个存储器集成电路编程序。这是因为你可以不必知道哪个单数据位管脚将要被选通。

为了克服该搅和和反映，存储器集成电路中的全部DQ数据位管脚可以一起一致地选通以生成加载信号。举例来说，具有耦合至存储器集成电路的每个数据位管脚的输入与门可以共同检测数据位管脚一致的选通(高态有效)。举例来说，具有耦合至存储器集成电路的每个数据位管脚的输入或非门可以共同检测数据位管脚一致的选通(低态有效)。

存储控制器208可以确定安装在每个存储模块1410上的存储器集成电路752的数据位宽度。存储在安装在存储模块上的EPROM中的串联存在检测(SPD)位可以由存储控制器读取以作出此决定。利用这个信息，可以确定数据总线1404的宽度及其位是如何耦合到每个存储器集成电路中的。举例来说，利用8位宽存储器集成电路，数据总线1404的数据位DQ[7:0]被耦合到存储器集成电路752A中。

为了利用地址总线的信息对EMRS位进行编程，连接到某一存储器集成电路的所有DQ位可以一致地置为逻辑电平′1′。继续8位宽存储器集成电路的实例，耦合到存储器集成电路752A中的数据总线1404数据位DQ[7:0]被置为逻辑1′，以触发加载信号的生成，以利用相同位加载寄存器。当DQ[7:0]位被全部认定(逻辑高)时，在EMRS编程模式期间，在地址总线上的值被加载到在存储器集成电路752A中的专门EMRS寄存器中。

存储器集成电路常常具有多于一个的存储器块，以在给定地址存储数据。在存储器集成电路中的存储器排由排地址位来寻址，诸如位BA[2:0]用于利用八排的存储器集成电路。对于存储器集成电路内的每个排，可以有EMRS寄存器。在具有八个排的设备中，可能是八个EMRS寄存器。在EMRS编程模式中，根据由排地址位BA[2:0]提供的排为编程选择给定EMRS寄存器。使BA0的排行地址或‘000′选择EMRS寄存器0(EMRS0)。使BA1的排行地址或‘001′选择EMRS寄存器1(EMRS1)等等。利用耦合至存储器集成电路的对应DQ位，专用EMRS寄存器或寄存器的子集、两个位能够限制(也叫做触发)，以存储相同值的相同位。也就是说，不是在存储器集成电路中的所有EMRS寄存器都需要利用相同值来加载，以便当加载相同值时可以不使用排地址位。因而，用于排bank)地址位的地址线，诸如编址八个排的位BA[2:0]，也可以用于将相同位设置、传送和加载到存储器集成电路中。

存储器列，有时仅仅称为“列”，是使用在存储模块上的某些或全部存储基片创建的数据存储的块或区域。列典型地具有64位的数据宽度。在支持纠错编码(ECC)的存储器模块上，为72位的总数据宽度增加了8位的附加数据宽度，用于包括ECC的列。依据怎样设计存储器模块，存储模块可以具有64位宽数据存储区(或当支持ECC时具有72位宽数据存储区)的一个、二个、或四个列。

在给定列内的多个存储器集成电路可以被编程为使用单个EMRS命令的同一相同值。举例来说认为，在图14中举例说明的存储器集成电路752A和752B在相同的存储器列中。通过限制耦合至存储器集成电路752A和752B两个电路的所有对应DQ位，在存储器集成电路752A和752B两个电路中的寄存器都可以被编程为使用单个EMRS命令的相同值。也就是说，耦合至存储器集成电路752A和752B两个集成电路的所有对应DQ位被一致地设置为逻辑“1”，以便生成加载信号以将在地址总线上的同一相同位存储在每个寄存器中。

用这样的方式，模式寄存器被加载了在地址线上传递的相同值。地址线为全部动态随机访问存储器集成电路所共有，而且典型地对存储通道中的全部设备通用，该设备包括存储器模块，诸如双重联机的存储模块(DIMM)。

虽然在附图中已经描述而且示出了某些示意性实施方式，然而可以理解的是，上述的实施方式仅仅说明而非限制宽的发明，而且既然本领域技术人员可以想到各种其它修改形式，本发明的实施方式就不局限于所示和描述的具体构造和布局。

当在软件中实现时，本发明的实施方式的元件基本上是代码段来执行必要的任务。程序或代码段可以被存储在处理器可读介质中，或由以在传输介质或通信链路传送的载波实现的计算机数据信号的形式发送。″处理器可读介质″可以包括可以存储或传送信息的任何介质。处理器可读介质的实例包括电子电路、半导体存储器设备、只读存储器(ROM)、闪速存储器、可擦可编程序只读存储器(EPROM)、软盘、CD-ROM、光盘、硬盘、光盘介质、无线(RF)链接、等等。计算机数据信号可以包括可以在传输介质上传送的任何信号，所述传输介质诸如电子网信道、光纤、空气、电磁、RF链接、等等。代码段可以经由诸如因特网、内部网等等之类的计算机网下载。

Claims

1.一种方法包含：

提供带有多个存储器集成电路的存储模块，多个存储器集成电路的每一存储器集成电路具有至少二个管脚以将信息耦合到存储器集成电路中；

分别设置至少二个相同(identity)位的值到一个存储器集成电路的至少二个管脚上；

接收至少二个相同位到一个存储器集成电路中作为相同值；以及

利用至少二个相同位限制至少一个存储器集成电路的功能。

2.如权利要求1所述的方法，其中

对每个存储器集成电路的独立子通道存储器访问是微瓦片存储器访问，以及

利用相同值限制至少一个存储器集成电路的功能是微瓦片存储器访问。

3.如权利要求1所述的方法，其中

对至少二个相同位的值设置到一个存储器集成电路包括

独立地将至少二个管脚耦合到电源或接地。

4.如权利要求3所述的方法，其中

第一管脚耦合至接地以及第二管脚耦合至电源以将至少二个相同位的值设置到一个存储器集成电路的至少二个管脚上。

5.如权利要求3所述的方法，其中

第一管脚和第二管脚耦合至接地，以将至少二个相同位的值设置到一个存储器集成电路的至少二个管脚上。

6.如权利要求3所述的方法，其中

第一管脚和第二管脚耦合至电源，以将至少二个相同位的值设置到一个存储器集成电路的至少二个管脚上。

7.如权利要求3所述的方法，其中

由耦合在至少二个管脚和电源或接地之间的一个或多个跨接线进行独立耦合步骤。

8.如权利要求3所述的方法，其中

通过耦合在至少二个管脚和电源或接地之间的一个或多个开关进行独立耦合步骤。

9.如权利要求3所述的方法，其中

至少二个管脚是至少二个专用相同位管脚。

10.如权利要求1所述的方法，其中

至少二个管脚是数据总线的至少二个数据管脚，以及

存储模块的多个存储器集成电路的每个存储器集成电路都包括寄存器，以存储至少二个相同位的值。

11.如权利要求10所述的方法，其中

响应耦合到一个存储器集成电路中的加载选通，在至少二个数据管脚上的至少二个相同位的值被加载到寄存器中。

12.如权利要求10所述的方法，其中

响应跟随一个存储器集成电路的复位的预先确定计数的时钟周期，在至少二个数据管脚上的至少二个相同位的值被加载到寄存器中。

13.如权利要求1所述的方法，其中

所述至少二个管脚是地址总线的至少二个地址管脚，

存储模块的多个存储器集成电路的每一存储器集成电路包括寄存器，以存储至少二个相同位的值，而且

当一个存储器集成电路在扩充状态寄存器编程模式时，响应被认定为预先确定逻辑电平的多个数据总线位，在至少二个地址管脚上的至少二个相同位的值被加载到寄存器中。

14.一种存储器集成电路，包括：

存储器阵列，用来存储数据；

寄存器，包括一个或多个位存储电路，以存储一个或多个相同位；以及

耦合至寄存器的控制逻辑，该控制逻辑响应存储在寄存器中的一个或多个相同位，提供对存储器集成电路的独立子通道存储器访问。

15.如权利要求14所述的存储器集成电路，其中

独立子通道存储器访问是微瓦片存储器访问，以及

一个或多个相同位是一个或多个子通道选择位。

16.如权利要求14所述的存储器集成电路，其中

控制逻辑更进一步地响应使能位，提供对存储器集成电路的独立子通道存储器访问。

17.如权利要求14所述的存储器集成电路，更进一步地包含：

耦合至寄存器以及时钟信号的计数器，该计数器响应到达预先确定数量的时钟周期，计算跟随复位的时钟信号的周期数并生成加载信号，以及

其中加载信号计时一个或多个位存储电路，以存储一个或多个相同位。

18.如权利要求14所述的存储器集成电路，更进一步地包含：

耦合至寄存器和低态有效加载选通信号的反相缓冲器，反相缓冲器响应加载选通信号，生成加载信号，以及

19.如权利要求14所述的存储器集成电路，更进一步地包含：

耦合至寄存器和高态有效加载选通信号的不反相缓冲器，该不反相缓冲器响应加载选通信号，生成加载信号，以及

20.一种存储模块，包含：

带有电连接器的印刷电路板，耦合至主机印刷电路板，电连接器包括电源连接和接地线；

安装到印刷电路板而且耦合至电连接器的多个存储器集成电路，每一存储器集成电路包括

存储器阵列，用来存储数据；

包括一个或多个位存储电路的寄存器，所述位存储电路具有耦合至数据总线的位的数据输入，所述寄存器响应加载信号，存储数据总线的位上的一个或多个子通道选择位；以及

耦合至寄存器的控制逻辑，该控制逻辑响应存储在寄存器中的一个或多个子通道选择位，提供对存储器集成电路的独立子通道存储器访问。

21.如权利要求20所述的存储模块，其中

每一存储器集成电路更进一步地包括：

耦合至寄存器以及时钟信号的计数器，该计数器响应到达预先确定计数的时钟周期，在复位后计算时钟信号的周期数并生成加载信号。

22.如权利要求20所述的存储模块，其中

每一存储器集成电路更进一步地包括

耦合至寄存器和高态有效加载选通信号的反相或不反相缓冲器，该缓冲器响应加载选通信号，生成加载信号。

23.如权利要求20所述的存储模块，其中

电连接器是带有多个管脚的边缘连接器，

电源连接是电源管脚，而且

接地线是接地管脚。

24.如权利要求20所述的存储模块，其中

电连接器是带有多个垫的边缘连接，

电源连接是电源垫，而且

接地线是接地垫。