CN1897161A - N进制掩膜编程存储器 - Google Patents
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Abstract
本发明提出一种N(>2)进制掩膜编程存储器(N-MPM),尤其是三维N(>2)进制掩膜编程存储器(3-D N-MPM)。N-MPM存储元具有N种可能状态。数字信息按N进制代码来存储。由于每个存储元可以存储>1位信息,N-MPM比常规的二进制MPM(2-MPM,每个存储元存储1位信息)存储密度大。
Description
技术领域
本发明涉及集成电路领域,更确切地说,涉及掩膜编程存储器。
背景技术
掩膜编程存储器(mask-programmable memory,简称为MPM),尤其是三维掩膜编程存储器(three-dimensional mask-programmable memory,简称为3D-MPM、也被称为3D-MPR0M,参见专利号为ZL98119572.5的中国专利“三维只读存储器及其制造方法”),存储容量大,成本低并能提供优良的数据安全保护,故被视为多媒体资料的理想存储体。图1A-图1B表示一种3D-MPM00。它的两个存储层100、200叠置在衬底0上。每个存储层上含有多个存储元1aa、1ab...。每个存储元位于两条地址线(如字线20a和位线30a)的交叉处并根据存储的信息选择性地为它们提供似二极管电连接。似二极管电连接在一个方向上的导电性好于另一方向,它一般由一二极管结实现,如pn二极管结、肖特基二极管结等。现有技术中,存储元只有两种状态:“无通道孔”和“有通道孔”。如存储元1aa处于“无通道孔”状态,即它不含通道孔,地址线20a、30a由绝缘介质16隔开;存储元1ab处于“有通道孔”状态,即它含有通道孔3ab,并为地址线20a、30b提供电连接。在存储元1ab中,由于其通道孔3ab(也就是二极管结的结面积)与地址线交叉区(即高低两层地址线20a、30b在交叉处相互重叠的区域)相同,是两条地址线之间可能具有的最大通道孔,故通道孔3ab又被称为“全通道孔”。由于存储元只有两个状态,它只能代表一位(指二进制位)信息,故MPM的存储密度受限。为了进一步提高存储密度,本发明提出一种N(>2)进制掩膜编程存储(N-ary mask-programmablememory,简称为N-MPM)。
发明内容
本发明的主要目的是提供一种每个存储元能存储>1位的、大容量掩膜编程存储器,尤其是三维掩膜编程存储器。
根据这些以及别的目的,本发明提供一种N(>2)进制掩膜编程存储器(N-arymask-programmable memory,简称为N-MPM),尤其是三维N(>2)进制掩膜编程存储器(简称为3-D N-MPM)。N-MPM存储元具有N种可能状态。数字信息按N进制代码来存储。由于每个存储元可以存储>1位信息,N-MPM比常规的二进制MPM(2-MPM,每个存储元存储1位信息)存储密度大。
本发明的N-MPM包括:一条低层地址线;一条位于该低层地址线上方的高层地址线;一个位于该高低层地址线交叉处并与该高低层地址线耦合的存储元,所述存储元对该高低层地址线选择性地提供似二极管电连接,并具有至少N种可能状态。
本发明的3-D N-MPM还包括:至少两个相互叠置的掩膜编程存储层,每个存储层均含有多个存储元,所述存储元具有至少N种可能状态。
本发明中N-MPM存储元提供的似二极管电连接在一个方向上的导电性好于另一方向,它一般由一二极管结实现,如pn二极管结、肖特基二极管结等。存储元的N种可能状态可以通过改变二极管结的结形状(如几何形状)和/或结特性(如掺杂浓度)来实现。相应地,N-MPM可以分为结形状型、结特性型和混合型。
在结形状型N-MPM中,存储元的N种可能状态可通过改变二极管结的形状(即结形状)来实现。通常改变结形状的方法是改变二极管结的几何面积。具体说来,高低两层地址线之间除了具有“无通道孔”和“全通道孔”两种状态以外,还需要具有“局部通道孔”状态。对于局部通道孔来说,其二极管结的面积介于无通道孔和全通道孔之间。注意到,如果使用nF(F指地址线线宽、n≥1)开口工艺,局部通道孔(特征尺寸<1F)可以通过nF(n≥1)开口掩膜版(特征尺寸≥1F)来实现(参见申请号为03108107.X的中国专利申请“集成电路的层间连接结构”)。
在结特性型N-MPM中,存储元的N种可能状态可通过改变二极管结的特性(即结特性)来实现。通常改变结特性的方法是改变二极管结的掺杂特性。由于掺杂特性不同,存储元的伏-安(IV)特征也不同。在读出过程中,不同的读电压按大小依次加在字线上。如果一存储元被读出为“1”,那么一限流电路被开启。该限流电路限制在剩余读过程中流过该存储元的电流,从而避免它被过大的电流损伤。
在N-MPM中,N可以是2的整数幂,也可以是2的非整数幂。当N为2的整数幂时(N=2n,n为整数),每个存储元存储整数位,即n位(n为整数)。同时,N-MPM的译码是对每个存储元单独进行的。当N为2的非整数幂时(N=2x,x为非整数),N-MPM以字为单位进行译码,每个字含有m个存储元(用符号N×m表示,其中,N代表进制,m代表字宽,N>2、m≥2且均为正整数)。译码时,将m个N进制码(N×m)一起转换为i位二进制码(2×i):
i≤INT[log2(Nm)]。这里,INT[z]是指小于z的最大整数。将i位平均到m个存储元中,每个存储元存储非整数位(指二进制位)信息(参见申请号为200510059914.6的中国专利申请“非整数位系统”)。
附图说明
图1A是表示一种三维掩膜编程存储器(3D-MPM)的断面图;图1B是其存储层200的俯视图;
图2是表示一种N进制掩膜编程存储器(N-MPM)的断面图;
图3AA-图3AC是表示第一种结形状型N-MPM存储元的俯视图、y-z断面图和z-x断面图;图3BA-图3BC是表示第二种结形状型N-MPM存储元的俯视图、y-z断面图和z-x断面图;图3CA-图3CC是表示第三种结形状型N-MPM存储元的俯视图、y-z断面图和z-x断面图;
图4A-图4D表示一种利用nF开口工艺制造结形状型N-MPM的工艺流程;
图5A-图5B表示两种采用合并开口的4进制MPM(4-MPM)存储元;
图6A-图6C表示三种结形状型N-MPM的读出电路;
图7列举了两套适用于4-MPM的结面积比;
图8A是表示一种结特性型N-MPM的断面图;图8B表示其伏-安(IV)特性;
图9A-图9C表示一种制造结特性型N-MPM的工艺流程;
图10A表示一种结特性型N-MPM的读出电路;图10B是表示一种限流电路的电路图;图10C表示在读过程中字线和位线电压的时序图;
图11是表示一种三维N进制掩膜编程存储器(3-D N-MPM)的断面图;
图12是表示一种实现将N-MPM(N是2的非整数幂)中的N进制码转换成二进制的电路图。
本说明书主要描述了N-MPM中二极管的结形状、结特性和读出电路。为简便计,在部分断面图中,二极管膜(也被称为准导通膜)未被画出。有关这些膜的细节,可参见专利号为ZL98119572.5的中国专利“三维只读存储器及其制造方法”和申请号为02113333.6的中国专利申请“改进的三维掩膜编程只读存储器”。
具体实施方式
本发明提供一种N(>2)进制掩膜编程存储器(N-ary mask-programmablememory,简称为N-MPM)。N-MPM存储元具有N种可能状态。数字信息按N进制代码来存储。由于每个存储元可以存储>1位信息,N-MPM比常规的二进制MPM(2-MPM,每个存储元存储1位信息)存储密度大。
如图2所示,该实施例是一种三进制MPM,即3-MPM(N=3)。其存储元具有3种可能状态,它们在图中由不同的斜线区5ba-5bc表示。3-MPM将数字信息以3进制码的形式存储。譬如说,数字1110在3-MPM中被存为1023。在本说明书中,下标N表示该代码的进制,如1110表示11是10进制码;1023表示102是3进制码。对于3-MPM来说,它只需要3个存储元来存储数字1110(1110=1023);而对于常规的2-MPM来说,它只需要4个存储元来存储数字1110(1110=10112)。相应地,3-MPM比2-MPM存储密度大。很明显,N越大,N-MPM的存储密度越大。
存储元的N种可能状态可以通过改变二极管结的结形状(如几何形状)和/或结特性(如掺杂浓度)来实现。相应地,N-MPM可以分为结形状型、结特性型和混合型。
图3AA-图3CC表示第一种N-MPM-结形状型N-MPM。在结形状型N-MPM中,存储元的N种状态可通过改变二极管结的形状(即结形状)来实现。通常改变结形状的方法是改变二极管结的几何面积。具体说来,高低两层地址线之间除了具有“无通道孔”和“全通道孔”两种状态以外,还需要具有“局部通道孔”状态。对于局部通道孔来说,其二极管结的面积介于无通道孔和全通道孔之间。
图3AA-图3AC是表示第一种结形状型N-MPM存储元1bd的俯视图、y-z断面图和z-x断面图。它采用局部通道孔,其二极管结“efgh”2bd位于地址线交叉区“abcd”(即高层地址线20b和低层地址线30d在交叉处相互重叠的区域)中间。结面积比r,定义为结面积“efgh”和地址线重叠面积“abcd“之比,可以表示为
r=二极管结面积/地址线交叉区面积=f/F这里,f是二极管结的宽度,F是地址线的宽度。相应地,存储元1bd的结电阻Rc是全通道孔(如图1B中的1ab)的~1/r倍,而远远小于无通道孔的情形(如图1B中的1aa)。
为了实现图3AA-图3AC中的局部通道孔,需要使用<1F的开口掩膜版,即特征尺寸小于1F的开口掩膜版。这种掩膜版的成本较高。另一方面,基于一种nF开口工艺(参见图4A-图4D,以及申请号为03108107.X的中国专利申请“集成电路的层间连接结构”),<1F的开口(如局部通道孔)可以通过nF(n≥1)开口掩膜版来实现。图3BA-图3CC表示两个采用nF开口工艺形成的局部通道孔。
图3BA-图3BC表示第二种结形状型N-MPM存储元1bd’。其结开口(指对开口掩膜版曝光后在光刻胶中形成的开口)“ijkl”3bd’的特征尺寸为1F,即1F×1F,并相对于高层地址线20b在-y方向移动了距离S(S=1F-f)。在完成高层地址线后(具体工艺步骤参见图4A-图4D),二极管结“ijcd”2bd’只形成在结开口“ijkl”3bd’与地址线交叉区“abcd”的重叠区域,其尺寸为f×1F。在该实施例中,二极管结2bd’位于地址线交叉区“abcd”的边缘,它的一条边线“cd”与高层地址线20b的一条边线“vw”重合。
图3CA-图3CC表示第三种结形状型N-MPM存储元1bd”。其结开口“mnop”3bd”的特征尺寸为>1F,即nF×n’F,且n、n’>1。与图3BA相比较,结开口3bd”不仅沿-y方向延伸,也在-x和+x方向延伸。由于采用了nF开口工艺,二极管结“ijcd”2bd”只形成在结开口“mnop”3bd”和地址线交叉区“abcd”的重叠区域,故只要结开口3bd”在y方向上与高层地址线20b的重合尺寸为f,则二极管结2bd”的最后尺寸仍为f×1F。类似地,在该实施例中,二极管结2bd”位于地址线交叉区“abcd”的边缘。
在图3BA-图3CC中,结开口3bd’、3bd”的特征尺寸≥1F,用来形成这些结开口的nF(n≥1)开口掩膜版成本较低。此外,在图3BA、图3CA中,二极管结2bd’、2bd”的最终结面积仅由边线“ij”决定,而与其它边线(如“mo”、“op”)无关。因此,在nF开口掩膜版的制造过程中,除了边线“ij”外,结开口不需要严格的精度控制。也就是说,nF开口掩膜版是一低精度掩膜版,这能进一步降低掩膜版成本。
图4A-图4D描述了一种nF开口工艺的工艺流程。图4A-图4C是其在z-x方向上的断面图;图4D是在y-z方向上的断面图。它含有如下步骤:
A)淀积第一N型硅膜30d4、一导体膜30d3、第二N型硅膜30d2和一抛光停止膜30d1。抛光停止膜30d1(如氮化硅)是非必要的,它可用作CMP(化学机械抛光)步骤的停止膜。之后,刻蚀这些膜以形成低层地址线30c、30d。接着,在低层地址线之间淀积层间介质35,再通过一个CMP步骤将其平面化,且将抛光停止膜30d1暴露出来(图4A);
B)在平面化后的低层地址线上淀积一层绝缘介质16。对nF开口掩膜版曝光,并在结开口区域(如3bd”)除去绝缘介质16。注意到,这时结开口尺寸(>1F)大于地址线(如30d)的线宽(1F)(图4B);
C)将抛光停止膜30d1刻蚀除去,并暴露第二N型硅膜30d2。淀积第一P型硅膜20b4、另一导体膜20b3、第二P型硅膜20b2和另一抛光停止膜20b1,最后刻蚀这些膜以形成高层地址线20b(图4C、图4D)。
从上述工艺步骤可以看出,在nF工艺流程中,二极管结只形成在结开口和地址线交叉区的重叠区域。因此,即使结开口在地址线交叉区外延伸,也不会影响最后形成的结面积。此外,不同存储元的结开口还可以合并在一起,反映在nF开口掩膜版上,即一个大的合并开口图形可以用来形成多个二极管结。很明显,含有合并开口图形的nF开口掩膜版的成本更低。
图5A-图5B表示两个采用合并开口的4-MPM存储元。在图5A中,4-MPM存储元1ca、1cb、1cc、1cd分别代表“0”、“1”、“2”、“3”,它们可通过将结开口3ca、3cb、3cc、3cd相对于地址线20c沿-y方向分别移动1F、2/3F、1/3F、0而实现。这里,高层地址线被分为多个地址线对(如20c/20d),每个地址线对20c/20d含有两条相邻的地址线(如20c、20d)。在一组地址线对20c/20d中,所有结开口相向移动:比如说,结开口3cb向3db移动2/3F(即沿-y方向移动),而结开口3db向3cb移动+2/3F(即沿+y方向移动),它们自然形成一合并开口5b(由粗黑线表示);又比如说,结开口3cc向3dc移动-1/3F,而结开口3dc向3cc移动+1/3F。加上由于采用nF开口工艺,结开口3cc、3dc可以在地址线交叉区外延伸,最后它们相遇并形成一合并开口5c(由粗黑线表示)。注意到,图5A中所有开口在y方向上的尺寸均>1F。
在图5B中,图5A中的开口5a-5d还可以沿+x和-x方向延伸,直至它们与相邻的开口相遇并合并。比如说,开口5c可以沿+x方向延伸并与5d合并,它也可以沿-x方向延伸并与5b合并。实际上,地址线对20c/20d中的所有开口5a-5d可以形成一合并开口7(由粗黑线表示),其最小尺寸为5F/3(在开口5b处)。很明显,采用这种形式的开口可以极大地降低掩膜版成本。注意到,开口7的最左边和最右边的边缘还可以继续向左、向右延伸,直至与相邻开口相遇并合并;开口7甚至还可以与相邻地址线对上的开口合并。
图6A-图6C描述了三种N-MPM的读出电路。它们一般采用差分放大器(如8x-8z、8a-8d)将位线上的电压变化转换成数码输出。为了为差分放大器提供参考电压,这些实施例中设计了多个哑元。哑元与存储元结构类似,并具有多个r值。在图6A-图6B中,哑元的种类为N-1,且具有与存储元不同的r值;在图6C中,哑元的种类为N,且具有与存储元相同的r值。在这些实施例中,双引号中的数值为存储元中存储的数码,括号中的数值为其r值。
图6A表示第一种读出电路。每个N-MPM单位阵列需要N-1条哑位线。该实施例含有四条数据位线30a-30d(它们整个被称为数据位线组30DT)和三条哑位线32a-32c(它们整个被称为哑位线组32DY)。哑元的r值介于存储元的r值之间:存储元的r值分别为0、1/3、2/3和1;哑元的r值则分别为1/6、1/2和5/6。读电路含有一列译码器(或多路选择器mux)6和一模数转换器(A/D)10。列译码器6含有开关6a-6d,在读周期的任意时刻只有一个开关关闭。模数转换器10含有差分放大器8x-8z。
该实施例的读出过程如下:为读出存储元1cc存储的信息,首先将字线20c电压提高,然后列译码器6中的开关6c闭合;位线30c上的电压变化通过信号线11送至模数转换器10;它分别在差分放大器8x-8z处与哑位线信号32a-32c比较;比较的结果2x-2z可以用来推断存储元1cc中存储的信息。如2x-2y的输出分别为1、1、0,则表示存储元(如1cc)存储的信息为“24”。
图6B表示第二种读出电路。每个N-MPM单位阵列需要N-1条哑位线。在该实施例中,每条数据位线30a-30d分别与差分放大器8a-8d的一个输入相连;每条哑位线(32a-32c)通过列译码器4与信号线13相连,然后被送至所有差分放大器8a-8d的另一输入。列译码器4含有开关4a-4c,并且在读周期的任意时刻只有一个开关关闭。在信号线13还可以含有一1x的驱动器15,它可以帮助驱动差分放大器8a-8d的输入。
该实施例的每个读过程需要至少N-1个读周期(如在该实施例中,为3个读周期):
A)在第一读周期中,只有开关4a关闭。哑信号32a在差分放大器8a-8d处与数据位线信号30a-30d比较。这时,输出2a-2d为0、1、1、1,并存储在第一缓冲器(未画出)中;
B)在第二读周期中,只有开关4b关闭。哑信号32b在差分放大器8a-8d处与数据位线信号30a-30d比较。这时,输出2a-2d为0、0、1、1,并存储在第二缓冲器(未画出)中;
C)在第三读周期中,只有开关4c关闭。哑信号32c在差分放大器8a-8d处与数据位线信号30a-30d比较。这时,输出2a-2d为0、0、0、1,并存储在第三缓冲器(未画出)中;
D)最后,根据存储于第一、第二和第三缓冲器中的输出可计算出存储元1ca-1cd中存储的信息。
图6C表示第三种读出电路。与图6A-图6B不同,其哑元1c0’-1c3’与存储元具有相同的r值,即均为0、1/3、2/3和1。在该实施例中,每个N-MPM单位阵列需要N条哑位线。列译码器14含有三个开关信号14a-14c,每个开关信号(如14a)能同时控制两个开关(如4e和4f),并将两条哑位线(如34a和34b)与同一条信号线13相连。这样,信号线13上的电压是两条位线(如34a和34b)上电压的平均值,其等效的r值为两个哑元(如1c0’和1c1’)的平均值(如0和1/3的平均值,即1/6)。剩下的读过程与图6B相同。由于哑元的r值与存储元相同,在设计开口掩膜版时哑元开口的设计较为简单。这能进一步降低掩膜版成本。
图7列举了两套用于4-MPM的r值。在第一套中,r值均匀分布在0(无通道孔)和1(全通道孔)之间。这种分布一般适用于理想的生产环境中,如光刻过程中没有对准误差。在第二套中,r值的分别是非均匀的,如r的第一增值(Δr)(从“0”到“1”,Δr=0.37)大于第二Δr(从“1”到“2”,Δr=0.27)。这套r值提供更大的工艺余量,故更适合于量产环境。比如说,如果高层地址线掩膜版与开口掩膜版的对准误差沿-y方向为10%,对于第一套r值,“0”-“3”存储元在硅片上的实际r值分别为0.1、0.34、0.77、1,其最小的Δr为0.23;对于第二套r值,这些值分别为0.1、0.47、0.74、1,其最小的Δr为0.26,较第一套的大。较大的Δr可以使读出电路的设计更为简单。方程(1)列出了一种在考虑对准误差的情形下计算各个存储元r值的方法:
r[0N]=0;r[iN]=MA+i×x(i=1...N-2);r[(N-1)N]=1 (1)这里,x=(1-2×MA)/(N-1),MA是最大的对准误差(以F为单位)。
在结特性型N-MPM中,存储元的N种状态可通过改变二极管结的特性(结特性)来实现。通常改变结特性的方法是改变二极管结的掺杂特性。由于掺杂特性不同,存储元的伏-安(IV)特征也不同。图8A表示一种结特性型3-MPM,其存储元1ba-1bc具有不同的结特性:存储元1ba的二极管结3ba比存储元1bb的二极管结3bb掺杂浓度高;而存储元1bc含有一绝缘介质16故不导电。由于存储元1ba掺杂浓度高,它比存储元1bb的二极管开启电压较低,在相同读出电压下能导通较大电流(图8B),故其读出时间较短。
图9A-图9C描述了一种制造结特性型N-MPM的工艺流程:A)形成低层地址线30a、30b、30c。每条低层地址线含有一层N型硅膜3ba-3bc。这时,所有的N型硅膜3ba-3bc具有相同的掺杂浓度。接着在低层地址线的顶端形成一绝缘介质16(图9A);B)对第一开口掩膜版曝光,清除存储元1ha处的光刻胶17a并刻蚀该处的绝缘介质16,接着实施一离子注入,以增加二极管结3ba处的掺杂浓度(图9B);C)对第二开口掩膜版曝光,清除存储元1bb处的光刻胶17b并刻蚀该处的绝缘介质16(图9C);D)形成高层地址线20b(包括P型硅膜3b),以形成结特性型N-MPM存储元(图8A)。
图10A表示一种结特性型N-MPM的读出电路。存储元1ba的二极管7ba导电性较强,故它画得较7bb大。每条位线(如30a)与一读出放大器(如8a)和限流电路(如32a)相连。当读出放大器8a的输入电压超过一阈值时,其输出2a翻转。另一方面,限流电路32a限制流过二极管7ba的电流大小。如图10B所示,限流电路32a可含有一开关34a和一电压源VH。开关34a由读出放大器8a的输出2a控制。当输出2a为高时,开关34a关闭,地址线30a的电压被限制为VH。这样,在剩余读过程中流过二极管7ba的电流受到限制,从而避免它被过大的电流损伤。
图10C是字线电压和位线电压的时序图。读出过程可以分为两阶段:T1和T2。在T1阶段,读电压VR1被加在字线20b上,存储元1ba中的二极管7ba导通,位线30a上的电压上升,当其电压超过差分放大器8a的阈值电压VT时,存储元1ba被读出为“1”。另一方面,由于存储元1bb、1bc导电性较弱,它们在T1阶段不能使读出放大器8b翻转,故被读出为“0”。在T2阶段,一个较大的读电压VR2(VR2>VR1)被加在字线20b上。由于读电压较大,存储元1bb上流过足够大的电流,并被读出为“1”。这时,存储元1bc上仍没有电流,故它仍被读出为“0”。注意到,在T2阶段,存储元1ba的限流电路32a将被开启。这样,位线30a上的电压将升至VH,二极管7ba上的电压降仅为VR2-VH。相应地,存储元1ba上流过的电流较小,这样可以避免它被过大的读电流损伤。最后,通过在T1和T2阶段的读出值2a-2c,可以算出存储元1ba-1bc中存储的信息。
除了结形状型和结特性型,N-MPM还可以采用别的形式,如混合型N-MPM。混合型N-MPM结合了结形状型和结特性型N-MPM的优点。具体说来,对于不同的存储元可能状态,二极管结的形状和特性均可改变。相应地,每个存储元能存储更多位数码信息。
图11表示一种三维N进制掩膜编程存储器(3-D N-MPM)。它是一个采用N-MPM的三维掩膜编程存储器。在该实施例中,3-D N-MPM 00含有两个存储层100、200。存储层200叠置在存储层100上,并均叠置于衬底0上。注意到,图1A中存储元只能有两种状态。与之相比,该实施例中的存储元可以具有更多状态。具体说来,绝缘介质16并非只是将高低两层地址线之间(如30x、20a之间)的通道孔完全断开或接通,它可以将它们之间的通道孔部分断开或接通,从而形成局部通道孔。因此,该存储器是一N进制存储器。3-D N-MPM结合了N进制存储器和三维存储器的优势,它能达到其它半导体存储器无法达到的存储密度:如采用100nm技术以及8层和2位/元的设计,3-D N-MPM的存储密度可以达到~5GByte/cm2。
在N-MPM中,N可以是2的整数幂,也可以是2的非整数幂。当N为2的整数幂时(N=2n,n为整数),每个存储元存储整数位,即n位(n为整数)。同时,N-MPM的译码是对每个存储元单独进行的。当N为2的非整数幂时(N=2x,x为非整数),N-MPM以字为单位进行译码。如图12所示,每个字80含有m个存储元80a、80b...80m(用符号N×m表示,其中,N代表进制,m代表字宽,N>2、m≥2且均为正整数)。译码时,通过一N进制译码器84,将m个N进制码(N×m)一起转换为i位二进制码(2×i)88a、88b...88i:
i≤INT[log2(Nm)]。这里,INT[z]是指小于z的最大整数。将i位平均到m个存储元中,每个存储元存储非整数位(指二进制位)信息。相应地,这种N-MPM被称为非整数位N-MPM。
有关非整数位N-MPM,可参见申请号为200510059914.6的中国专利申请“非整数位系统”。以下是其中的一些结论:
1)最好能选择m使系统效率β>90%。这里,系统效率β表示该非整数位系统存储的信息和它所能存储的最大信息量之比,它定义为β=INT[og2(Nm)]/log2(Nm)。具体说来,
A)对于N=5, m≥4;
B)对于N=7、11、15, m≥3;
C)对于N=6、12、13、14,m≥2;或
D)对于N=9、10, m≥1。
2)最好能选择m使系统效率β达到局部最大。具体说来,
A)对于N=5,m=4、7、10、13、16、19、22、25、28或32;
B)对于N=6,m=2、4、7、9、12、14、16、19、21、24、26、28或31;
C)对于N=7,m=5、10、15、20、25或31;
D)对于N=9,m=6、12、18、24或30;
E)对于N=10,m=4、7、10、13、16、19、22、25或28;
F)对于N=11,m=3、5、7、9、11、14、16、18、20、22、24、27、29或31;
G)对于N=12,m=2、4、7、9、12、14、16、19、21、24、26、28或31;
H)对于N=13,m=3、6、10、13、16、20、23、26或30;
I)对于N=14,m=5、10、15、20、25或31;或
J)对于N=15,m=10、21或32。
虽然以上说明书具体描述了本发明的一些实例,熟悉本专业的技术人员应该了解,在不远离本发明的精神和范围的前提下,可以对本发明的形式和细节进行改动,这并不妨碍它们应用本发明的精神。例如说,本发明中的实施例均基于二极管技术,这并不妨碍将本发明的精神应用到其它掩膜编程存储器(如基于晶体管的掩膜编程存储器)中。另外,除了三维掩膜编程存储器,这发明的精神还可以应用到常规的掩膜编程存储器(即所有存储元均处于一个平面内)中。因此,除了根据附加的权利要求书的精神,本发明不应受到任何限制。
Claims (10)
1.一种N(>2)进制掩膜编程存储器,其特征在于含有:
一条低层地址线(30a);
一条位于该低层地址线上方的高层地址线(20b);
一个位于该高低层地址线交叉处并与该高低层地址线耦合的存储元(1ba),所述存储元对该高低层地址线选择性地提供似二极管电连接,并具有至少N种可能状态(5ba、5bb...)。
2.根据权利要求1所述的N进制掩膜编程存储器,其特征还在于:该存储器含有至少两个相互叠置的掩膜编程存储层(100、200),每个存储层均含有多个存储元,所述存储元具有至少N种可能状态。
3.根据权利要求1所述的N进制掩膜编程存储器,其特征还在于:该存储元含有一二极管结(5ba),该二极管结具有多种可能形状或特性。
4.根据权利要求3所述的N进制掩膜编程存储器,其特征还在于:该存储元含有至少一个局部通道孔(2bd’),该局部通道孔的面积小于该高低层地址线交叉区的面积。
5.根据权利要求4所述的N进制掩膜编程存储器,其特征还在于:所述局部通道孔的一个边缘和该高层地址线的一个边缘重合。
6.根据权利要求4所述的N进制掩膜编程存储器,其特征还在于:所述局部通道孔具有多种可能面积,该可能面积分布不均匀。
7.根据权利要求3所述的N进制掩膜编程存储器,其特征在于还含有:多个哑元(1c0、1c1...),该哑元为差分放大器提供参考电压,并满足如下两个条件A)-B)之一:
A)该哑元具有至少N-1种可能状态,且其可能状态与存储元不同;或
B)该哑元具有至少N种可能状态,且其可能状态与存储元相同。
8.根据权利要求3所述的N进制掩膜编程存储器,其特征在于还含有:
一含有第一二极管结(3ba)的第一存储元(1ba);
一含有第二二极管结(3bb)的第二存储元(1bb),所述第一第二二极管结的掺杂浓度不同。
9.根据权利要求8所述的N进制掩膜编程存储器,其特征在于还含有:一与该存储元(1ba)相连的限流电路(32a),该限流电路限制在读过程中流过该存储元的电流。
10.根据权利要求1所述的N进制掩膜编程存储器,其特征还在于满足如下两个条件A)-B)之一:
A)N为2的整数幂;或
B)N为2的非整数幂。
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---|---|---|---|---|
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Family Cites Families (25)
Publication number | Priority date | Publication date | Assignee | Title |
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US4404655A (en) | 1981-01-28 | 1983-09-13 | General Instrument Corporation | Data sense apparatus for use in multi-threshold read only memory |
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US4796074A (en) | 1987-04-27 | 1989-01-03 | Instant Circuit Corporation | Method of fabricating a high density masked programmable read-only memory |
JPH04115565A (ja) | 1990-09-05 | 1992-04-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
GB9113795D0 (en) | 1991-06-26 | 1991-08-14 | Philips Electronic Associated | Thin-film rom devices and their manufacture |
US5455435A (en) | 1993-11-09 | 1995-10-03 | United Microelectronics Corp. | Late programming mask ROM and process for producing the same |
DE19505293A1 (de) | 1995-02-16 | 1996-08-22 | Siemens Ag | Mehrwertige Festwertspeicherzelle mit verbessertem Störabstand |
DE69614545T2 (de) | 1995-06-07 | 2002-05-23 | Micron Technology Inc | Gestapelte vergrabene diode zur verwendung mit einem mehrzustand-material in einer nichtflüchtigen speicherzelle |
US5751012A (en) | 1995-06-07 | 1998-05-12 | Micron Technology, Inc. | Polysilicon pillar diode for use in a non-volatile memory cell |
US5835396A (en) | 1996-10-17 | 1998-11-10 | Zhang; Guobiao | Three-dimensional read-only memory |
US5847442A (en) | 1996-11-12 | 1998-12-08 | Lucent Technologies Inc. | Structure for read-only-memory |
TW329042B (en) | 1997-02-17 | 1998-04-01 | United Microelectronics Corp | Binary ROM and its manufacturing method |
TW402812B (en) | 1997-03-27 | 2000-08-21 | United Microelectronics Corp | The read-only memory device of shockly diode structure and its manufacture method |
DE19713173C2 (de) | 1997-03-27 | 2001-02-15 | Siemens Ag | ROM-Speicher |
NO973993L (no) * | 1997-09-01 | 1999-03-02 | Opticom As | Leseminne og leseminneinnretninger |
US6385074B1 (en) | 1998-11-16 | 2002-05-07 | Matrix Semiconductor, Inc. | Integrated circuit structure including three-dimensional memory array |
US6420215B1 (en) | 2000-04-28 | 2002-07-16 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method of fabrication |
EP1199725B1 (en) | 2000-10-13 | 2010-10-06 | STMicroelectronics Srl | Method for storing and reading data in a multibit nonvolatile memory with a non-binary number of bits per cell |
EP1298670B1 (en) | 2001-09-28 | 2007-03-07 | STMicroelectronics S.r.l. | Method for storing and reading data in a multilevel nonvolatile memory with a non-binary number of levels, and architecture therefor |
US6717222B2 (en) * | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
US6624485B2 (en) | 2001-11-05 | 2003-09-23 | Matrix Semiconductor, Inc. | Three-dimensional, mask-programmed read only memory |
US6590797B1 (en) | 2002-01-09 | 2003-07-08 | Tower Semiconductor Ltd. | Multi-bit programmable memory cell having multiple anti-fuse elements |
EP1460765A1 (en) | 2003-03-19 | 2004-09-22 | STMicroelectronics S.r.l. | Method for performing error corrections of digital information codified as a symbol sequence |
US6822898B2 (en) | 2003-08-21 | 2004-11-23 | Fujitsu Limited | Multi-value nonvolatile semiconductor memory device |
US7071849B2 (en) | 2004-04-04 | 2006-07-04 | Guobiao Zhang | Fractional-Bit Systems |
-
2005
- 2005-09-02 US US11/162,262 patent/US7633128B2/en not_active Expired - Fee Related
-
2006
- 2006-07-09 CN CN2006101008608A patent/CN1897161B/zh not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102262904A (zh) * | 2010-05-24 | 2011-11-30 | 张国飙 | 多位元三维掩膜编程存储器 |
CN103794611A (zh) * | 2010-05-24 | 2014-05-14 | 杭州海存信息技术有限公司 | 多位元三维掩膜编程存储器 |
CN102262904B (zh) * | 2010-05-24 | 2014-12-24 | 张国飙 | 多位元三维掩膜编程存储器 |
CN103794611B (zh) * | 2010-05-24 | 2017-03-01 | 杭州海存信息技术有限公司 | 多位元三维掩膜编程存储器 |
Also Published As
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