CN1893111A - 深沟槽内栅极氧化层上的脆弱点的消除 - Google Patents
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Abstract
具有0.7至2.0微米深沟槽的金属氧化物半导体场效应管(MOSFET)之加工方法，是先在半导体衬底上开沟槽，然后在沟槽内沉积厚绝缘层并使在沟槽底部的绝缘层比沟槽侧壁的绝缘层厚得多。随后侧壁的绝缘层被除掉，继之以生成一合成的双层，形成栅极氧化物。另一种具体方法是在栅极氧化物生长后再沉积绝缘层，再覆盖一个薄氮化物层，此氮化物层用作在除去沟槽侧壁绝缘层和多晶硅化学机械平整过程中的阻挡层。本发明的这些方案，体现于能消除当在有厚的底部氧化物的0.2微米深的沟槽内生成栅极氧化时出现在沟槽底部角落处的脆弱点。本发明还可以很好地控制沟槽的形状和栅极氧化物厚度的外形轮廓。
Description
技术领域
本发明一般所涉及到的是半导体器件的单元构造与制作过程。更细地说，这项发明阐明了用于制作有沟槽的半导体器件，例如有沟槽的功率MOSFET(金属氧化物半导体场效应晶体管)器件的一种新型的和改进的单元结构与改进的制作步骤，以能消除在深沟槽内栅极氧化层上弱点。
技术背景
对于具备一般半导体制作工艺技术的人而言，在半导体衬底上开出的沟槽的底部形成厚的氧化物层仍然有技术上的困难。尤其是在具有窄临界尺寸(CD)的深沟槽的底部形成厚氧化层的加工过程中，必然会在沟槽底部的角落附近生出脆弱点。特别是，这些脆弱点会出现在绝缘体表面与硅衬底表面曲率相吻合处。而且，这种脆弱点的出现是由于热栅极氧化物的生成被局限所引起的，而这种局限的氧化物生成是由于向绝缘体与侧壁衬底之间的角部界面的有限的氧扩散所造成的。
这种技术上的困难常常妨碍半导体器件实现高速的开关操作。更确切些，开关速度乃是栅极与漏极间电容的强函数，该电容一般表示为Crss。为能减小该电容Crss以提高开关速度，就在沟槽的底部沉积一层厚的复底氧化物。通过在沟槽底部沉积一个较厚的氧化物层，电容Crss能减小到原始电容的三分之二或更小，而对接通电阻并无显著影响。然而，由于在厚的复底氧化物与侧壁上衬里层之间有脆弱的界面点的存在，以致半导体器件的可靠性受到不良影响。
在US专利6,291,298中，Williams等学者披露了一种沟槽栅极半导体器件，增加了沟槽底部上栅极氧化物的厚度以减弱沟槽角落处的强电场。采用了多种制作方法来增大沟槽底部氧化物层的厚度。在US专利6,437,386，6,573,569与6,709,930中，采用了若干个局部氧化硅(LOCOS)的制作方法在沟槽底部上来沉积厚的氧化物层。然而，分布在沟槽底角落附近的那些层界面处都有脆弱点，它们能产生器件运行寿命周期中的可靠性问题。
参阅图1A与图1B，它们分别是深而窄的沟槽10侧向断面视图和局部放大图。在沟槽的底部有一厚氧化物层15。沟槽的底角20位于沟槽底部表面弯曲处与厚氧化物层15相合的那些点上。在这些界面点上，栅极氧化物层的生长受限于向角落界面内的被限制的氧扩散。这些脆弱点常常会引发器件的可靠性问题并进而对器件的性能产生有害影响。
由于这种原因，在半导体器件的制作工艺中，特别是对有沟槽的功率MOSFET的设计与制作，仍需提供一种新的晶体管结构和制作方法，以解决这些难题和设计的局限性。
发明内容
本项发明的一个目的是要提供一些新的和改进的方法，以能开出一条沟槽并且在底部用一厚层绝缘体而在侧壁则用氧化物层覆盖该沟槽，同时消除掉氧化物的脆弱点，由此而解决以上提出的技术上的难题。
确切地说，本发明的一个目的，就是要为半导体功率器件提供一个不同的且是新型的沟槽结构与制作(加工)方法，这种器件中氧化物层的脆弱点被复合氧化物防护着，使器件的可靠性通过消除或减少由栅极氧化物上的脆弱点所引起的操作失常而获得改进。
本项发明的另一目的，则是为半导体功率器件提供一种不同的且是新型的沟槽结构与制作方法，这种器件中在沉积厚的底部绝缘层之前已经沉积了氧化物层。此外，栅极氧化物由蚀刻阻挡层加以防护，以防止在氧化物层上有氧化物脆弱点显现出来，从而使得器件的可靠性得以改进。
简短地说，在一个被推荐的方案中，本项发明披露了一种承载于半导体衬底之上的电子器件，它包含一个在半导体衬底上开出的沟槽，在这里该沟槽还具有一个分布在沟槽底部上的厚电介质层。该电子器件还具有一个复合的双重电介质层，覆盖着沟槽的侧壁和在该沟槽底部角落处由该沟槽侧壁与绝缘材料厚层相接合的区域。在一个被推荐的方案中，复合的双重电介质层包括一个由热生长而成的内氧化物层，和一个由化学沉积而成的外部氧化物层。在另一被推荐的方案中，沟槽的深度约为0.7到2.0微米。在一个被推荐的方案中，沟槽底部上的厚的电介质层的厚度约在0.1至0.3微米之间。在一个被推荐的方案中，沟槽壁上的复合的双重绝缘层包括一个由热生长而成的厚度约为200至1000埃的内里氧化物层，和一个由化学沉积而成的厚度约为200至600埃的外部氧化物层。在一个被推荐的方案中，复合的双重电介质层包括一个氧化物层和一个氮化物的外部的氧化物层。在一个推荐的方案中，复合的双重电介质层包括一个氧化物层和一个氮氧化合物的外部的氧化物层。在一个被推荐的方案中，分布在沟槽底部的厚的电介质层能进一步包括一个局部氧化硅(LOCOS)层。在一个被推荐的方案中，分布在沟槽底部的厚的电介质层能进一步包括一个局部氧化硅(LOCOS)层和一个氧化物层的组合。在一个被推荐的方案中，分布在沟槽底部的厚的电介质层能进一步包括一个沉积的氧化物层的组合。在一个被推荐的方案中，分布在沟槽底部的厚的电介质层能进一步包括一个沉积的氧化物层和氮化物层的组合。
毫无疑问，本项发明的这些及其他一些目的与优点，对于那些熟悉一般制作工艺技术的工作者，在阅读过下面被推荐的方案的详细说明之后，将会非常清楚。在各个绘图中，对这些被推荐的方案作了具体说明。
附图说明
图1A和图1B是半导体上开出的沟槽侧向横切面视图和沟槽的扩大视图。该半导体沟槽有厚的绝缘材料层，而在该沟槽底面的角部有脆弱的氧化物斑点。
图2是一个改进的沟槽结构的横截面视图，它利用复合的双重栅极氧化物层消除了氧化物的脆弱点。
图3是一个改进的沟槽结构的横截面视图，它是通过在沉积厚的绝缘材料层之前形成栅极氧化物层，并把该栅极氧化物层用氮化硅层防护起来以消除氧化物脆弱点的。
图4A至图4K是一系列侧向横截面视图，用以说明制作如图2所示的半导体沟槽的加工步骤。
图5A至图5I是一系列侧向横截面视图，用以说明制作如图3所示的半导体沟槽的加工步骤。
具体实施方式
本发明的第一个推荐方案请参照图2，半导体器件100支撑在衬底105生成的外延层110上。半导体器件100包括一个一般填充着多晶硅120的沟槽115作为栅极。为消除脆弱点，沟槽栅极120包含一个复合双栅极氧化物层125-1和125-2。先形成第一个氧化物层125-1以覆盖在沟槽115的侧壁和底部，再以一个厚氧化物层125-B安置在沟槽115的底部。随后，在第一个氧化物层125-1和厚的底部氧化物层125-B上生成第二个氧化物层125-2用以填充沟槽底部角落处的氧化物脆弱点。用一个复合双氧化层，即125-1和125-2，沟槽底部角落处的这些脆的弱氧化物点被消除了。
图3所示是本发明中的另一种沟槽结构，即以外延层155承载于衬底150之上。沟槽160包含一个在沟槽底部上的厚绝缘层165。沟槽的壁用氧化物层170覆盖，之后，以一薄氮化硅层175覆盖于氧化层170上。在沉积厚绝缘层165之前沉积硅氮化物层，作为绝缘撤回与多晶硅和氧化层化学机械平整(CMP)工艺过程中的阻挡层。
正如下面将深入描述的，填满沟槽的多晶硅有一个凹槽，如图2和图3所示。多晶硅被凹进衬底之下200至1000埃，以生成一个氧化物屏蔽层，以使得如后面图4和图5所描述的沟槽加工完成后的离子注入更为方便。
图4A至图4I是一系列侧断面视图以说明图2所描述的半导体器件的生产步骤。在图4A中，用一个氧化物硬光罩220以在衬底200的外延层205上开出沟槽210。在图4B中，硬光罩220被去掉了。用一个氧化工艺来形成覆盖沟槽壁的氧化物层215。用一牺牲性氧化物(Sacrificial Oxide)使槽沟氧化，以去掉在开沟槽工艺中被等离子损伤的硅层。在图4C中以湿刻蚀工艺移去牺牲性氧化物(Sacrificial Oxide)层，仍有部分氧化物层215遗留，如图所示。这遗留的氧化物层用以保护沟槽的侧壁，防止其在下面将描述的在绝缘体沉积步骤中溅射的离子对其造成进一步的损伤。在图4D中，沉积一厚层绝缘材料220到沟槽底上，而在沟槽侧壁沉积的绝缘物层要薄的多。随后，进行氮气炉热处理过程。图4E所示是用湿刻蚀工艺将牺牲性氧化物层215和绝缘材料层220从沟槽210侧壁完全移除。只有厚绝缘层220遗留在沟槽底部。图4F所示是用加温氧化工艺生成栅极氧化物层225的情况。图4G所示是用化学蒸汽沉积(Chemical Vapor Deposition)炉以均匀地沉积出第二个氧化物层230。第二个氧化物层230覆盖并填充了在角落处产生的脆弱点。这些脆弱点出现的位置是在沟槽侧壁与厚绝缘层的连接处，那里有很大的表面曲率。继之以氮气炉热处理步骤。图4H是把多晶硅240沉积到沟槽210之中。图4I，是以化学机械平整方法(CMP)抛光并从沟槽顶部除掉多晶硅、氧化物和绝缘材料。顶部平面大约高出衬底表面500至1000埃。图4J，用干刻蚀法生成一个多晶硅凹槽，它比衬底大约低200至1000埃。凹槽内部和衬底顶上的氧化物层用湿刻蚀法移除，沟槽侧壁上的栅极氧化物用多晶硅表面来掩盖和嵌平，以得到一层均匀的屏蔽氧化物供后继的离子注入之用。化学机械平整后遗留下来的非均匀氧化物用湿刻蚀方法去除。图4K所示，是用加温氧化法为后继的离子注入步骤生成一层屏蔽氧化物250。
图5A至图5I给出制作图3所示沟槽的步骤。在图5A中，用湿刻蚀法完全剥除了牺牲性氧化物，以去除在开沟槽310的过程中被等离子损伤的硅层。图5B所示，是用加热方法生成栅极氧化物层315的情况。图5C所示，是沉积了一薄层氮化硅320。图5D给出在沟槽底部沉积厚绝缘层，在沟槽侧壁沉积一薄绝缘层，随后经氮气退火炉处理的情况。图5E所示，是用湿刻蚀法从沟槽310侧壁完全去除绝缘层325的情况。厚的绝缘层325仍留在沟槽的底部。在图5F中，在沟槽内沉积并填充了多晶硅330。图5G给出用化学机械平整(CMP)法抛光并从沟槽顶部移除多晶硅、氧化物和绝缘材料的情况。顶部平面大约高出衬底表面500至1000埃。图5H中，用干刻蚀法生成一个大约低于衬底200至1000埃的多晶硅凹槽。用湿刻蚀法除去衬底顶部和凹槽内的氧化物层，沟槽侧壁上的栅极氧化物用多晶硅表面来掩盖和嵌平以得到一层均匀的氧化物供后继离子注入之用。CMP过程之后遗留的非均匀氧化物用湿刻蚀法去除。图5I中示出用加温氧化法生成一个氧化物屏蔽层250供后继的离子注入步骤使用。
依照以上所述，本发明更深一层次的披露了一种在半导体衬底上制作电子器件的方法。这种方法包括在半导体衬底内开沟槽和在沟槽的底部沉积一厚电介质层的步骤。本方法还包含一个步骤来生成一个合成双重电介质层以覆盖沟槽之侧壁和覆盖沟槽底角处沟槽侧壁和厚绝缘层交界区域。在一个推荐的方案中，形成复合双电介质层的步骤中还包含加热生成一个内部氧化层和化学沉积一个外部氧化层的步骤。在另一个推荐的方案中，开沟槽的步骤还包括一个开出深度大约为0.7至2.0微米的步骤。在另一个推荐的方案中，开沟槽的步骤还包含一个开出宽度窄于0.5微米的沟槽的步骤。在另一个推荐的方案中，开沟槽的步骤进一步包括一个开出深度为0.7至2.0微米的沟槽的步骤。并且，在沟槽底部沉积厚介电质层的步骤进一步包含一个沉积厚度大约为0.1至0.3微米厚的电介质层的步骤。在另一个推荐的方案中，在沟槽底部侧壁生成合成双电介质层的步骤还包含一个加温生成大约0.02至0.1微米厚的内氧化物层和化学沉积大约为200至600埃厚的外氧化物层的步骤。在另一个推荐的方案中，生成合成双电介质层的步骤还包含一个加温生成一个内部氧化物层和化学沉积一个外部氮化物层的步骤。
尽管本发明所作的描述是通过目前推荐的方案，但是可以知道，在此所作的披露不应解释成是有限制的。那些对本领域技术娴熟的工作者在读过以上披露后无疑会做出多种多样的修改和替换。因而可以期望，那些附加的权力要求应该解释为涵盖所有那些属于本发明领域或符合本发明精神实质的替换与修改。
Claims (36)
1.一个承载于半导体衬底上电子器件包含：
在上述半导体衬底上开的一个沟槽，上述沟槽还具有一个在该沟槽底部分布的厚的电介质层；以及
一个合成的双重电介质层，它覆盖着沟槽侧壁和上述沟槽的底角处沟槽的侧壁与上述厚绝缘材料层相接合的区域。
2.在权利要求1的电子器件之中：
上述合成的双重电介质层，包含一个热生长的内部氧化物层和一个化学沉积的外部氧化物层。
3.在权利要求1的电子器件之中：
上述沟槽的深度约为0.7至2.0微米。
4.在权利要求1的电子器件之中：
上述沟槽的宽度不超过0.5微米。
5.在权利要求1的电子器件之中：
上述沟槽的深度约为0.7至2.0微米并且上述厚电介质层的厚度约在0.1至0.3微米之间。
6.在权利要求1的电子器件之中：
上述合成的双重绝缘层，包含一个厚度约为200至1000埃的热生长的内部氧化物层和一个厚度约为200至600埃的化学沉积的外部氧化物层。
7.在权利要求1的电子器件之中：
上述合成的双重电介质层，包含一个氧化物层和一个氮化物的外部氧化物层。
8.在权利要求1的电子器件之中：
上述合成的双重的电介质层，包含一个氧化物层和一个氮氧化物的外部氧化物层。
9.在权利要求1的电子器件之中：
分布在上述沟槽底部的上述厚电介质层，能进一步包含一个局部氧化硅(LOCOS)层。
10.在权利要求1的电子器件之中：
上述分布在上述沟槽底部上的厚电介质层，进一步由一个局部氧化硅层和一个氧化层的联合组成。
11.在权利要求1的电子器件之中：
上述安排在上述沟槽指定的底上的厚电介质层，进一步由一个热生长的氧化物层和沉积的氧化物层的联合组成。
12.在权利要求1的电子器件之中：
上述安排在上述沟槽指定的底上的厚电介质层，能进一步由一个沉积的氧化物和氮化物层的联合组成。
13.一个承载于半导体衬体上的金属氧化物半导体场效应晶体管(MOSFET)，包含：
一个在上述半导体衬体底上开出的沟槽，在这里上述沟槽还包含一个分布在所指沟槽底部的厚电介质层；以及一个合成的双重电介质层，它覆盖着沟槽的侧壁和沟槽底部角落处沟槽侧壁和上述厚绝缘材料层的交接区域。
14.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述合成的双重电介质层，包含一个热生长的内部氧化物层和一个化学沉积的外部氧化物层。
15.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述沟槽的深度约为0.7至2.0微米。
16.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述沟槽的宽度不超过0.5微米。
17.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述沟槽的深度约为0.7至2.0微米，并且上述厚电介质层的厚度约在0.1至0.3微米之间。
18.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述合成的双重绝缘层，包含一个厚度约为200至1000埃的热生长的内部绝缘层和一个厚度约为200至600埃的化学沉积的外部氧化物层。
19.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述合成的双重电介质层，包含一个氧化物层和一个氮化物的外部氧化物层。
20.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述合成的双重电介质层，包含一个氧化物层和一个氮氧化物的外部的氧化物层。
21.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述安排在上述沟槽指定的底上的厚电介质层，进一步由一个局部氧化硅(LOCOS)层所组成。
22.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述安排在上述沟槽指定的底上的厚电介质层，进一步由一个局部氧化硅(LOCOS)层和氧化物层的联合组成。
23.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述安排在上述沟槽指定的底上的厚电介质层，进一步由一个热生长的氧化物层和沉积的氧化物层联合组成。
24.在权利要求1的MOSFET(金属氧化物半导体场效应晶体管)器件之中：
上述安排在上述沟槽指定的底上的厚电介质层，进一步由一个沉积的氧化物层和氮化物层联合组成。
25.一个用于在半导体衬底上制造电子器件的方法，包含：
在上述半导体衬底上开出一沟槽，并在上述沟槽的底部上沉积一厚的电介质层；以及构成一合成的双重电介质层，以覆盖沟槽的侧壁并覆盖沟槽底部角落处上述沟槽侧壁与上述绝缘材料厚层间交界区域。
26.在权利要求25的方法中：
构成上述合成的双重电介质层的步骤，进一步包含一个热生长一内部的氧化物层与化学沉积一外部氧化物层的步骤。
27.在权利要求25的方法中：
上述开出所指沟槽的步骤，进一步包含一个开出深度约为0.7至2.0微米的所指沟槽的步骤。
28.在权利要求25的方法中：
上述开出所指沟槽的步骤，进一步包含一个开出实际宽度窄于0.5微米的所指沟槽的步骤。
29.在权利要求25的方法中：
上述开出所指沟槽的步骤，进一步包含一个开出深度约为0.7至2.0微米的所指沟槽的步骤；
以及上述沉积上述厚电介质层的步骤，进一步包含一个沉积厚度约为0.1至0.3微米的所指电介质层的步骤。
30.在权利要求25的方法中：
上述制作所指合成的双重电介质层的步骤，进一步包含一个由热长成一个厚度约为0.02至0.10微米的内部氧化物层并由化学沉积成一个厚度约为200至600埃的外部氧化物层的步骤。
31.在权利要求25的方法中：
上述制作所指合成的双重电介质层的步骤，进一步包含一个由热生长一个内部的氧化物层并由化学沉积成一个外部的氮化物层的步骤。
32.在权利要求25的方法中：
上述制作所指合成的双重电介质层的步骤，进一步包含一个热生长成一个内部的氧化物层并由化学沉积成一个外部的氮氧化合物层的步骤。
33.在权利要求25的方法中：
上述沉积上述厚电介质层的步骤，进一步包含一个在所指沟槽的所指底部上沉积一个局部氧化硅层的步骤。
34.在权利要求25的方法中：
上述沉积上述厚电介质层的步骤，进一步包含一个在所指沟槽的所指底部沉积一个局部氧化硅(LOCOS)层与在上述沟槽底部的氧化层的的步骤。
35.在权利要求25的方法中：
上述沉积上述厚电介质层的步骤，进一步包含一个由热生长一个氧化物层并与沉积的氧化物层相结合步骤。
36.在权利要求25的方法中：
上述沉积上述厚电介质层的步骤，进一步包含一个沉积一个氧化物层与氮氧化物层的联合体的步骤。
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