CN1868061A - 具有凸起的外部基极的双极型晶体管及其制造方法 - Google Patents

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Abstract

公开了一种双极型晶体管，具有凸起的外部基极以及在外部基极和发射极(106)之间可选择的自对准。制造方法可以包括在内部基极(108)上形成预定厚度的多晶硅或硅的第一外部基极层(102)。然后通过光刻在第一外部基极层(102)上形成电介质的着落垫片(128)。接下来，在电介质的着落垫片(128)的顶上形成多晶硅或硅的第二外部基极层(104)，以便最终完成凸起的外部基极整体厚度。使用光刻和RIE形成发射极(106)开口，其中刻蚀第二外部基极层(104)并停止在电介质的着落垫片(128)上。通过选择第一外部基极层(102)厚度、电介质的着落垫片(128)宽度以及间隔物宽度来获得发射极(106)与凸起的外部基极之间的自对准的程度。

Description

具有凸起的外部基极的 双极型晶体管及其制造方法
技术领域
本发明通常涉及一种双极型晶体管，更具体地，涉及一种通过可选择的自对准具有凸起的外部基极的双极型晶体管以及制造该晶体管的方法。
背景技术
具有硅锗(SiGe)内部基极的双极型晶体管是针对高性能混合信号应用制造的集成电路的关注点。通过优化外延生长的内部SiGe基极的Ge/Si比、掺杂轮廓和膜厚度能够降低这种晶体管的发射极到集电极的通过时间。最初开发的利用SiGe内部基极的双极型晶体管具有通过对硅衬底的注入而形成的外部基极。由于外部基极掺杂剂的横向扩散造成的内部基极精确度的损失降低了发射极尺寸，所以这种晶体管的性能达到了极限。为了获得较高的电性能，晶体管必须在外延生长的内部SiGe基极的顶上具有掺杂的多晶硅外部基极层，即，凸起的外部基极。在SiGe内部基极的顶上具有凸起的外部基极的晶体管已经表现出迄今为止最高的截止频率(Ft)和最大的振荡频率(Fmax)。见B.Jagannathan等人的“在可制造技术中具有285GHzfMAX和207GHzfT的自对准SiGe NPN晶体管”，IEEE Electron Device Letters 23，258(2002)和J.S.Rieh等人的“具有350GHz的截止频率的SiGe HETs”，International Electron Device Meeting Technical Digest，771(2002)。
图1A显示了现有技术的非自对准双极型晶体管10，具有通过简单方法形成的多晶硅凸起的外部基极12。在此情况下，通过RIE刻蚀穿过氧化物/多晶硅叠层形成发射极14开口，开口停止在介电层(例如，氧化物)着落垫片18上。在沉积氧化物/多晶硅叠层之前通过光刻步骤形成并限定着落垫片18。这种非自对准晶体管的Fmax受到内部基极20中基极电阻(Rb)的限制，基极电阻由发射极14和外部基极12之间的大的间隔产生。如图1A中所示，此间隔由电介质刻蚀阻挡层(或着落垫片18)的剩余部分确定，由于光刻对准的容差所以剩余部分可以非对称的包围发射极14。
为了使基极电阻Rb最小并获得高的Fmax，发射极和外部基极多晶硅必须紧密接近。在图1B中作为现有技术的具有多晶硅凸起的外部基极24和SiGe内部基极26的自对准双极型晶体管22显示了这样的结构。晶体管2是自对准的，即，外部基极24多晶硅与发射极30多晶硅之间的间隔由侧壁间隔物28决定而非由光刻决定。已经讨论了几种用于形成具有凸起的多晶硅外部基极的自对准双极型晶体管的不同方法。美国专利5,128,271和6,346,453公开了通过化学机械抛光(CMP)来平坦化在预先确定的牺牲发射极上的外部基极多晶硅的方法。在这些方法中，CMP工艺的凹陷效应能够在小器件与大器件之间以及在隔离器件与嵌套器件之间的外部基极层厚度中产生明显的差别。在美国专利5,494,836、5,506,427和5,962,880中公开的其它方法中，使用选择外延在发射极开口以及在外部基极多晶硅下形成的底切内部生长内部基极。在这些方法中，通过在底切内部的外延生长实现了外部基极的自对准。需要专门的技术来确保在内部基极与外部基极之间良好的连接接触。上述的每种方法都具有巨大的工艺和制造复杂性。
针对上述问题，本领域中需要一种改进的双极型晶体管，其具有SiGe内部基极并具有紧紧靠近发射极的凸起的外部基极，并需要一种制造这种晶体管的方法，其不会出现相关领域中的问题。
发明内容
公开了一种双极型晶体管，具有凸起的外部基极以及在外部基极和发射极之间可选择的自对准。制造方法可以包括在内部基极上形成预定厚度的多晶硅或硅的第一外部基极层。然后通过光刻在第一外部基极层上形成电介质的着落垫片。接下来，在电介质的着落垫片的顶上形成多晶硅或硅的第二外部基极层，以便最终完成凸起的外部基极整体厚度。使用光刻和RIE形成发射极开口，其中刻蚀第二外部基极层并停止在电介质的着落垫片上。预定厚度的第一外部基极层用于使着落垫片与内部基极隔开，其允许通过第一外部基极层中形成的氧化物部分来确定外部基极到发射极的间隔。能够通过选择第一外部基极层厚度、电介质的着落垫片宽度以及间隔物宽度来获得发射极与凸起的外部基极之间的自对准的程度。换言之，第一外部基极层厚度决定了氧化的横向范围或者在电介质着落垫片的剩余部分之下硅的湿法刻蚀的横向范围，其反过来决定了发射极边缘与凸起的外部基极边缘之间的间隔。可以在非自对准和具有凸起的外部基极的自对准晶体管之间的任何程度选择最终晶体管的基极电阻和性能(即，Fmax)。
本发明的第一方面涉及一种制造晶体管的方法，该方法包括以下步骤：在第一外部基极层上形成发射极着落垫片，第一外部基极层位于内部基极之上；形成到达第一外部基极层的开口，该开口产生到达开口侧面的着落垫片的剩余部分；氧化以便在第一外部基极层的一部分中形成氧化物区域，该氧化物区域包括在一部分的剩余部分下延伸的氧化物部分；去除开口内的氧化物区域并留下氧化物部分；使用该氧化物部分以确定形成在开口中的发射极与第一外部基极层之间的间隔。
本发明的第二方面涉及一种晶体管，包括：发射极着落垫片的剩余部分与内部基极隔开。
本发明的第三方面涉及一种晶体管，包括：发射极；第一外部基极层；电性连接到第一外部基极层的第二外部基极层；在第一外部基极层中邻近发射极的氧化物部分；和发射极着落垫片的剩余部分，该剩余部分使第一和第二外部基极层的每一层与邻近的发射极彼此分开。
本发明的第四方面涉及一种晶体管，包括：发射极，其延伸通过发射极着落垫片的剩余部分到达内部基极；和在外部基极层中的氧化物部分，氧化物部分在剩余部分的一部分下延伸，其中氧化物部分的宽度决定了基极电阻的量。
本发明的第五方面涉及一种晶体管的制造方法，该方法包括以下步骤：在外部基极中埋入发射极着落垫片，使得发射极着落垫片远离内部基极；形成通过发射极着落垫片的开口，留下发射极着落垫片的剩余部分；在剩余部分下形成氧化物部分；在开口中形成发射极，使得发射极延伸到内部基极。
根据下面的本发明实施例的更具体的说明，本发明上述的和其它的特征将显而易见。
附图说明
将参照附图详细说明本发明的实施例，其中相同标记的表示相同的元件，其中：
图1A显示了现有技术的非自对准的晶体管；
图1B显示了现有技术的完全自对准的晶体管；
图2显示了按照本发明形成的包括凸起的外部基极的晶体管；
图3A至3I显示了形成图2的晶体管的工艺；
图4A至4D显示了图3A至3I中所示工艺的可替代步骤，以形成图4D中所示的替代实施例的晶体管；
图5A至5E显示了图3A至3I中所示工艺的可替代步骤，以形成图5E中所示的替代实施例的晶体管；
图6A至6B显示了本发明的可选择自对准特征的优点。
具体实施方式
参照图2，显示了具有凸起的外部基极(extrinsic base)101、发射极106和内部基极(intrinsic base)108的晶体管100(以下称作“晶体管100”)，外部基极101包括第一外部基极层102和第二外部基极层104。按照本发明，能够改变第一外部基极层102的厚度，以便将发射极106与外部基极101之间的自对准选择为非自对准与自对准之间的任何程度。即，可以选择地构成晶体管100，使其可被视为非自对准、自对准或非自对准与自对准之间的某种程度，尽管主要是通过传统的非自对准技术产生上述结构(将在下面的说明中进一步说明，特别是参照图6A至6B)。
第二外部基极层104(以下称作“第二层”104)位于第一外部基极层102顶上(以下称作“第一层”102)，并且电性地连接到其上。第一和第二外部基极层102、104可以水平重叠方式从发射极106延伸至共同边缘。第一层102具有第一掺杂浓度，第二层104具有第二掺杂浓度。在一个实施例中，第二层104多晶硅(或硅)的第二掺杂浓度与第一层102多晶硅(或硅)的第一掺杂浓度不同。或者，掺杂浓度可以相同，但是具有不同的掺杂剂浓度可以提高器件性能。内部基极108显示在第一层102和发射极106之下。晶体管100还包括着落垫片(landing pad)128的剩余部分143，着落垫片128与内部基极108隔着(即从其凸起)第一层102。发射极106通过剩余部分143延伸到内部基极108。第一层102包括氧化物部分52，其位于剩余部分143的一部分的下面，即低于剩余部分143并且在剩余部分143的一部分之下或延伸到剩余部分143，并且邻近发射极106。剩余部分143使第一和第二外部基极层102、104的每一个与彼此邻近的发射极106分开。氧化物部分52的尺寸(宽度)决定了晶体管100的自对准的程度。特别地，氧化物部分52的尺寸决定了发射极106与外部基极101之间的距离或间隔，因此对确定基极电阻Rb是重要的。晶体管100还包括间隔物110和发射极106与第二层104之间的氧化物区域144。
参照图3A至3I，现在将说明用于形成晶体管100(图2)的工艺的第一实施例。参照图3A，事先提供例如晶体硅的衬底120。衬底120具有集电极区域122以及用于提供与集电极区域122接触的集电极伸出区域121。衬底120还包括通过例如同生的外延工艺或后来的注入形成在其中的内部基极108。图3A中所示的其它结构包括按照传统方式产生的所需的沟槽电介质、浅沟槽电介质、子集电极和集电极植入。由于这些结构与发明的工艺无关，将不对其作进一步说明。
图3B显示了包括沉积第一多晶硅层124的工艺的初始步骤，第一多晶硅层124将最终形成第一层102(图2)。第一多晶硅层124优选地沉积为掺杂的多晶硅，但是也可以先沉积多晶硅然后以任何已知的方式掺杂。将第一多晶硅层124沉积预定的厚度(其将在下面变得明显)用于决定最终晶体管的自对准程度。接下来，沉积第一介电层126。第一介电层126可以由任何现在已知的或以后开发的介电材料构成，例如二氧化硅、氮化硅等。至少在内部基极108上沉积每个层124、126。图3B还显示了使用光刻从第一介电层126形成着落垫片128的初始步骤。特别地，可以沉积、曝光并显影光刻胶130。然后进行刻蚀，以便去除光刻胶外面的第一介电层126，留下如图3C所示的着落垫片128。上述处理的结果是，着落垫片128与内部基极108彼此间隔(或从其凸起)。
图3C还显示了沉积第二多晶硅层132和第二介电层134。第二多晶硅层132将最终形成第二层104(图2)，其与第一层102(图2)一起构成整个外部基极101(图2)的厚度。第二多晶硅层132优选地沉积为掺杂的多晶硅，但是也可以先沉积多晶硅然后以任何已知的方式掺杂。如上所述，第一多晶硅层124和第二多晶硅层132可以是相同或不同的。在一个实施例中，第一多晶硅层124比第二多晶硅层132包括更多的掺杂剂，用于提高器件性能。提供第二多晶硅层132使得着落垫片128嵌入在多晶硅层124和132中，即嵌入在外部基极101中。介电层134可以由任何现在已知的或以后开发的介电材料构成，例如二氧化硅、氮化硅等。
如图3D所示，沉积、曝光并显影光刻胶136，使其包括掩模开口138。图3E显示了使用光刻(即，通过使用光刻胶136和刻蚀)形成开口140。开口140延伸通过第二介电层134和第二多晶硅层132，停止在着落垫片128上。开口140小于着落垫片128。图3F进一步显示在开口140中刻蚀透过着落垫片128的露出部分，以便形成垫片开口142，其暴露出在内部基极108上的第一多晶硅层124。可以按照湿法刻蚀或选择性RIE的形式刻蚀到第一多晶硅层124。刻蚀留下了由第一多晶硅层124和第二多晶硅层132包围的着落垫片的剩余部分143。
图3G显示了在开口140内的各向同性氧化步骤，使暴露的多晶硅区域氧化。特别地，氧化在开口140的侧面形成了氧化物区域144，在第一多晶硅层124的一部分中形成了氧化物区域146。氧化物区域144在第二介电层134与着落垫片的剩余部分143之间延伸。氧化物区域146延伸了开口142的宽度并在着落垫片剩余部分143一部分的下面，即低于剩余部分143并且在剩余部分143的一部分之下或延伸到剩余部分143。氧化足以确保氧化物区域146能够防止第一层102的多晶硅与最终形成在开口140中的发射极106(图2)接触。氧化物区域146的厚度和宽度由第一多晶硅层124的预定厚度决定。在一个实施例中，氧化是高压氧化；但是，也可以通过其它类型的氧化工艺来进行氧化。
如图3H所示，接下来的步骤包括以任何现在已知的或以后开发的形式在开口140的侧面形成间隔物110，例如通过沉积和氮化硅的回刻蚀来形成，刻蚀停止在氧化物区域146上。间隔物110使开口140的尺寸变窄。参照图3I，去除开口140内的氧化物区域146，留下氧化物部分152。例如可以通过湿法刻蚀进行刻蚀。接下来，沉积发射极多晶硅150，并使用氧化物部分152来确定外部基极101(即，第一层102)与发射极106之间的间隔。图3I还显示了在继续完成晶体管100(图2)的另一些步骤之后的结构。应当意识到，图3I显示的随后处理仅是示意性的，也可以提供其它的处理来形成发射极106或者以其它方式最终完成晶体管100(图2)。
参照图4A至4D，将说明上述工艺的某些步骤的可选实施例。如图4A所示，其它的可选步骤包括在形成内部基极108之后形成第一层102的可选方式。特别地，在掺杂的SiGe内部基极108的外延生长期间，可以关掉(停止)锗(Ge)以便继续外延生长，使掺杂的第一层125形成至预定的厚度。在此情况下，第一层125在SiGe内部基极108上生长为掺杂的晶体硅以及在别处生长为掺杂的多晶硅。此可选步骤的优点是，可以在进行外延SiGe生长的同一个腔室中形成第一层125。结果是改善了第一层102与内部基极108之间的界面。此可选步骤的另一个优点是，在内部基极108上的以及浅隔离沟槽123之间的第一层102的晶体硅比图2所示晶体管结构中的第一多晶硅层124(图3B至3I)具有更低的电阻，提高了器件的性能。如上所述，第一层102可以包括第一掺杂剂浓度，第二层104可以包括第二掺杂剂浓度。第一和第二掺杂剂浓度可以相同或不同。在一个实施例中，第一层102比第二层104包括更多的掺杂剂。具有不同的掺杂剂浓度能够提高器件的性能。图4A还显示了随后形成凸起的着落垫片、沉积第二多晶硅层132和第二介电层134、形成发射极开口140以形成着落垫片的剩余部分143。
图4A还显示了在图4B所示的各向同性氧化141之前可以产生间隔物110的另一个可选的步骤。间隔物110使开口140变窄。在此情况下，在开口140的侧壁上不发生氧化，只在第一层102中形成氧化物区域146。氧化物区域146延展了开口140的宽度，并在着落垫片的剩余部分143一部分以下，即低于剩余部分143并且在剩余部分143的一部分之下或延伸到剩余部分143。
图4C显示了通过湿法刻蚀去除了开口内的氧化物区域146留下氧化物部分152。接下来，如上所述，沉积发射极多晶硅150，氧化物部分152决定了外部基极101(即，第一层102)与发射极106之间的间隔。图4C还显示了在继续完成图4D所示的晶体管200的又一些步骤之后的结构。应当意识到，图4C和4D中所示的随后处理仅是示意性的，也可以提供其它的处理来形成发射极106或者以其它方式最终完成晶体管200。
参照图5A至5E，显示了上述工艺的某些步骤的另一个可选实施例。图5A显示了使用光刻(即，通过使用光刻胶(未显示)和刻蚀)形成开口140。在一个实施例中，开口140延伸通过第二介电层134、第二多晶硅层132和着落垫片以形成剩余部分143，并停止在第一多晶硅层124上。图5A还显示了间隔物111的形成。间隔物111在如下所述的去除开口140内的第一层124期间保护第二层132的侧壁。
图5B显示了进一步刻蚀透过内部基极108上的第一多晶硅层124。可以按照湿法刻蚀或选择性RIE的形式刻蚀透过第一多晶硅层124，并停止在内部基极108上。图5B还显示了在去除间隔物111(图5A)之后的结构，间隔物111仅用于在刻蚀第一层124期间保护第二层132。刻蚀留下了由第一多晶硅层124和第二多晶硅层132包围的着落垫片的剩余部分143。
图5C显示了至少在开口140内沉积氧化物的第三介电层180。第三介电层180在开口140内形成氧化物区域146。此外，图5C显示了以任何现在已知的或以后开发的方式在开口140的侧面形成间隔物110，例如通过沉积和氮化硅的回蚀来形成。第三介电层180的预定厚度与间隔物110的宽度一起选择性地确定了最终晶体管所表现的自对准的程度，如将在下面所述。
图5D显示了去除开口140内的氧化物区域146以形成氧化物部分152。氧化物部分152形成在剩余部分143下，但不是直接形成在下面。例如，可以通过湿法刻蚀来进行去除。接下来，沉积发射极多晶硅150，氧化物部分152决定了外部基极101(即，第一层102)与发射极106之间的间隔。图5D还显示了在继续完成晶体管300(图5E)的又一些步骤之后的结构。应当意识到，图5D中所示的随后处理仅是示意性的，也可以提供其它的处理来形成发射极106或者以其它方式最终完成晶体管300(图5E)。
参照图6A至6B，显示如何能够改变预定的厚度(介电层180与间隔物110的组合、第一多晶硅层124或第一层125)以便选择如由下面所述的最终晶体管所表现的自对准的程度。应当意识到，当图6A和6B中所示的分别表示为100A和100B的两个晶体管是图2实施例的类型时，下面的讨论可应用于任何实施例。自对准的程度允许(经过基极电阻)选择在非对准晶体管10(图1A)与具有凸起的外部基极的完全自对准晶体管22(图1B)之间任何程度的性能。图6A显示了较薄的预定厚度，使得氧化物部分152相当窄，图6B显示了较厚的预定厚度，使得氧化物部分152相当宽。每个附图还分别包括概念性的基极电流线190A、190B。如图6A和6B的每个图所示，电流进入发射极106，流过内部基极108，穿过氧化物部分152A或152B的外末端到达外部基极101(即，层102、104)，最终通过硅化物部分300。
因为基极电流概念性地流过图6A中的第一层102，如线190A所示，但是电流必须穿过着落垫片的剩余部分143，因为在那里氧化物部分152A结束。以此方式，晶体管100A是“准自对准”的，其中窄的氧化物部分152A确定了发射极106与外部基极101之间的间隔，但是着落垫片的剩余部分143仍然影响电流，即，实际的间隔。由于通过预定厚度确定的氧化物部分152A的尺寸(宽度)确定了间隔，所以尺寸也确定了与此结构相关的部分的晶体管电阻。特别地，氧化物部分152A的宽度确定了在内部基极108内的电流通路长度，当电流通过外部基极层102、104时其必须穿过内部基极108。内部基极108内较短的电流通路以及剩余部分143的较短长度产生较低的基极电阻和较好的性能。结果，图6A的晶体管100A表现出比现有技术的非自对准晶体管10(图1A)更好的性能和更低的基极电阻，但是比不上完全自对准晶体管22(图1B)的性能和较低的基极电阻。然而如图6B中线190B所示，通过增加预定的厚度可以充分地放大氧化物部分152B的尺寸，使得电流不必穿过任何剩余部分143。即，电流流过图6B中的第一层102，电流没有经过着落垫片的剩余部分143，直接通过外部基极层102、104到达硅化物部分300。以此方式，晶体管100B是完全自对准的，其中氧化物部分152B单独地(而不是着落垫片的剩余部分143)确定发射极106与外部基极(例如，示出的层102)之间的实际间隔，因此决定了与此结构相关的部分的晶体管电阻。换言之，氧化物部分152B的厚度足以防止电流必须穿过剩余部分143。结果，图6B的晶体管100B比晶体管10(图1A)和晶体管100A(图6A)表现出更好的性能和更低的基极电阻。
上述的本发明为用户提供了通过选择氧化物部分52、152A、152B的尺寸来选择自对准的程度的机制。但是，应当意识到，相对于其中多晶硅(图3A至3I)或硅(图4A至4E)被氧化的实施例来说，对氧化物部分的尺寸的确定代表了在性能与制造复杂度之间利益的平衡。更具体地，当较大的氧化物部分152B(图6B)提供了更大或完全的自对准以及相应的性能优点时，较厚的氧化物部分在多晶硅或硅(图3A至3I和图4A至4E的实施例)的氧化方面更困难，因为必须提供更多的氧化以确保：a)氧化物部分152完全切断第一层102接触到发射极106，和b)氧化物部分152足够宽以便在剩余部分143下面(低于且在其下延伸或延伸到剩余部分143)延伸足够的距离。此时必须相对于提高性能的预期量来平衡控制氧化的量的问题。此外，为了获得均匀宽度的氧化物部分152，发射极106必须底切间隔物110的一部分，如图6B所示，其表现出其它的制造顾虑。但是，由于通过第三介电层180的厚度和间隔物110(图5C)的宽度更容易控制自对准，所以图5A至5E的实施例并没有表现出上述的技术考虑。
尽管已经结合上面概述的具体实施例说明了本发明，但是很明显，对于本领域技术人员来说许多替换、修改和变化是显而易见的。因此，上述的本发明实施例是示意性而非限制性的。在不脱离由下面的权利要求限定的本发明的实质和范围的情况下，可以进行各种变化。例如，可以通过提供其它的工艺来获得晶体管100、200和300。例如，可以形成氧化物部分152并随后形成上面的结构。
工业应用性
本发明可用于半导体器件领域，更具体地，器件包括双极型晶体管。

Claims (16)

1.一种晶体管，包括：
发射极(106)着落垫片(128)的剩余部分(143)，该剩余部分(143)与内部基极(108)被隔开。
2.如权利要求1所述的晶体管，其中剩余部分(143)与内部基极(108)隔着外部基极层，该外部基极层包括用于确定发射极(106)与外部基极之间的距离的氧化物部分(152)。
3.一种晶体管，包括：
发射极(106)；
第一外部基极层(102)；
电连接到第一外部基极层(102)的第二外部基极层(104)；
在第一外部基极层(102)中邻近发射极(106)的氧化物部分(152)；和
发射极(106)着落垫片(128)的剩余部分(143)，该剩余部分(143)使第一和第二外部基极层(104)中的每一层与邻近的发射极(106)彼此分开。
4.如权利要求3所述的晶体管，其中外部基极包括第一外部基极层(102)和第二外部基极层(104)，第一外部基极层(102)按照与第二外部基极层(104)不同的浓度被掺杂。
5.如权利要求4所述的晶体管，其中氧化物部分(152)位于第一外部基极层(102)内。
6.如权利要求4所述的晶体管，其中第一外部基极层(102)包括含有掺杂的硅的第一区域以及含有掺杂的多晶硅的第二区域，所述氧化物部分(152)位于第一区域。
7.如权利要求3所述的晶体管，其中进一步包括位于所述氧化物部分(152)上的发射极(106)着落垫片(128)的剩余部分(143)。
8.如权利要求2或3所述的晶体管，其中氧化物部分(152)的宽度决定了基极电阻。
9.如权利要求8所述的晶体管，其中氧化物部分(152)的宽度决定了在电流通过外部基极时电流必须穿过的剩余部分(143)的长度。
10.如权利要求9所述的晶体管，其中氧化物部分(152)的厚度足够防止电流必须穿过剩余部分(143)。
11.如权利要求3所述的晶体管，其中发射极(106)在一部分间隔物的下面延伸。
12.如权利要求3所述的晶体管，其中第一和第二外部基极层从发射极(106)到共同的边缘以水平重叠的方式延伸。
13.一种晶体管，包括：
发射极(106)，延伸通过发射极(106)着落垫片(128)的剩余部分(143)到达内部基极(108)；和
在外部基极层中的氧化物部分(152)，该氧化物部分在所述剩余部分(143)的一部分下延伸，
其中氧化物部分(152)的宽度决定了基极电阻的量。
14.如权利要求13所述的晶体管，其中所述厚度决定了在电流通过外部基极时电流必须穿过的剩余部分(143)的长度。
15.如权利要求13所述的晶体管，其中外部基极层在所述剩余部分(143)的另一部分的下面延伸，并使所述剩余部分(143)从内部基极(108)凸起。
16.如权利要求15所述的晶体管，其中外部基极包括第一层和第二层，氧化物部分(152)位于第一层内，第一层包括含有掺杂的硅的第一区域以及含有掺杂的多晶硅的第二区域。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256983B (zh) * 2007-02-28 2010-12-08 国际商业机器公司 半导体结构及其方法
CN102931080A (zh) * 2011-08-09 2013-02-13 上海华虹Nec电子有限公司 一种锗硅异质结双极晶体管的制造方法
CN102931079A (zh) * 2011-08-09 2013-02-13 上海华虹Nec电子有限公司 一种锗硅异质结双极晶体管的制造方法
CN103794493A (zh) * 2012-10-26 2014-05-14 国际商业机器公司 半导体器件制造方法及器件结构，硬件描述语言设计结构
CN111180843A (zh) * 2020-01-07 2020-05-19 中国电子科技集团公司第五十五研究所 一种mems微带环形器及其制备方法

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4402953B2 (ja) * 2001-09-18 2010-01-20 パナソニック株式会社 半導体装置の製造方法
US7087940B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Structure and method of forming bipolar transistor having a self-aligned raised extrinsic base using self-aligned etch stop layer
US7618858B2 (en) * 2005-04-13 2009-11-17 Nxp B.V. Method of fabricating a heterojunction bipolar transistor
US7341920B2 (en) * 2005-07-06 2008-03-11 International Business Machines Corporation Method for forming a bipolar transistor device with self-aligned raised extrinsic base
US7687887B1 (en) * 2006-12-01 2010-03-30 National Semiconductor Corporation Method of forming a self-aligned bipolar transistor structure using a selectively grown emitter
US7927958B1 (en) * 2007-05-15 2011-04-19 National Semiconductor Corporation System and method for providing a self aligned bipolar transistor using a silicon nitride ring
US7838375B1 (en) 2007-05-25 2010-11-23 National Semiconductor Corporation System and method for providing a polyemit module for a self aligned heterojunction bipolar transistor architecture
US7803685B2 (en) * 2008-06-26 2010-09-28 Freescale Semiconductor, Inc. Silicided base structure for high frequency transistors
EP2466628A1 (en) * 2010-12-16 2012-06-20 Nxp B.V. Bipolar transistor manufacturing method and bipolar transistor
US8603885B2 (en) 2011-01-04 2013-12-10 International Business Machines Corporation Flat response device structures for bipolar junction transistors
US8492237B2 (en) * 2011-03-08 2013-07-23 International Business Machines Corporation Methods of fabricating a bipolar junction transistor with a self-aligned emitter and base
US8536012B2 (en) 2011-07-06 2013-09-17 International Business Machines Corporation Bipolar junction transistors with a link region connecting the intrinsic and extrinsic bases
US8916446B2 (en) 2011-11-11 2014-12-23 International Business Machines Corporation Bipolar junction transistor with multiple emitter fingers
US9059138B2 (en) 2012-01-25 2015-06-16 International Business Machines Corporation Heterojunction bipolar transistor with reduced sub-collector length, method of manufacture and design structure
US9093491B2 (en) 2012-12-05 2015-07-28 International Business Machines Corporation Bipolar junction transistors with reduced base-collector junction capacitance
US8956945B2 (en) 2013-02-04 2015-02-17 International Business Machines Corporation Trench isolation for bipolar junction transistors in BiCMOS technology
US8796149B1 (en) 2013-02-18 2014-08-05 International Business Machines Corporation Collector-up bipolar junction transistors in BiCMOS technology

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4392149A (en) * 1980-03-03 1983-07-05 International Business Machines Corporation Bipolar transistor
US5128271A (en) * 1989-01-18 1992-07-07 International Business Machines Corporation High performance vertical bipolar transistor structure via self-aligning processing techniques
DE69107779T2 (de) * 1990-10-31 1995-09-21 Ibm Transistor mit selbstjustierender epitaxialer Basis und dessen Herstellungsverfahren.
EP0718810B1 (en) * 1990-12-28 2001-12-12 Fujitsu Limited Cash handling apparatus
US5219793A (en) * 1991-06-03 1993-06-15 Motorola Inc. Method for forming pitch independent contacts and a semiconductor device having the same
JPH05166824A (ja) * 1991-12-16 1993-07-02 Fujitsu Ltd 半導体装置の製造方法
JPH05182980A (ja) * 1992-01-07 1993-07-23 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JP2582519B2 (ja) * 1992-07-13 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション バイポーラ・トランジスタおよびその製造方法
JP3022689B2 (ja) * 1992-08-31 2000-03-21 日本電気株式会社 バイポーラトランジスタの製造方法
JPH0793315B2 (ja) * 1992-11-27 1995-10-09 日本電気株式会社 半導体装置およびその製造方法
JP3156436B2 (ja) * 1993-04-05 2001-04-16 日本電気株式会社 ヘテロ接合バイポーラトランジスタ
JP2630237B2 (ja) * 1993-12-22 1997-07-16 日本電気株式会社 半導体装置及びその製造方法
JP2970425B2 (ja) * 1994-09-26 1999-11-02 日本電気株式会社 バイポーラトランジスタの製造方法
FR2728393A1 (fr) * 1994-12-20 1996-06-21 Korea Electronics Telecomm Transistor bipolaire a colonnes et procede de fabrication de celui-ci
US5541121A (en) * 1995-01-30 1996-07-30 Texas Instruments Incorporated Reduced resistance base contact method for single polysilicon bipolar transistors using extrinsic base diffusion from a diffusion source dielectric layer
JP2629644B2 (ja) * 1995-03-22 1997-07-09 日本電気株式会社 半導体装置の製造方法
JP2914213B2 (ja) * 1995-03-28 1999-06-28 日本電気株式会社 半導体装置及びその製造方法
US5834800A (en) * 1995-04-10 1998-11-10 Lucent Technologies Inc. Heterojunction bipolar transistor having mono crystalline SiGe intrinsic base and polycrystalline SiGe and Si extrinsic base regions
JP3545503B2 (ja) * 1995-08-11 2004-07-21 株式会社日立製作所 半導体集積回路装置の製造方法
JP2746225B2 (ja) * 1995-10-16 1998-05-06 日本電気株式会社 半導体装置及びその製造方法
US5606195A (en) * 1995-12-26 1997-02-25 Hughes Electronics High-voltage bipolar transistor utilizing field-terminated bond-pad electrodes
JP2937253B2 (ja) * 1996-01-17 1999-08-23 日本電気株式会社 半導体装置およびその製造方法
DE19609933A1 (de) * 1996-03-14 1997-09-18 Daimler Benz Ag Verfahren zur Herstellung eines Heterobipolartransistors
EP0818829A1 (en) * 1996-07-12 1998-01-14 Hitachi, Ltd. Bipolar transistor and method of fabricating it
FR2764733B1 (fr) * 1997-06-11 2003-11-14 Commissariat Energie Atomique Transistor hyperfrequence a structure quasi-autoalignee et son procede de fabrication
JPH11126781A (ja) * 1997-10-24 1999-05-11 Nec Corp 半導体装置及びその製造方法
US6121101A (en) * 1998-03-12 2000-09-19 Lucent Technologies Inc. Process for fabricating bipolar and BiCMOS devices
US6020246A (en) * 1998-03-13 2000-02-01 National Semiconductor Corporation Forming a self-aligned epitaxial base bipolar transistor
JPH11330088A (ja) * 1998-05-15 1999-11-30 Nec Corp 半導体装置とその製造方法
JP3658745B2 (ja) * 1998-08-19 2005-06-08 株式会社ルネサステクノロジ バイポーラトランジスタ
US6383855B1 (en) * 1998-11-04 2002-05-07 Institute Of Microelectronics High speed, low cost BICMOS process using profile engineering
JP3329762B2 (ja) * 1999-04-27 2002-09-30 日本電気株式会社 半導体装置の製造方法
JP2001035858A (ja) * 1999-07-21 2001-02-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP3346348B2 (ja) * 1999-08-19 2002-11-18 日本電気株式会社 半導体装置の製造方法
US6346453B1 (en) * 2000-01-27 2002-02-12 Sige Microsystems Inc. Method of producing a SI-GE base heterojunction bipolar device
FR2805923B1 (fr) * 2000-03-06 2002-05-24 St Microelectronics Sa Procede de fabrication d'un transistor bipolaire double- polysilicium auto-aligne
TW512529B (en) * 2000-06-14 2002-12-01 Infineon Technologies Ag Silicon bipolar transistor, circuit arrangement and method for producing a silicon bipolar transistor
US6400204B1 (en) * 2000-07-26 2002-06-04 Agere Systems Guardian Corp. Input stage ESD protection for an integrated circuit
JP3406302B2 (ja) * 2001-01-16 2003-05-12 株式会社半導体先端テクノロジーズ 微細パターンの形成方法、半導体装置の製造方法および半導体装置
US6380017B1 (en) * 2001-06-15 2002-04-30 National Semiconductor Corporation Polysilicon-edge, base-emitter super self-aligned, low-power, high-frequency bipolar transistor and method of forming the transistor
SE522891C2 (sv) * 2001-11-09 2004-03-16 Ericsson Telefon Ab L M En kisel-germanium mesa transistor, en metod för dess framställning och en integrerad krets innefattande en sådan transistor
US6809024B1 (en) * 2003-05-09 2004-10-26 International Business Machines Corporation Method to fabricate high-performance NPN transistors in a BiCMOS process
US6869852B1 (en) * 2004-01-09 2005-03-22 International Business Machines Corporation Self-aligned raised extrinsic base bipolar transistor structure and method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101256983B (zh) * 2007-02-28 2010-12-08 国际商业机器公司 半导体结构及其方法
CN102931080A (zh) * 2011-08-09 2013-02-13 上海华虹Nec电子有限公司 一种锗硅异质结双极晶体管的制造方法
CN102931079A (zh) * 2011-08-09 2013-02-13 上海华虹Nec电子有限公司 一种锗硅异质结双极晶体管的制造方法
CN103794493A (zh) * 2012-10-26 2014-05-14 国际商业机器公司 半导体器件制造方法及器件结构，硬件描述语言设计结构
CN103794493B (zh) * 2012-10-26 2017-01-04 国际商业机器公司 半导体器件制造方法及器件结构，硬件描述语言设计结构
CN111180843A (zh) * 2020-01-07 2020-05-19 中国电子科技集团公司第五十五研究所 一种mems微带环形器及其制备方法
CN111180843B (zh) * 2020-01-07 2021-11-02 中国电子科技集团公司第五十五研究所 一种mems微带环形器及其制备方法

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Publication number Publication date
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JP2007504647A (ja) 2007-03-01
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US7253096B2 (en) 2007-08-07
WO2005024900A2 (en) 2005-03-17
US7002221B2 (en) 2006-02-21

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