CN1820352A - 电容器结构及其形成方法 - Google Patents

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Abstract

本发明包括在阻挡层(48)之上淀积金属氧化物电介质材料(50)的方法。该阻挡层包括金属和碳、硼、和氮中的一种或多种的合成物，该电介质材料的金属氧化物可以包括与阻挡层相同的金属。该电介质材料/阻挡层结构可以结合到电容器中。例如，该电容器可以用在DRAM单元中，该DRAM单元可以用在电子系统中。

Description

电容器结构及其形成方法
技术领域
本发明涉及电容器结构和形成电容器结构的方法。本发明还涉及形成包括电介质材料的结构的方法。
背景技术
将氧化物电介质合并入半导体结构是一种持续的兴趣。特别感兴趣的电介质材料是可以用化学式MOz表示的材料，其中M代表金属，O代表氧，z是大于0的数，一般小于或等于8。金属可以是过渡金属(例如铪)，或非过渡金属(例如铝)。电介质材料在例如电容器结构中是有用的。
使用金属氧化物电介质(MOz)的一个困难是在电介质材料和临近电介质材料的结构之间会发生扩散，这种扩散会对电介质材料和/或临近该电介质材料的结构的特性产生不利影响。例如，如果导电结构包括导电掺杂的硅且MOz直接形成于导电掺杂的硅上，MOz中的氧可以和硅反应而氧化该硅。氧化的硅不再具有导电掺杂硅所期望的导电属性。
使用金属氮化物阻挡层可以减轻甚至阻止上述问题。金属氮化物可以表示为MNy，其中M是金属，N是氮，y是大于0的数，一般小于8。金属氮化物通常称为扩散阻挡层，因为金属氮化物减轻经常甚至阻止向金属氧化电介质或从金属氧化电介质的扩散。美国专利5,741,721描述了示例性结构，其中金属氧化物电介质材料在金属氮化物阻挡层上形成。专利5,741,721特别描述了在半导体衬底上形成金属氮化物层、接着氧化金属氮化物的表面以形成金属氧化物电介质材料的工艺。
美国专利5,741,721中描述的工艺很难结合到各种半导体制造工艺中。因此，期望发展替代方法来形成毗邻扩散阻挡层的金属氧化物电介质材料。
发明内容
一方面，本发明包括一种形成包含电介质材料的结构的方法。形成包括MCx、MBq和MNy中一种或多种的层，其中M是金属，q、x和y是大于0的数。在该层上直接淀积包括MOz的电介质材料，z是大于0的数。在特定方面，该层和该电介质材料可以包括相同的金属(例如铪或铝)。
一方面，本发明涉及形成电容器结构的方法。在半导体衬底上形成第一导电材料。在第一导电材料上形成中间层。该中间层主要包括金属和硼、氮和碳中的一种或多种的合成物。电介质层直接淀积在该中间层上，该电介质层主要包括金属和氧的合成物。在该电介质层上形成第二导电材料。第二导电材料与第一导电材料电容性连接。
一方面，本发明包含一种电容器结构。该结构包括第一导电材料和第一导电材料上的第一中间层。第一中间层主要包括铝和硼、氮和碳中一种或多种的合成物。电介质材料直接位于第一中间层之上。电介质材料主要包括铝和氧的合成物。第二中间层位于电介质材料之上，第二中间层主要包括铝和硼、氮和碳中一种或多种的合成物。第二导电材料位于第二中间层之上，第二导电材料和第一导电材料电容性连接。该电容器结构可以结合到动态随机存取存储器(DRAM)单元中。DRAM单元可以用在电子系统中。
附图说明
下面参考下述附图描述本发明的优选实施例。
图1是本发明的示例性方法的预处理步骤中的半导体晶片片断的示意性剖面图。
图2是跟随图1步骤之后的处理步骤中图1的晶片片断的图示。
图3是跟随图2步骤之后的处理步骤中图1的晶片片断的图示。
图4是跟随图3步骤之后的处理步骤中图1的晶片片断的图示。
图5是根据本发明的各种示例性方面的用于执行淀积的装置的示意性剖面图。
图6是阐述本发明的示例性应用的计算机示意图。
图7为示出了图6的计算机的主板的特定特征的框图。
图8是根据本发明的示例性方面的电子系统的高层次框图。
图9是根据本发明一方面的示例性电子系统的简化的框图。
具体实施方式
本发明包括这样的结构，其中紧接金属氧化物电介质材料提供包括金属碳化物、金属硼化物和/或金属氮化物的层。金属碳化物可以表示为MCx，其中M是金属，C是碳，x是大于0的数，一般小于8；金属硼化物可以表示为MBq，其中M是金属，B是硼，q是大于0的数，一般小于8；金属氮化物可以表示为MNy，其中M是金属，N是氮，y是大于0的数，一般小于8；金属氧化物可以表示为MOz，其中M是金属，O是氧，z是大于0的数，一般小于8。
金属氧化物电介质材料具有与包括金属氮化物、金属硼化物和/或金属氮化物的层相同的金属，当该电介质材料直接位于包括金属碳化物、金属硼化物和/或金属氮化物的层之上时，这可以改善电介质材料的叠置。包括金属碳化物、金属硼化物和/或金属氮化物的层可以是位于金属氧化物电介质材料和另一种材料之间的阻挡层，和/或可以是用于在淀积工艺中生长金属氧化物电介质材料的成核层。为了阐述本公开和下面的权利要求，金属氧化物、金属碳化物、金属硼化物和金属氮化物的示例性金属包括铝、铪和镧系金属，镧系金属包括镧以及镧系元素。
本发明包括形成包括金属碳化物、金属硼化物和/或金属氮化物的层以及金属氧化物电介质层的方法。本发明还包括使用与金属氧化物电介质层组合的包括金属氮化物、金属硼化物和/或金属碳化物的层的结构，示例性结构是电容器结构。
参考图1-5描述了本发明的示例性工艺。该示例性工艺制备了示例性电容器结构。
参考图1，描述本发明的示例性工艺的预处理步骤中的半导体晶片片断10。片断10包括半导体衬底12。例如衬底12可以包括用本底p型掺杂剂轻掺的单晶硅。为辅助随后权利要求中的说明，术语“半导电的衬底”和“半导体衬底”定义为任何包括半导电材料的结构，包括但不限制于体半导电的材料，例如半导电的晶片(或单独或在其上包括其它材料的组合体)和半导电的材料层(或单独或在其上包括其它材料的组合体)。术语“衬底”指任何支撑结构，包括但不限制于上述半导电的衬底。
示出的晶体管器件14由衬底12支撑。器件14包括一对延伸到衬底12内的源/漏区16和18。该源/漏区每个都包括相对深地延伸到衬底12内的重掺杂区域20和相对浅地(和重掺杂区域相比)延伸到衬底12内的轻掺杂区域22。沟道区24位于源/漏区16和18之间，晶体管栅极26在沟道区之上。晶体管栅极26包括绝缘材料28(例如，其可以是二氧化硅，可称为栅极氧化物)、绝缘材料之上的导电材料30(该导电材料可以包括一层或多层，在特定方面将包括导电掺杂的硅和/或各种金属)、以及位于导电材料之上的电学绝缘帽层32(绝缘帽层32可以包括例如氮化硅和/或二氧化硅)。
一对侧壁间隔层34和36在轻掺杂区域22上沿着栅极26的侧壁延伸。间隔层34和36可以包括任何合适的电学绝缘材料，例如包括二氧化硅和/或氮化硅。晶体管结构14是一个示例性常规结构，可以使用常规方法制备。可以使用其它晶体管结构代替晶体管结构14。
在源/漏区16之上提供导电基座38。基座38可以包括任何合适的导电材料，例如包括导电掺杂硅和/或各种金属。基座38具有定义电学节点的上表面40。应当理解基座38是可选的。如果去除基座38，电学节点可以认为是对应于源/漏区16的扩散区的上表面。
在晶体管14上提供电学绝缘材料42，穿过绝缘材料42形成开孔44以暴露电学节点40。绝缘材料42可以包括任何合适的材料，例如包括硼磷硅酸盐玻璃(BPSG)。
参考图2，在绝缘材料42之上和开孔44中提供导电材料46。导电材料46可以最终用作根据本发明的示例性方面形成的电容结构中的电容器电极。导电材料46可以包括任何合适的导电材料，包括，例如导电掺杂的硅和/或各种金属。如果材料46包括金属，可以以元素或导电化合物的形式利用该金属。在下面的讨论中层46可以称为第一导电材料，以将层46和层46之后形成的导电材料区分开。
尽管示出的层46具有光滑的外表面，应当理解根据本发明的特定方面层46可以具有粗糙(高低不平)的外表面。例如，如果层46包括导电掺杂硅，层46的外表面可以对应于半球颗粒硅，并相应地具有粗糙的表面。
在导电材料46上形成阻挡层48。阻挡层48包括金属碳化物(MCx)、金属硼化物(MBq)和金属氮化物(MNy)中的一种或多种。阻挡层48的金属可以包括过渡金属(例如，铪、钛、钽、镧系金属等)或非过渡金属(例如铝等)。示出的阻挡层48是导电的，但应当理解层48也可以是电学绝缘的。层48的导电性依赖于该层中使用的特定金属合成物，应当理解适合用在层48中的一些金属碳化物和/或金属氮化物是电学绝缘的而不是导电的。如果层48是导电的，在本发明的某些方面中层46可以省略。如果层46省略，材料48可以物理地与电学节点40接触。
层48在上面称为“阻挡层”，因为层48优选地是一个阻挡层，其阻止与层48的一侧上提供的电介质材料(下面描述)有关的物质和层48的另一侧上提供的其它结构(例如示出的层46)中的物质之间的反应。然而应当理解本发明包含这些方面，其中代替该层的阻挡特性，利用层48的其它物理特征，或者除了该层的阻挡特性之外，还利用利用层48的其它物理特征。例如，在层48上形成的电介质材料一般包括金属氧化物，该金属氧化物的金属和层48的金属氮化物、金属硼化物和/或金属碳化物的金属相同。由于金属氧化物电介质材料和底层金属氮化物、金属硼化物和/或金属碳化物材料具有相同的金属这一优选叠层特征，可以使用层48。在下面的讨论中层48可以称为中间层，而不是阻挡层。下面描述的其它方面中，层48可以称为扩散阻挡层。
层48可以具有金属碳化物、金属硼化物和/或金属氮化物的任何合适的组成。在特定方面，层48基本由金属碳化物组成，或由金属碳化物组成；另一方面，层48基本由金属硼化物组成，或由金属硼化物组成；另一方面，层48基本由金属氮化物组成，或由金属氮化物组成。在特定应用中，层48可以包括或基本由碳化铪和/或氮化铪组成，或由碳化铪和/或氮化铪组成。另一方面，层48可以包括或基本由碳化铝和/或氮化铝组成，或由碳化铝和/或氮化铝组成。另一方面，层48包括或基本由一种或多种镧系金属碳化物和/或一种或多种镧系金属氮化物组成，或由一种或多种镧系金属碳化物和/或一种或多种镧系金属氮化物组成。然而需要强调层48中使用的金属可以是任何合适的金属，包括例如铪、镧系金属或铝；但不限制于铪、铝和镧系金属这些示例性金属。
层48可以具有任何合适的厚度，一般具有约5至约200的厚度。层48可以以任何合适的方法形成，一般使用化学气相淀积(CVD)和/或原子层淀积(ALD)形成。
尽管仅示出了一层48，应当理解可以形成包括金属碳化物、金属硼化物和/或金属氮化物的多层。如果形成多层，多层中的金属可以在多层的叠层中变化。在下面描述的处理中，在包括金属氮化物、金属硼化物和/或金属碳化物的一层或多层上形成材料氧化物。多层金属氮化物、金属硼化物和/或金属碳化物的叠层的顶层优选地与接触该顶层的金属氧化物具有相同的金属。
参考图3，从绝缘材料42的上表面上去除层46和48，而在开孔44中保留层46和48。从绝缘材料42的上表面上去除层46和48的合适的方法可以是例如化学机械抛光。
下面参考图4，电介质材料层50淀积在绝缘材料42的上表面和开孔44中的阻挡层48的表面上。电介质材料50可以直接在层48的上表面形成，如图所示。层50包括金属氧化物(MOz)，并至少具有与层48的金属氮化物(MNx)，金属硼化物(MBq)和/或金属碳化物(MCx)相同的一种金属。例如层50可以由一种金属氧化物组成，其具有和层48的金属相同的金属；或包括多种金属氧化物，其中只有一个子集具有和层48的一种或多种金属相同的金属；或可以包括多种金属氧化物，所有这些金属氧化物都具有与层48的金属相同的金属。在特定的示例性方面，层48可以包括或基本由氮化铪和碳化铪之一或二者组成，或由氮化铪和碳化铪之一或二者组成，层50可以包括或基本由氧化铪组成，或由氧化铪组成。另一个示例性方面，层48可以包括或基本由或由一种或多种镧系金属氮化物和/或一种或多种镧系金属碳化物组成，层50可以包括或基本由或由一种或多种镧系金属氧化物组成。另一个示例性方面，层48可以包括或基本由氮化铝和/或碳化铝组成，或由氮化铝和/或碳化铝组成，层50可以包括或基本由氧化铝组成，或由氧化铝组成。另一个示例性方面，层48主要包括金属和氮、硼或碳的合成物，术语“主要包括”表示超过50％的原子百分比的该层是所述合成物。该方面，电介质材料50可以主要包括金属和氧的合成物。电介质材料50形成的厚度一般为约20至约60。
尽管仅示出了一层50，应当理解可以形成包括金属氧化物的多层。如果形成多层，该多层中的金属可以在该多层的叠层中变化。金属氧化物的多层叠层的底层(即与层48的金属碳化物、金属硼化物和/或金属氮化物接触的金属氧化叠层的层)优选与接触该底层的金属氮化物、金属硼化物和/或金属氮化物具有相同的金属。
本发明的一些方面，金属氧化物层50可以和层48的金属氮化物、金属硼化物和/或金属碳化物在共相同的淀积工艺中形成。该方面中，图3的工艺省略(具体地，在形成电介质材料50之前不图形化层46和48)。示例性工艺中，在反应腔中使用CVD或ALD中的一种或两种形成层48，接着在与淀积层48相同的反应腔中使用CVD和ALD中的一种或两种原位淀积电介质材料50。术语“原位”指在淀积层48和淀积层50之间不破坏反应腔的真空。
因为层48和50具有相同的金属，层48和50的淀积可以在连续的和不受干扰的工艺中发生。特别是，通过使包含金属的前体以及碳、硼和氮中的一种或多种的前体流入反应腔，可以执行层48的淀积。在层48形成到预期的厚度后，氮、硼和/或碳前体流由氧前体流代替以开始形成层50。如果用于形成层48的工艺是ALD工艺，则可以使用这样的反应顺序形成层48，其中包含金属的前体和碳、硼和/或氮前驱体以交替的顺序流入反应腔，以形成期望的金属氮化物、金属硼化物和/或金属碳化物材料的层。在层48形成到所期望的厚度后，氮、硼和/或碳前驱体的气流可以被氧前驱体气流代替。金属前驱体可以和氧前驱体以交替的顺序通入以逐渐形成电介质材料层50。
参考图5描述了可以用于化学气相淀积和/或原子层淀积的示例性反应腔。特别地，图5示出了包括反应腔102的装置100的剖面图。在反应腔中提供晶片支撑104，并被示成支撑半导体晶片衬底106。腔100具有延伸到反应腔102内的入口108和延伸出反应腔的出口110。入口108和出口110分别用阀112和114控制。
操作时，前体从入口108流入腔102(图5的图示中以箭头116示出)，并用来在衬底106的暴露的表面上形成期望的层(未示出)。在合适的时间，通过出口110从腔102去除反应副产物和/或未反应的前体(如图5的图示中箭头118所示)。在CVD工艺中，将两种或更多种前体引入反应腔102以相互发生反应并在衬底106上形成预期的层。在ALD工艺中，将各前体相继引入反应腔102，并在腔内相互分离地提供这些前驱体。因此，在ALD工艺中，在腔102中前体之间不会相互反应(或至少没有可检测到的反应)，但是前体能够用来在衬底106的表面上建造单原子层。
再次参考图4，在电介质材料50上形成第二阻挡层52。第二阻挡层52和第一阻挡层48一样，可以包括金属氮化物、金属硼化物和/或金属碳化物，并可以具有和电介质材料50相同的金属。在特定方面，第二阻挡层52包括和第一阻挡层48相同的成分。层52可以和层48一样地称为中间层而不是阻挡层，以强调除了它的阻挡特性，还可以利用层52的其它特性，或者利用它的其它特性而不是阻挡特性。
层52被示为导电层，但应当理解到，依赖于层52中使用的特殊成分，层52也可以是电学绝缘的。
可以在和用于层50的共同的CVD和/或ALD工艺中形成层52。换句话说，可以在和用于淀积层50相同的反应腔中形成层52，在特定方面，在相对于形成层50的工艺的连续工艺中相对于层50原位形成层52。本发明的某些方面，层48、50、和52都可以在连续的淀积工艺(例如使用CVD和/或ALD的淀积工艺)中形成。特别地，所有的层48、50和52可以在相同反应腔中形成，在开始淀积层48时直到层52淀积完成时不破坏腔的真空。
在层52上形成第二导电电极54。电极54可以包括、基本由或由导电掺杂硅和/或各种金属和/或金属合成物组成。在层52是导电的情况下，层54可以省略，层52可以用作第二电极。然而，即使层52是导电的，形成相对薄的层52(例如厚度为约5至约200)以及使用层52结合另一种导电材料54作为电容器电极是有优势的。
层46、48、52和54一起定义了电容器结构60。导电材料46和48可以认为是该电容器的第一电极，导电材料52和54可以认为是电容器的第二电极。第二电极与第一电极电容性连接，并通过电介质材料50和第一电极隔离。在层48和52包括电介质材料的结构中，层48、50和52可以一起作为电介质材料，将由层46定义的第一电容器电极和由层54定义的第二电容器电极分离。
电容器结构60可以结合到DRAM单元中。特别是，源/漏区18可以与位线70相连。这样电容器结构60可以通过晶体管14和位线70门控地相连。
本方法可以提供各种优势。例如，本发明可以提供高温氧化淀积(其可以提供更致密更高质量的氧化物薄膜)的能力，因为淀积可以在减少不氧化底部单元板(即不氧化电极46)的化学反应的情况下开始。在淀积了底部氧阻挡层(氮化物、硼化物和/或碳化物)之后(即在淀积层48之后)，化学反应可以变成氧化反应，可以进行电介质淀积以形成材料50。本发明的方法另外可以在氮化物、硼化物和/或碳化物相对于金属氧化物材料之间实现好的晶格匹配。而且，层48可以阻挡底层46的氧化，如果直接在层46上提供层50，将发生这种氧化。另外，应当注意在氧化铝用作电介质材料、碳化铝和/或氮化铝用作层48和52的应用中，层48和52将是电学绝缘的。层48和52的介电常数将和氧化铝层50相当，和使用其它绝缘氮化物(例如氮化硅)的情况相比，这能允许获得质量更好的电介质材料(较好的介电常数)。
注意氮化物、硼化物和/或碳化物层48和52的厚度可以根据预期需要或层的用途的组合而改变。例如，如果层48和52用作电容器结构的单电极，优选地相对厚地形成这些层(即具有大于约50的厚度)。相反，如果这些层和其它导电材料组合用在电容器电极中，可以非常薄地形成这些层，例如，厚度小于约10，甚至小于约5。
包括根据本发明的方法形成的结构的器件(例如上述DRAM单元)可以用在各种装备中，包括例如，计算机系统和其它电子系统。
图6以实例而不是限制的方式阐述了根据本发明的一方面的计算机系统400的一个实施例。计算机系统400包括显示器401或其它通讯输出装置、键盘402或其它通讯输入装置、以及主板404。主板404可以承载微处理器406或其它数据处理单元，和至少一个存储装置408。存储装置408可以包括本发明的上述各个方面，例如包括参考图4所描述的DRAM单元。存储装置408可以包括存储单元阵列，这种阵列可以和用于访问阵列中单个存储单元的寻址电路耦合。而且，该存储单元阵列可以耦合到用于从存储单元读取数据的读取电路。寻址和读取电路可以用于在存储设备408和处理器406之间传输信息。这在图7所示的主板404的框图中得到描述。在该框图中，寻址电路是410，读取电路是412。
本发明的特定方面，存储装置408可以对应于存储模块。例如，单列直插存储模块(SIMM)和双列直插存储模块(DIMM)可以用在使用本发明的示范的实施例中。存储装置可以结合到各种设计的任何一种中，这些设计提供从该装置的存储单元读取和向其写入的不同方法。一种方法是页式操作。DRAM中的页式操作由访问存储单元阵列的一行和随机访问阵列的不同列的方法定义。当列被访问时，可以读取和输出存储在该行和该列交汇点的数据。
一个备选装置类型是扩充数据输出(EDO)存储器，其允许存储在存储矩阵地址中的数据在被寻址的列已经关闭之后可以输出。通过允许较短的访问信号而不减少在存储器总线可获得存储器输出数据的时间，该存储器可以增加通讯速度。其它备选装置类型包括SDRAM、DDRSDRAM、SLDRAM、VRAM和直接RDRAM，以及其它类型，例如SRAM或Flash存储器。
图8示出了本发明的示例性电子系统700的各种实施例的高层次结构的简化框图。系统700可以对应于例如，计算机系统、处理控制系统或其它任何使用处理器和相关存储器的系统。电子系统700具有功能元件，包括处理器或算术/逻辑单元(ALU)702、控制单元704、存储装置单元706和输入/输出(I/O)装置708。一般地，电子系统700具有固有指令组，其指定处理器702对数据执行的操作以及处理器702、存储装置单元706和I/O装置708之间的其它交互作用。通过连续循环一组操作(这组操作使得从存储设备706获取并执行指令)，控制单元704协调处理器702、存储装置单元706和I/O装置708所有的操作。各种实施例中，存储装置706包括但不限制于随机存取存储(RAM)装置、只读存储(ROM)装置和例如软盘和光盘CD-ROM驱动器这样的外围设备。本领域技术人员通过读取和理解本公开说明应当理解，可以制造包括根据本发明的各个方面的DRAM单元的任何所述电子部件。
图9示出了示例性电子系统800的各个实施例的高层次结构的简化框图。系统800包括存储装置802，其具有存储单元阵列804、地址解码器806、行存取电路808、列存取电路810、用于控制操作的读/写控制电路812、以及输入/输出电路814。存储装置802进一步包括电源电路816和传感器820，例如电流传感器以判断存储单元是否处于低阈值导通状态或高阈值非导通状态。所述的电源电路816包括供电电路880、提供参考电压的电路882、为第一字线提供脉冲的电路884、为第二字线提供脉冲的电路886、以及为位线提供脉冲的电路888。系统800还包括处理器822或用于存储器访问的存储控制器。
存储装置802通过导线或金属线从处理器822接收控制信号824。存储装置802用来存储通过I/O线存取的数据。本领域技术人员应当理解可以提供额外的电路和控制信号，为聚焦本发明而简化了存储装置802。至少处理器822或存储装置802中的一个可以包括本公开说明中原先描述的DRAM单元类型。
本公开说明的各种所述系统意欲提供本发明的电路和结构的各种应用的一般理解，并不用作对根据本发明的各方面的使用存储单元的电子系统的所有元件和特征的全部描述。本领域技术人员应当理解各种电子系统可以制成单封装处理单元，或甚至制作在单个半导体芯片上，以减少处理器和(多个)存储装置之间的通讯时间。
存储单元的应用可以包括在存储模块、设备驱动器、电源模块、通讯调制解调器、处理器模块和专用模块中使用的电子系统，并可以包括多层、多芯片模块。这种电路还可以是多种电子系统(例如时钟、电视、电话、个人计算机、汽车、工业控制系统、航空器等)的子部件。

Claims (79)

1.一种形成包含电介质材料的结构的方法，该方法包括：
在衬底上形成包括MCx、MNy和MBq中一种或多种的层；其中M是金属，x、y和q是大于0的数；以及
在形成该层之后，在该层上直接淀积包括MOz的电介质材料，其中z是大于0的数。
2.权利要求1所述的方法，其中该层基本由MCx组成。
3.权利要求1所述的方法，其中该层由MCx组成。
4.权利要求1所述的方法，其中该层基本由MNy组成。
5.权利要求1所述的方法，其中该层由MNy组成。
6.权利要求1所述的方法，其中该层基本由MBq组成。
7.权利要求1所述的方法，其中该层由MBq组成。
8.权利要求1所述的方法，其中M是过渡金属。
9.权利要求1所述的方法，其中M是铪。
10.权利要求1所述的方法，其中M是铝。
11.权利要求1所述的方法，其中M是镧系金属。
12.权利要求1所述的方法，其中在反应腔中通过化学气相淀积形成该层；其中电介质材料的淀积包括相对于该层的形成在反应腔中原位发生的化学气相淀积。
13.权利要求1所述的方法，其中在反应腔中通过原子层淀积形成该层；其中电介质材料的淀积包括相对于该层的形成在反应腔中原位发生的原子层淀积。
14.权利要求1所述的方法，其中该层是第一层，并进一步包括在电介质材料上形成第二层；该第二层包括MCx、MBq和MNy中的一种或多种。
15.权利要求14所述的方法，其中第二层基本由MCx组成。
16.权利要求14所述的方法，其中第二层由MCx组成。
17.权利要求14所述的方法，其中第二层基本由MNy组成。
18.权利要求14所述的方法，其中第二层由MNy组成。
19.权利要求14所述的方法，其中第二层基本由MBq组成。
20.权利要求14所述的方法，其中第二层由MBq组成。
21.权利要求14所述的方法，其中第一和第二层基本由MCx组成。
22.权利要求14所述的方法，其中第一和第二层具有彼此相同的化学成分。
23.权利要求14所述的方法，其中第一和第二层由MCx组成。
24.权利要求14所述的方法，其中第一和第二层基本由MNy组成。
25.权利要求14所述的方法，其中第一和第二层由MNy组成。
26.权利要求14所述的方法，其中第一和第二层基本由MBq组成。
27.权利要求14所述的方法，其中第一和第二层由MBq组成。
28.一种形成半导体结构的方法，包括：
在半导体衬底上形成第一层；该第一层主要包括包含金属和氮的合成物、包含金属和硼的合成物、或包含金属和碳的合成物；以及
在形成第一层之后，直接在第一层上淀积第二层，第二层主要包括金属和氧的合成物。
29.权利要求28所述的方法，其中第一层基本由金属和碳组成。
30.权利要求29所述的方法，其中在反应腔中使用化学气相淀积和原子层淀积中的一种或两种形成第一层；其中第二层的淀积包括相对于第一层的形成在反应腔中原位发生的化学气相淀积或原子层淀积。
31.权利要求28所述的方法，其中第一层基本由金属和氮组成。
32.权利要求31所述的方法，其中在反应腔中使用化学气相淀积和原子层淀积中的一种或两种形成第一层；其中第二层的淀积包括相对于第一层的形成在反应腔中原位发生的化学气相淀积或原子层淀积。
33.权利要求28所述的方法，其中第一层基本由金属和硼组成。
34.权利要求28所述的方法，其中金属是过渡金属。
35.权利要求28所述的方法，其中金属是铝。
36.权利要求28所述的方法，进一步包括直接在电介质层上形成第三层；该第三层主要包括金属和氮、硼和碳中的一种或多种的合成物。
37.权利要求36所述的方法，其中第一和第三层基本由金属和碳组成。
38.权利要求36所述的方法，其中第一和第三层基本由金属和氮组成。
39.权利要求36所述的方法，其中第一和第三层基本由金属和硼组成。
40.一种形成电容器结构的方法，包括：
提供半导体衬底；
在半导体衬底上形成第一导电材料；
在第一导电材料上形成中间层；该中间层主要包括金属和氮、硼和碳中的一种或多种的合成物；
在中间层上直接淀积电介质层，该电介质层主要包括金属和氧的合成物；以及
在该电介质层上形成第二导电材料，该第二导电材料与第一导电材料电容性连接。
41.权利要求40所述的方法，其中中间层基本由金属和碳组成。
42.权利要求41所述的方法，其中在反应腔中使用化学气相淀积和原子层淀积中的一种或两种形成中间层；其中电介质层的淀积包括相对于中间层的形成在反应腔中原位发生的化学气相淀积或原子层淀积。
43.权利要求40所述的方法，其中中间层基本由金属和氮组成。
44.权利要求43所述的方法，其中在反应腔中使用化学气相淀积和原子层淀积中的一种或两种形成中间层；其中电介质层的淀积包括相对于中间层的形成在反应腔中原位发生的化学气相淀积或原子层淀积。
45.权利要求40所述的方法，其中中间层基本由金属和硼组成。
46.权利要求40所述的方法，其中金属是过渡金属。
47.权利要求40所述的方法，其中金属是铝。
48.权利要求40所述的方法，其中中间层基本由氮化铝组成。
49.权利要求40所述的方法，其中中间层基本由碳化铝组成。
50.权利要求40所述的方法，其中中间层基本由氮化铪组成。
51.权利要求40所述的方法，其中中间层基本由碳化铪组成。
52.权利要求40所述的方法，其中中间层是第一中间层，并进一步包括在形成第二导电材料之前在电介质层上形成第二中间层；该第二中间层主要包括金属和氮、硼和碳中的一种或多种的合成物。
53.权利要求52所述的方法，其中直接在电介质层上形成第二中间层。
54.权利要求53所述的方法，其中直接在第二中间层上形成第二导电材料。
55.权利要求52所述的方法，其中第一和第二中间层基本由金属和碳组成。
56.权利要求52所述的方法，其中第一和第二中间层基本由金属和氮组成。
57.权利要求52所述的方法，其中第一和第二中间层基本由金属和硼组成。
58.权利要求52所述的方法，其中第一和第二中间层基本由氮化铝组成。
59.权利要求52所述的方法，其中第一和第二中间层基本由碳化铝组成。
60.权利要求52所述的方法，其中第一和第二中间层基本由氮化铪组成。
61.权利要求52所述的方法，其中第一和第二中间层基本由碳化铪组成。
62.权利要求52所述的方法，其中第一和第二中间层基本由镧系金属氮化物组成。
63.权利要求52所述的方法，其中第一和第二中间层基本由镧系金属碳化物组成。
64.一种电容器结构，包括：
第一导电材料：
位于第一导电材料之上的第一中间层；该第一中间层主要包括金属和碳的合成物；
直接位于第一中间层之上的电介质材料，该电介质材料主要包括金属和氧的合成物；
该电介质材料之上的第二中间层；该第二中间层主要包括金属和碳的合成物；以及
位于该第二中间层之上的第二导电材料；该第二导电材料与第一导电材料电容性连接。
65.权利要求64所述的电容器结构，其中第二中间层物理地与电介质材料接触。
66.权利要求65所述的电容器结构，其中第二导电材料物理地接触第二中间层。
67.权利要求64所述的电容器结构，其中金属是过渡金属。
68.权利要求64所述的电容器结构，其中第一和第二中间层基本由碳化铝组成。
69.权利要求64所述的电容器结构，其中第一和第二中间层基本由碳化铪组成。
70.一种DRAM单元，包括权利要求64所述的电容器结构。
71.一种包括权利要求70的DRAM单元的电子系统。
72.一种电容器结构，包括：
第一导电材料：
位于第一导电材料之上的第一中间层；该第一中间层主要包括铝和氮、硼和碳中一种或多种的合成物；
直接位于第一中间层之上的电介质材料，该电介质材料主要包括铝和氧的合成物；
该电介质材料之上的第二中间层；该第二中间层主要包括铝和硼、氮和碳中一种或多种的合成物；以及
位于第二中间层之上的第二导电材料；该第二导电材料与第一导电材料电容性连接。
73.权利要求72所述的电容器结构，其中第二中间层物理地与电介质材料接触。
74.权利要求73所述的电容器结构，其中第二导电材料物理地接触第二中间层。
75.权利要求72所述的电容器结构，其中第一和第二中间层基本由碳化铝组成。
76.权利要求72所述的电容器结构，其中第一和第二中间层基本由硼化铝组成。
77.权利要求72所述的电容器结构，其中第一和第二中间层基本由氮化铝组成。
78.一种DRAM单元，包括权利要求72所述的电容器结构。
79.一种包括权利要求78的DRAM单元的电子系统。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101952963B (zh) * 2008-02-26 2012-05-30 美光科技公司 半导体结构以及形成半导体结构的方法

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551893B1 (en) * 2001-11-27 2003-04-22 Micron Technology, Inc. Atomic layer deposition of capacitor dielectric
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
FR2844810B1 (fr) * 2002-09-24 2004-11-05 Pechiney Rhenalu Feuille ou bande en aluminium raffine pour condensateurs electrolytiques
KR100604672B1 (ko) 2004-06-30 2006-07-31 주식회사 하이닉스반도체 하프늄질화막을 구비한 캐패시터 및 그 제조 방법
DE102004056654A1 (de) * 2004-11-24 2005-12-08 Infineon Technologies Ag Verfahren zum Herstellen von kapazitiven Elementen
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
JP2007081265A (ja) * 2005-09-16 2007-03-29 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7857193B2 (en) * 2005-11-23 2010-12-28 Babcock & Wilcox Technical Services Y-12, Llc Method of forming and assembly of parts
JP2007157829A (ja) * 2005-12-01 2007-06-21 Matsushita Electric Ind Co Ltd 半導体装置
US7892964B2 (en) * 2007-02-14 2011-02-22 Micron Technology, Inc. Vapor deposition methods for forming a metal-containing layer on a substrate
US7977798B2 (en) 2007-07-26 2011-07-12 Infineon Technologies Ag Integrated circuit having a semiconductor substrate with a barrier layer
US20100332493A1 (en) * 2009-06-25 2010-12-30 Yahoo! Inc. Semantic search extensions for web search engines
KR20110064269A (ko) * 2009-12-07 2011-06-15 삼성전자주식회사 반도체 소자 및 그것의 제조 방법, 및 그것을 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템
JP6676370B2 (ja) * 2015-12-25 2020-04-08 新光電気工業株式会社 配線基板及び配線基板の製造方法
US10741442B2 (en) * 2018-05-31 2020-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier layer formation for conductive feature
US11031542B2 (en) 2019-05-02 2021-06-08 International Business Machines Corporation Contact via with pillar of alternating layers
KR20210085161A (ko) 2019-12-30 2021-07-08 삼성전자주식회사 커패시터 구조물, 이의 제조 방법, 상기 커패시터 구조물을 포함하는 반도체 장치 및 이의 제조 방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3988824A (en) 1972-05-22 1976-11-02 Hewlett-Packard Company Method for manufacturing thin film circuits
US4464701A (en) 1983-08-29 1984-08-07 International Business Machines Corporation Process for making high dielectric constant nitride based materials and devices using the same
EP0175988A2 (en) 1984-09-24 1986-04-02 Allied Corporation Process of manufacturing capacitive devices and capacitive devices manufactured by the process
US5471721A (en) * 1993-02-23 1995-12-05 Research Corporation Technologies, Inc. Method for making monolithic prestressed ceramic devices
DE69413613T2 (de) 1993-07-16 1999-03-18 Toshiba Kawasaki Kk Metalloxid-Widerstand, Leistungswiderstand und Leistungsschalter
US5508881A (en) 1994-02-01 1996-04-16 Quality Microcircuits Corporation Capacitors and interconnect lines for use with integrated circuits
US5438023A (en) 1994-03-11 1995-08-01 Ramtron International Corporation Passivation method and structure for a ferroelectric integrated circuit using hard ceramic materials or the like
US5621607A (en) 1994-10-07 1997-04-15 Maxwell Laboratories, Inc. High performance double layer capacitors including aluminum carbon composite electrodes
KR100317569B1 (ko) 1995-07-13 2001-12-24 다마호리 다메히코 세라믹스질 물질 형성용 조성물 및 세라믹스질 물질의제조 방법
US6077774A (en) * 1996-03-29 2000-06-20 Texas Instruments Incorporated Method of forming ultra-thin and conformal diffusion barriers encapsulating copper
US5838530A (en) 1996-07-22 1998-11-17 Zhang; Guobiao Applications of protective ceramics
KR19980070914A (ko) 1997-01-31 1998-10-26 윌리엄비.켐플러 집적 회로 구조의 제조 방법
US6346741B1 (en) * 1997-11-20 2002-02-12 Advanced Technology Materials, Inc. Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same
US6153872A (en) * 1998-01-09 2000-11-28 Florida International University For And On Behalf Of The Board Of Regents Optoelectronic devices in which a resonance between optical fields and tunneling electrons is used to modulate the flow of said electrons
US6111285A (en) * 1998-03-17 2000-08-29 Micron Technology, Inc. Boride electrodes and barriers for cell dielectrics
US6737696B1 (en) * 1998-06-03 2004-05-18 Micron Technology, Inc. DRAM capacitor formulation using a double-sided electrode
US6107136A (en) * 1998-08-17 2000-08-22 Motorola Inc. Method for forming a capacitor structure
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
US6340827B1 (en) 1999-01-13 2002-01-22 Agere Systems Guardian Corp. Diffusion barrier for use with high dielectric constant materials and electronic devices incorporating same
US6387748B1 (en) * 1999-02-16 2002-05-14 Micron Technology, Inc. Semiconductor circuit constructions, capacitor constructions, and methods of forming semiconductor circuit constructions and capacitor constructions
JP2000252017A (ja) 1999-02-25 2000-09-14 Fujitsu Takamisawa Component Ltd コネクタ構造
JP3851752B2 (ja) 2000-03-27 2006-11-29 株式会社東芝 半導体装置の製造方法
DE10015828A1 (de) * 2000-03-30 2001-10-11 Voith Paper Patent Gmbh Maschine zur Herstellung einer Faserstoffbahn, insbesondere einer Gipskartonbahn
US6660660B2 (en) 2000-10-10 2003-12-09 Asm International, Nv. Methods for making a dielectric stack in an integrated circuit
US7192827B2 (en) * 2001-01-05 2007-03-20 Micron Technology, Inc. Methods of forming capacitor structures
KR100408742B1 (ko) * 2001-05-10 2003-12-11 삼성전자주식회사 집적회로소자의 캐패시터 및 그 제조방법
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
EP1294021A1 (de) * 2001-08-31 2003-03-19 Infineon Technologies AG Kondensatoreinrichtung für eine Halbleiterschaltungsanordnung und Verfahren zu deren Herstellung
JP2003173929A (ja) * 2001-09-26 2003-06-20 Mitsui Mining & Smelting Co Ltd キャパシタ層形成用の積層板及びその製造方法
JP4010819B2 (ja) * 2002-02-04 2007-11-21 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US7164165B2 (en) * 2002-05-16 2007-01-16 Micron Technology, Inc. MIS capacitor
CN1672327B (zh) 2002-07-31 2012-12-19 三叉微系统(远东)有限公司 数据处理电路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101952963B (zh) * 2008-02-26 2012-05-30 美光科技公司 半导体结构以及形成半导体结构的方法

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Publication number Publication date
US6812110B1 (en) 2004-11-02
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Granted publication date: 20081008

Termination date: 20160504

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