CN1813352A - 包括能带工程超晶格的半导体器件 - Google Patents

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Abstract

一种半导体器件，包括超晶格，所述超晶格又包括多个堆叠的层组。该器件还包括引起载流子在相对于堆叠层组平行的方向上通过超晶格输送的区域。每组超晶格可以包括多个堆叠的基本半导体单层，其定义了基本半导体部分及其上面的能带修改层。另外，所述能带修改层可以包括至少一层限制在相邻基本半导体部分内的非半导体单层。因此，超晶格在平行的方向上比其它情况具有更高的载流子迁移率。

Description

包括能带工程超晶格的半导体器件
技术领域
本发明涉及半导体领域，更具体地说涉及基于能带工程具有增强性能的半导体及相关方法。
背景技术
已经建议了各种结构和技术，例如通过提高载流子迁移率来提高半导体器件的性能。举例来说，授予Currie等的美国专利申请第2003/0057416号公开了硅、硅-锗和驰豫硅并且还包括否则将引起性能降低的无杂质区的应变材料层。在上面硅层中得到的双轴应变改变导致得到更高速度和/或更低功率器件的载流子。授予Fitzgerald等的已公布的美国专利申请第2003/0034529号公开了同样基于相似的应变硅技术的CMOS反相器。
授予Takagi等的美国专利第6,472,685 B2号公开了了包括硅层和碳层的半导体器件，所述碳层夹在硅层之间，使得第二层硅层的导带和价带受到拉伸应变。已经被施加到栅电极上的电场诱导的具有更小有效质量的电子被限制在第二层硅层中，因此声称n-沟道MOSFET具有更高的迁移率。
授予Ishibashi等的美国专利第4,937,204号公开了一种超晶格，其中交替并外延生长了小于8个单层并且包含分数(fraction)或者二元化合物半导体层的多层。主电流流动的方向与超晶格的层垂直。
授予Wang等的美国专利第5,357,119号公开了通过减少在超晶格中的合金分散而实现更高迁移率的Si-Ge短周期超晶格。在这类方法中，授予Candelaria的美国专利第5,683,934号公开了一种迁移率提高的MOSFET，其沟道层包括硅合金和在硅晶格中以一定百分数替代存在的第二种材料，该百分数将沟道层置于拉伸应变下。
授予Tsu的美国专利第5,216,262号公开了包含两个势垒区和夹在所述势垒区之间的外延生长的半导体薄层的量子阱结构。每个势垒区由厚度通常在2至6个单层范围内的SiO2/Si交替层组成。厚很多的硅部分夹在势垒之间。
由Applied Physics and Materials Science & Processing于2000年9月6日在线发表(第391-402页)的Tsu写的标题为“Phenomena insilicon nanostructure devices”的文献公开了硅和氧的半导体-原子超晶格(SAS)。所公开的报道Si/O超晶格可用于硅量子和发光器件。特别是构建并且测试了绿色电致发光二极管结构。该二极管结构中的电流垂直于SAS的多层。所公开的SAS可以包括由吸附的物质(例如氧原子和CO分子)隔离的半导体层。硅在吸附的氧单层之外的生长被描述成具有相当低缺陷密度的外延。一种SAS结构包括具有约8层硅原子层的1.1纳米厚的硅区，并且另一种结构具有这种结构硅厚度的两倍。Luo等在Physical Review Letters，第89卷，第7期(2002年8月12日)上发表的标题为“Chemical Design of Direct-GapLight-Emitting Silicon”的文献中进一步讨论了Tsu的发光的SAS结构。
已公布的授予Wang，Tsu和Lofgren的国际申请WO 02/103,767A1公开了薄的硅和氧、碳、氮、磷、锑、砷或氢的势垒结构块(barrierbuilding block)，从而将通过晶格垂直流动的电流降低了四个数目级以上。绝缘层/势垒层允许在绝缘层上接着沉积低缺陷的外延硅。
已公布的授予Mears等的英国专利申请2,347,520公开了非周期光带隙(APBG)结构的原理可以适用于电子带隙工程。具体地说，该申请公开了可以调节材料参数，例如能带最小值的位置、有效质量等来实现具有所需能带结构特性的新的非周期材料。该申请还公开了其它参数，例如电导率、热导率和介电常数或者磁导率也可以被设计到材料中。
尽管在设计材料来增加半导体器件中载流子迁移率方面已有了大量的努力，但是仍需要更大的提高。更大的迁移率会增加器件的速度和/或降低器件的功率消耗。对于更大的迁移率，即使向更小器件特征持续移动，也可以维持器件的性能。
发明内容
从上述背景来看，因此本发明的目的是例如提供一种具有更高载流子迁移率的半导体器件。
通过包含包括多个堆叠层组(stacked groups of layers)的超晶格的半导体器件，提供了根据本发明的这个和其它目的、特征和优点。更具体地说，该器件还可以包括引起载流子在相对于堆叠层组平行的方向上通过超晶格输送的区域。每组超晶格可以包括多个堆叠的基本半导体单层，其定义了基本半导体部分，以及其上面的能带修改层(energy-band modifying layer)。另外，所述能带修改层可以包括至少一层限制在相邻的基本半导体部分内的非半导体单层，使得超晶格比其它情况具有更高的载流子迁移率。超晶格还可以具有常见的能带结构。
载流子可以包含电子和空穴至少之一。在一些优选的实施方案中，每个基本半导体部分可以包含硅，并且每层能带修改层可以包含氧。每层能带修改层可以是一个单层厚度，并且每个基本半导体部分可以是小于8个单层的厚度，举例来说在一些实施方案中例如为两至六个单层的厚度。
作为能带工程的结果，超晶格进一步具有基本上直接的能带隙，这对于光电器件可能是尤其有利的。超晶格可以进一步在最上面的层组上包含半导体盖层。
在一些实施方案中，所有基本半导体部分都可以是相同数目的单层厚。在另一些实施方案中，至少一些基本半导体部分可以是不同数目的单层厚。在再另一些实施方案中，所有基本半导体部分可以是不同数目的单层厚。每个非半导体单层优选通过下一层的沉积而热稳定，从而便于制造。
每个基本半导体部分可以包含选自由IV族半导体、III-V族半导体和II-VI族半导体组成的组中的基本半导体。另外，每个能带修改层可以包含选自由氧、氮、氟和碳-氧组成的组中的非半导体。
较高的迁移率可能源于较低的电导率有效质量(conductivityeffective mass)。这种较低的电导率有效质量可以小于在别的方式下发生的电导率有效质量的2/3。当然，超晶格中可以进一步包含至少一种导电类型的掺杂剂。
附图说明
图1是根据本发明的半导体器件的示意剖视图；
图2是图1中所示超晶格的放大的示意剖视图；
图3是图1中所示超晶格一部分的透视示意原子图；
图4是可以在图1的器件中使用的超晶格另一个实施方案的放大很多的示意剖视图；
图5A是对于现有技术中的块材硅和图1-3所示的4/1 Si/O超晶格从γ点(G)计算的能带结构图；
图5B是对于现有技术中的块材硅和图1-3所示的4/1 Si/O超晶格从Z点计算的能带结构图；
图5C是对于现有技术中的块材硅和图4所示的5/1/3/1 Si/O超晶格从γ和Z点计算的能带结构图；
图6A-6H是根据本发明的另一个半导体器件在其制造期间一部分的示意剖视图。
具体实施方式
现在将参照附图，在下文中更详细地说明本发明，所述附图中表示了优选的实施方案。但是，本发明可以以许多不同的形式来体现并且不应该理解为局限于本文所提出的各个实施方案。相反，提供这些实施方案是为了使本发明的公开是完整且完全的，并且向本领域技术人员传达本发明的范围。类似的数字自始至终指类似的元件并且使用基本符号在不同的实施方案中表示相似的元件。
本发明涉及在原子或分子水平上控制半导体材料的性质，从而在半导体器件内实现改进的性能。此外，本发明涉及鉴别、创造和使用在半导体器件的导电路径中使用的改进的材料。
在不希望受理论束缚的情况下，本申请人推理本文所述的某些超晶格降低了载流子的有效质量，因此导致了更高的载流子迁移率。有效质量在文献中具有各种定义。作为有效质量的改进量度，本申请人使用“电导率倒易有效质量张量”，对于电子和空穴分别为Me -1和Mh -1，对于电子定义为：
M e , ij - 1 ( E F , T ) = Σ E > E P ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E P ∫ B . Z . f ( E ( k , n ) , E F , T ) d 3 k
对于空穴为：
M h , ij - 1 ( E F , T ) = - Σ E > E F ∫ B . Z . ( ▿ k E ( k , n ) ) i ( ▿ k E ( k , n ) ) j ∂ f ( E ( k , n ) , E F , T ) ∂ E d 3 k Σ E > E F ∫ B . Z . ( 1 - f ( E ( k , n ) , E F , T ) ) d 3 k
其中，f是费米-迪拉克分配函数，EF是费米能量，T是温度，E(k，n)是相应于波矢量k和第n级能带状态中的电子能量，指数i和j指笛卡儿坐标x、y和z，对布里渊区(B.Z.)积分，并且对于电子和空穴分别对能量在费米能量上和下的能带求和。
申请人对电导率倒易有效质量张量的定义，使得材料电导率的张量分量大于该电导率倒易有效质量张量相应分量的较大值。申请人再次在不受理论的束缚情况下推理此处所述的超晶格设定了电导率倒易有效质量张量值，从而提高了材料的导电性质，典型地如对于载流子输送的优选方向。适当的张量成分的倒易被称作电导率有效质量。换句话说，为了表征半导体材料结构，使用如上所述并且在所需载流子输送的方向中计算的电子/空穴的电导率有效质量来区别改进的材料。
使用上述措施，对于特定的目的，可以选择具有改进的能带结构的材料。一个这种实例是用于CMOS器件中沟道区的超晶格25材料。现在首先参照图1说明根据本发明的包括超晶格25的平面MOSFET20。但是，本领域技术人员将理解此处指出的材料可以在许多不同类型的半导体器件，如分立器件和/或集成电路中使用。
所示的MOSFET 20包括衬底21、源/漏区22，23、源/漏扩展区26，27和其间由超晶格25提供的沟道区。源/漏硅化物层30，31和源/漏接触区32，33重叠在源/漏区的上面，这是本领域技术人员可以理解的。由虚线34，35表示的区域是用超晶格初始形成、然后重掺杂的可选残留部分。在其它实施方案中，可以不存在这些残留的超晶格区34，35，这也是本领域技术人员可以理解的。栅极35示例性包括与由超晶格25提供的沟道区相邻的栅绝缘层37，以及栅绝缘层上面的栅电极层36。在所示的MOSFET 20中还提供侧壁间隔层40，41。
申请人已经发现用于MOSFET 20沟道区的改进的材料或者结构。更具体地说，申请人已经发现具有如下能带结构的材料或结构，对于该能带电子和/或空穴适当的电导率有效质量基本上小于硅的相应值。
现在参照图2和3，所述材料或结构是其结构控制在原子或分子水平上并且使用已知原子或分子层沉积技术形成的超晶格25的形式。超晶格25包括多个以堆叠关系排列的层组45a-45n，在具体参照图2的示意剖视图下也许更好理解。
超晶格25的每个层组45a-45n示例性地包括多个堆叠的基本半导体单层46，其定义了各自的基本半导体部分46a-46n，以及其上面的能带修改层50。为了清楚地解释，能带修改层50在图2中由点画法表示。
能带修改层50示例性地包含一个限制在相邻基本半导体部分的晶格内的非半导体单层。在其它实施方案中，可以有多于一个的所述单层。申请人在不受理论束缚的情况下推理能带修改层50和相邻的基本半导体部分46a-46n导致超晶格25在平行的层方向中载流子的适当电导率有效质量低于其它情况。考虑其它方式，该平行方向与堆叠方向正交。能带修改层50还可以引起超晶格25具有通常的能带结构。还推理出与其它情况相比，如所示MOSFET 20的半导体器件在更低电导率有效质量的基础上具有更高的载流子迁移率。在一些实施方案中，并且作为本发明实现的能带工程的结果，超晶格25可以进一步具有举例来说对于光电器件特别有利的基本上直接的能带隙，如在下面进一步详细地说明的那样。
本领域技术人员应当理解MOSFET 20的源/漏区22，23和栅极35可以看作引起载流子在相对于堆叠层组45a-45n平行的方向上通过超晶格输送的区域。本发明也包涵其它的这种区域。
超晶格25还示例性地在上层组45n上包括盖层52。盖层52可以包含多个基本半导体单层46。盖层52可以具有2至100个基本半导体单层，并且更优选具有10至50个单层。
每个基本半导体部分46a-46n可以包含选自由IV族半导体、III-V族半导体和II-VI族半导体组成的组中的基本半导体。当然，本领域技术人员将理解术语IV族半导体还包括IV-IV族半导体。
每个能带修改层50举例来说可以包含选自由氧、氮、氟和碳-氧组成的组中的非半导体。非半导体还优选通过沉积下一层而热稳定，从而便于制造。在其它实施方案中，本领域技术人员可以理解非半导体可以是另一种与给定的半导体工艺兼容的无机或有机元素或化合物。
应当指出术语单层意指包括一个原子层或者一个分子层。还应当指出由单层提供的能带修改层50还意指包括其中没有占据所有位置的单层。举例来说，在具体参照图3的原子图情况下，对于作为基本半导体材料的硅和作为能带修改材料的氧举例说明4/1重复结构。氧只占据了一半可能的位置。在其它实施方案和/或不同材料的情况中，本领域技术人员将理解这种一半占据不一定是所有的情况。事实上甚至在所述示意图中，也可以看出在给定单层中的单个氧原子没有精确地沿着平面排列，这对于原子沉积领域的技术人员也是可以理解的。
硅和氧目前被广泛地用于传统的半导体工艺，因此生产商能够容易地使用此处所述的这些材料。现在也广泛地使用原子或单层沉积。因此，本领域技术人员能理解可以容易地采用并且实现根据本发明结合了超晶格25的半导体器件。
在不受理论束缚的情况下，本申请人推理对于举例来说如Si/O的超晶格而言，硅单层的数目优选地应该是7层或更少，使得超晶格的能带是常见的或者整个是相对均匀的，从而实现所需的优点。对于Si/O，已经示出了图2和3所示的4/1重复结构的模型，以指出在X方向上电子和空穴表现出增强的迁移率。举例来说，所计算的电子电导率有效质量(对于块材硅是各向同性的)是0.26并且对于X方向中4/1SiO超晶格是0.12，因此比例为0.46。相似地，对空穴的计算得到对于块材硅的值为0.36，并且对于4/1 Si/O超晶格的值为0.16，因此比例为0.44。
尽管这种在方向上优选的特征在某些半导体器件中是所需的，其它器件受益于迁移率在平行于层组的任何方向上更均匀的增加。本领域技术人员可以理解电子或空穴，或者这类载流子中的仅一种具有增加的迁移率也是有利的。
对于超晶格25的4/1 Si/O实施方案，较低的电导率有效质量可以低于其它情况电导率有效质量的2/3，并且这对电子和空穴都适用。当然，本领域技术人员可以理解超晶格25可以进一步包含至少一种导电类型的掺杂剂。
事实上，现在参照图4说明具有不同性质的根据本发明的超晶格25’的另一个实施方案。在该实施方案中，举例说明了3/1/5/1的重复模式。更具体地说，最下面的基本半导体部分46a’具有三个单层，并且第二最下面的基本半导体部分46b’具有五个单层。在整个超晶格25’重复这种模式。能带修改层50每个可以包括一个单层。对于这种包括Si/O的超晶格25’，载流子迁移率的提高与层平面的取向无关。图4中没有具体提到的那些其它元件与参照图2在上面讨论的元件相似并且在此处不需要进一步讨论。
在一些器件实施方案中，超晶格的所有基本半导体部分可以都是相同单层数目的厚度。在另一些实施方案中，至少一些基本半导体部分可以是不同单层数目的厚度。在再另一些实施方案中，所有基本半导体部分可以都是不同单层数目的厚度。
在图5A-5C中，表示了使用密度泛函理论(DFT)计算的能带结构。本领域公知DFT会低估带隙的绝对值。因此，所有能隙上面的能带可以通过适当的“剪刀校正”(″scissors correction″)而偏移。但是，公知能带的形状是更加可靠的。应该按照这种方式解释垂直能量轴。
图5A表示了对于块材硅(由连续的线表示)和如图1-3所示的4/1Si/O超晶格25(由点线表示)从γ点(G)计算的能带结构。该方向指4/1Si/O结构的单胞并且不是传统的Si单胞，但是图中(001)方向与传统Si单胞的(001)方向相对应，因此表示了Si导带最小值的所期望的位置。图中的(100)和(010)方向与传统Si单胞的(110)和(-110)方向相对应。本领域技术人员将理解图上Si的能带被折叠来表示它们在4/1Si/O结构的适当倒易晶格上。
可以看出4/1 Si/O结构的导带最小值位于与块材硅(Si)相反的γ点上，而价带最小值位于(001)方向布里渊区的边缘，我们称作Z点。还可以注意到由于由附加氧层引起的扰动造成的能带分裂，与Si导带最小值的曲率相比，4/1 Si/O结构的导带最小值具有更大的曲率。
图5B表示了对于块材硅(连续线)和4/1 Si/O超晶格25(点线)从Z点计算的能带结构。该图举例说明了价带在(100)方向中具有增大的曲率。
图5C表示了对于块材硅(连续线)和图4的5/1/3/1 Si/O超晶格25’(点线)从γ点和Z点计算的能带结构。由于5/1/3/1 Si/O结构的对称性，在(100)和(010)方向上计算的能带结构是等价的。因此，在与多层平行的平面中，即垂直于(001)堆叠方向，电导率有效质量和迁移率期望是各向同性的。注意在5/1/3/1 Si/O样品中，导带最小值和价带最大值都处于或者接近Z点。尽管曲率增加表示有效质量降低，但是借助电导率倒易有效质量张量计算可以做出适当的比较和辨别。这就导致申请人进一步推理5/1/3/1超晶格25’应该基本上是直接带隙的。本领域技术人员可以理解用于光跃迁的适当矩阵元是直接和间接带隙行为的另一个辨别指标。
现在参照图6A-6H，讨论在制造PMOS和NMOS晶体管的简化CMOS制造工艺中，形成由上述超晶格25提供的沟道区。实施例工艺从8英寸轻掺杂的<100>取向P-型或N-型单晶硅晶片402开始。在该实施例中，形成了两个晶体管，一个是NMOS，一个是PMOS。在图6A中，在衬底402中注入深N-阱404用于隔离。在图6B中，使用用公知技术制造的SiO2/Si3N4掩模分别形成N-阱和P-阱区406，408。举例来说，这可能需要n阱和p-阱注入、剥离、驱入(drive-in)、清洗和重新生长的步骤。剥离步骤指除去掩模(在此情况下，光刻胶和氮化硅)。使用驱入步骤来使掺杂剂位于适当的深度，假定注入是较低能量(即80keV)而不是高能的(200-300keV)。典型的驱入条件为在1100-1150℃下大约9-10小时。驱入步骤还会退火消除注入损伤。如果注入的能量足以将离子注入正确的深度，那么接着在较低温度下进行较短时间的退火步骤。在氧化步骤前进行清洗步骤，从而避免用有机物质、金属等污染炉子。也可以使用其它公知的方法或工艺来达到这一点。
在图6C-6H中，在一侧200上示出NMOS器件，并且在另一侧400上示出PMOS器件。图6C描述了浅沟道隔离，其中图案化晶片、刻蚀沟道410(0.3-0.8微米)、生长薄氧化物、用SiO2填充沟道，并且然后使表面平面化。图6D描述了定义并沉积本发明的超晶格作为沟道区412、414。形成SiO2掩模(未显示)，使用原子层沉积技术沉积本发明的超晶格，形成外延硅盖层，并且平面化表面，实现图6D的结构。
外延硅盖层可以具有优选的厚度，从而在栅极氧化物生长期间防止超晶格消耗，或者任何其它随后的氧化，而同时降低或最小化硅盖层的厚度，降低超晶格的任何平行导电通道。根据对于给定的氧化物生长会消耗大约45％底层硅的公知关系，硅盖层可能大于生长的栅极氧化物厚度的45％加上本领域技术人员公知的制造公差的小增量。对于本实施方案，假定生长了25埃的栅极，可以使用大约13-15埃的硅盖层厚度。
图6E描述了形成了栅极氧化物层和栅极后的器件。为了形成这些层，沉积薄的栅极氧化物，并且实施多晶硅沉积、图案化和刻蚀步骤。多晶硅沉积指将硅低压化学气相沉积(LPCVD)到氧化物上面(因此形成多晶材料)。该步骤包括用P+或As-掺杂，以使之导电并且该层的厚度约为250纳米。
该步骤取决于精确的工艺，所以250纳米的厚度只是一个实例。图案化步骤由旋涂光刻胶、烘焙、曝光(光刻步骤)，以及显影刻蚀剂组成。通常，图案被转移成在刻蚀步骤中用作刻蚀掩模的另一层(氧化物或氮化物)。刻蚀步骤典型地是等离子体刻蚀(各向异性，干刻蚀)，这种刻蚀是材料选择性的(例如刻蚀硅比刻蚀氧化物快10倍)，并且将光刻图案转移成感兴趣的材料。
在图6F中，形成低掺杂的源和漏区420，422。使用n型和p型LDD注入、退火和清洗来形成这些区。“LDD”指n型低掺杂漏极，或者在源极侧指p型低掺杂源极。这是与源/漏区相同离子类型的低能/低剂量注入。在LDD注入后可以使用退火步骤，但是取决于具体的工艺，可以省略该步骤。清洗步骤是化学刻蚀，在沉积氧化物层前除去金属和有机物。
图6G表示间隔的形成和源和漏注入。沉积Si02掩模并且回刻蚀(etched back)。使用N-型和P-型离子注入来形成源和漏区430、432、434和436。然后，退火并清洗该结构。图6H描述了自对准的硅化物形成，也称作硅化金属沉积(salicidation)。硅化金属沉积过程包括金属沉积(例如Ti)、氮气退火、金属刻蚀和第二次退火。当然，这只是本发明可以使用的工艺和器件的一个实例，并且本领域技术人员会理解其应用及在许多其它工艺和器件中的使用。在其它工艺和器件中，可以在一部分晶片或者基本上全部晶片上形成本发明的结构。在其它工艺和器件中，可以在一部分晶片或者基本上全部晶片上形成本发明的结构。
根据本发明的另一个制造工艺，不使用选择性沉积。相反，可以形成覆盖层并且使用掩模步骤来除去器件之间的材料，例如使用STI区域作为刻蚀停止。这就可以在图案的氧化物/Si晶片上方使用受控制的沉积。在一些实施方案中也可不需要使用原子层沉积工具。例如，本领域技术人员可以理解可以使用工艺条件与单层控制兼容的CVD工具来形成单层。尽管上面讨论了平面化过程，但是在一些工艺实施方案中可以不需要该过程。可以在形成STI区之前形成超晶格结构，从而消除掩模步骤。另外，在再另一个变化中，例如可以在形成阱之前形成超晶格结构。
考虑不同的方式，根据本发明的方法可以包括形成包括多个堆叠层组45a-45n的超晶格25。该方法还包括形成引起载流子在相对于堆叠层组平行的方向上通过超晶格输送的区域。每组超晶格层可以包含多个堆叠的基本半导体单层，其定义了基本半导体部分，以及其上面的能带修改层。如本文所述，能带修改层可以包含至少一个非半导体单层，其限制在相邻的基本半导体部分的晶格内，使得超晶格具有常见的能带结构，并且具有比其它情况更高的载流子迁移率。
另外，在前面的说明和相关附图给出的教导下，本领域技术人员可以对本发明做出许多修改和其它的实施方案。因此，应当理解本发明不局限于所公开的具体实施方案，其它的修改和实施方案也包括在附加权利要求的范围内。

Claims (20)

1.一种半导体器件，其包含：
包括多个堆叠层组的超晶格；
引起载流子在相对于堆叠层组平行的方向上通过所述超晶格输送的区域；
所述超晶格的每个层组包含多个堆叠的基本半导体单层，其定义了基本半导体部分及其上面的能带修改层；
所述能带修改层包含至少一层非半导体单层，其被限制在相邻的基本半导体部分的晶格内，使得所述超晶格在平行方向中具有比其它情况更高的载流子迁移率。
2.根据权利要求1的半导体器件，其中所述超晶格中具有常见的能带结构。
3.根据权利要求1的半导体器件，其中所述具有更高迁移率的载流子包含电子和空穴至少之一。
4.根据权利要求1的半导体器件，其中每个基本半导体部分包含硅。
5.根据权利要求1的半导体器件，其中每个能带修改层包含氧。
6.根据权利要求1的半导体器件，其中每个能带修改层是一个单层厚度。
7.根据权利要求1的半导体器件，其中每个基本半导体部分小于8个单层厚度。
8.根据权利要求1的半导体器件，其中每个基本半导体部分是2至6个单层厚度。
9.根据权利要求1的半导体器件，其中所述超晶格进一步具有基本上直接的能带隙。
10.根据权利要求1的半导体器件，其中所述超晶格进一步在最上面的层组上面包含基本半导体盖层。
11.根据权利要求1的半导体器件，其中所有所述的基本半导体部分都是相同单层数目的厚度。
12.根据权利要求1的半导体器件，其中至少一些所述的基本半导体部分具有不同单层数目的厚度。
13.根据权利要求1的半导体器件，其中所有所述的基本半导体部分具有不同单层数目的厚度。
14.根据权利要求1的半导体器件，其中每个非半导体单层通过沉积下一层而热稳定。
15.根据权利要求1的半导体器件，其中每个基本半导体部分包含选自由IV族半导体、III-V族半导体和II-VI族半导体构成的组中的基本半导体。
16.根据权利要求1的半导体器件，其中每个能带修改层包含选自由氧、氮、氟和碳-氧构成的组中的非半导体。
17.根据权利要求1的半导体器件，其进一步包含与所述超晶格相邻的衬底。
18.根据权利要求1的半导体器件，其中所述更高的载流子迁移率源于在平行方向上载流子比其它情况具有更低的电导率有效质量。
19.根据权利要求18的半导体器件，其中所述更低的电导率有效质量低于其它情况电导率有效质量的2/3。
20.根据权利要求1的半导体器件，其中所述超晶格内进一步包含至少一种导电类型的掺杂剂。
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