CN1745472A - 适用的负微分电阻器件 - Google Patents

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    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

一种控制负微分电阻(NDR)元件的方法，它包括在执行不同的NDR模式运作期间改变各种NDR特性。通过改变加在NDR元件(诸如硅基的NDR FET)的偏压条件，可动态修改元件的峰谷比(PVR)(或某个别的特性)以容纳使用NDR元件的电路中所需要的运作变化。在某个存储或逻辑应用中，例如，能在静态周期削减谷值电流以降低运作功率。因此，适用的NDR能够在传统的半导体电路中被有益地利用。

Description

适用的负微分电阻器件
技术领域
本发明涉及控制半导体器件运作特性的方法，特别涉及控制负微分电阻场效应晶体管器件的运作特性的方法，所述器件被设置成适合于在响应变化的运作条件下运作。
发明背景
在半导体器件的历史中人们长期寻找着能呈现负微分电阻特性的硅基器件。在下列King等的申请中揭示了一个新型的CMOS可兼容负微分电阻的可能的场效应晶体管(FET)：
系列号09/603,101标题为“一种CMOS一过程兼容的，可调的负微分电阻(NDR)器件和相同运作方法”及
系列号09/603,102标题为“电荷陷阱作用器件和为实现晶体管具有负微分电阻模式的方法”现注册作为美国专利号码6479862于2002年11月12日；又及
系列号09/602,658标题为“CMOS兼容过程以求制作可调的负微分电阻(NDR)器件；
所有这些在2000年6月22日申请，在此通过引用将其合并。这类器件的优点在于采用了这种材料，在这里不再重述。
正如在这些参考引用里所解释的那样，负微分电阻(NDR)器件可用于许多电路应用，包括多重-数值逻辑电路，静态存储(SRAM)元件，闩锁电路，以及振荡器来枚举少数名称。所述King等申请描述了一个突破性的进步，即允许负微分电阻(NDR)器件可采用硅基集成电路(IC)技术来实现，利用传统的平面加工技术如同它对于互补型金属-氧化物-半导体(CMOS)场效应管(FET)器件。NDR器件与COMS器件集成能对高密度逻辑的和存储的电路。
显然，从上述NDR器件呈现的优点，即在制作、测试方面总体改进和运作同样的改进是合乎需求的，以使这类技术更精细且增强。
此外，增强陷阱位置控制，陷阱能级控制，以及陷阱生成，对于这些种类的NDR器件也是有用的，而且对其他类的陷阱-基的器件同样是有裨益的。
再者，到今天的现有工艺通常限制器件的峰谷比(PVR)，使之不容易调节。要是在制作期间能够直接控制PVR，对此例子是会有用的，以致允许在一个管芯或晶片上对各种电路有品种繁多的负微分电阻行为。或者，在器件正常运作时具有控制峰谷比(PVR)的能力也是有用的，但一般不可能具有通用的负微分电阻技术。
发明概要
因此，本发明的目标就是提出现有工艺中的上述局限性，并提供有关陷阱作用器件，负微分电阻器件的另外的实施例，以及提供有关制作，运作和测试的同样实施例。正如下面的详细描述，这些和其他的目标是由本发明的各种实施例来实现的，本领域的普通技术人员可理解，本发明的许多实施例不采用或不需要在此描述的本发明的所有方面。
因此，根据本发明的第一个方面，考虑构成硅基负微分电阻(NDR)场效应管(FET)的方法，其组成的优选步骤为：提供一个基片；为NDR FET构成第一个NDR区，采用第一类杂质遍布于基片的第一部分；这第一个NDR区适合于使该NDR FET赋有NDR特性；在基片的第一部分中加入第二类杂质以调节NDRFET的阈值电压；在上述工序完成后为NDR FET实现第一次热处理运作；在基片第一部分上为NDR FET构成一栅极绝缘层；为此NDR FET实行第二次热处理运作；使此NDR FET构成一栅极；在邻接栅极处为此NDR FET构成一源极区和一不相连的漏极区，源极区和漏极区通过一NDR FET沟道相耦合，而沟道位于基片的第一部分中。
在此方法中，一个NDR FET优选运作具有负的微分电阻的特性，此时有充分的来自沟道的电荷载流子暂时被陷俘于第一个NDR区之中。第一类杂质更可取为第一型的施主，而第二类杂质更可取为第三型施主，它与第一型施主是相反的。第一次热处理运作更可取用炉子来实现，而第二次热处理运作更可取用一快速加退火灯在脉冲加热室中实现。再者，在上述所述之外，第三次热处理运作更可取于栅极形成之后实现。
在后来的步骤里，硅化物与栅极以及/或者与源极区和漏极区的一个或二者可形成接触。
因此本发明的某些实施例是硅基负微分电阻(NDR)场效应晶体管(FET)，其具有峰谷比(PVR)值在超过温度50℃的范围中超过10。在某些例子中，PVR值在超过100℃范围中超过一千(1000)。
在其他的实施例，使用绝缘体基片上硅(SoI)；对于本发明各种基片都适合，包括形变的硅或碳化硅(SiC)。
对场效应晶体管(FET)添加杂质是用于创造对电荷有陷阱作用的位置，它们更可取具有高于基片的导带边的特征能级。
在其他实施例中，一个NDR FET和一个非-NDR FET同时采用共同的制作运作来制作。绝缘区，LDD注入，栅极绝缘体，栅极，接触，源极/漏极注入，等等，可以采用某分享加工步骤来做。在这类例子中，对于一个NDR器件的NDR区更可取为由一NDR FET的栅极绝缘体区域构成。
在另外其他的实施例中，两个不同型的负微分电阻器件可在共同基片中构成。因此，对另一个NDR元件的第二个NDR区是在半导体基片的第二区之上形成的，这第二个NDR区适用于赋予第二个NDR特性，它有异于第一个NDR FET的NDR特性。
因此本发明的有关方面属于以电荷-陷阱为基的负微分电阻(NDR)元件，其运作具有由一峰值电流和一谷值电流所确定的NDR特性。靠在NDR元的有陷阱作用区中电荷陷阱的适当分布，包括控制浓度和能极相同，NDR元件的峰谷电流比(PVR)能够显现在超过跨度50℃的温度范围超过十(10)。
在其他实施例中，PVR可设置为变化小于五倍，运作温度跨度在25℃和125℃之间。在另外的其他实施例中，当运作温度跨度在25℃和125℃之间时，PVR超过1000。有陷阱作用区更可取与场效应晶体管的沟道形成一个界面，这个场效应和与NDR元件相关。
对电荷有陷阱作用器件的其他实施例可用类似方式设置获得相似的性能。
本发明的另一方面考虑构成一负的微分电阻(NDR)器件的方法，包括步骤：构成栅极硅基NDR元件；以及在制作硅基半导体晶体管期间设置栅极硅基NDR元件的峰谷比(PVR)特性，目标的PVR值位于第一个PVR值和第二个PVR值之间的范围内。所以，PVR目标值可在半导体加工范围内在制作NDR器件时给以变化，以致这NDR器件能被设置而具有PVR值在第一个可用的PVR值和第二个可用的PVR值之间变动，这里第一个可用的PVR值和第二个PVR值至少变化为十(10)倍。
在某些例子中，所要的PVR值可采用单个加工运作，例如一次注入来设置。
一种更可取的方法只采用金属-氧化物-半导体(MOS)兼容的加工运作。这个有创造力的加工是足够灵活的，以致在一个具体的制造设备范围，在第一个晶体上的第一个半导体基片和在第二个晶片上的第二个半导体基片可以有不同的PVR目标值在不同时间被赋予。这不同的PVR值可以编出程序进入半导体加设备诸如注入机，炉子，退火室，淀积系统等。NDR电压起始点(VNDR)也是更可取地在制作期间设置。
在另外其他更特殊的实施例，PVR(和/或VNDR)值可在制作期间由控制一个或多个一般加工参数来设置。
例如，在某些实施例中，PVR和/或VNDR可在制作期间对NDR器件控制所生长的栅极绝缘体厚度来设置。特别是，PVR特性可简单地由增加栅极绝缘厚度而增大。这栅极绝缘体最好至少厚度为5nm，而且可以是单质层，或者为两种不同材料的复合层。在某些应用中栅极应包含热氧化物和淀积氧化物二者为基的材料。因此，它可能在某些应用时具有一共同的基片，它包含一个硅基NDR器件具有第一个PVR特性采用第一个栅极绝缘体厚度以及第二个硅基NDR器件具有第二个PVR特性采用第二个栅极绝缘体厚度。
在另一个实施例中，PVR和/或VNDR可在制作期间由控制硅基NDR FET所用的沟道长度来设置。由于本发明尺度很好，PVR特性追随沟道长度，如此较高PVR可由采用较短的沟道获得，而较低PVR由采用较长沟道得到。从而，PVR特性可通过传统的掩模运作来规定沟道长度而建立起来，和/或掩模运作规定源极/漏极区注入。沟道也能有一个尺度它由淀积在栅极侧壁上可变尺度的间隔层来规定。因此，PVR值可通过在沟道长度甚至小的缩减而明显增大。
在另一个实施例中，PVR和/或VNDR可在制作期间由控制引进电荷陷阱作用层中杂质品质和/或杂质剂量来设置，这个有陷阱作用层与NDR元件相关以与目标的电荷陷阱剖面图。在一更可取的方法中硼是被选作杂质取剂量变化从1×1014/cm2到3×1014原子/cm2。这导致结果目标电荷陷阱剖面在电荷陷阱作用层的陷阱区其浓度大于约1×1019原子/cm3，而在电荷陷阱作用层的体内区其浓度小于约1×1018原子/cm3。因此，PVR可以仅仅由选择另一种杂质，另一个剂量，等来改变。例如，增加硼的杂质剂50％可使PVR特性增大超地100％的后果。至于其他PVR加工实施例，NDR电压起始点(VNDR)也能按这种方式控制。
在很不同的实施例里，在制作期间由控制整个陷阱分布可将PVR和/或VNDR设置，诸如控制电荷陷阱的目标位置和电荷陷阱的目标浓度。在一个更可取的实施例里，电荷陷阱是分布在目标位置范围内，这区域厚度大约比0.5nm小。此外，陷阱浓度是如此安排的，界面浓度至少比电荷陷阱作用层的体内区面浓度大一个数量级。
在其他实施例中，在制作期间，PVR和/或VNDR可由控制快速热退火(RTA)运作来设置。一种更可取的方法是采用在温度高于1000℃时经一循环，至少循环的部分是在常规的灯基的室腔里。这类型运作适用在沟道界面区聚调和集中电荷陷阱，作为与体内区的对立。
在很不同实施例里，在制造期间，PVR和/或VNDR可由控制轻掺杂的漏极运作来设置，它包含在轻掺杂漏极区运作形成期间注入杂质品种和/或所完成的剂量。在更可取的实施例里，砷(As)是用作施主品种其剂量超过1×1015原子/厘米2以实现这注入运作，在其他实施例中，磷(P)是用作为施主品种其剂量超过1×1015原子/厘米2以实现这注入工序。由于砷得到的PVR值至少比用磷大2倍，更愿意选择的那些应用其PVR值是更加为电路运作急需的。
本发明的有关诸方面考虑到半导体加工仪器来制造负微分电阻(NDR)器件于硅晶值之上，它可编出程序在逐个晶片上(或者甚至逐个芯片)剪裁特定的PVR值。这些仪器更可取放置于传统的半导体加工厂里，且包括可编程序的控制机以应对负微分电阻(NDR)有关的加工方法，这方法与制造NDR器件相关。NDR有关的加工方法包含为NDR器件实现目标峰谷电流比(PVR)相关的一个或多个加工步骤。这加工室腔与可编程序的控制机耦合，被设置成至少对以硅晶片为基的NDR有关加工方法的一种半导体加工运作。这半导体加工操可在加工室腔范围内改变以获得一PVR值在第一值和第二值之间变化，而第二值至少是第一值的二倍。
在其他实施例中，在半导体加工仪器里这PVR值可以10和100之间变动。这加工室腔可以是一台注入机，一部快速热退火(RTA)室腔，一台淀积反应室，一台淀积室腔等。
本发明的其他诸方面考虑为电荷陷阱效应包括NDR器件电荷陷阱剖面的最佳化的不同类型。进行相反一掺杂是在一NDR FET实施例，为了改善阈值电压。因此，有一控制栅极，一源极区和一漏极区的半导体器件构成，其采用的步骤为：提供具有第一类导电率的基片；在源极和漏极区之间构成一个沟道以运载在源极和漏极区之间的电荷载流子；这沟道以两种不同的工序来掺杂，如此；当第一类沟道掺杂工序时沟道是用第一类沟道杂质掺杂的，故也具有第一类型的电导率；当第二类沟道掺杂工序时，这沟道是用第二类沟道杂质作相反-掺杂的，故有第二类型电导率。第二类型电导率是与第一类型电导率相反的。作为第一类沟道掺杂工序和第二类掺杂工序的结果，所形成的沟道具有净的第一类型的电导率。与沟道有界面的电荷陷阱作用区也同时形成。电荷陷阱作用区拥有电荷陷阱作用的位置，它们暂时陷俘沿着界面的电荷载流子，并允许此器件运作具有负的微分电阻特性。电荷陷阱作用的坐标是至少部分出自第一类沟道杂质，它们形成电荷陷阱分布大体上集中在该界面。
在一个优选的实施例中，砷(As)是用于第二类沟道掺杂工序，而硼(B)是用于第一类沟道掺杂工序。而硅是被用作为更取的晶片，其他衬底(晶片)也可采用，诸如SOI(半导体-氧化物-绝缘体)，形变的硅，碳化硅(SiC)等。此外，不同的晶体取向，各种不同硅晶面(111，100，110)可能导致有不同的电荷陷阱作用特性。
电荷陷阱作用区典型地形成作为半导体器件的栅极绝缘体的部分。在其他变化方法时，电荷陷阱是直接被注入通过栅极绝缘体的，注入是在完成栅极绝缘体之后进行的。在另外的变化方法中，电荷陷阱可被形成为双层陷阱作用区的部分，诸如出自热氧化物和淀积氧化物的组合。
在其他的变化方法时，电荷陷阱作用区可被工程设计不伸展超过与沟道为界面的整个长度。在其他例子中，电荷陷阱作用区从源极区伸展到增强源极侧边陷阱作用区。在很不同的实施例里，陷阱作用坐标非均匀地沿界面分布以实现对沿界面活跃的载流子有可变的陷俘速率。在某些情形，陷俘速率也可加以控制，如此陷俘速度变化主要正比于沿界面的距离，和/或在一个区域它优先超过另一区域一即，如在源极区它是比漏极区附近的数值大。
在其他实施例中，电荷陷阱作用区是用两种不同工序来形成的。例如，注入工序是用于形成第一组电荷陷阱作用位置，而热处理工序(诸如在蒸汽环境)形成第二形电荷陷阱作用坐标。在另一实施例中，不同的注入可用同一品种或不同原子品种创造不同类型的电荷陷阱(比如，硼和硅或金属的纳米颗粒)。
本发明的另一个有关方面考虑采用退火工序以助保证杂质优先地集中于界面，在那里它们能构成适当的陷阱位置。由形成硅基负微分电阻(NDR)半导体器件的步骤来达到这个结果。这些步骤为：提供晶片；以及形成一沟道区以便运载硅基NDR半导体器件的电荷载流子的电流；又将第一类杂质注入到沟道区里面；并形成第一个介电层与沟道有一界面；再进行退火使沟道区减低注入块陷并使第一类杂质分布以达集中它们沿着沟道的界面。沿着界面所分布的第一类杂质构成电荷陷阱作用位置具有的能级适于暂时陷俘电荷载流子以实现NDR特性。
在一优选的实施例中，第一类杂质具有第一种电导率(P)类型，即与基片有相同的导电类型。硅基NDR半导体器件是一个典型的场效应晶体管(FET)，但能包含其他的电荷陷阱为基的NDR器件。
还有另一个变化方法，添加一些退火工序可用来完成进一步增强陷阱分布。因此，这种做法包含对半导体结构实行多种不同的退火工序，其中这不同的退火工序的至少头一道是适于使载流子陷阱作用位置沿着这晶体管沟道区的界面分布和集中，并在陷阱作用层的体内区减低其浓度。后面不同的退火工序是适于使沿界面的电荷陷阱作用位置改变其浓度和/或其排列。
因此，另一有关方面是考虑硅基场效应晶体管(FET)构成一陷阱作用层邻接于这个场效应晶体管的晶体管沟道区，这陷阱作用层包括载流子陷阱作用位置其设置适于对来自沟道区的载流子起陷阱作用和退陷阱作用。载流子陷阱位置是这样分布的，在陷阱作用层的体内区里载流子陷阱作用位置的浓度至少比沿着有关晶体管沟道区界面处的浓度低一个数量级。在这个样式情况，该场效应晶体管(FET)能显示有负的微分电阻作为对载流子的陷阱作用和退陷阱作用的结果。
在一优选的实施例中，在每立方厘米界面上载流子陷阱作用坐标的浓度至少是比在陷阱作用层的体内区范围内载流子陷阱作用位置的浓度低两个数量级。此外，用于载流子陷阱作用位置每立方厘米的一种杂质的浓度在陷阱作用层一沟道界面的数值至少是比在沟道区的数值高。
本发明的另一方面考虑到在同一基片上构成不同类型的NDR器件。这基本上包括的步骤为：在基片第一部分上构成具有第一个NDR特性的第一个硅基NDR器件；和在这基片第二部分上构成具有第二个NDR特性的第二个硅-基NDR器件。为了兼容不同类型的电路，第一个NDR特性和第二个NDR特性本质上是不同的，而且是分别用于第一个硅基加工电路和不同的第二个硅基加工电路。
第一个NDR特性包含第一个峰谷比(PVR)，和/或第一个起始电压，以及第二个NDR特性包含第二个PVR，和或第二个起始电压。由改良这些特征，可以达到不同的行为适于不同NDR为基的电路。
在一个实施例中，PVR/VNDR数值是不同的，因为第一个硅基加工电路对应于一个逻辑电路而第二个硅基加工电路对应于存储电路。
在另一个实施例里，PVR/VNDR数值是不同的，因为第一个硅基加工电路是在第一个频率运作，而第二个硅基加工电路是在比第一个频率高的第二个频率才运作。
在其他的实施例中，PVR/VNDR数值是不同的，因为第一个硅基加工电路对应于第一个存储电路按第一个运作功率要求而运作，而第二个硅基加工电路对应于第二个存储电路，它在高于第一个运作功率要求的第二个运作功率要求时运作。
在很不同的实施例中，PVR/VNDR数值是不同的，因为第一个硅基NDR器件是第一个场效应晶体管(FET)有第一个电压阀值和第一个栅极长度，而第二个硅基NDR器件是第二个FET有第二个电压阈值和和第二个栅极长度，它们分别与第一个电压阀值和第一个栅极长度是有明显不同的。
不同的PVR/VNDR数值可由利用对于第一个硅基NDR器件和第二个硅基NDR器件各自形成的第一个陷阱分布和第二个陷阱分布来获得。为形成这种分布，一个方法是由第一个掩模和将第一类杂质注入进到第一个NDR区而形成，又第二个电荷分布则由第二个掩模和将第二类杂质注入进到第二个NDR区来形成的。
另一个有关方面在于考虑，形成多种有负微分电阻(NDR)器件的构成方法，包含的步骤为：构成第一个栅极的硅基NDR元件和第二个栅极的硅基NDR元件；将第一个栅极的硅基NDR器件的峰谷比(PVR)特性设置在第一个目标PVR值；将第二个栅极的硅基NDR元件的PVR数值设置在第二个目标PVR值。在制作这NDR器件时设置不同的第一个PVR值和第二个PVR值是为了对第一个栅极的硅基NDR元件和第二个栅极的硅基NDR元件提供不同的NDR特性。
第一个栅极的硅基NDR元件和第二个栅极的硅基NDR元件最好采用金属-氧化物-半导体(MOS)可兼容的加工工序来构成的，而且能包含或者NDRFET，NDR二极管或包括可调的PVR特性的其他NDR元件。利用在此描述的加工过程，PVR的数值可容易地变化至少50％，100％或甚至1000％。在一个典型的应用中，第一个NDR元件是用于一个存储电路，而第二个NDR元件是用在一个逻辑电路，因为不同的PVR可被用于这类应用。
一个有关方面是考虑不同类型的负微分电阻(NDR)器件在一集成电路中的运作方法，构成的步骤为：在这集成电路中运作的第一个电路采用第一个硅基NDR器件，它具有第一NDR特性；而在这集成电路中运作的第二个电路采用具有第二个NDR特性的第二个硅基NDR元件器件。再者，第一个NDR特性和第二个NDR特性是有明显差异以致第一个电路和第二个电路引起运作具有明显不同的电学的特性。
为了获得不同的NDR特性，不必要在这类实施例中在制造赋给不同的标称的PVR数值。取代方法是，明显不同的电学的特性可由采用对第一个电路的第一个时标频率和/或活性因子，而由第二个电路采用第二个时标频率和/或活性因子，如此第一个时标频率和/或活性因子以及第二个时标频率和/或活性因子是明显不同的。另一种选择，差别悬殊的电学特性可包含由第一个电路所用的第一栅极偏压和第二个电路所用的第二个栅极偏压，如此第一个栅极偏压和第二个栅极偏压是有显著差别的电压。另一个方法是设置有显著差别的电学特性，包括第一个电路所用的第一个电流水平和第二个电路所用的电流水平，如此第一个电流水平和第二个电流水平是有显著差别的电流。
一个半导体为基的电路包含有两个不同类型的NDR电路，于是其组成为在半导体为基的电路的基片的第一部分上有一硅基NDR器件具有第一个NDR特性；而在基片的第二部分上有第二个NDR特性的第二个硅基NDR器件。再者，这第一个NDR特性和这第二个NDR是特有显著差别的，因而在半导体为基的电路上它们分别被用于第一个硅基加工电路和独立的第二个硅基加工电路。
在一种更佳的方法中，不同的NDR特性是靠对与第一个硅基NDR器件相关的第一个电荷陷阱作用区，以及对与第二个硅基NDR器件相关的第二个电荷陷阱作用进行剪裁而获得。
在某些应用中，至少第一个硅基NDR器件和第二个硅基NDR器件中有一个是NDR FET这类器件的另一个可包含一个硅基隧道二极管。
本发明的另一方面属于一个适用的NDR器件。获得这个结果是靠在第一时间周期里所述适用的硅基NDR器件运作具有第一个电流-电压关系；以及在第二时间周期里所述适用的硅基NDR器件运作具有第二个电流-电压关系。这第一个电流-电压关系和第二个电流-电压关系令NDR特性有足够大的差异致使所述适用的硅基NDR器件具有两个差别明显的运作模式，分别包括第一个运作模式和第二个运作模式。此适用的硅-基NDR器件在响应于集成电路上控制电路所产生控制信号时，在第一个运作模式和第二个运作模式之间转换。
一般说来，此器件的运作特性是依靠利用这样的事实，在第一个运作模式时所述适用的硅基NDR器件在第一个NDR峰电流和第一个NDR谷电流之间转换比在第二个运作模式时所述适用的硅NDR器件在第二个NDR峰电流和第二个NDR谷电流之间转换为快。
本发明优选的一些实施例被实现以致能由种种运作参量引起第一个电流一电压关系和第二个电流-电压关系，这些运作参量诸如：分别在硅基NDR器件的栅极端的第一个栅极偏置电势和第二个栅极偏置电势；和/或分别加在适用的硅基NDR器件在第一个时标频率的第一个栅极信号和在第二个时标频率的第二个栅极信号。
在某些实施例中，控制信号是按照集成电路中所用的功率损耗模式或者速度模式为基础的，如此在第一个运作模式期间所述适用的硅基NR器件比在第二个运作模式期间消耗的功率较少(或者运作更慢)。
在存储元件实施例中，控制信号一读/写指令，如此第一个运作模式是关系到读或写的运作，而第二个运作模式是与静态存储运作相联系的。在逻辑电路时，第一个运作模式是与正常功率模式运作相联系的，而第二个运作模式是关系到低的功率模式运作。
其他方面属于为一电路要特别改变(调节)PVR值，如此实行一种适用的电路。这是靠这样做出的，即在第一个周期时适用的NDR元件按第一个峰谷比(PVR)运作，其间该电路正在进行加工运作；而在第二个周期所述适用的NDR元件按第二个PVR值运作，其间该电路不进行加工运作，于是所述适用的NDR元件所损耗的电流降低。第一个PVR值可被控制至少比第二个PVR值大50％，如此所述适用的NDR器件的峰谷比(PVR)特性是能调节适于电路的运作需求。
在某些实施例中，该电路是一个逻辑电路，而加工运作是一种布尔逻辑功能，诸如：与(AND)、非与(NAND)、或(OR)，或非(NOR)，选或(XOR)，选或非(XNOR)或非(NOT)的运作。在其他实施例中，该电路是一个存储元件，而加工运作是一个为一数值存储于该存储元件的一次存取运作。
与此有关的方面当然是制作一个适用的半导体电路的方法。该方法一般包含构成一个硅基适用的NDR器件，它能在第一个时间周期中运作具有第一个电流-电压关系并且在第二个时间周期中运作具有第二个电流-电压关系。第一个电流一电压关系和第二个电流-电压关系是被规定有充分的差别(即在此系统中其他电路能以可用的样式来区别)以使硅基适用的NDR器件具有两个有明显差异的运作模式，分别包括第一个运作模式的第二个运作模式。控制电路于是设置成为了此硅基适用的NDR器件在第一个运作模式和第二个运作模式之间转换。
在一个更佳的实施例里，标称的峰谷电流比(PVR)是在制作过程中被设置于这硅基适用的NDR器件。这标称的PVR值可用这控制电路调节，结果成一动力学的，或者适用的PVR值。
在其他的变化式样中，能构成不同的适用的NDR器件，它们具有各异的适用的PVR数值。在某些例子中，当然，它们可能有一共同的标称PVR值为了使制作过程简化。
具有适用的行为的半导体电路包含一个运用的硅基NDR器件它适合于这样状态运作，在第一时间周期里具有第一个电流一电压关系而在第二个时间周期里具有第二个电流-电压关系。像前面一样，第一个电流-电压关系和第二个电流-电压关系，NDR特性差别足够大，以致允许所述适用的硅基NDR器件有两个明显差别的运作模式，分别包括第一个运作模式和第二个运作模式。一个控制电路是为了使此适用的硅一基NDR器件在第一个运作模式和第二个运作模式之间转换协同PVR值变换。在某些例子里，对于不同类型的NDR器件可利用不同的控制电路。
本发明的很不同的方面属于检验和加应力的NDR器件不管是作为增强它们的可靠性，以及/或者还是作为一种技术来改善实际的运作的参量，例如转换速率。这可以在制作工序期间或以后来完成，并且在某些情形，甚至在电场中完成来达到。
因此，按照本发明的这个方面制作一个半导体器件的第一个方法，其构成步骤为：在第一个制作工序期间为半导体器件形成一个电荷陷阱作用区；在一系列第二个制作运作期间在电荷陷阱作用区形成电荷陷阱，这些工序包括在电荷陷阱作用区引入并分布杂质达到第一个分布和第一个浓度；在陷阱完成后对半导体器件加一激活能量以便在该半导体器件中引起一个强电流流过，这强电流是适合于在电荷陷阱作用区中永久增加电荷陷阱的第一个浓度以及/或者永久改变电荷陷阱的第一个分布。在此情况，电荷陷阱器件的运作性能在许多例子中能得到改善，因为新的陷阱，或者靠近界面的陷阱能被利用于这类器件的运作。
在一个更佳的实施例里，半导体晶体管器件是一个有免微分电阻的器件，例如具有负微分电阻特性所适用的一个场效应晶体管(FET)。该激活能是在场效应晶体管(FET)的源极、栅极和漏极区外加一个电偏置来引起FET的沟道中有强度电流流过。这强电流具相对高浓度的热电子。这些热电子又产生另外的电荷陷阱靠近这沟道的界面，这些陷阱也被工程设计具有某一能量宜于只有暂时存储电荷。热电子的数目，以及它们的能级，对于任何具体应用都可精确地加以控制。
在这个情况中，对于一个NDR器件，甚至在制作完成之后，一个NDR的PVR值，起始电压值，以及/或者转换速率都能改变。本发明在给定某些实施例的性质时，对于某些NDR器件甚至可由于超时间使用电场来改善。
某些实施例当考虑到施加激活能时能够另取许多其他形式。例如，在某些情形，它可在包含有半导体晶体管器件的集成电路所有制作工序完成之前施加(激活能)。在另一些情形(或者又加上)，在制作工序之末施加(激活能)。
测试过程的另一些专用方法也是本发明这个方面的部分，例如，根据许多个循环以及/或一个周期时间施加激活能量。于是能监控半导体器件电特性上的改变。根据此结果，强电流是被终止或者被继续，在某些例子具有较高的激活能量。实际上，强电流可按阶梯式样增加直至某一最大值强电流加之于半导体器件。
因此一个有关方面是考虑制作一个预强化的NDR器件的方法，如下：在基片上为这NDR晶体管器件形成一个沟道；再与邻接沟道处形成一个电荷陷阱作用区，这电荷陷阱作用区包含许多电荷陷阱作用坐标分布遍及此电荷陷阱作用区。再者，这电荷陷阱作用位置是被设置形成具有某一陷阱浓度和陷阱分布，以致在这半导体晶体管器件的正常运作期间，在沟道中第一批富有能量的载流子被暂时陷俘以提供此半导体晶体管器件有一负微分电阻特性。其后，在半导体器件被置进入正常运作之前就被强化了，以致在沟道中增多第一批富有能量的载流子，它超过在正常运作时应该出现的数目。这个加强步骤结果是增大陷阱浓度以及/或者改变在电荷陷阱作用区陷阱的分布，这步骤是在半导体晶体管完成制作工序之前进行的。
在另一个实施例中，甚至当该半导体晶体管器在电场中正常运作时电荷陷阱作用位置的浓度出现将改变NDR的特性。这能导致半导体晶体管器件甚至在器件制作或将完成之后改善其转换时间。
附图的简要说明
图1是本发明的一个负微分电阻(NDR)场效应晶体管(FET)的一个可取实施例的截面图。
图2是图1的NDR FET的电流一对一电压特性的一个示意图。
图3A是一个能带图，一般地说明导带、价带和电荷陷阱作用区的电荷陷阱作用位置的能量关系，包括本发明一个可取的实施例中所使用的种种变化形式。
图3B是在NDR FET的一个实施例中杂质浓度相对浓度的图。
图4示出为制作NDR器件的一种可取的加工中所用的全部步骤，这些器件包括本发明的NDR FET。
图5到16一般说明本发明的一个NDR器件制作加工的一个可取实施例中所采用的步骤。
图5示出用于制作一个NDR元件-包括本发明的一个可取的NDR FET实施例——以及其他的常规的半导体元件和器件所用的起始的基片的示意的截面图。
图6是一个示意的截面图表现在基片的面区中形成电气上绝缘的活性面区的步骤。
图7是一个示意的截面图，它示出要构成一可取实施例所在一个面区中在基片表面上形成一个牺牲的绝缘层的步骤。
图8是一个示意的截面图，它表明选择性地引入第一类型杂质进入在那里要构成一个NDR FET的一个可取实施例的面区中基片的表面。
图9是一个示意的截面图，它表示选择性地将第二类型杂质引入进到基片的表面在那个面区将要形成一个NDR FET的可取的实施例，引入的杂质作为相反-掺杂步骤的部分。
图10是一个示意的截面图，它示出在基片表面的各个区上形成附加绝缘层的步骤，在这基片上的有源器件，包括NDR FET和其他常规FET都有待形成。
图11是一个示意的截面图，它示出为NDR FET及常规的FET二者沉积栅极薄膜的步骤。
图12是一个示意的截面图，它示出为NDR FET和常规的FET二者放图样的步骤。
图13是一个示意的截面图，它显示一次或多次后一栅极氧化退火所用的步骤，以增大一可取实施例NDR FET在沟道界面处电荷陷阱的密度。
图14是一个示意的截面图，它显明用砷注入形成源极和漏极扩展区的步骤。
图15是一个示意的截面图，它展现为NDR FET的其他常规FET形成更重掺杂的源极/漏极接触区的步骤。
图16是一个示意的截面图，它说明淀积一个电绝缘隔层薄膜的最后结果，在隔层薄膜中形成接触孔洞，以及淀积一个金属层和金属层图案结构形成与NDR FET和常规的FET的互连。
图17A～17K是一些图表，图形和实验数据的其他说明，这些都是为NDR FET器件的各种实施例所得到的。
图18是测试/强化加工的流程图，这些可用于某些实施例来增强/证实NDR器件和陷阱作用为基础的器的工序。
图19A图示一个集成电路的实施例，这个集成电路包含一个PVR控制器以调节一个NDR元件的PVR比。
图19B～19C示出一适用的NDR器件实施例的一个工序。
图19D示出本发明的某些实施例中所用的PVR的调节加工。
图20A是半导体加工设备的简图，便于在常规加工厂中来进行多种不同的NDR加工方案。
图20B是一个集成电路的简单透视图，包括在一基片的不同区域中及有关不同类型的NDR元件。
本发明的详细描述
现在描述本发明的一个更佳的实施例，使用在此提供的诸图作参考。要认识到本例工艺中那些技巧只是本教材的许多实例中的一个，而因此本发明不限于如此。
本发明期望在集成电路电子学领域找到实质的应用作为附加的基本的“砖石”适于数字存储，数字逻辑，以及模拟电路。因此，它应包括在存储元件范围，布尔功能单元范围，以及类似于此类环境。
现有技术简述
图1表示NDR FET 100的现有技术，在前面提到King等人的申请中描述的类型。这个器件实质上是一个硅基的MISFET，它也包含一个NDR特性。因此，器件100的特点是依照常规的MOS为基的FET加工，作正后以适合于能包括实现NDR行为的工序。
从而，在图1中，栅极电极110是耦连于栅极端115以接收栅极选择的信号。器件102是(最好为p型)基片120范围构成的，并包含熟知的源极140和漏极区150它们经沟道135而耦合。体接触端125为器件100提供体偏置，而源极/漏极电压是分别通过常规的源极/漏极端145和155提供的。栅极绝缘层130位于沟道135和栅极电极110之间。再者，这些特点会都是最标准的MISFET共有的；另一些常规的特点(诸如衰退基片掺杂，“晕”或“袋”掺杂，栅极一侧壁间隔，浅的源极和漏极结)都未在图示，为了本发明的本性有更好的说明。
在器件100中另一些特点是有所不同于常规的场效应晶体管，并且它赋有NDR行为包括如下：(1)有一个略厚一些的栅极电极130；(2)一轻度p型掺杂的沟道表面区；以及(3)一电荷陷阱作用区137。这些改进协同赋予这类FET有NDR行为，其理由在前述King等人申请里详细提出。
在图2所说明的这个行为，在那里器件漏极电流对漏极电压被图示的有两个不同的栅极电压以表明NDR模式如何能同样受到栅极电压适当选择的影响。它可看到当相对于源极固定的栅极电压VGS，漏极电流IDS在第一个区域210首先随漏极一对一源极电压VDS而增大，类似于此行为在常规n-沟道MOS晶体管中的漏极电流也能看到。然而，在区域220，超过某一漏极电压水平，漏极电流随电压进一步增加而减小，即此器件呈具NDR模式拥有NDR特性。在漏极电流开始减小时的漏极电压(即点225此时VDS＝VNDR)，通过适当选择杂质品种、沟道长度、阀值电压等它是可以调节的。
如同也在图2看到的，本发明可视为利用这样的事实，当阈值电压Vt随着漏极一对一源极电压VDS不断增大(由于积累陷俘电荷)而动力学地上升，漏极电流IDS(它是与Vg-Vt成正比)将减小。于是，画成曲线228的电流值在给定Vg和变动Vt时它一般将跟从在图2所示的连续曲线族229。不像其他先前工艺的器件，所谓“峰谷比”，在NDR器件为一关键的品质数字，同样还有NDR起始电压也通过杂质品种适当组合，掺杂浓度，器件几何和外加电压来精确调整。此外，本发明的NDR行为能达到PVR值好超过100，1000或甚至106跨过(从-40℃到+150℃)宽的温度区，它远超过传统NDR器件的能力。
本领域的普通技术人员应认识到在前面的描述整体来看仅仅是提供方法背景以便更好说明本发明的内容，因而，按必要性，它是经过某种缩编的。对于前述King等人的发明并不企求，也不应对它作结构的、运作的或物理的完备分析。又不该以任何方式来设置作为以任何方式限制在此公布的这些发明。
陷阱能量特性
图3A以图示说明画在图1的器件100的(电子能量对沿垂直于半导体表面方向上距离)一个可取的能带图。当栅极偏量加上时，在半导体表面形成一个电子的反型层，即场效应晶体管(FET)接通。所示栅极310是重掺杂的多晶硅(poly-Si)，栅极电介体画的是SiO2，而硅半导体基片320是p型的，就像在现代CMOS技术中的情形一样，再者，还要理解工艺中已知的其他材料可能被代用品替代。
半导体材料320的许可电子能量状态的导带的低能边Ec图示出了，同样还有许可电子能量状态的价带的高能边Er。传统的器件物理学理论宣定在对应于由Ev到Ec能量范围的能隙之中不存在许可的电子能量状态。因此在半导体材料320中没有可运动的电子能有这个范围的能量。
如在图3A看到的那样，(靠近栅极介电体330和半导体基片320界面)沟道区中一个导带电子必须(例如，通过晶格碰撞)损失能量以便变成受第一类型电荷陷阱336陷俘，这陷阱的能级比Ec低。后来，它必须获得能量供应(例如通过晶格振动)以便退出陷俘回到硅半导体基片320的导带中。关于道理，从前述King等人申请这是明白的，这类型陷阱，因此，不是特别有用于实现NDR特性。
相反，第二类型的电荷陷阱335，其能级很接近但高于Ec，它能陷俘一个导带电子其总能量等于它的能级，无须与晶格碰撞。当然，电荷陷阱335另有一个益处，即它也能陷俘能量比这类陷阱的能级高的导带电子。对于这些第二类型的陷阱，已被陷俘的电子能容易地运动返回导带中的某个许可能量状态，所以它容易退出陷俘。这些第二类型陷阱宜于适应传统的场效应晶体管运作具有NDR特性。要注意界面陷阱它在能量上是位于相当高出半导体导带边之处(未示出)，它对FET的性能不会有影响，直至沟道中有明显百分比的可移动载流子，它们具有充分的功能才会变成被陷俘。
于是，在绝缘栅极的场效应晶体管中得到NDR行为的可取的原取的机制是陷俘来自沟道的富有能量的(热的)载流子，有利于陷俘同样快速退出-陷俘。陷俘应该更可取地构形以致一个陷阱能级应高于半导体导带边，以求用它来首要(如果不是唯一)陷俘热载流子。例如，一个陷阱其能量上是处在半导体导带边之上0.5eV，它只能陷俘其动能等于或大于0.5eV的来自半导体的电子。对于高-速率的NDR FET的运作，就期望载流子的陷俘和退-陷俘过程发生得尽可能快，因为这样才会使该FET在阈值电压上有快速和动力学的变化。
于是，King等人的NDR器件利用隧道效应达到某个电荷陷阱，而不是由隧道效应进入导带本身如同在某些传统的NDR器件诸如隧道二极管所必需的那样。所需要的一切就是具有充分能量的载流子变成被陷俘于局域的许可的能量状态，它们处在一个或多个介电层范围内(包括例如由传统的介电材料构成的栅极绝缘层)。没有必要建构复杂的具有特殊样式的精确调节层的组合以获得导带的一个连续集合，就像在传统的NDR器件中所需要的一样，并且这就是另一个理由为什么这类发明期望会比竞争的诸技术能得到更广泛的应用。
最后，在King等人申请里同时描述了这类陷阱的物理学的分布，而且在图3B所示的就是同样情况的一个近似的例说。这样图表例说电荷陷阱浓度和距离之间的一般关系。这个图的左边代表陷阱作用层的体内区域(在本情形这个层是栅极介电层330)，如同能看到的情况，可推荐具很低的电荷陷阱浓度(即是小于1016原子/厘子3。靠近界面360浓度迅速增大，而后者含有最大的杂质浓度(在本情形硼用圆圈标注)可用作为电荷陷阱，可推荐超过1019原子/厘子3，且最宜推荐量超过1020原子/厘子3。硼的浓度然后减小且在基片侧320又更小。陷阱的面浓度不该过多，然而(即大于1014/厘子2，因为这个也能导致不希望有的在源极和漏极之间的电子电导，它们通过陷阱一对一陷阱的跳跃或沟道一到一陷阱一到一沟道的跳跃产生电导。
如同在图3B能看到的那样，电荷陷阱中的大多数应该位于沟道的紧邻区，即，栅极介电质/半导体界面的0.5nm到1.5nm的范围内，或者正处在界面本身。这种情况可以采用硼的低能注入来达到，其近似的剂量为2到3×1014原子/厘子2。用此工艺中的这些技巧，应该知道上述数字仅仅是代表的，并预计(距离、浓度)这类数值应随着具体的加工几何形状，器件运作的需要等有相应的改动。因此，本发明不限制于这类陷阱的任何具体排列。三角形符号标明在沟道P有一个总体“净的”p型掺杂，关于它在此提出的理由，不应该是太高掺杂的p型，因为这会使阈值电压出现不希望有的增大。
在运作时，陷阱作用/退-陷阱作用最好在沟道的漏极端起动，并向沟道的源极一边前进，快速地关断晶体管。这是这样事实的结果，具有最大动能的那些电子在它们抵达沟道漏极这边之时，所以它们最有可能首先在那个区域被陷俘了。当在漏极上的电压增大超过VNDR时，在靠近于源极的位置上，电子由于增大的电场的结果将获得超来越大的能量。从这个机制同样可以明白，NDRFET具有良好的标度能力，因为当沟道长度缩短时，这陷阱作用/退陷阱作用机制能使晶体管甚至更快速“关断”。
这个另外的自由度一即通过源极/漏极偏压来独立控制FET沟道电导率的能力(加到传统的栅极电压调制)也提供了本发明所呈现的优点的另一个例子。此外，这个特殊的沟道关断机制同样能标度或者比传统的MOSFET关断技术更好，如所熟知，后者必须依靠越来薄的氧化物(或神秘材料)来达到充分大的电场以传统的方式耗尽沟道的载流子(即通过外加一栅极电压)。
加工流程总览
制作NDR器件推荐的加工流程能够集成加入传统的MOS制作加工，用图例示于图4。这和加工的优点，如同转让给申请人的早先申请中描述的那样，就是另外的传统的非-NDR电路(存储和逻辑电路)因此能够在同一时间制作。
于是，如在图4中所示，在步骤405所选择的初始基片，在最好实施例中它是硅，但是它可能是硅锗，硅在绝缘体上、形变的硅，硅碳化物，或者任何其他想要用的材料。当然，它要被理解为，如果选择用非-硅基片来实践本发明，以后的许多加工步骤应须改动以符合在工艺领域熟练的工艺师们都知道的充分-理解的原理。
在步骤410诸绝缘区域在基片中形成，在最佳方法里它就是浅的槽沟绝缘(STI)区，在步骤415，生长的是一牺牲氧化物层。在步骤420，诸P阱和诸N阱都也在基片中形成。
在步骤425，杂质被引入进到NDR器件区域，被设计宜于早先说明的陷阱作用/退陷阱作用。再者，在前述King等人申请中所供用的各种技术在此作为参考，包括，例如，相对高剂量的硼注入(超过1×1014原子/厘子2)进入NDRFET的沟道区。
在步骤430，完成一种选择的NDR沟道相反-掺杂步骤(n型施主注入)，以对抗某一NDR陷阱注入的某些效应，以及因此减小净的p型沟道掺杂浓度。这样导得结果，降低电压阈值，加快升降亚阀值摆动，以及相应较高的PVR值。
在步骤435，实现一种选择的热退火，以便移走半导体的晶格损伤并保证适当的分布和在有陷阱作用区范围阶梯的陷阱浓度。这样做是为了保证陷阱不会迁徒太远进入陷阱作用区，引起过量漏电、动作迟缓、以及可靠性差。
步骤440，牺牲的氧化物层被有选择性地移走并形成-栅极绝缘体它可用于NDR FET以及正规的FET二者。这个绝缘体可由多个介电材料层，而且比起在正规FET区域在一NDR FET区域能有不同的厚度和成分。
在步骤445，实现选择的热退火(最可取为一种快速热退火，或“RTA”)，以增加在沟道/绝缘体界面处的电荷陷阱密度。
在步骤450，形成栅极电极，再者它能用于NDR FET和正规的FET二者。
在步骤455，实现一种选择的后栅极-刻蚀再一氧化退火，以进一步改变(如果需要)的沟道/绝缘体的界面处电荷陷阱的分布和密度以及/或者治理沿着栅极电极的边缘区域之中的栅极绝缘体。
在步骤460，“轻掺杂漏极”(LDD)注入完成了，以形成浅的源极和漏极区(它可用于NDR的和非一NDR的场效应管二者或二者中任一个)。
在步骤465，实现一个选择的退火以修理由于轻掺杂漏极注入引起的半导体晶格的损伤。
在步骤470，形成间隔层(它可用于NDR的和非-NDR的场效应晶体二者或二者中的任一个)，间隔层沿着栅极电极侧壁来补偿深的源极/漏极接触区。
在步骤471中，形成选择的凸起的源极和漏极接收区，最佳靠选择性外延生长硅或者硅-锗合金，它可用于NDR的和非-NDR的场效应晶体管二者或二者中任一个。
在步骤475，实施高掺杂的源极/漏极注入步骤，形成高掺杂的源极/漏极接触区域，以用于NDR的和非-NDR的场效应晶体管二者或二者中任一个。
在步骤480，实现一次退火来修整由于源极/漏极注入引起的任何损伤以及使已注入的施主原子激活。
在步骤485，一种选择的硅化物效应加工舱被用来形成低电阻接触，作为在栅极以及/或者源极/漏极区所需的接触，再者宜于NDR和非-NDR的场效应晶体管二者或三者中的任一个。
在步骤490，淀积一个电绝缘的钝化层以及在这个层之内形成一些空洞允许与NDR和非-NDR的场效应晶体管二者或二者之一的诸区域有电接触。
在步骤495，在NDR和非-NDR的场效应晶体管上方形成电的互连(它可以用铜、铝或其他低电阻率材料制成)来完成器件间布线并形成集成电路。这种互连线可构成多重导电材料层彼此用内插绝缘层相隔，带有空洞(“通道”)以允许选择性的层间电的联系。
最好的钝化层接着典型地同样加在制作加工的背后末端。
对于以上那些步骤进一步详细描述现在随接，它会更贴切于本发明。由于这些步骤中许多个是传统的，然而，它们在此来作详细解说。对于这些层和这些区域许多特殊结构，以及形成的步骤将取决于所要的性能特性以及加工要求，因而许多技术是有望能适用的。此外，当各种技术的例子在此介绍时乃为一种制作加工体现本发明，靠这些需要熟练的工艺将会理解这些仅仅是工艺方法现有状态的范例。因此，本发明力图环绕其他仍待发展的诸种加工方法对发明者说现今仍未知其过时，它们可行替代这种技术以及迄今仍然完全可适合于采用本发明。
加工流程细述
图5到16一般用图说明本发明的NDR器件制作加工的较佳实施例所用的详细的工序步骤。
特别，图5是一个示意的截面剖视图，表示(依照早先描述的步骤405)NDR元件制作所用的起始基片一包括本发明的较佳的NDR FET实施例一以及其他传统的半导体元件和器件。正像在图5看到的，准备用的是实质上由硅(Si)构成的最佳的基片1000。因为NDR FET和绝缘栅FET(IGFET)都是n沟道器件，基片的一些部分其上NDR FET和IG FET有特制成应为最宜p型。
在这点上要理解图5中起始的基片1000也可称作在起始基片的表面中用离子注入以及/或者扩散来形成一个p型阱(在顶部1000纳米范围)，对于熟知那些熟练工艺的许多著名技术中或前或后规定为“活性”面区。值得注意基片1000也可是硅在绝缘体上(SOI)，并且最后可能含有一个或多个硅-锗合金材料或碳化硅材料的附加层(未示出)。当选择这些后者基片时，当然，那些本领域的普通技术人员将认为在下面描写的后续的加工步骤按照已知方式加以改动来适应这种变化。
图6是一幅示意的截面剖视图表示在基片的表面区中形成电绝缘活性面区的步骤(符合先前描述的步骤410)包含第一个面区1015在那有里有待构成一个NDR(例如一个NDR FET)，以及第二个面区1015’，在那里将要构成一个非-NDR元件(例如一个传统的FET)。为了更好强调本发明，在图6(以及后面其他图)以分解的视点来表示后续的加工步骤，以帮助解说在此描述的为了各种运作的步骤跨在基片1000的NDR区和非-NDR区的不同影响和后果。靠那些熟练工艺将会理解这些数字并不意图按照标度，而在真实制作的实施例里实际的基片轮廓可能偏离(或将明显偏离)。然而它们有助于理解本发明的一些重要方面。
所以，在图6中，电绝缘“场”面区1010在基片1000的表面是用几种流行的公认-既定的技术中任何一种技术来构成的，包括硅的局部氧化(LOCOS)以及/或者浅的刻槽绝缘(隔离)(STI)。绝缘氧化物层1010的厚度典型值落在由100纳米至700纳米的范围，而浅的刻槽绝缘结构的深度典型值落在从100纳米到1000纳米范围。其他后来发展技术连同本发明也都会是有用的。
而且，应该注意这些面区的精确细节对于本发明的运作都不是关键的，但一个明显的优点当然在于这样的事实，这种结构(不管怎样构成的)能为传统的有源器件以及依照本教材的NDR器件分享。当然，在某些应用时可能不必要采用这些类型绝缘区，以及本发明决不限制于一些实施例包括相同的事物。
一个牺牲的氧化层1018接着生长。靠熟练的工艺师会理解由于步骤415和420是传统的而且没有材料进到本教材，因此，在此不对它们作详细解说。另一些传统的加工步骤(例如阈值调节，其他绝缘层，或者刻蚀终止层，或者等离子体处理/热处理)它们对本教材是偶尔出现的，对于更好解说本教材也是能略去的。
因此，如在图7看到的那样，离子注入的步骤是由一杂质品种(如硼)(如1030圆圈表示)通过牺牲的氧化物层1018其剂量近似为2到3×1014原子/厘米2来实现的(作为先前注明步骤425的部分)。有关理由在以前King等人申请中提出了，值得介绍的是在基片1000的界面处或者其附近引入电荷陷阱，在那些面区1015在那里有待形成一个NDR元件。这个可以用几个熟知的方法之一来完成，这些方法包括离子注入以及/或者扩散适当的品种，或者淀积含有陷阱的介电层。
在硼(B)在这里被推荐用注入方式引进时，其他元素品种可被同样用作电荷陷阱，包括硅(Si)，铟(In)，砷(As)，磷(P)，锑(Sb)，氟(F)，氯(Cl)，锗(Ge)，或某一金属品种。在某些例子中也有可能采用水(来自蒸汽氛围)形成陷阱。也可以采用其他机制来引时杂质诸如淀积一层含有电荷陷阱或者电荷-陷阱作用品种的物质。例如，掺杂的硅薄膜能被淀积并被氧化形成含有高密度电荷陷阱的氧化的薄膜。
本发明的一个优点就是NDR行为实现可以通过选择某个目标陷阱能级来控制。依次，这陷阱能级又可通过适当加工控制参量来作工程设计，诸如通过具体杂质品种选择以及/或者陷阱作用层介电体的选择。
掩模可用来在有待形成NDR元件的那些面区1015中有选择地形成电荷陷阱作用区，并用在某些情况以致它不会扩大穿过基片1000的整个区1015，但反而被限制在某个较小面区对应于NDR FET的前栅极区，或甚至这种栅极区的某个有限部分。在某些情形，可能想要在紧邻源极区或紧邻漏极区形成一个陷阱作用区，这取决于所期盼的器件的偏置和运作的特性。为了“源极侧边”陷阱作用最大化，例如，电荷陷阱可被有选择地安排从源极区扩伸，而且不扩伸完全通过沟道到达漏极侧边。陷阱的可变化的分布可能被用于沿着沟道的长度以达到实现陷俘速度有相应的变化并得到较快的转换速率。
可以预料常规的实验法会产生各陷阱分布来使一NDR FET的不同特性最佳化，诸如转换速率，VNDR，抗噪声度、漏电、亚阈值摆动，Vt等。所以它将用那些熟练的工艺来理解，当它被证明为扩伸遍及区1015全部时，本发明并不限制这种做法，而实际上各种电荷陷阱作用结构可能有益地用于不同的应用。
所以，本详细描述继续对图8作讨论，图8是一幅示意的截面图，表示在第一区1015基片的表面上(在移走牺牲的氧化物层1018之后)生成一个初始绝缘层的步骤，在第一区那里一个推荐的实施例的NDR FET有待按照上述步骤425来形成。这初始绝缘层1020起着有待形成的NDR FET部分栅极绝缘体的功能，以及也能担当这种NDR FET的电荷陷阱作用区的任务。这是利用几种熟知的技术之一，包括硅的热氧化，在活动面区1015中基片1000的表面上形成的，物理的蒸气淀积和化学的蒸气淀积也都能够使用。这个电绝缘层1020可完全或部分由SiO2，SiOxNy，Si3N4或有高电介常数的介电材料组成。这些介电材料比如金属氧化物或金属硅酸盐或它们的薄片制品，或者，当然作为一个或多个不同材料层的组合。
至于在些说明的其他加工步骤，本发明的一个优点在于这样的事实，(在后来加图案的)这相层可被常规的和NDR FET器件二者分享。从另一角度看，从加工集成后果来看，在这些NDR FET构成的步骤期间在非-NDR区域中存在这种层对任何非NDR元件的可靠性或性能，结构并没有负面后果。不过，在某些应用中在那些面区碳NDR元件有待构成之外可能愿意用掩模和刻蚀层1020，这样电荷陷阱作用区不会在形成后来跨过基片的一切区域。
在一个比较的实施例中，陷阱是直接注入于栅极绝缘层1020形成的，采用能量和品种的联合方法保证在沟道界面处有高的浓度而在层1020的体内有低的浓度。
在别的实施例中，可能利用多重电荷陷阱陷阱形成的步骤，或者作为制作单个NDR器件标准加工的部分，精细-调整加工的部分，或者甚至在同一基片上制作不同种类NDR器件的标准加工的部分。例如，某些陷阱可在栅极绝缘层1020之前引进到沟道区之中，而某些可在得到目标的陷阱剖面曲线之后引入，包含陷阱能量，陷阱浓度和陷阱分布。这两个不同的陷阱的集成也可能是不同的杂质以及/或者不同的注入品种如果是想得到有多重陷阱剖面而曲线，比如不同的陷阱能量相对不同类型的电荷载流子，或者不同类型的陷阱它们有不同速率的陷俘/退陷俘。在这情形，在一基片上在相同的时间要制作不同的NDR器件，可采用适当的掩模步骤来保证任何添加的后续的陷阱形成工序只对所选择的NDR器件实行。
图9是一个示意的截面剖视图，表示有选择地引进第二类型杂质的步骤(至少在区域1015在那里要形成推荐的实施例的一个NDR FET)，第二类型杂质相对于硼有相反的电导率作为上面所说的相对-掺杂步骤430的部分。在一推荐的方法中，第二类型杂质是注入的砷(As)(在图9中1031)用“X”表示)其浓度约为1×1014原子/厘子2并且有相对低的能量。这个步骤对于NDR FET的沟道的表面区中有降低其后来净p型浓度的效果。这一点导致改善其阈值电压(Vt)和亚阈值摆动(S)二者的特性。尤其是，NDR FET的Vt能下降，而陡速的亚阀值摆动也能实现，二个因素对于保证后继世代的亚微米器件有恰当的标度性能是关键的。这些改进也可被利用在较低栅极偏压和较大PVR值的形制适于集成电路应用里采用本发明。
在注入步骤(为了陷阱以及/或者相反-掺杂)完成之后，值得推荐实行的是热退火步骤来降低注入-诱生的损伤。这个步骤可以在惰性气氛(Ar或N2)或者氧化气氛(O2或H2O)中做经历预定时间(如几个小时)处于预定的温度(如550℃)。其他技术(如RTA)，温度，以及次数对于熟练的工艺师从教材和从常规实验方法定将是明显的适于任何特殊的举措。这个步骤的目的是进一步保证陷阱分布会集中在与沟道的界面处，而不是在陷阱作用层1020的体内区范围。
在缺退火这一步骤时，比如，硼可能不按所期待地由于点缺陷的帮助而快速扩散进入这陷阱作用层1020的体内区，造成高水平的栅极漏电流。更好的是在沟道/栅极-绝缘体界面处有高浓度的陷阱，而在栅极绝缘体的体内区中有相对低的浓度，这些浓度应该更好至少是具有二至三个数量级的差别，因每立方厘米多少个原子来量度。靠保持这个区中(即大约在沟道界面的0.5纳米范围)陷阱作用位置栅极漏电流是更最小化了。当然，这个区域的大小会变的，对于任何具体世代的加工技术它随几何形状而变。
其他通常接受的为减低这类注入损伤的技术都是熟知的工艺(在现今或以后发展的)也必是同等的可用的连同本发明。再者，以这熟练的工艺来理解，陷阱形成过程不采用注入，或在栅极区的体内不会导致过量的陷阱位置，就没有必要需要这种退火步骤。例如，如同在此讨论的，如果陷阱是注入的(置入的)直接穿过栅极层于稍后的时间，它们的分布能够通过适当选择能量而集中在某一特殊区域。另一方法是，可采用复合的栅极氧化物(即注入、热氧化、以及接着的淀积；或者淀积、注入、显接着热氧化)在界面使陷阱结合代之采用热循环由本发明对于那些熟练的工艺更多的变异会是明显的。
无论如何，至少用那些举措在整个基片上形成陷阱作用层1020，然后有选择地从某些面区移走(未示出)在那里要构成传统的FET(区域1015’)，以及移走其他面区(包括区域1015)这是不需要/不想要的。
图10是一幅示意的截面图，表示在基片1000上形成一个附加的绝缘层1040的步骤以作为NDR FET和其他传统的FET(对应于图4步骤440)二者高质量栅极绝缘体。栅极绝缘薄膜1040是用种技术之一来产生的，包括物理的蒸汽淀积和化学蒸气淀积。栅极这些物质的组合，或者高介电常数的介电材料，比如金属氧化物或金属硅酸盐或它们的薄片制品。
如果用热氧化法来生成栅极绝缘层1040，那末它可能位于层1020之下，而且在要构成NDR FET的面区中(区域1015)比在其他面区(包括区域1015’)要更薄。在这个情形，这层1040将作为电荷陷阱作用层而不是作为高质量的栅极绝缘体，在热氧化过程或后接的过程步骤期间通过与杂质品种结合而形成电荷陷阱。
应当注意，在一些情况附加层1040是不必要的，在那情况传统的FET不是在同一时间被制造的，因为单个氧化物层能生长到充分厚当然作为层1020的部分。然而，对于NDR和非-NDR FET元件混合的实施例更可取的复合栅极，以便容纳在后来器件中对附加栅极绝缘体的需要。
在构成栅极绝缘体之后，更可取的是实现一次附加的热退火工序(对应于图4中步骤445)，进一步使电荷陷阱的分布最优化。即，在沟道/栅极绝缘体的界面处增加它们的浓度。这个工序最好用快速热退火(RTA)来实现在1100℃经历短时间-即1至10分钟之间。其他温度和时程从本教材和从为任何特别措施的常规实验方法对于熟练的工艺师说一定明显的。发明人已经进一步确定RTA工序是优先传统的(退火)炉工序(即在1000℃在N2气氛中一个小时)用来增强靠近Si/SiO2界面陷阱作用位置的分布。
由于陷阱作用位置的分布会影响本发明的NDR器件最终的峰谷比(PVR)，选择/控制这个加工步骤可利用来建立这种PVR达到目标值。换句话说，不同的应用需要不同的PVR值，这可由简单调节RTA的时间和温度来制作，或者由选择RTA工序胜过退火炉工序达到增大PVR值。
图11是一幅示意的截面剖视图，表示为NDR FET和传统的FET二者淀积一栅极电极层1050的步骤。这栅极电极材料1050可能是多晶硅(poly-si)或硅-锗合金(poly-SiGe)，或者它可能是金属或金属合金或导电的金属氮化物或等电的金属氧化物。再者，本发明的一个优点是显而易见的，因为NDR-FET和传统的FET二者的栅极能用同一种材料做成并且在同一时间构成。
如果栅极电极材料1050是多晶硅或硅-锗合金，它可以在淀积加工期间在自然位置掺杂，或者用离子注入以及/或者扩散来另行掺杂，以达到低的电阻率和恰当的功函数值。最后栅极电极也可由一个多一层的堆叠点，其最低一层提供所要的栅极功函数而其上叠层提供充分的厚度和电导率。
这栅极电极随后采用标准的平板印刷术和腐蚀加工来构成多一层栅极电极1060和1060’(图12)，它对应于(图4)步骤450。在这个点上，选择的后-栅极-腐蚀-再-氧化退火工序(图4中步骤455)实现了，在某些情形在于医治栅极电极边绝缘对栅极绝缘体的任何损伤，而且可能更增强电荷陷阱的浓度(或生成)。
对于某些实施例，当蒸汽退火能够使用时(例如在蒸汽气氛中在750℃10分钟，接下去去N2气中在1050℃1分钟)这种方法的有利方面不是与所有措施均匀交叉。换句话说，当某些较薄(即5.5纳米)的栅极绝缘体应用时可能从这种工序获益，其他相对较厚的栅极(即7纳米)绝缘体应用可能不会得益。这是因为相应在蒸气的情况下可能有助于在Si/SiO2界面附近生成新的水基的陷阱，露于温度还担当相反-作用，这个效应由驱使某些与陷阱联合的杂质原子从这种界面脱离进入体内区域。当栅极是相对厚时，这导致界面附近陷阱浓度有更大的迁徒/稀化，所以结果是降低性能。因此，发明人相信传统的后-栅极再氧化退火可能对于较薄的栅极氧化物更有用。然而，任何类似的退火机制它既创造新的陷阱又仍使现存的陷阱的扩散极小化，它也可能用于(薄的或厚的栅极绝缘体)的任何一个应用。
图13是示意的截面剖视图，描画一次或多次退火步骤的总效果的一种简单化的解释，正如上述一样，它们是用在推荐的实施例的NDR FET的沟道处增大电荷陷阱1037的密度。要理解这个图，以及在那里的许多元素一陷阱，陷阱位置等都不是按比例画的，而且这个描述仅仅是想作为为理解本教材的有启发的工具。
图14是一幅示意的截面剖视图，表示与在图4中对应于步骤460形成轻掺杂的源极/漏极区的步骤。在一个推荐的实施例里，一种n型施主比如砷(As，用符号*表示)是被注入的，用的能量为10kev而剂量为3×1015原子/厘子2。发明人已确定砷(As)是优于磷(P)用于获得一个较高的总的PVR适于本发明的NDR器件。虽然对这一点其理由并不完全清楚，相信是AS的扩散比P更慢，所以利用前者能获得较高的掺杂浓度。这一点又导致在沟道的漏极区有较高的峰值电场，创造更多富有能量的电子，因此有更多电荷有陷阱作用。依相似的理由能得到较低的VNDR。
因此，一个想要的PVR值也可以在某种程度得到控制，通过适当的选择某一种轻掺杂漏极(LDD)施主器件，能量等适于NDR器件。应当注意，浅的源极/漏极扩展区可能形成于NDR FET面区1015中，同时在IG FET面区1015’中有这浅的源极/漏极扩展区。对于NDR FET浅的源极/漏极扩展区的施主浓度和结的深度可以做成与NDR FET的那些量相同或相异，如果需要，靠用选择性的(掩模)离子注入。此外，在某些实施例中，可能想在下面描述的在重掺杂的源极/漏极区之后来形成浅的源极/漏极区。
传统的退火工序可在轻掺杂漏极(LDD)注入之后实现(如在步骤465中的)退火去掉损伤，并进一步控制目标PVR值。
图15是一示意的截面剖视图，表示构成更重掺杂的漏极/源极区1070和1071的步骤，适于NDR FET和其他传统和其它传统的FET(如在步骤470-475所说明的)。在这个情形，深的源极和漏极区是补偿出自沿自栅极电极侧壁由隔离器1025形成的栅极电极的边缘。这侧壁隔离器是靠共形的淀积形成的而且为隔离器薄膜各向异性的腐蚀成传统的式样。这个隔离器薄膜的厚度确定侧壁隔离器的宽度，所以这补偿出自栅极电极。各式各样的这类隔离器技术在工艺中是知名的并且可与本发明一同使用。再者，更可取的是，侧壁隔离器是在同一时间NDR和非-NDR FET二者形成的。
源极和漏极(图4中步骤475)区1070和1071是用n型施主的源极和漏极(比如用砷(AS)以及/或者磷(P)，以及采用传统技术的后续的热退火(步骤480)以移走损伤和激活施主。在这个特列的实践中，栅极电极1060是充分地厚以防已注入的离子免于进入这栅极电极下面基片1000的表面。
如在图16的简化的透视所示的那样，完成器件制造(图4中步骤485，490和495)靠在源极和漏极接触区的表面上生成硅化物1085，1080，以及可能对栅极电极提供低电阻金属一对一半导体接触，跟着淀积一个或多个电绝缘层间薄膜1075，1077，产生接触空洞以及用金属塞子1081，1086，填入这些空洞，淀积和用一或多个金属层1083和1087制成图形来构成互连，又低温(350℃-450℃)在含氢气或含氘气气氛(造形气体)中退火。
多层金属布线，如果需要，可用淀积及制特有图形的绝缘材料和金属的交替迭层。要知道这硅化物接触1088和1085可由钛硅化物、钼硅化物、钴硅化物，或镍硅化物化合物的低电阻率相构成，而且可能与唯一的栅极连接或依具体应用与源极/漏极区连接。塞子1081和1086可能由钨(W)，铝(Al)、铜(Cu)或其他金属材料构成，绝缘薄膜1075和1077可以是化学气淀积的(CVD)薄膜，旋涂玻璃，以及/或者其他公认的绝缘材料，包括空气间隙。金属互连层1083，1087可能是铝(Al)、铜(Cu)或某个别的低电阻率金属。
以此方式，由一个或多个IG FET元件和一个或多个NDR FET元件构成的半导体器件能够在一共有基片制造，采用一种制造序列利用传统的诸种加工技术。那些技术性的工艺，当然会认识到前述的诸步骤也可能在其他加环境中是有用的，包括制作其他的NDR器件，比如硅基的共振隧道效应二极管，适于作为二极管、闸流管的二端的NDR FET等。
虽然没有明显表明，一个NDR FET和一个传统的IG FET有许多区域是由共同的物层构成，它们在后来被制成特有图形，这包括：一个共有基片1000；一个栅极绝缘体薄膜1040和1040’；一个导电的栅极电极层1060和1060’；层间绝缘体区1075和1077；金属塞子/金属层1081，1083和1086及1087。此外，它们还分享某些绝缘面区1010，及有源极/漏极区1070，1071和1070’，1071’构成于共同注入/退火步骤的同一时间。
在某些情形，当然能存在共享的这类区域，所以一个NDR FET的漏极能对应于一个IG FET的漏极/源极，或者反之亦然。能被共享的区域，当然，也连同适于作为二极管的二端的NDR FET。应当知道除了上面所示的那些，其他的加工步骤以及/或者加工物层也可实现，而这些例子仅仅是为了说明本发明的教材。例如，附加的互连以及/或者绝缘层都是典型用于集成电路(IC)而且也是能共享的。
实验数据结果
实验的NDR FET器件其抽样栅极长度低至125纳米已制作出来具有下列的基本的参量：7纳米栅极氧化物厚度；2×1014厘子-2的沟道注入剂量；1100℃后-栅极-氧化的RTA退火；3×1015原子/厘子-2的砷-掺杂的轻掺杂漏极(LDD)。
应该立刻注意，这种原型的加工与先前描述的推荐的加不是完全等同的。例如在栅极氧化物被淀积之前不做热退火。在沟道中也没有做相反-掺杂注入(例如用坤)，来降低vt和五阈值摆动。使用的是单层的栅极绝缘材料。因此，这个原型的加工是意图上设计的和用原始技艺的，目的在于检验/表征NDR器件的预期的行为和性能，并证实它们的标度能力和适合能力，而对传统的MOS电路应用。于是，所得到的这些结果不必是反映商业的生产会获得的实际的结果，或者也不必反映本发明的任何特别的实际的执行实施例，用特别的沟道几何，在一特别的制作设备范围，采用特别的设计规则集合，或采用特别的加工装置的集合。
然而，发明人提供的这些测试结果是有用于说明本发明的许多基本的重要特点和优点。此外，它们担当进一步证这该发明的基本的工序特点，包括具有转换负微分电阻的FET。
对栅极偏压和栅极长度的依赖关系
NDR FET电流一对-电压(I-V)特性的依赖于栅极偏压和栅极长度的关系都作了测量。图17A显示晶体管电流如何随栅极偏压变化。对于漏极偏压低于VNDR情况观测到相当典型的行为，具有晶体管电流渐渐增大～线性地跟随增大着的栅极激励Vgs-Vt。对于漏极偏压高于VNDR的情况，电流随Vd不断增大而指数式减小。随着渐渐增大的栅极激励，谷值电流增大，但不会像峰值电流一样快变。
图17B和17C显示峰值电流和谷值电流如何分别随栅极偏压和栅极长度而变化。
在图17B能看到，峰值漏极电流按照预期的随不断增加的栅极激励以及同时随不断减小的栅极长度而增大。
在图17C能看到，谷值漏极电流值不断增大的栅极激励同样增大，这是合理的。然而，谷值漏极电流则随不断减小的栅极长度而减小。这也是合理的，因为富有能量的载流子(产生于沟道的漏极端)在高的漏极偏压时被陷俘而影响Vt增加。当栅极长度减小时，受陷俘的这些载流子更近于沟道的源极端于是它们更有效地使晶体管Vt增加。
如在图17D中看到的，栅极长度上减小的净效应是在峰谷比上有一明显的增大。应当注意，在高的漏极偏压时，反向-偏压-n-结的击穿电流是漏极电流的重大的成份因为在沟道中有相对高水平的掺杂。因此，为了明白NDR晶体管的真实的谷值电流，一定要监控源极电流。在图17E中示出的是关于源极电流这PVR的关系。当栅极长度被定标降至125纳米时，PVR增大到近于100。结果是如同能在这份测试数据看到的那样，本发明的NDR诸实施例都是极端可标度，所以在未来深的亚微米硅加工技术保证它的效用。
在理想情况，本NDR器件的谷值电流应该十分有利于与传统的MOSFET的关断-状态的漏电流比较。在本NDR FET器件事实上，这关断-电流受陷阱而面密度NT(单位面积中的陷阱数目)十分有效地控制(并不同于现行工节状态的FET)。
温度关系的数据
本发明期望从理论观点来证明温度性能优越于其他的NDR替代品，因为，在其他诸事之中，在升高温时，一个电子的平均功能是较高的。所以，陷阱作用和退-陷阱作用的速度可望增大，即NDR FET的响应时间随着温度升高应当能有改善。可是，由于沟道中电子的平均自由路程将减小，可以想象为了产生具有能量足够引发NDR行为的电子可能是需要较高的电场。当然，用前面所描述的许多方法，这后者是能达到的。
对于NDR器一个实施例附加的温度关系的数据所以在图17F中举例说明。再者，当这个器件被设置成为一试验载体，它演示了本发明各个实施例的某些运作行为，包括这样事实，总体的PVR值在超过25℃到125℃宽广温度范围它实质上是常数。这是由于，如同在该图看到的，当峰值电流随温度一同增加时，谷值电流同样增大。因此，本发明的某些实施例有为剪裁成在一合理宽广的温度范围运作而具有与温度相对无关。
如同在图17F的诸图形看到的，当温度增加到125℃时峰值电流和谷值电流二者都略有增大。在这个图形上有注解，包括对应于漏极电流Id的线和对应于源极电流Is的符号。实心符号和实线是25℃的测量；空心符号和虚线是关于125℃的测量。
在超过整个温度范围，峰值电流增加约20％，而谷值电流增加近3倍；与传统的MOSFET相比，这是相对小的，在传统的MOSFET中漏电流随温度而指数式增大。然而，总体说NDR FET的峰谷电流比(对于NDR器件这是关键的性能量度)在超过一宽广温度范围相当好地保持常数。
所以，本发明的NDR FET显然能满足关于商业的集成电路(IC)产品的运作温度规格。实际上，预期本发明的最佳化的实施例采用以上描述的前述的推荐加工过程能达到在跨于很宽的温度范围PVR值超过106，使它们特别适用于军事、航天、汽车，以及类似的温度要求的环境。这个特点加上与传统CMOS加工过程的相容能力，造就NDR FET在所有已知NDR器件之中突出，它指望于高密度IC应用。
应该注意，先前工艺的NDR器件，比如隧道二极管、共振隧道效应二极管、实-空间转移晶体管等等，在温度上升时，显现明显退化的性能。例如，闸流管一基的存储器件必须在相对高(＞1纳安)的维持电流以便保证在75℃稳定的运作。所谓单个晶体管(数字随机存取存储器为基的，DRAM-based)SRAM在升高运作温度时会有显著的功率损耗，因为较高的更新速率必须常对较高导通-晶体管漏电作补偿。
通过各种加工参量控制PVR和VNDR
各种加工过程参量对PVR和VNDR特性影也受到检验。做到这一点依检验PVR和VNDR值有关的各种实验的分化产生作业器件。因此，如在图17G所看到的，7纳米栅极氧化物NDR测试器件晶体片产生的结果为图17A到17F，标记作为W#A3对应于晶体A3。另外的晶体原型也经过测试顺应各种加工变化，包括：
(1)为生成陷阱(用不同的沟道注入剂量(即硼于2×1014或3×1014原子/厘米2)；
(2)不同的轻掺杂漏极品种(P+或As+)剂量；
(3)不同的后-栅极-氧化退火条件(RTA或退火炉子)；
(4)不同的蒸汽再-氧化条件；
(5)不同的栅极绝缘体厚度。
PVR和VNDR值已被分别总结于图17G和图17H，对于NDR FET具有抽样栅极长度180纳米；漏极电流值用细棒标记，而源极电流值是用粗棒表示。由这个测试数值能做出几个重大的观测结果，它是极为有用的，为NDR器的一个特定实施例透视实行精确的PVR以及/或者VNDR控制。特别是，它能看到：在制作加工过程期间由精细调整一个或多个标准的加工工序能够得到想要的目标的PVR/VNDR值。这就允许PVR以及/或者VNDR值有宽的变化，并进一步保证对于NDR加工过程能得到可预期的、可靠的产出和结果。
在一个推荐的实施例里，VNDR被设置在略低于电源电压Vdd的一半，即VNDR≤Vdd/2。然而，通过在这里披露的适当的加工控制在半导体基片的不同的面区能够达到有不同的VNDR值。
于是，如测试数据所示，作为本发明的唯一结构和工序的特点的一个结果，想要的PVR以及/或者VNDR特性是容易设置和在传统的MOS制作设备范围利用一个或多个传统的加工工序来控制。这个便利于制作的能力保证PVR和VNDR有适当的目标值，能达到适于丰富多样的目标应用。而本发现提供加工种种变化的许多例子，它们能用于控制PVR和VNDR行为，依照本教材其他的例子对于熟练的工艺师来说将是明白的。因此，本发明决不是限于这样的PVR以及/或VNDR加工控制技术的任何单个变式，或几个变式的组合。
通过沟道注入剂量控制来控制PVR和VNDR值
图17G表示，由于较高的硼注入剂量达到较高PVR值。这点是人们期望的，因为陷阱的密度是与被结合进入靠近Si/SiO2界面氧化物的硅的浓度相关的。然而，如同早先注意到的，陷阱的浓度不应做得太高，以便避免陷阱一到一陷阱的电导。
图17H表示对于较高硼注入剂量，VNDR值是略低的，是由于在反型的沟道中有较高的垂直方向的电场。(为了达到1伏特栅极激励是需要Vg有较大值，国为Vt是较大的)对于较大的垂直方向的电场，侧边方向电场(因此Vd)不需要一样高以求创生的热电子能被陷俘。
因此，想要的或目标PVR/VNDR值也能靠控制在任何特定制作环境中所用的注入类型或剂量来实现。
通过后-栅极-氧化退火来控制PVR和VNDR值
如同在图17G看到的那样，显著较高的PVR值是用1100℃快速热退火(RTA)达到的，并与1100℃炉子退火作对比。这个表明用1100℃RTA，得到的是在Si/SiO2界面处有较高的陷阱密度。所以想要的PVR值也能够实现，在任何特殊的制作环境中靠控制所实行的热退火的类型。
在这个时节，(如图17H中看到的)实验数据不表明VNDR对后-栅极-氧化退火条件有强的依存性。
通过轻掺杂漏(LDD)注入剂量来控制PVR和VNDR
显著较高的PVR值是用As-掺杂的LDD得到的，作为对比的为P掺杂的LDD，如在图17G中看到的。发明人相信这个情况是因为As扩散比P更慢以致用As达到较高的LDD掺杂浓度。这情况又为在沟道的漏极区中提供较高的峰值电场，所以有较热的电子和有更多的电荷陷阱作用。显然，在这些实验的晶片里，LDD离子注入损伤没有完全地退火去掉，由于较高剂量(3×1015厘米-2)的AS注入，它导致较低的峰值电流和较高的谷值电流，所以降低PVR。再者这点可用熟知的退火技术来校正。
在图17H，能够看到，对于As-掺杂的LDD其VNDR是较低的，作为对比用P掺杂的LDD。这是因为为在沟道的漏极区中达到临界的峰值电场所需的漏极偏压是较低的(由于较高的LDD掺杂浓度)。
结果，LDD工序尚提供另一种机制来设置或精细一调节想要PVR/VNDR值，采用传统的MOS加工工序。
通过栅极-氧化物厚度来控制PVR和VNDR值
图17J和图17K分别表示PVR和VNDR的相似的测试数据，只是有略为较薄的栅极氧化物(5.5纳米)。这个数据也是有用的因为它又举例说明为加工设计师可提供另一个工具来实现可变的VR值。也就是说，如在这个图看到，在所有其他的参量是相等的情况，总体的PVR值是低于具有7纳米栅级氧化物作为比较NDR器件的PVR值。
因此，采用较厚的栅极氧化物同样能达到较高的PVR值。这点是期盼的，因为给定电荷陷阱的密度(NT)对较厚的栅极电介质影响Vt有较大增加：
ΔVt≈q*NT/Cox
作为一个例子，对于NT＝5×1012/厘米2以及7纳米SiO2栅极电介质，Vt≈1.6伏，如此有“峰对谷比”(PVR)近于106应该能达到(假设Vgs-Vt＝1伏和S约为100毫伏/度)。有效的PVR也可能得到增强(高至100X)由于栅极偏压依动力学方式变化或者增大峰值电流以及/或者降低谷值电流。在NDR器件的运作期间，这个类型的在一电路的PVR调节是本发明的另一个优点能够在某些实施例中使用。
在图17K，能够看到对于较厚的栅极氧化物VNDR是略为较低，这是由于在反型沟道中有较高的平均的垂直方向的电场。(为了得到1伏持的栅极激励，需要较大的vg值，因为Vt是较大的。)对于较大的垂直方向的电场，侧向电场(所以Vd)不需要同样高，以便产生能被陷阱的大能量电子。
由于这些道理，在任何特殊制作环境中由控制所用的栅极绝缘体的类型和厚度同样能够实现想要的PVR和VNDR值。
通过蒸汽退火来控制PVR和VNDR
蒸汽退火的效果不能从实验的结果得到明确肯定。如在图17J看到的，对于相对薄的栅极氧化物(5.5纳米)，如果使用蒸汽退火PVR值总是较高的。如在图17G中看到，可是，对于厚的栅极氧化物，然而，如果使用蒸汽退火，PVR值是勉强(但总必)较低。
VNDR在一切情形一般是较低的如果使用了蒸汽退火。
这些结果建议，如早先所说的，蒸汽退火明助于在Si/SiO2界面附近生成附加的电荷陷阱。可是，在某些情形，如果栅极氧化物是厚的，它同样会加强硼的扩散离开界面(并由此降低在界面的陷阱一状态密度)。
因此，看来对于某些几何形，利用蒸汽退火加工来制作NDR器件同样能实现想要的PVR/VNDR值。
NDR FET的可靠性
在NDR FET中，当Vds＞VNDR时，载流子经隧道通过超薄的界面氧化物进出于陷阱。这些载流子中极大多数不会有充分的功能引起在“隧道氧化物”中形成新的陷阱(例如由电子能分布的尾区的高能量电子)，它们很可能担负增大NDR FET的速率，因为这些新的陷阱会在靠近Si/SiO2的界面而非原来陷阱附近形成。
虽然对于NDR FET可靠性项目不是明显地测试的，发明人相信，关于SiO2现有的知识主体指出这样事实，这类器件应该与传统的MOSFET一样好或更好。根据随着减小氧化物厚度，倾向击穿的电荷QBD有增大的趋势(当氧化物厚度减小至零时(QBD趋于无限大)，有理由预期：NDR FET的“循环-能力”会很高(例如在高-Vt和低Vt态之间有＞＞1012循环)。
大家知道，在沟道中的传统的热载流子(即能量＞3.1eV)是担负着MOSFET性能上的退化，由于损伤它们会被引到氧化物界面以及氧化物的体内。实际上NDR FET应该提供优越的结果，因为在这类器件中，热电子的总量是有限的只由于大能量载流子(即大约0.5电子伏)是产生于高Vds时且晶体管本身转到断开状态。这些大能量电子以隧道方式进入埋在氧化物范围的陷阱，它们一般不够“热来引发损伤。于是，发明人预料，NDR FET在商业的应用里有合理好的可靠性。
NDR测试/强化/陷阱增强
图18说明一基本的加工过程1800，它能用于测试NDR器件，以及/或者在制作加工过程中增强陷阱分布。由于本发明NDR器件中所采用的机制的本性，有可能故意地或在常规制作工序期间或在这些工序以后改变陷阱用层范围陷阱的或其总浓度以及/或者其分布。在其他情形里，可能愿意在测试期间“固定”某一特定的陷阱分布/启动工序来保证在野外场合中有可预期的和稳定的性能。
因此，如在图18G看到的，第一步骤1810是与生成电荷陷阱相联系的，采用在这里讨论的或先前King等人申请中讲的许多技术中的任何一种。虽然在步骤1812，或对实际的器件或对待测试的结构测量其NDR性能特性。
在较后的时间，接着使用一个“加强”步骤(或者在制作期间，或者在测试/启动阶段)在界面附近产生另外的陷阱，以及/或者在器件范围改变现有陷阱的分布。这些测试的参量(即时间、强度等)是由加到器件的目的来构置的，比在野外中所遇到的要求更加强。当然，这方面的细节，会因应用情况变化，并能用常规技巧和实验方法来确定。在这个形态，可期望有可能形成任何新的陷阱，以及/或者陷阱的分布可能的改变，能在制作期间作工程设计/测试过程固定器件的特性而在野外应用之前将它释放。换言这，含有这类器件的晶片是被预前一加强的以确保NDR特性不会在后来的实际应用中随时间“漂移”或变化。
为了达到这种加强，一个推荐的方法是对NDR器件(或测试结构)的栅极，主体、源极和漏极诸区域加偏压以致产生大量富能能量的电子，它们能隧穿通过栅极绝缘层，并经过某一预定的时间周期，或经历某一预定的循环次数如在步骤1820所示。例如，靠外加适当高的栅极对主体偏压，有可能迫使电子从沟道穿过栅极绝缘层流过(由于Foosber-Nordheim隧道效应)。这种类型的加强同样能在绝缘层中引起陷阱形成。另一种方法是，如果是在NDR器件制作期间做测试，可能采用加一次热处理来改变陷阱的分布如上面所说的。当然，别的技术可以用来产生热载流子以及/或者改变陷阱的分布，包括用光学的辐射。
在步骤1825，对NDR器件(或测试结构)的NDR性能做第二个测量，诸如转换速度，PVR，VNDR等，查看这类性能是否已达到目标阈值，或者它已经整平。在后一种情况，要重复做加强检验，而且如果性能未改善要一次接一次重复，检验可是不连续的。
如果另外的加强试验/加偏压是认定适宜于步骤1830，这个加强循环再施行了按照预定的时间周期或循环次数。在某些例子，可能愿意一次又一次增加偏压强度来增加器件的总的加强度，直到某个极大的水平。
按步骤1835完成这种测试，看NDR特性是否整平，或者性能目标是否达到了。
加工过程1800的好处是这样的事实，所说的加强步骤在陷阱作用区中具有产生附加的永久的陷阱的副效应。这类附加的陷阱，要是它们是靠近于界面，就担当进一步增大NDR转换速率的作用。因此，与传统的MOSFET制作相反，陷阱作用位置增加在某些情形能够有益地被利用。
此外，对于熟练工艺的那些人这是明显的，本发明的一些实施例能知道也在实地超时的工序改进，部份由于某种自然出现“新的陷阱”形成过程它是由于器件的正常的运作引起的。于是，可能本发明的实施例当它们被用于商来的集成电路(IC)时，它们实际上会看到超时增大运作速率。
应该注意，上述加工过程只有可能被插入它的整体适于单一测试/为某特殊应用用任何特定设备校正晶片，这样，加强加工过程能够对后来的晶片加工进行校正无须另外的个体测量。换句话说，加强试验过程本身可以根据从一个或多个标准晶片得到的结果加以设计和优化，这些标准晶片预期是插入某特殊设备里任何其他晶片的代表。此后，加强试验会对个别晶片自动地发生，不必需要来核查或复核NDR性能。
另一种方法是，加强/试验过程1800可以在某一制作便利的关键NDR工序之后在任何时间进行(诸如在试验结构上)来监控NDR行为并判定目标性能是否满足。在步骤1825时搜索的结果可以用于保证后面的下游加工步骤被修改能校正任何偏差。
再者，为了说明本发明的突出之点的目的，许多与执行相关的细节都被略去。监控，加强，和控制程序的详细说明在大多数情况是能够确定的，以常规的技巧适应任何特殊的应用，所以它们不在此被介绍了。此外，虽然以上实施例被描述作为推荐的NDR FET器件以及/或者陷阱作用为基的器件的参考，娴熟于工艺的那些人会明白这些原理和教材是比这个宽广，而且对于想要监控和提升NDR/陷阱作用行为的任何应用场合一定是有用的。
NDR动力学PVR调节
本发明的另一个方面考虑这样的事实，即使在制作过程期间NDR器件完全之后，对于一特定NDR电路PVR值能在较后的时间采用在这里通常称之为动力学PVR调节过程来调节的。这一点允许“适用”型NDR器件不像先前工艺中的任何物品。
换句话说，本发明的某些实施例可以在这些环境中利用，即在正常的电路运作时想要改变PVR特性也就是具有适用的行为的场合。在这个形态时，一电路可在一个时间运作时具有第一个PVR值，而在后来时间适于具有第二个PVR值。这PVR值可在飞行中改变，举例说，响应所希望的运作电压、功率或时标速率等。所以，作为一例子，含有NDR(或电荷陷阱的器件)的电路能够降低功率在静态模式期间达到更小的漏电流。其他的一些例子从本教材来说是明白的。
如在图19A看到的，因而，一个集成电路1900含有一NDR为在的逻辑jkh1905及NDR为基的存储电路1910二者或二者中一个，以及某个另外的非-NDR电路1915。再者，由于本发明的这些实施例能够采用与传统的MOS晶体可相容的工序来制造，可以预期它们在许多应用中能够被集成在一起。一个NDR逻辑的PVR控制电路1920和NDR存储PVR控制电路1925，它们选择性地控制NDR为基的逻辑电路1905和NDR为在的存储电路1910的PVR特性，分别解释作下面解释。娴熟工艺的那些人当然合认识到这是一个简单化的描述，而且不是所有集成电路1900会利用或需要在一个应用中逻辑和存储二者。
值得注意，一NDR为基的存储电路1910可由一个或多个存储阵列、自锁电路、记录器等组成，它们包括第一类型NDR元件须有第一个特定的PVR值。一个NDR为基础的逻辑电路可能由标准的逻辑门构成可完成算术位置，逻辑运算等组成，并包括第二类型NDR元件须有第二个特定PVR值。这两个类型的NDR元件最好是二者均为NDR FET，但NDR FET与其他NDR元件(二极管，闸流管)的其他组合可能采用，只要后者包含某种形式的可修正的PVR特性。
就许多应用来说，用在存储电路1910的第一类型的NDR元件与用于逻辑电路1905的第二类型NDR元件相比有不同的运作要求，因而，也同样需要不同的NDR特性。所以，预期使用本发明的某些“混合的”类型的系统将采用不同类型的NDR器件，它们有不同的NDR特性，比如不同的PVR值，不同的VNDR值，不同的栅极偏压，不同的源极/漏极偏压等。
此外，在某些情形，不同类型的NDR元件可在不同的运作周期使用不同的偏压，如图19B所示。这种类型的运作的优点是十分可贵的。即NDR器件能够在第一个时间周期中运作具有峰值电流IHigh和谷值电流I1Low，依据第一PVR特性。在后来的时间，NDR器件的谷值电流能够简单地靠减小加在NDR FET的栅极偏置信号来减小。这样得到谷值电流I2Low，而且由于比IHigh/I2Low是明显大于比IHigh/I1Low，这NDR器件就有不同的总体PVR。这情况又意味一个NDR FET的静态的或静止的功耗在运作期间可以变化进一步改善春功率损耗特性。由复习图17A这是更明显了，在那里可以看到增大栅极电压VG也得到增加的源极/漏极电流。类似地，降低栅极电压导致较小的源极/漏极电流。因此，本发明的某些推荐的实施例能够可以被组构成具有适用的NDR行为来运作。
再来看图19B，由I1Low/I2Low的过渡是在这样条件之下做到的，是在控制NDR存储PVR控制电路1925或NDR逻辑PVR控制电路1920(当情况如此地时)各自响应NDR存储电压1910或NDR逻辑电路1905的在想要的运作特性上的变化。在这个情形，如图19B所示，过渡首先做成由高电流状态到低电流状态，以及它们从这样的低电流状态过渡到更低的电流状态以降低功率。为了恢复此NDR器件达到它的正常的PVR值，要重新加上正常的栅极偏压信号，使这器件转换加到略高的谷值电流(I1Low)的结果。此后当然，如果源极/漏极电压变化达到非-NDR模式，沟道中电流会在霜一特定电压VNDR再达到IHigh。
再者，在某些低功率模式时，可能想要减小一切不必要的功耗，而本发明提供另一例技术能做到这样。此外，对于存储和逻辑应用二者都可能想要减小漏电流，故这项技术可用于这两类型的电路。在存储电路的情形，例如，在正常存取(读/写)运算期间需要某一总量的驱动电流，所以想要有相对大的IHigh。可是，在存储数据时，想要使用按实用一样小的功率，于是宁可处在这样的状态，如果可能谷值电流从I1Low过渡到I2Low。作为一个例子，在一个SRAM单元应用时，虽然为了闩锁数据不需要高的PVR值，而为了低的备用功率高的PVR是想要的。类似，对于NDR器件的高-速数字逻辑应用，为了线路能恰当地运作不需要高的PVR(对于大多数适合值～10)，虽然为了低-功率运算愿要的是高的PVR。实际上，如果PVR值太高，电路可能在实际上运作得更慢，因为对于一个NDR器件这需要花更长时间才能从一“谷值”电流状态进到一“峰值”电流状态。
于是，本教材的一个有用的应用就是对于一个适用的NDR器件，在高-激活度(通常高-速度率)应用时由此PVR是置于高值；而在低-激活度应用时(例如，SRAM，典型少于1％的激活速率)为了低国率PVR是置于低值。因此，在这样的情形，对于某一特殊应用总体的PVR能依动力学方式变化来容纳特殊的想要的运作模式。这决定究竞调节PVR值是如何做出的，是响应集成电路的功率调节电路产生的信号或是响应在传统的形态中计算系统。
相反，如图19C所示，假定一NDR器件已经处在一特别低的电流状态(或甚至最低可能的电流状态)，依据加在栅极略为较高的偏压，当器件转换到导通状态时，有可能使器件过渡到比正常高电流I2High还略高的状态。而这个情形可能不怎么常用的，它的确提出在NDR器件正常运作时有另一个机会来增大特殊的PVR值。
相似的表态，对于一个NDR器件春PVR值如果愿意也可能从一个模式到下一个模式减小下来，简单地靠改变栅极偏压力做，这样做成从相对高的谷值电流(即从I1Low)到相对低的峰值电流(即到I1High)的过渡。在某些情表这会有速率的优点，以及在PVR值不是作为关键参量的某些逻辑应用时，这个或许是一个有利的特性。
为了改变一个NDR器件的PVR值还有另一项技术就是靠改变作速度由此器件转换进入和离开某个NDR模式。换句话说，参考图19B，如果在第一个时间周期在点IHigh源极/漏极偏压以第一速率被导通或截止，第一批载流子能被陷俘。这时陷俘的载流子使沟道耗尽了(载流子)，从而引起NDR效应阻断沟道(或将它减到水平I2Low)。在不同运作模式时于IHigh启动转换速率增大(即时间周期缩短了)，那末减少的载流子被陷俘，导致较小的总体的PVR值因为靠这些受陷俘载流子的运作电流只能减少到水平I1Low。相反，如果转换速度减小，总体的PVR能够相应的增大。作为一件实用的事。因而，相同的NDR结构会有不同的NDR行为，这依赖于对源极/漏极偏压使用的转换速率。在逻辑应用中这时PVR值不需要超过某目标值(如10)中许更完全公认(或想要)的是增大转换速率所以在IHigh和ILow数值的狭窄范围运作。
本发明能够被利用的另一个特征是NDR FET中的这样的事实，在靠近沟道界面的栅极绝缘体中自然地存在陷阱的某种分布。在界段或其近邻的陷阱它们陷俘/退-陷俘电子非常快，而位于离界面更远的陷阱它们陷俘/退-陷俘电子更慢。于是，一个NDR FET的PVR能够做得随时间变化，从最初(1皮秒之内)开始处于低值(～20)再调整到一较高值(例如在1纳秒之后)。这自然地为转换频繁的电路提供低的PVR(例如逻辑)，即一种动力学PVR的自然形式。
对于动力学PVR程序其总体的加工流程1930是在图19D中示明。一个具有可变的PVR的NDR(或某些其他有陷阱作用的器件)是在集成电路范围在步骤1935时形成的。一个标称的PVR值也是在步骤1940时设置的(即通过一个或多个如先前所说的制作工序)。在以后的时间，诸如器件在野外运作时，在步骤1945做出决定弄明白是否需要PVR调节。取决于特殊应用的要求，对一个或多个NDR电路(逻辑以及/或者存储)的PVR值都是在步骤1950时调节的，或者靠调了转变速度，以及/或者栅极偏压调制。而这些只是例子，关于得到动力学PVR的其他技术对于娴熟工艺的那些人会清楚的。
再者，虽然创新的加工过程已介绍于一个NDRFET实施例的前后文，应当理解动力学PVR的用处，或者适用的NDR器件可以有益地被用于许多环境超出这些领域，包括其他的NDR元件像二极管，闸流管等可能包含可变的PVR行为的。
变化的PVR和VNDR值的NDR电路，包含在共有基片上的
本发明的另一些实施例就是现在所描述的以图20A-20B为参考。这些实施例建立了本发明制作NDR器件过程是极其灵活的事实之上，以及许可品目繁多的NDR器件具有不同的行为。
示于图20A的最简单的实施例中的一个，在一生产线(“配装线”)范围的一件特定的半导体加工设备(即一台注入机，一个炉子，一座薄膜淀积反应器等)能够按照一预定的“方法”2001来编制程序，在一在片(例如硅晶片)上为特殊的NDR特性得到一个想要的目标设置，例如包括一PVR值。举例说，对于在第一类型的基片上第一类型的NDR器件，一台注入机可以依照杂质类型(硼)在预定的能量和剂量(即，2×1014原子/厘米2)来编制程序。对于在第二类型基片上第二类型NDR器件，同一台注入机可依照较高剂量(即3×1014原子/厘米2)来编定程序。
说明要使用离子注入的信息是被编码于所谓“管理卡”上，它指示到一制作线运作机对于某特定晶片2002或一批晶片典型地采用什么方法。运作机于是记入编码于一控制模块2003，这样，基片从一装载器2004通过有一个特殊方法，接着在被送到卸载器2006之前由加工设备2005对它完成(加工)。在一制作工厂中对于其他设备应该做类似的编制程序，所以在不同在片/晶片/电路上制作不同类型应用时应能自动地实现适当的NDR特性。
例如，一台淀积机能按按编制程序在一系列步骤中来淀积两种不同类型的栅极绝缘材料，在同一时间为NDR和非-NDR器件二极管制作栅极绝缘体，或者为不同类型的NDR器件制作不同厚度的栅极绝缘体。于是，种种NDR器件的制作在许多情形在无缝状态能够达到，容易将放在传统的制作线上的前现有设备集成一体。
在另一些情形，可能在某些应用里电路设计者希望在单个基片2010范围结合不同类型的NDR器件它们具有根据不同的特性，通常如在图20B中所示。这可能是有用的，例如在混合环境里，诸如在集成电路块上的系统的应用在那里第一类型的NDR器件被用于存储电路，而第二类型NDR器件被用于逻辑电路。如同先前所说的，对于一个NDR一在的SRAM单元，对于某些低功率环境相对高的PVR值是关键的。对于一个NDR一基的逻辑门，然后其PVR值应是相对低的(即在10的量级)。所以，在那些情形想要的是将NDR逻辑和NDR存储二者制在共同的基片中，在许多情形又可能共享工序的步骤来改善生产能力和一体化，而仍然许可不同种类NDR器件的独特的最佳化。
另一种情况，两个不同类型的存储器件，或两个不同类型的逻辑器件可使用不同类型的NDR特性。制作NDR器件的传统的方法不允许在一共同生产加工过程NDR特性有简易的或适当的差异。然而，在本发明的某实施例中，单个在片2010能有多个分离的NDR区域，记作NDR区域#1，NDR区域#2，NDR区域#N，以及多个非-NDR区域，记作非-NDR区域#1，非-NDR区域#2，非-NDR区域#N。
为了构成不同的NDR区域一种简单方法就是用选择性的掩模，如此在制作一晶片时不同的区域被暴露于不同的加工条件。在半导体工艺中选择性的掩模是一项著名的技术，而且许多已知的变异方式能够被用于本发明。例如，在第一次注入工序时基片2010可以被掩模以致只有NDR区域#1接受某一特殊的第一个注入品种，剂量和分布。如同先前所说的，一次为制作陷阱的NDR注入的特殊的品种、剂量和分布能被用来规定和设置NDR器件的目标PVR以及/或者VNDR值。在第二次注入工序时，基片2010于是被掩模成如此只有NDR区域#2接受特殊的第二个注入品种，剂量和分布。这个只是一个例子，当然，对于根据本教材娴熟工艺的那些人其他的变异方式一定是明白的。
在另一个选择的情况，在第一个NDR区域栅极长度可能异于在第二个NDR区域栅极的长度。再者，如先前所说的，由于发明依沟道大小有按比例关系，由利用不同的栅极长度有可能得到两个不同的NDR特性。因此，在某些情形，两个不同类型的NDR器件能够用严格相同的加工条件制造出来，而且简单地借助于它们的不同的栅极长度，它们必有著名的，可预期的PVR，VNDR值和行为。
此外，用于逻辑和存储电路中的时标频率、电压电源以及/或者功率损耗往往是不同的，以及MDR结构在如此根本不同的区域同样会是不同的在许多情形也要在这些运作特性方面容纳这差异。例如，一个存储单元的VNDR可能被设置大大高于在同一基片中的一个逻辑门的VNDR，因为前者要用较高的电压电源。对于娴熟的工艺师其他类似的例子是显然明白的，因而本发明不是限于现在的这些例子。
在另一选项中，不同的栅极厚度，或不同的栅极材料能被用于不同的NDR区域。如先前所说的，PVR(ey VNDR)值同样能够利用这类参量来设置，而且对于硅基片采用传统的技术剪裁这类特征是一件简单的事。举例说，栅极绝缘体可以在所有NDR或生长达第一个厚度，接着一个腐蚀工序能有选择地将它在一个或多个区域移去减去在这些区域的厚度。另一种选择是，栅极绝缘体从开始能按不同方式生长至想要的目标厚度。为了这个选择是广泛的而且本发明决不限制于任何特殊的变慢形式。
在又一个实施例中，不同的陷阱作用的区域可以在两个分开的系列中构成实现不同的NDR行为。于是要采用两个不同的注入，接下去为分别的退火，或者甚至一次共同的退火工序使陷阱适当地分布。两个不同的陷阱集合也会是不同的杂质以及/或者注入品种如果想要有多重陷阱剖面分布，诸如不同陷阱能量来陷俘不同类型的电荷载流子，或者不同陷阱类型以不同的速率行陷俘/退-陷俘。在一基片于同一时间所制作的不同的NDR器件的情形，适当的掩模步骤能够用于保证任何另外的后续的陷阱生成工序只对所选择的NDR器件实现。
应当理解图20B当然是一个简化的情形，而且可能有混合的NDR类型甚至在单个区域范围，因为能十分容易用传统的掩模技术来完成。
由上面介绍的数据，能绰绰有余了解到不同类型的NDR器件能够在单个在片中构成(并因此存在和运作)具有显然根本不同的性能(即PVR值可相差10或更多)产且仍可利用几乎全部共同的加工工序。在大多数例子里，实际上，生产上的差别只是轻微的，产仅涉及少数几个对各类型特殊的另外的加工步骤。当然，后者能够用于使两种不同类型NDR器件的行为达到各别最佳化。
再者，虽然所给的这些例子是针对参照PVR值以及/或者VNDR变化的NDR行为，显然这些技术能容易推广到修正NDR器件的其他特性。举例说，不同的NDR器件的转换速率能靠有异于沟道中的分布陷阱来改变，或者靠采用不同的栅极绝缘体，不同的杂质，不同的沟道长度等来改变。温度的行为因此也能够加以改变，如此，某些NDR器件呈具非常不变的PVR特性，而其他器件呈具变化的PVR特性。于是，陷阱作用/退-陷阱作用的动作的温度特性能被利用来探测和响应特殊的温度，温度变化等。再者，存在无数种选择在这方面能够被调整到区别NDR器件，从而此发明不会限制于任何特定的特性。
最后，对于本领域的普通技术人员会了解，本发明可被应用到别的硅基NDR(以及/或者有陷阱作用的器件)，诸如，隧道二极管，闸流管等，或者这类器件与在这里描述的NDR FET的组合。再者，主要靠利用传统的MOS加工工序，本发明能在单个基片范容纳和允许品类繁多的NDR型器件，如同先前说的，这基片不限制于纯硅，但可能是例如SOI或SiC。
虽然这些发明以参照举说的实施例已经作了描述，这个描述不是想被解释成有限制性的意义。本领域的普通技术人员会明了，前面的描述仅仅是举例方式，因而不是对发明的范围的限制，它可被利用于以传统的加工技术制造的许多类型的集成电路。举说的这些实施例的各式各样的修正方案和组合形式，以及本发明的其他实施例，对于本领域的普通技术人员参照本描述是会明白的。这类修正方案和组合形式，当然，可能利用已经知道的其他的特点来代替或加在这里所揭示的特点。可以预期，给出这创新器件的唯一的特性以及方法(它允许有种种表示)，和在这个领域工艺上的快速进步，使得另一些实施例利用不同的尚待发明的材料，结构与加工过程会最肯定地在本教材的基础上发展。
因此，想要增补权利要求包含任何这类修正方案，改进形式和未来的实施例。虽然这类权利要求已经根据在这些描述的特珠的实施例开列了，对于本领域的普通技术人员应当明了在这里披露的事物范围同样能应用到任何新的和非-显式的特点(或者它们的组合)，这特点被直率地或含蓄地表露出来，不管这些是否与下面提出的权利要求有关系，以及是否它解决和/或调节上述所有的相同的技术问题。最后，申请人保留进一步的权利追寻新的以及/或者另外的权利要求针对在本申请(以及/或者任何有关的申请)的依法执行期间任何这类新的和非-显式的特点。
权利要求书
(按照条约第19条的修改)
1.一种适用的硅基负微分电阻(NDR)器件在集成电路的运作方法，包括步骤：
在第一个时间周期里，采用第一个电流一电压关系运作所述适用的硅基NDR器件；及
在第二个时间周期里，采用第二个电流一电压关系运作所述适用的硅基NDR器件；而且
在此所述的第一个电流一电压关系和所述的第二个电流-电压关系的NDR特性有充分的差异，以使所述适用的硅基NDR器件具有两个截然不同的运作模式，分别包括第一个运作的模式和第二个运作的模式；
响应集成电路上控制电路所产生的控制信号，所述适用的硅基NDR器件在所述第一个运作模式和所述第二个运作模式之间转换。
2.如权利要求1所述的方法，其特征在于，所述的第一个电流-电压关系与所述的第二个电流-电压关系是对硅基NDR器件的栅极端分别加上第一个栅极偏置电势和第二个栅极偏置电势引起的。
3.如权利要求1所述的方法，其特征在于，所述的第一个电流一电压关系和所述的第二个电流一电压关系是对所述适用的硅基NDR器件分别在第一个时标频率加上第一个栅极信号和在第二个时标频率加上第二个栅极信号引起的。
4.如权利要求1所述的方法，其特征在于，所述的控制信号基于集成电路中所用的功率损耗模式，这样在所述的第二个运作模式期间所述适用的硅基NDR器件损耗的功率比在所述第一个运作模式期间损耗的少。
5.如权利要求1所述的方法，其特征在于，适用的硅基NDR器件在给定偏压条件在所述的第一个运作模式期间所使用的第一个电流是比所述适用的硅基NDR器件在所述的第二运作模式期间所使用的电流大。
6.如权利要求1所述的方法，其特征在于，所述的控制信号基于集成电路中采用的速度模式，这样在所述的第二个运作模式期间该适用的硅基NDR器件比在所述的第一个运作模式期间运作得更慢。
7.如权利要求1所述的方法，其特征在于，所述的第一个运作模式所述适用的硅基NDR器件，在第一个峰值NDR电流和第一个谷值NDR电流之间转换比所述适用的硅基NDR器件在所述的第二个运作模式时在第二个峰值NDR电流和第二个谷值NDR电流之间转换较快。
8.如权利要求1所述的方法，其特征在于，所述适用的硅基NDR器件用于存储单元，且所述的控制依赖是一读/写指令，如此所述的第一个运作模式是与一次读或写运作相关的，而所述的第二个运作模式是与一次静态的存储运作相关的。
9.如权利要求1所述的方法，其特征在于，所述的所述适用的硅基NDR器是用于一个逻辑电路，所述的第一个运作模式是与正常的功率模式运作相关的，所述的第二个运作模式是与低的功率模式运作相关的。
10.一种运作带有适用的负微分电阻(NDR)元件的电路的方法，包括步骤：
(a)所述适用的NDR元件在第一个周期中按第一个峰谷比(PVR)运作，这时电路正执行一加工工序；及
(b)所述适用的NDR元件在第二个周期中按第二个峰谷比(PVR)运作，这里电路不执行一加工工序，如此以减小所述适用的NDR元件所损耗的电流，所述的第一个PVR至少比所述的第二PVR大50％；
其中所述适用的NDR元件的峰谷比(PVR)特性能适合电路的运作条件。
11.如权利要求10所述的方法，其特征在于，所述电路是一个逻辑电路，而加工工序是一个布尔逻辑函数。
12.如权利要求10所述的方法，其特征在于，所述的电路是一个存储单元，而加工工序是为某一数据值存储于所述存储单元的一次存取运作。
13.一种制作半导体电路的方法，其构成步骤为：
形成一硅基适用的NDR器件，它能在第一个时间周期里应用第一个电流-电压关系，并在第二个时间周期里应用第二个电流-电压关系；及
其中所述第一个电流-电压关系和所述的第二个电流-电压关系有充分差异以使所述的硅基的适用的NDR器件具有两个截然不同的运作模式，分别包含第一个运作模式和第二个运作模式；
形成一控制电路为所述的硅基的适用的NDR器件在所述的第一个运作模式和所述的第二个运作模式之间转换。
14.如权利要求13所述的方法，还包括形成一功率调节器电路的步骤，所述电路调节形成所述半导体电路的集成电路的功率损耗，并且将所述的控制电路耦合到所述的功率调节器电路。
15.如权利要求13所述的方法，其特征在于，所述标称的峰谷电流比(PVR)是在制作过程期间被置于所述硅基适用的NDR器件之中，而所述标称的PVR能够由所述的控制为调节。
16.如权利要求13所述的方法，还包括在一共同基片中构成第二个硅基NDR器件的步骤，在基片具有所述的硅基适用的NDR器件，如此所述的硅基适用的NDR器件有第一个峰谷电流的(PVR)，它是与所述第二个硅基NDR器件的第二个PVR是有本质上的差别。
17.如权利要求16所述的方法，其特征在于，所述第二个硅基NDR器件也是有适应性的，且在响应来自所述控制电路的控制信号时运作具有不同的电流-电压关系。
18.一种半导体电路，包括：
一个适用的硅基NDR器件，它适合于在第一个时间周期里以第一个电流-电压关系运作和在第二个时间周期里以第二个电流-电压关系运作；而
其中所述的第一个电流-电压关系和所述的第二个电流-电压关系NDR特性是有充分差异，以致使所述适用的硅基NDR器件具有两个截然不同的运作模式，分别包括第一个运作模式和第二个运作模式；
一控制电路为了所述的适用的硅基NDR器件在所述的第一个运作模式和所述的第二个运作模式之间转换。
19.如权利要求18所述的半导体电路，其特征在于，所述的控制电路控制所述的适用的硅基NDR器件的峰谷电流比(PVR)。
20.如权利要求18所述的半导体电路，其特征在于，所述的适用的硅基NDR器件是被设置为成存储单元的部分。
21.如权利要求18所述的半导体电路，其特征在于，所述的适用的硅基NDR器件是被设置成为逻辑门的部分。
22.如权利要求18所述的半导体电路，其特征在于，还包括第二个控制电路，且其中所述的控制电路控制被用于存储电路的所述的适用的硅基NDR器件许多第一类型的峰谷电流比(PVR)，以及所述的第二个控制电路控制被用于逻辑电路的所述的适用的硅基NDR器件的许多第二类型的峰谷电路比(PVR)。
23.在一个硅基负微分电阻(DNR)器件，其改进部分包括：
NDR器件被设置成自适用的，如此在第一时间周期里谷值电流减小，在所述的第一个时间周期在峰谷电流比(PVR)上引起相应增大；
其中不需要有一个外部控制信号来修改关于NDR器件所述的PVR。
24.如权利要求23所述的硅基NDR器件，其特征在于，关于这器件所述的PVR是由控制这器件的转换速率来调节，如此，较慢的转换速率能够用来增加关于器件的所述PVR。
25.如权利要求23所述的硅基NDR器件，其特征在于，关于器件在所述的第一个时间周期的至少部分时间里其所述PVR超过十(10)。
26.一种制成具有一控制栅、一源极区和一漏极区的半导体器件的方法，由下列步骤组成：
(a)提供具有第一种类型电导率的基片；
(b)在源极和漏极区之间形成一沟道以在源极和漏极区之间运载所述的电荷载流子，所述沟道被掺杂成两种不同的运作情况，如下：
(i)在第一种沟道掺杂运作时所述的沟道是用第一沟道杂质来掺杂的并使得具有所述的第一种类型的电导率；及
(ii)在第二种沟道掺杂运作时所述沟道是相反地掺进第二种沟道杂质以致具有第二种类型的电导率；
其中所述第二种类型的电导率与所述的第一种类型的导电率相反；而且
作为所述第一种沟道掺杂运作和所述第二种沟道掺杂运作的结果，如此形成的沟道区域具有净的第一种类型的导电率；以及
(c)形成一电荷陷阱区，它与所述沟道有一界面，所述电荷陷阱区具有电荷陷阱位置，它们能暂时沿所述界面俘获电荷载流于且允许器件运作具有一负的微分电阻特性；且
所述电荷陷阱位置至少部分来自所述的第一种沟道杂质，第一种沟道杂质形成的电荷陷阱分布主要集中在所述的界面。
27.如权利要求26所述的方法，其特征在于，所述的砷(As)用于所述第二种沟道掺杂运作。
28.如权利要求26所述的方法，其特征在于，所述的硅(B)用于所述第一种沟道掺杂运作。
29.如权利要求26所述的方法，其特征在于，所述的电荷陷阱作用区不是延伸遍及具有所述沟道的所述界面的整个长度。
30.如权利要求29所述的方法，其特征在于，所述的电荷陷阱作用区从源极压伸展以加强源极侧边陷阱作用。
31.如权利要求26所述的方法，其特征在于，所述的电荷陷阱作用区是形成作为半导体器件栅极绝缘体的部分。
32.如权利要求26所述的方法，其特征在于，所述的陷阱作用的坐标处在所述有电荷陷作用区，它们是由所述第一种沟道杂质构成。
33.如权利要求26所述的方法，其特征在于，所述的第一种沟道杂质在所述界面处其浓度至少比所述沟道区净掺杂浓度大一个数量级。
34.如权利要求26所述的方法，其特征在于，所述的起陷阱作用的位置沿着所述界面是不均匀分布的以对沿所述界面所述有能量的载流子实行可变的陷阱作用速率。
35.如权利要求34所述的方法，其特征在于，所述的可变陷阱作用速率主要随沿所述界的距离正比地增大。
36.如权利要求34所述的方法，其特征在于，所述的可变陷阱作用速率在靠近源极相关区域比靠近漏极区的速率大。
37.如权利要求26所述的方法，其特征在于，所述的有电荷陷阱作用的坐标是构成于所述有电荷陷阱作用区域，有两个不同的加工运作，包括注入运作以引进有电荷陷阱作用的位置，以及热处理运作以改变所述有电荷陷阱作用的位置。
38.一种制成具有一控制栅极、一源极区，和一漏极区的晶体管的方法，包括步骤：
(a)提供具有第一种类型电导率的基片；
(b)在源极区与漏极区之间为晶体管构成一个沟道以运载电荷载流子于源极和漏极区之间；
(c)为晶体管制成一栅极绝缘体；及
(d)在所述栅极绝缘体制成之后在所述栅极绝缘体注入进来第一类杂质并透过该栅极绝缘体，以致某些所述第一类杂质形成有电荷陷阱作用的位置，它们具有一能级适于暂时俘获沿所述界面的电荷载流子，且其他的所述第一类杂质是散布的，以致在所述沟道中增大电场强度，
此时该晶体管运行具有负的微分电阻特性。
39.如权利要求38所述的方法，其特征在于，沿包括在所述沟道注入第二类杂质的步骤，以减小该晶体管的阈值电压，所述的第二类杂质具有的电导率类型与所述第一类杂质是相反的。
40.如权利要求39所述的方法，其特征在于，所述的沟道具有净的电导率与所述第一类杂质电导率类型相同。
41.在具有第一种类型电导率的衬底上制成半导体器件的方法，该半导体器件有一控制栅极，一源极区，和通过一沟道与该源极区耦连的漏极区，此方法的组成步骤为：
(a)将具有第二种类型电导率的杂质注入进半导体器件的沟道区以制成沟道；
(b)至少在所述沟道区实行热氧化反应，形成第一介电层与该沟道生成一界面，
在此在步骤(b)期间，所述杂质被混合进入所述的第一介电层形成电荷陷阱位置，具有一个能级适于暂时俘获沿着所述界面的电荷载流子；及
(c)实行淀积运作，在所述第一介电层之上形成第二介电层，
在此所述第一介电层和所述第二介电层形成该半导体器件的栅极绝缘体的部分或全部，及
而且在此该半导体器件能够运作具有负的微分电阻特性。
42.如权利要求41所述的方法，其特征在于，所述的两个不同的注入运作是在所述沟道中完成的，包括用于步骤(a)中的第一类型的杂质，以及第二类型杂质是与所述第一类型杂质相反的。
43.如权利要求42所述的方法，其特征在于，还包括一退火运作，在所述两个不同注入运作之后完成的。
44.一种制成硅基的负微分电阻(NDR)半导体器件的方法，其构成的步骤为：
(a)提供基片
(b)形成一沟道区以运载硅基的NDR半导体器件的电荷载流子的电流；
(c)注入第一类型杂质进入所述沟道区，
(d)形成第一介电层它与所述沟道有一界面；及
(e)退火所述沟道区以减少注入缺陷并使所述第一类杂质分布达到沿着与所述沟道的所述界面集中这些杂质，
在此沿着所述界面而分布的所述第一类杂质形成电荷陷阱位置，它们具有一个能级适合暂时俘获所述电荷载流子以实现有负微分电阻(NDR)特性。
45.如权利要求44所述的方法，其特征在于，所述的第一类杂质具有与所述基片的第一种电导率相同的类型。
46.如权利要求44所述的方法，其特征在于，所述的硅基的负微分电阻(NDR)半导体器件是一个场效应晶体管(FET)。
47.如权利要求46所述的方法，其特征在于，还包括完成场效应晶体管(FET)的栅极绝缘体的步骤。
48.如权利要求47所述的方法，其特征在于，还包括在所述栅极绝缘体形成之后完成另一次退火运作的步骤。
49.如权利要求44所述的方法，其特征在于，所述步骤(e)是在硅基负微分电阻(NDR)半导体器件栅极制成之前完成的。
50.一种制造半导体结构的方法，其特征在于，包括步骤：
(a)制作一陷阱层毗邻于晶体管的沟道区，所述陷阱层包含对载流子有陷阱作用的位置，它们设置成对来自所述沟道区的载流子有陷阱作用和退-陷阱作用；以及
(b)对半导体结构实行多次不同的退火运作，其中所述不同的退火运作的至少第一次是适于使所述对载流子有陷阱作用的位置沿着与所述晶体管沟道区的界面分布和集中，并且使其在所述有陷阱作用层的体内区浓度减小；在此所述有陷阱作用的位置在所述介电层范围内形成有一浓度和分布以致所述晶体管沟道能够显示有负的微分电阻。
51.如权利要求50所述的方法，其特征在于，所述的不同的退火运作中的第二次也是适于至少改变沿着所述界面所述电荷陷阱作用位置浓度和分布之一。
52.如权利要求50所述的方法，其特征在于，所述的不同的退火运作只有所述第一次对所述载流子陷阱作用坐标的分布起影响。
53.如权利要求50所述的方法，其特征在于，所述的沟道区域中第一类杂质的净的掺杂浓度至少比由所述第一类杂质所形成的在所述界面上的载流子陷阱作用位置的浓度低一个数量级。

Claims (25)

1.一个适用的硅基负微分电阻(NDR)器件在集成电路的运作方法，包括步骤：
在第一个时间周期里，采用第一个电流—电压关系运作硅基NDR器件；及
在第二个时间周期里，采用第二个电流—电压关系运作硅基NDR器件；而且
在此所述的第一个电流—电压关系和所述的第二个电流—电压关系的NDR特性有充分的差异，以使所述适用的硅基NDR器件具有两个截然不同的运作模式，分别包括第一个运作的模式和第二个运作的模式；
在响应集成电路上控制电路所产生的控制信号时，所述适用的硅基NDR器件在所述第一个运作模式和所述第二个运作模式之间转换。
2.如权利要求1所述的方法，其特征在于，所述的第一个电流—电压关系与所述的第二个电流—电压关系是对硅基NDR器件的栅极端分别加上第一个栅极偏置电势和第二个栅极偏置电势引起的。
3.如权利要求1所述的方法，其特征在于，所述的第一个电流—电压关系和所述的第二个电流—电压关系是对所述适用的硅基NDR器件分别在第一个时标频率加上第一个栅极信号和在第二个时标频率加上第二个栅极信号引起的。
4.如权利要求1所述的方法，其特征在于，所述的控制信号基于集成电路中所用的功率损耗模式，这样在所述的第二个运作模式期间所述适用的硅基NDR器件损耗的功率比在所述第一个运作模式期间损耗的少。
5.如权利要求1所述的方法，其特征在于，适用的硅基NDR器件在给定偏压条件在所述的第一个运作模式期间所使用的第一个电流是比所述适用的硅基NDR器件在所述的第二运作模式期间所使用的电流大。
6.如权利要求1所述的方法，其特征在于，所述的控制信号基于集成电路中采用的速度模式，这样在所述的第二个运作模式期间该适用的硅基NDR器件比在所述的第一个运作模式期间运作得更慢。
7.如权利要求1所述的方法，其特征在于，所述的第一个运作模式所述适用的硅基NDR器件，在第一个峰值NDR电流和第一个谷值NDR电流之间转换比所述适用的硅基NDR器件在所述的第二个运作模式时在第二个峰值NDR电流和第二个谷值NDR电流之间转换较快。
8.如权利要求1所述的方法，其特征在于，所述适用的硅基NDR器件用于存储单元，且所述的控制依赖是一读/写指令，如此所述的第一个运作模式是与一次读或写运作相关的，而所述的第二个运作模式是与一次静态的存储运作相关的。
9.如权利要求1所述的方法，其特征在于，所述的所述适用的硅基NDR器是用于一个逻辑电路，所述的第一个运作模式是与正常的功率模式运作相关的，所述的第二个运作模式是与低的功率模式运作相关的。
10.一种运作带有适用的负微分电阻(NDR)元件的电路，包括步骤：
(a)所述适用的NDR元件在第一个周期中按第一个峰谷比(PVR)运作，这时电路正执行某一加工工序；及
(b)所述适用的NDR元件在第二个周期中按第二个峰谷比(PVR)运作，这里电路不执行某一加工工序，如此以减小所述适用的NDR元件所损耗的电流，所述的第一个PVR至少比所述的第二PVR大50％；
其中所述适用的NDR元件的峰谷比(PVR)特性能适合电路的运作条件。
11.如权利要求10所述的方法，其特征在于，所述电路是一个逻辑电路，而加工工序是一个布尔逻辑函数。
12.如权利要求10所述的方法，其特征在于，所述的电路是一个存储单元，而加工工序是为某一数据值存储于所述存储单元的一次存取运作。
13.一种制作半导体电路的方法，其构成步骤为：
形成一硅基适用的NDR器件，它能在第一个时间周期里运作具有第一个电流—电压关系，并在第二个时间周期里具有第二个电流—电压关系；及
其中所述第一个电流—电压关系和所述的第二个电流—电压关系有充分差异以使所述的硅基的适用的NDR器件具有两个截然不同的运作模式，分别包含第一个运作模式和第二个运作模式；
形成一控制电路为所述的硅基的适用的NDR器件在所述的第一个运作模式和所述的第二个运作模式之间转换。
14.如权利要求13所述的方法，还包括形成一功率调节器电路的步骤，所述电路调节形成所述半导体电路的集成电路的功率损耗，并且将所述的控制电路耦合到所述的功率调节器电路。
15.如权利要求13所述的方法，其特征在于，所述标称的峰谷电流比(PVR)是在制作过程期间被置于所述硅基适用的NDR器件之中，而所述标称的PVR能够由所述的控制为调节。
16.如权利要求13所述的方法，还包括在一共同基片中构成第二个硅基NDR器件的步骤，在基片具有所述的硅基适用的NDR器件，如此所述的硅基适用的NDR器件有第一个峰谷电流的(PVR)，它是与所述第二个硅基NDR器件的第二个PVR是有本质上的差别。
17.如权利要求16所述的方法，其特征在于，所述第二个硅基NDR器件也是有适应性的，且在响应来自所述控制电路的控制信号时运作具有不同的电流—电压关系。
18.一种半导体电路，包括：
一个适用的硅基NDR器件，它适合于在第一个时间周期里以第一个电流—电压关系运作和在第二个时间周期里以第二个电流—电压关系运作；而
其中所述的第一个电流—电流关系和所述的第二个电流—电压关系NDR特性是有充分差异，以致使所述适用的硅基NDR器件具有两个截然不同的运作模式，分别包括第一个运作模式和第二个运作模式；
一控制电路为了所述的适用的硅基NDR器件在所述的第一个运作模式和所述的第二个运作模式之间转换。
19.如权利要求18所述的半导体电路，其特征在于，所述的控制电路控制所述的适用的硅基NDR器件的峰谷电流比(PVR)。
20.如权利要求18所述的半导体电路，其特征在于，所述的适用的硅基NDR器件是被设置为成存储单元的部分。
21.如权利要求18所述的半导体电路，其特征在于，所述的适用的硅基NDR器件是被设置成为逻辑门的部分。
22.如权利要求18所述的半导体电路，其特征在于，还包括第二个控制电路，且其中所述的控制电路控制被用于存储电路的所述的适用的硅基NDR器件许多第一类型的峰谷电流比(PVR)，以及所述的第二个控制电路控制被用于逻辑电路的所述的适用的硅基NDR器件的许多第二类型的峰谷电路比(PVR)。
23.在一个硅基负微分电阻(DNR)器件，其改进部分包括：
NDR器件被设置成自一适合的如此在第一时间周期里谷值电流减小在所述的第一个时间周期在峰谷电流比(PVR)上引起相应增大；
其中不需要有一个外部控制信号来修改关于NDR器件所述的PVR。
24.如权利要求23所述的硅基NDR器件，其特征在于，关于这器件所述的PVR是由控制这器件的转换速率来调节，如此，较慢的转换速率能够用来增加关于器件的所述PVR。
25.如权利要求23所述的硅基NDR器件，其特征在于，关于器件在所述的第一个时间周期的至少部分时间里其所述PVR超过十(10)。
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