CN1741196A

CN1741196A - 非易失性存储器的试验方法

Info

Publication number: CN1741196A
Application number: CN200510063736.4A
Authority: CN
Inventors: 保原哲也
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 2004-08-27
Filing date: 2005-03-24
Publication date: 2006-03-01
Anticipated expiration: 2025-03-24
Also published as: JP2006065961A; US7293208B2; US20060048023A1; CN1741196B; KR20060044786A

Abstract

一种可使试验程序简化、能够将写入和读出试验作为一连串试验进行的非易失性存储器的试验方法。将试验装置(2)与闪速存储器(1)的对应控制端子(CON)之间以及地址端子(ADDR)之间进行连接，将该试验装置(2)的输入输出端子(IO1～7)连接到闪速存储器(1)的数据端子(DQ1～7)上。然后，将试验装置(2)的输入输出端子(IO8、9)连接到闪速存储器(1)的多功能端子(DQ8/BUSY)上，将该输入输出端子(IO9)设定为对试验装置(2)的数据输入专用。对闪速存储器(1)的写入数据(DO1～8)的输出，用试验装置(2)的输入输出端子(IO1～8)来进行，用输入输出端子(IO9)监视从闪速存储器(1)输出的结束信号。

Description

非易失性存储器的试验方法

技术领域

本发明涉及例如闪速存储器一类的，在内部的写入动作或清除动作结束时输出结束信号的非易失性存储器的试验方法。

背景技术

【专利文献1】特开2000-40389号公报

闪速存储器是使用将具有浮栅的电场效应晶体管作为存储元件，通过在该浮栅上积蓄电荷或将所积蓄的电荷放电实现数据的写入和清除的存储器。由于被绝缘的浮栅上的电荷在切断电源后也照原样残留，故可作为非易失性存储器使用。

闪速存储器的构成是，设有例如以512字节作为1页的页单位写入和将32页作为1块的块单位进行清除的控制电路。在存储元件的特性方面，由于不能执行使用触发器等的存储器那样的高速改写动作，1页份量的写入数据被暂时存储到控制电路的缓冲器上后，再被写入到写入对象的页的存储单元。在页的写入结束之前，不仅禁止对下一页的写入，而且也禁止向缓冲器的数据传送。

图2(a)、(b)是表示现有的闪速存储器的试验方法的说明图，图(a)是试验结构图，图(b)是写入试验中的信号波形图。

如图2(a)所示，试验对象的闪速存储器1包含控制端子CON、地址端子ADDR、双向数据端子DQ1～7、以及多功能端子DQ8/BUSY。控制端子CON由提供芯片选择信号/CE(其中，符号「/」表示反相逻辑)、输出控制信号/OE、写入控制信号/WE等的控制信号的多个端子构成。地址端子ADDR由个别指定全存储区域的地址信号的位数的端子构成，根据上位的地址信号AY指定块号码和页号码，根据下位的地址信号AX指定页内的地址。

一个地址由8位(1个字节)的数据构成时，双向数据端子DQ1～7输入输出从第1位至第7位的数据。另外，多功能端子DQ8/BUSY，在数据写入动作时依次输入第8位的写入数据，同时在1页份量的写入数据的输入结束后，输出关于在对实际的存储单元的写入动作结束之前不接受下一个写入数据的占线信号BUSY。

另一方面，试验装置2除了有与闪速存储器1同样的控制端子CON和地址端子ADDR以外，还有通用的多个输入输出端子IOi(i＝1～n)。控制端子CON和地址端子ADDR，根据安装在这个试验装置2中的程序输出提供给闪速存储器1的芯片选择信号/CE、输出控制信号/OE、写入控制信号/WE等的控制信号和地址信号AX、AY。另外，这些控制端子CON和地址端子ADDR有时也由通用的输入输出端子IOi来构成。

输入输出端子IOi可根据安装在该试验装置2中的试验程序，随时转换而作为输入端子或输出端子。另外，作为从闪速存储器1向试验装置2的输入端子使用时，能够对数据的获取定时和输入信号的上升边或下降边的变化定时的选通条件进行设定。

在试验装置2与试验对象闪速存储器1之间，在对应的控制端子CON之间以及地址端子ADDR之间用试验夹具连接。另外，试验装置2的输入输出端子IO1～7被分别连接至闪速存储器1的数据端子DQ1～7上。再者，试验装置2的输入输出端子IO8被连接至闪速存储器1的多功能端子DQ8/BUSY上。

下面，说明试验动作。

如图2(b)所示，写入试验一开始，试验装置2输出的写入控制信号/WE就从电平“H”变成电平“L”。该写入控制信号/WE在1页份量的写入数据被全部输出之前，维持在“L”状态。另一方面，对闪速存储器1的输出控制信号/OE始终保持在“H”状态。另外，试验装置2的输入输出端子IO1～8被指定在输出方式。

然后，根据从试验装置2输出的地址信号AX、AY指示写入对象的地址。这时，根据地址信号AY指定块号码和页号码。另外，地址信号AX指定该页的起首地址，即0号地址。

继续地址信号AX、AY的输出，从试验装置2的输入输出端子IO1～8输出将要写入到该地址(即AX＝0)上的写入数据D0。与此同时，从试验装置2输出的芯片选择信号/CE从“H”变成“L”。于是，写入数据D0被取到闪速存储器1内的缓冲器中。

在经过了预定时间的时刻，地址信号AX、AY的输出被停止，同时，芯片选择信号/CE从“L”变成“H”。

之后，地址信号AX指定下一个地址，即1号地址。然后，继续地址信号AX的输出，从试验装置2的输入输出端子IO1～8输出将要写入到该地址的写入数据D1。与此同时，从试验装置2输出的芯片选择信号/CE从“H”变成“L”。因而，写入数据D1被取到闪速存储器1内的缓冲器中。在经过了预定时间的时刻，地址信号AX的输出被停止，同时芯片选择信号/CE从“L”变成“H”。

以下重复同样的动作，依次输出写入数据，直至该页的最终地址，即511号地址。

之后，从试验装置2输出的写入控制信号/WE变成“H”。另外，试验装置2的输入输出端子IO8被切换至输入方式，同时设定选通条件，以检测从输入信号的“H”向“L”变化的定时。

在闪速存储器1中，一旦取到缓冲器中的1页分量的写入数据被写入到实际的存储单元上，从该闪速存储器1的多功能端子DQ8/BUSY输出的占线信号BUSY就从“H”变成“L”，向试验装置2通知写入结束。于是，试验装置2开始输出对下一页的写入数据。

发明内容

但是，在上述闪速存储器的试验方法中，存在以下的课题。

(1)试验装置2的输入输出端子IO8，在写入试验中也需要交替转换成写入数据的输出和占线信号的输入。再者，写入试验后，需要接着进行读出试验，但该读出试验时的选通条件与写入试验时的选通条件是不同的。因此，试验装置2用的试验程序变得复杂，编制和调试需要时间，使闪速存储器1等的调试开发周期加长。

(2)在设有ALPG(算法图形发生器)的试验装置中，其结构是，从输入输出端子IOi输出一定图形的数据并写入到存储器上，然后，将从存储器读出的数据与一定图形相比较。如果将这样的试验装置以图2(a)的形式用到闪速存储器1的试验中，则由于在输入输出端子IO8上分时输入数据DQ8和占线信号BUSY，不能进行正确判定。因而，不能用1次试验连续进行写入和读出。

(3)已经有设置了多个例如对应于8位的试验电路，可同时对多个闪速存储器进行相同试验的试验装置。如果用这样的试验装置来试验16位的闪速存储器，则应当对1个闪速存储器用2个试验电路，但闪速存储器只能设置1个多功能端子DQ16/BUSY。因此，只用2组图2(a)形式的试验电路，不能对16位的闪速存储器进行试验。

(4)决定试验装置的最高工作频率，在通常的测量法中，不能进行超过该频率的高速动作试验。但是，对于2个输入输出端子IOi，也有将各自的时钟脉冲在1个周期中分开成前半个时钟脉冲和后半个时钟脉冲来模拟性地输出2倍频率的时钟脉冲，可采用所谓引脚多路复用(pin multiplex)方法的机种。若使用这种方法，则从成对的2个输入输出端子IOi始终输出相同的数据，其读出试验中的预期值判定也成为相同设定。因而，由于仅用1个输入输出端子IOi不能监视占线信号BUSY，所以，在图2(a)的形式中，只是采用引脚多路复用也不能试验闪速存储器。

本发明的目的在于，提供能对应于多位或引脚多路复用的非易失性存储器的试验方法，采用该方法，即使对于设有共用于数据输入输出和占线信号的输出的多功能端子的闪速存储器，也能与一般的存储器一样，使试验程序精减化，可以将写入和读出的试验作为一连串的试验来进行。

本发明的用试验装置试验如下结构的非易失性存储器的非易失性存储器的试验方法中，该非易失性存储器的结构是设有共用于写入数据和读出数据的输入输出的n个(n为复数)数据端子，用该数据端子内的第n个数据端子输出表示写入动作或清除动作结束的结束信号，所述方法的特征在于，依次进行以下的处理：连接对应于上述试验装置的n个输入输出端子的上述非易失性存储器的n个数据端子，同时，将该非易失性存储器的第n个数据端子连接到该试验装置的第n+1个输入输出端子上的连接处理；从上述试验装置的n个输入输出端子输出写入数据并写入到上述非易失性存储器的预定的存储区域上的写入处理；上述写入处理结束后，用上述试验装置的第n+1个输入输出端子监视从上述非易失性存储器输出上述结束信号的定时的监视处理。

在本发明中，将共用于非易失性存储器一侧数据的输入输出与结束信号的输出的第n个数据端子连接到试验装置一侧的第n个输入输出端子上，同时连接到第n+1个输入输出端子上，将该第n+1个输入输出端子用作结束信号的计时监视专用的端子。因此，没有必要将试验装置一侧的第n个输入输出端子切换到数据的输入输出和结束信号的监视上，可以实现试验程序的精减化，起到可将写入和读出的试验作为一连串的试验来进行的效果。

附图说明

图1是表示本发明实施例1的闪速存储器的试验方法的说明图。

图2是表示现有的闪速存储器的试验方法的说明图。

图3是表示本发明实施例2的闪速存储器的试验方法的说明图。

图4是表示本发明实施例3的闪速存储器的试验方法的说明图。

具体实施方式

采用包含可以同时试验n位宽存储器的第1及第2试验电路的试验装置试验2n位的非易失性存储器时，将该非易失性存储器的第1～第n的数据端子连接到第1试验电路上，将第n+1～第2n的数据端子连接到第2试验电路上。再将非易失性存储器的第2n的数据端子连接到第1及第2试验电路的第n+1的输入输出端子上，将这个第n+1的输入输出端子设定为输入专用，监视结束信号的输出定时。

另外，采用设有在时钟脉冲周期的前半期和后半期输出各自的第1和第2试验数据的主、副图形发生器的试验装置，在用比该试验装置更快速的时钟脉冲信号试验非易失性存储器时，取得主图形发生器和副图形发生器的每个对应的输出端子的逻辑和，并连接到非易失性存储器上。再将非易失性存储器的第n个数据端子连接到试验装置的第n+1个输入输出端子上，将该第n+1个的输入输出端子设定为输入专用，监视结束信号的输出定时。

本发明的上述目的和其它目的及新的特征，若对照附图阅读以下的优选实施例的说明，当会更加明白。但是，附图仅用于说明，不限定本发明的范围。

实施例1

图1(a)～(c)是表示本发明的实施例1的闪速存储器的试验方法的说明图，图(a)是试验结构图，图(b)是写入试验中的的信号波形图，图(c)是读出试验中的信号波形图。

如图1(a)所示，作为试验对象的闪速存储器1包含控制端子CON、地址端子ADDR、双向数据端子DQ1～7以及多功能端子DQ8/BUSY。控制端子CON由提供芯片选择信号/CE、输出控制信号/OE、写入控制信号/WE等的控制信号的多个端子构成。地址端子ADDR由个别地指定全存储区域的地址信号的位数的端子构成，根据上位的地址信号AY指定块号和页号，根据下位的地址信号AX指定页内的地址。

双向数据端子DQ1～7是分别输入输出第1位至第7位的数据的端子。另外，多功能端子DQ8/BUSY在数据写入动作时，依次输入第8位的写入数据，同时在1页份量的写入数据的输入结束后，在对实际的存储单元的写入动作结束之前，输出意为不接受下一个写入数据的占线信号BUSY。

另一方面，试验装置2除了有与闪速存储器1同样的控制端子CON和地址端子ADDR之外，还有通用的多个输入输出端子IOi(i＝1～n)。控制端子CON和地址端子ADDR是根据安装在该试验装置2中的试验程序而输出提供给闪速存储器1的芯片选择信号/CE、输出控制信号/OE、写入控制信号/WE等的控制信号和地址信号AX、AY的端子。再者，这些控制端子CON和地址端子ADDR也可以使用通用的输入输出端子IOi来构成。

输入输出端子Ioi可根据安装在该试验装置2中的程序随时转换为输入端子或输出端子。另外，作为从闪速存储器1向试验端子2的输入端子使用时，可以设定数据取回定时和输入信号的上升边或下降边变化定时的选通条件。

在试验装置2与试验对象的闪速存储器1之间，在对应的控制端子CON之间以及地址端子ADDR之间用试验夹具连接。另外，试验装置2的输入输出端子IO1～7分别连接在闪速存储器1的数据端子DQ1～7上。再有，试验装置2的输入输出端子IO8和输入输出端子IO9连接在闪速存储器1的多功能端子DQ8/BUSY上。

下面，说明试验动作。

(A)数据写入试验

在写入试验中，试验装置2的输入输出端子IO1～8被设定为向全部闪速器1的数据输出方式，输入输出端子IO9被设为输入方式。另外，设定输入输出端子IO9的选通脉冲条件，以检测出信号的下降边的变化定时。

如图1(b)所示，一旦开始写入试验，试验装置2输出的写入控制信号/WE就从电平“H”变成电平“L”。该写入控制信号/WE在1页份量的写入数据全部被输出之前，维持在“L”状态。另一方面，对闪速存储器1的输出控制信号/OE始终保持在“H”状态。

接着，由从试验装置2输出的地址信号AX、AY来指示写入对象的地址。这时，由地址信号AY来指定块号和页号。另外，地址信号AX被指定到符合的页的最前面地址，即0号地址。

继续地址信号AX、AY的输出，从试验装置2的输入输出端子IO1～8输出将要写入在该地址(即AX＝0)上的写入数据D0。与此同时，从试验装置2输出的芯片选择信号/CE从“H”变成“L”。于是，写入数据D0被取到闪速存储器1内的缓冲器上。

在经过了预定时间的时刻，地址信号AX、AY的输出被停止，同时芯片选择信号/CE从“L”变成“H”。

然后，地址信号AX被指定到下一个地址，即1号地址上。继续地址信号AX的输出，从试验装置2的输入输出端子IO1～8输出将要写入到该地址上的写入数据D1。与此同时，从试验装置2输出的芯片选择信号/CE从“H”变成“L”。因此，写入数据D1被取到闪速存储器1内的缓冲器上。在经过了预定时间的时刻，停止地址信号AX的输出，同时，芯片选择信号/CE从“L”变成“H”。

以下，通过重复同样的动作，依次输出写入数据，直至符合的页的最终地址，即511号地址。

然后，从试验装置2的控制端子CON输出“H”的写入控制信号/WE，由输入输出端子IO9起始对信号的下降边的变化定时的检测动作。另一方面，从闪速存储器1的多功能端子DQ8/BUSY输出表示正在进行写入动作的“H”电平的占线信号BUSY。

在闪速存储器1中，一旦取到缓冲器上的1页份量的写入数据被写入到实际的存储单元，从该闪速存储器1的多功能端子DQ8/BUSY输出的占线信号BUSY就从“H”变成“L”，向试验装置2通知写入结束。因此，在试验装置2中，由输入输出端子IO9检测占线信号BUSY的下降边，开始对下一页的写入数据的输出。

(B)数据读出试验

对闪速存储器1的试验数据的写入结束后，接着开始数据读出试验。

在读出试验中，试验装置2的输入输出端子IO1～8被设定为对整个试验装置2的数据输入方式，输入输出端子IO9的动作被停止。另外，输入输出端子IO1～8的选通条件设定对应于地址信号ADDR的输出定时的一定的选通脉冲定时。

如图1(c)所示，一旦开始读出试验，就由从试验装置2输出的地址信号ADDR指示最初的读出对象的地址。进而，芯片选择信号/CE从“H”变成“L”，输出控制信号/OE也从“H”变成“L”。这些芯片选择信号/CE和输出控制信号/OE在1页份量的数据被全部读出之前，维持在“L”状态。另一方面，写入控制信号/WE始终保持在“H”的状态。

另一方面，在闪速存储器1中，由于芯片选择信号/CE和输出控制信号/OE变成了“L”，由地址信号ADDR指定的存储区域的数据被读出，从数据端子DQ1～7和多功能端子DQ8/BUSY输出。从闪速存储器1读出的数据，通过输入输出端子IO1～8提供给试验装置2。在试验装置2中，以一定的选通脉冲定时读取输入输出端子IO1～8上的数据。

然后，在试验装置2中，通过以一定的顺序依次变更地址信号ADDR，按照该地址信号ADDR从闪速存储器1读取被读出的数据。在读取了1页份量的的数据后，芯片选择信号/CE和输出控制信号/OE返回至“H”。在试验装置2中，通过检查已读取的1页份量的数据判定闪速存储器是否能正常读写。

如以上所述，本实施例1的闪速存储器的试验方法中，将试验装置2的输入输出端子IO9设定在用以检测闪速存储器1的占线信号BUSY的专用的输入端子上。因此，在写入试验中，没有必要将输入输出端子IO8在数据输出用和占线信号检测用之间切换，从而简化了试验程序的结构，其编写和调试可在短时间内完成，因此具有所谓可缩短闪速存储器1等的器件开发周期的优点。

另外，在写入试验和读出试验中，由于没有必要变更输入输出端子IO1～9的选通条件，所以，在写入试验结束后，可以继续进行读出试验，具有可缩短试验时间的优点。

再者，该闪速存储器1在写入结束时占线信号BUSY会从“H”变成“L”，但是有如下的方式：在写入过程中输出写入数据被反转的信号，在写入结束时输出与写入数据相同的信号的数据轮询方式；以及在写入动作中交替输出“H”和“L”，在写入结束时输出与写入数据相同信号的触发器位方式等。不管何种方式，都有必要设置响应写入结束信号的检测装置。

另外，闪速存储器1的数据端子DQ的数目也可为不限定于8的任意的n个。但是，试验装置2的输入输出端子IO的数目必须是n+1个。

实施例2

图3(a)，(b)是表示本发明的实施例2的闪速存储器的试验方法的说明图，图(a)是试验结构图，图(b)是写入试验中的信号波形图。

该试验方法使用设有2个可同时试验2个8位宽的存储器的对应于8位的试验电路的试验装置2A，用来试验具有16位数据宽的闪速存储器1A。

如图3(a)所示，试验对象即闪速存储器1A的控制端子CON和地址端子分别被连接至试验装置2A的控制端子CON和地址端子上。

另外，闪速存储器1A的数据端子DQ1～7和数据端子D8分别被连接到试验装置2A的试验电路T1的输入输出端子IO1～7和输入端子IO8上。另外，闪速存储器1A的数据端子DQ9～15被连接到试验装置2A的试验电路T2的输入输出端子IO1～7上。再者，闪速存储器1A的多功能端子DQ16/BUSY被共同连接到试验装置2A的试验电路T1的输入输出端子IO9和试验电路T2的输入输出端子IO8、9上。

下面，说明试验动作。

在图3(b)中，由于控制信号和地址信号与图1(b)相同，故省略其说明。

在写入试验中，试验装置2的试验电路T1、T2的输入输出端子IO1～8被全部指定为输出方式。另一方面，试验电路T1、T2的输入输出端子IO9被设定在输入方式，进而设定其选通条件，以检测信号的下降边的变化定时。

一旦开始写入试验，按每一个写入对象的地址从试验电路T1的输入输出端子IO1～8输出要写入到闪速存储器1A的数据端子DQ1～8上的数据，同时从试验电路T2的输入输出端子IO1～8输出要写入到闪速存储器1A的数据端子DQ9～16上的数据。

依次输出写入数据直到试验对象的页的最终地址，然后在试验装置2A中，由试验电路T1、T2的输入输出端子IO9起始对闪速存储器1A的占线信号BUSY的监视。

在闪速存储器1A中，开初输出表示正在写入的“H”的占线信号BUSY，但若取到缓冲器中的1页份量的写入数据被写入到实际的存储单元，则该占线信号BUSY从“H”变成“L”，共同向试验装置2A的试验电路T1、T2通知写入结束。

于是，在试验电路T1、T2中，各自的输入输出端子IO9检测到占线信号BUSY的下降边，开始对下一页的写入数据的输出。

如以上所述，实施例2的闪速存储器的试验方法是将试验装置2A的试验电路T1、T2的各个输入输出端子IO9设定至用以检测闪速存储器1A的占线信号BUSY的专用的输入端子上。因此，在与实施例1同样的优点以外，还具有可以试验包含可用各试验电路T1、T2试验的位宽的2倍位宽的闪速存储器的优点。

实施例3

图4(a)，(b)是表示本发明的实施例3的闪速存储器的试验方法的说明图，图(a)是试验结构图，图(b)是写入试验中的信号波形图。

该试验方法是，使用引脚多路复用方式，以在试验装置2B中可试验的最高工作频率以上的速度进行闪速存储器1的读写试验。

试验装置2B有主、副2组ALPG，在1个周期的前半周期可从主ALPG输出试验信号，在后半周期可从副ALPG输出试验信号。

如图4(a)所示，试验装置2B的主控制端子CON和副控制端子CONS经由逻辑和门(以下称为「OR」)3a连接到闪速存储器1的控制端子CON上。试验装置2B的主地址端子ADDRM和副地址端子ADDRS经由OR3b连接到闪速存储器1的地址端子ADDR上。另外，试验装置2B的主输入输出端子IOM1～7和副输入输出端子IOS1～7经由OR3c连接到闪速存储器1的数据端子DQ1～7上。再者，试验装置2B的主输入输出端子IOM8和副输入输出端子IOS8经由OR3d连接到闪速存储器1的多功能端子DQ8/BUSY上。而且，该多功能端子DQ8/BUSY连接到试验装置2B的输入输出端子IO9上。

下面，说明试验动作。

图4(b)中，由于控制信号与图1(b)相同，故省略其说明。

在写入试验中，试验装置2B的主输入输出端子IOM1～8与副输入输出端子IOS1～8，均被指定为从全部试验装置2B向闪速存储器1的数据输出方式。另一方面，试验装置2B的输入输出端子IO9被设定在输入方式，另外，其选通条件被设定，以检测信号下降边的变化定时。

一旦开始写入试验，在各周期的前半周期从主ALPG输出地址信号和写入数据，在后半周期从副ALPG输出地址信号和写入数据。因而，从OR3a～3d的输出侧按每半周期依次输出地址信号和写入数据，供给闪速存储器1。

依次输出写入数据直到试验对象页的最终地址，然后在试验装置2B中，由输入输出端子IO9起始闪速存储器1的占线信号BUSY的监视。

在闪速存储器1中，开初输出表示正在写入的“H”电平的占线信号BUSY，而一旦取到缓冲器的1页份量的写入数据被写入到实际的存储单元，该占线信号BUSY就从“H”变为“L”，向试验装置2B通知写入结束。于是，在试验装置2B中，由输入输出端子IO9检测占线信号BUSY的下降边，开始对下一页的写入数据的输出。

如以上所述，本实施例3的闪速存储器的试验方法中，取得试验装置2B的主、副ALPG的输出信号的逻辑和并将它提供给闪速存储器1，同时设定在用以检测闪速存储器1的占线信号BUSY的专用的输入端子上。于是，除了与实施例1同样的优点之外，还具有可用试验装置2B的最大时钟脉冲频率的2倍的速度来试验闪速存储器的优点。

Claims

1.一种用试验装置试验如下结构的非易失性存储器的非易失性存储器试验方法，该非易失性存储器设有共用于写入数据和读出数据的输入输出的n个(n为复数)数据端子，用这些数据端子中的第n个数据端子输出表示写入动作或清除动作结束的结束信号，其特征在于依次进行以下处理：

连接对应于所述试验装置的n个输入输出端子的所述非易失性存储器的n个数据端子，将该非易失性存储器的第n个数据端子连接到该试验装置的第n+1个输入输出端子上的连接处理；

从所述试验装置的n个输入输出端子输出写入数据并写入到所述非易失性存储器的预定存储区的写入处理；以及

所述写入处理结束后，用所述试验装置的第n+1个输入输出端子来监视从所述非易失性存储器输出所述结束信号的定时的监视处理。

2.一种用包含可同时试验n位宽的存储器的第1和第2试验电路的试验装置来试验如下结构的非易失性存储器的非易失性存储器试验方法，该非易失性存储器设有共用于写入数据和读出数据的输入输出的2n个(n为复数)数据端子，用这些数据端子中的第2n个数据端子输出表示写入动作或清除动作结束的结束信号，其特征在于依次进行以下处理：

在所述第1试验电路的第1至第n个输入输出端子上连接所述非易失性存储器的第1至第n个数据端子，在所述第2试验电路的第1至第n个输入输出端子上连接该非易失性存储器的第n+1至第2n个数据端子，将该非易失性存储器的第2n个数据端子连接到该第1和第2试验电路的第n+1个输入输出端子上的连接处理；

从所述第1和第2试验电路的第1至第n个输入输出端子分别输出写入数据并写入到所述非易失性存储器的预定存储区的写入处理；以及

在所述写入处理结束后，用所述第1和第2试验电路的第n+1个输入输出端子来监视从所述非易失性存储器输出所述结束信号的定时的监视处理。

3.一种用设有在时钟脉冲周期的前半周期输出第1试验数据的主图形发生器和在该时钟脉冲周期的后半周期输出第2试验数据的副图形发生器的试验装置来试验如下结构的非易失性存储器的非易失性存储器试验方法，该非易失性存储器设有共用于写入数据和读出数据的输入输出的n个(n为复数)数据端子，用这些数据端子中的第n个数据端子输出表示写入动作或清除动作结束的结束信号，其特征在于依次进行以下处理：

在所述主图形发生器和所述副图形发生器的每个对应的输出端子取逻辑和，然后连接到所述非易失性存储器上，同时将该非易失性存储器的第n个数据端子连接到所述试验装置的第n+1个输入端子上的连接处理；

从所述主图形发生器和副图形发生器交替输出写入数据并写入到所述非易失性存储器的预定存储区的写入处理；以及

所述写入处理结束后，用所述试验装置的第n+1个输入输出端子监视从所述非易失性存储器输出结束信号的定时的监视处理。