CN1738047A - 逻辑门阵列和形成逻辑门阵列的方法 - Google Patents
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Abstract
一种形成逻辑门阵列的方法包括：提供具有一般平面工作表面的衬底；对衬底进行氧化；形成从衬底的工作表面向外延伸的半导体材料的柱体，所述的柱体具有多个侧壁；在柱体上沉淀多晶硅；定向地对沉淀的多晶硅进行蚀刻；进行加热以致使侧向外延的固相垂直地再生，以便形成用于定义晶体管的第一和第二源极/漏极区域的薄膜；在薄膜上形成栅极绝缘层；以及形成相对于薄膜的栅级结构。
Description
本申请是2002年2月7日由微米技术有限公司递交的题为“单调动态-静态伪NMOS逻辑电路和形成逻辑门阵列的方法”的申请号028050738的申请的分案申请。
技术领域
本发明涉及一种CMOS门阵列。本发明还涉及一种垂直超薄体(ultrathin body)晶体管。此外，本发明还涉及一种单调动态-静态伪NMOS(monotonic dynamic-static pseudo-NMOS)逻辑电路。
背景技术
由于低能耗、高集成密度以及低制造成本，CMOS技术已用于数字集成电路。CMOS技术还用于模拟集成电路。
使用微电子元件的应用，例如电信设备、工业控制设备、汽车用电子设备等，需要越来越多的专用集成电路。半导体的连续发展已经导致了使用门阵列和标准单元作为现代和便宜的方式来制造特定用途集成电路(ASIC)。ASIC是一种可以在单一的芯片上布置用于不仅执行数字功能、而且执行模拟功能的整个系统或者整个系统的大部分的集成电路。
在ASIC的设计中使用了门阵列。可以将CMOS门阵列描述为预先制造(例如相同的)的单元矩阵，所述的单元矩阵不仅需要加上最终金属(final metal)，而且需要接触掩模(contact mask)，以便定义新的电路功能。因此，门阵列技术可以按照低成本和有效的方式，快速地对客户的需求作出响应。使用包括静态CMOS和双极发射极耦合逻辑可以实现门阵列。
发明内容
本发明提出了一种包括连接在一起的多个垂直超薄晶体管的逻辑门阵列。
根据本发明的一个方面，本发明提出了一种形成逻辑门阵列的方法，包括：提供具有一般平面工作表面的衬底；对衬底进行氧化；形成从衬底的工作表面向外延伸的半导体材料的柱体，所述的柱体具有多个侧壁；在柱体上沉淀多晶硅；定向地对沉淀的多晶硅进行蚀刻；进行加热以致使侧向外延的固相垂直地再生，以便形成用于定义晶体管的第一和第二源极/漏极区域的薄膜；在薄膜上形成栅极绝缘层；以及形成相对于薄膜的栅级结构。
优选地，提供衬底包括提供轻微掺杂p型衬底。
优选地，提供衬底包括提供在绝缘层衬底上的硅。
优选地，提供衬底包括提供在绝缘层上的硅岛。
优选地，形成栅级结构包括形成水平栅级结构。
优选地，形成栅级结构包括形成水平置换栅级结构。
优选地，形成栅级结构包括形成垂直栅级结构。
根据本发明的另一方面，提出了一种形成逻辑门阵列的方法，包括：提供具有一般平面工作表面的衬底；形成从衬底的工作表面向外延伸的半导体材料的多个柱体，所述的柱体具有多个侧面；以及形成多个垂直晶体管，所述的垂直晶体管具有在柱体的其中之一内形成的第一和第二源极/漏极区，以及与柱体的侧面连接的栅极，其中，垂直晶体管的其中之一是PMOS晶体管，另一个晶体管是NMOS晶体管。
附图说明
以下，将参考附图描述本发明的优选实施例，
图1是显示传统的静态CMOS逻辑电路的电路简图；
图2是显示单调CMOS逻辑电路的低偏斜(skew)的NAND的电路简图；
图3是显示单调CMOS逻辑电路的高偏斜的NAND的电路简图；
图4是伪NMOS静态逻辑电路的电路简图。
图5是拉链CMOS(zipper CMOS)逻辑电路的电路简图。
图6是显示单调动态-静态伪NMOS逻辑电路的动态部分的电路简图。
图7是显示单调动态-静态伪NMOS逻辑电路的静态部分的电路简图。
图8是图6的电路的方框图表示。
图9是图7的电路的方框图表示。
图10是说明图6和图7所述连接在一起的类型的多电路的电路简图。
图11是说明在制造用于图6或者图7中的电路的晶体管的过程中的步骤的半导体晶片的透视图。
图12是图11中的晶片的前视图。
图13是在随后的处理步骤之后的图12的晶片的前视图。
图14是在随后的处理步骤之后的图13的晶片的前视图。
图15是在随后的处理步骤之后的图14的晶片的前视图。
图16是跟随在诸如图15所示步骤的步骤之后的晶片的俯视图。
图17是图16的晶片的前视图。
具体实施方式
图1显示现有技术的静态CMOS逻辑电路10。静态逻辑电路所具有的问题是：每一个输入12和14必须驱动两个栅极，即一个NMOS晶体管的栅极和一个PMOS晶体管的栅极。输入12驱动栅极16和18，以及输入14驱动栅极20和22。这导致必须使用大面积的静态CMOS电路和大量的金属布线级别以便允许相互连接。
静态CMOS逻辑电路的另一问题在于：如果晶体管具有可比较的尺寸，则在PMOS晶体管中，空穴迁移率大约比电子迁移率低3倍。由于这个原因，开关瞬态(switching transient)是非常不对称的。在简单反相器中的电容性负载的充电瞬态占用比放电瞬态长的多的时间。为了尝试进行互补，经常制造具有较大宽度或者尺寸的PMOS晶体管，以便提供对称开关。然而，这增加了杂散的电容性负载，导致占用甚至更大的电路面积、以及低效的面积利用率。
图2和图3显示单调静态CMOS逻辑电路(逻辑门)24和40。电路24是低偏斜的逻辑电路，该逻辑电路具有按照大小排列的器件(device)，以使电路40以缓慢上升时延为代价而具有快速下降的时延。电路40是高偏斜逻辑电路，设计的该逻辑电路提供快速的上拉(pull-up)。
电路24具有输入26和28。输入26驱动栅极30和32，输入28驱动栅极34和36。电路40具有输入42和44，输入42驱动栅极46和48，以及输入44驱动栅极50和52。向电路24的栅极40提供时钟输入CLK，以及向电路40的栅极56提供互补时钟信号CLK BAR。当CLK为低电平时，将逻辑电路24的输出预先充电为逻辑1，并且将逻辑电路40的输出预先充电为逻辑0。在CLK的估计相位期间，逻辑电路24的输出或者从1切换到0，或者保持在预先充电的值。相似地，逻辑电路40的输出将或者从0切换到1、或者保持在预先充电的值。单调静态逻辑电路的路径在低偏斜和高偏斜逻辑电路之间交替。低偏斜逻辑电路驱动高偏斜逻辑电路，反之亦然。
单调静态CMOS逻辑电路在技术上是已知的，并且举例来说，在Int.Sym.Low Power Electronics and Desigh，San Diego，16-17Aug.1999，pp151-155中由T. Thorp，G. Yee和C.Sechen所写的《Monotonic Static CMOSand Dual VT Technology》中已经讨论了所述的单调静态CMOS逻辑电路。在电路24中，通过使用时钟CLK将输出节点38预先充电到VDD避免对PMOS器件的较大的充电时间。当时钟CLK为低电平时，PMOS晶体管40将处于导通，并且将把输出负载电容预先充电到VDD。相似地，在互补逻辑电路40(图3)中，互补时钟电压CLK BAR将为高电平，并且将输出54预先充电到低电压或者接地电压。
将逻辑电路的输出预先设置(预先充电)为高电平(对于下拉电路(pull-down circuit)24)，或者低电平(对于上拉电路(pull-up circuit)40)，因此，在估计期间，逻辑电路或者保持输出值、或者切换到另一值。这被称为单调行为。例如，对于下拉逻辑电路，只可能的输出转换为从0到0、从1到1、以及从0到1。这与常规的静态CMOS电路大不相同，在常规的静态CMOS电路中，输出可以进行以下转换中的任何一个：从0到0、从1到1、从0到1、以及从1到0。逻辑电路24和40与第一类型的电路级联，然后与第二类型的电路级联，再然后 与第一类型的电路级联，依此类推。
更具体地说，逻辑电路24是低偏斜的NAND。当CLK为低电平时，将逻辑电路24预先充电为高电平。当CLK为高电平时，发生在电路24中的估计。输出38或者从1切换到0，或者保持原状。逻辑电路40是高偏斜NAND。当CLK为低电平时，CLK BAR为高电平，并且将电路40预先充电为低电平。当CLK为高电平(CLK BAR为低)时，发生在电路40中的估计。输出54从0切换到1、或者保持一致。
通过对输入和电路布置的合理的逻辑优化，可以布置电路，从而使通过电路的信号时延最小，并且使功率消耗最小。由于在任何输入数据变高、以及对电路的这些输入的单调逻辑估计之前，对电路节点进行预先充电，可以实现上述优点。可以优化器件的尺寸，以便对已充电的节点进行快速的放电，以及对已放电的节点进行快速充电。与传统的静态CMOS逻辑相比，已经证实其具有1.5倍的速度改善、以及1.5倍的面积降低。
关于合成和逻辑优化，要把注意力放在Int.Sym.Low PowerElectronics and Desigh，San Diego，16-17Aug.1999，pp 151-155中由T.Thorp，G.Yee和C.Sechen所写的《Monotonic Static CMOS and Dual VTTechnology》。该文表示单调逻辑是非反相的，并且单调逻辑必须被映射为不包含中间反相的网络。通过产生对网络的非蚀表示可以实现在逻辑网络中的中间反相器的去除，由于对于正和负的信号相位，都可能需要单独的逻辑锥体(logic cone)，产生对网络的非蚀表示可能需要逻辑复制。在已经产生非蚀表示之后，可以使用例如并发的着色和技术映射算法，将网络映射为单调静态CMOS门，以便将非蚀网络的非反相功能映射为低偏斜和高偏斜逻辑门的交替方式。可参考在IEEE/ACM Int Conf.OnComputer-Aided Desigh，pp.242-247，1998中由T. Thorp，G.Yee和C.Sechen所写的《
Domino logic synthesis using complex static gates》。当期望每一个低偏斜门将不具有比用户指定的限度长的下拉路径、并且每一个高偏斜门将不具有比用户指定的限度长的上拉路径时，由Yee和Sechen所阐明的以下的双着色和映射算法将是非常有用的。过程
当从输出进行网络N的后序遍历时
对于不是多输出节点的Current node的所有先前节点
predecessor_node＝current_node前面的节点，具有
a)离初级输入的最大距离，以及，以便断开连接，
b)最小数量的串联晶体管；
如果合并predecessor_node和current_node满足节点限制，则
合并先前的节点与当前节点
更新节点颜色；
解决颜色冲突；
结束过程
图4显示伪NMOS静态逻辑电路58。图4所示的电路58包括定义逻辑功能的电路59。当电路59用于定义两个输入的“与非”时，可以实现不同的逻辑功能。在伪NMOS静态逻辑电路中，PMOS器件充当负载器件，与在增强损耗NMOS静态逻辑电路中的损耗模式负载器件非常相似。虽然显著地降低了布线复杂度，但是具有静态DC(直流)功率损耗的缺点。通过使用时钟序列动态逻辑系列例如多米诺CMOS或者NORA(非竞争(no race))动态逻辑、或者动态和静态逻辑的组合，可以避免DC功率损耗。其他的电路技术包括拉链CMOS、以及顺序时钟或者时钟延迟逻辑电路。
图5显示拉链CMOS逻辑电路60。电路60包括用于定义逻辑功能的逻辑电路62、64和66。电路60具有输入68、70、72、74、76和78、以及输出80、82、84。在拉链CMOS逻辑电路60中，预充电相位发生在时钟CLK为低电平(互补CLK BAR为高电平时)。当时钟CLK变为低电平时，发生估计。信号和逻辑判定通过由逻辑电路62、64和66定义的电路链(chain)传播，逻辑线路与机械拉链相似，因此被命名为拉链CMOS。
例如，在以下的US专利中描述了拉链CMOS、伪NMOS、以及多米诺逻辑电路，所有这些专利被包括于此作为参考：授予Rajsuman的6,108,805、授予Blomgren等人的6,107,835、授予Kuo等人的5,973,514、授予Chappell等人的5,942,917、授予Spragued5,828,234、授予Rajsuman的5,867,036、授予Heikes等人的5,798,938、授予Sprague等人的5,796,282、授予Lyon的5,550,487、授予Gu等人的5,525,916、授予Sunter的4,797,580、以及授予Lee的4,569,032。
图6和7显示了依据本发明的一个方面的单调静态CMOS逻辑电路(或者逻辑门、单元、块、或者级)100和102。电路100具有逻辑电路103。所示的逻辑电路103具有输入104、106和108。可以用配置的便于执行多个可能的逻辑功能中的任何一个的电路来替代逻辑电路103。电路100还包括与时钟信号CLK源连接的时钟输入110，以及输出112。电路100是在输出112被预先充电为高电平的动态电路。电路100在输出112被预先充电为高电平。
电路102具有逻辑电路113。所示的逻辑电路113具有输入114、116和118。可以用配置的便于执行多个可能逻辑功能中的任何一个的线路来替代逻辑电路113。图6和7显示针对电路103和113的三个输入NOR逻辑线路，但是通过在电路103和113中使用不同数量的晶体管，可以实现其他数量的输入或者反相器。电路102还包括与图6中的时钟信号CLK的源连接的时钟输入120、与图6中的时钟信号CLK的互补信号(CLKBAR)连接的输入122、以及输出124。电路102在输出被预先充电为低电平。
图8和9分别是电路100和102的简化的方框图表示。
配置诸如电路100和102的电路以使这些电路按照顺序以交替的方式连接在一起，例如，一个预先充电为高电平的电路(即电路100)、一个预先充电为低电平的电路(例如电路102)、再一个预先充电为高电平的电路、一个预先充电为低电平的电路、依此类推(见例如图10)。当时钟CLK为低电平(互补CLK BAR为高电平)时，对电路100和102进行预先充电。在预先充电之后，输入104、106、108、114、116、118、122的全部和其中的一部分可以改变状态，并且将由逻辑电路100和102执行输入的单调估计。
对于下拉电路(例如100)，将逻辑电路的输出112和124的输出预先设置(预先充电)为高电平，对于上拉电路(例如102)，将逻辑电路的输出112和124预先设置(预先充电)为低电平。因此，逻辑电路100和102在估计期间，或者保持输出值(0或者1)、或者切换到另一值。这就是单调行为。由于在估计相位期间第一级是动态的，以及第二级是静态的，包括电路100和102的电路系列最适合于被称为单调动态-静态伪NMOS。
按照单调静态CMOS逻辑的情况，例如，可以使用Int.Sym.LowPower Electronics and Desigh，San Diego，16-17Aug.1999，pp 151-155中由T.Thorp，G.Yee和C.Sechen所写的《
Monotonic Static CMOS and Dual VT Technology》(见以上所述)中所描述的和现有技术中已知的合成技术，安排电路100和102的输入和布置，以使通过电路的信号延迟最小，以及使功率损耗最小。由于在任何输入数据变为高电平之前、以及在对电路的这些输入进行单调逻辑估计之前，对电路节点进行了预先充电，因此可以实现上述目的。在一个实施例中，对器件的尺寸进行优化，以便对已充电的节点进行快速放电、以及对已放电的节点进行快速充电。
在包括电路100和102的单调动态-静态伪NMOS中，在估计相位期间，第二级是静态的，并且将NMOS器件用于估计。这与例如在第二级中使用了PMOS器件的拉链CMOS具有很大的不同。在申请人的单调动态-静态伪NMOS中，对于NMOS器件的使用虽然以一定的PC功率损耗作为代价，但是产生了更快的切换速度。与多米诺静态CMOS逻辑配置相比，包括电路100和102的单调动态-静态伪NMOS使用少得多的器件、小得多的面积、以及少得多的布线。
在另一实施例中，当可以使用满格(full rail)CMOS电压，例如5伏和接地电压来定义高和低电压时，使用不同的电压对于本领域的技术人员将是容易理解的。例如，可以使用4伏和1伏来分别定义高和低电压；高于一定阈值的任何电压可以被看作高电压，低于一定阈值的任何电压可以被看作低电压，或者可以使用负电压作为低电压、或者作为高电压和低电压。只要对于特定的应用，具有足够的可靠度将高电压和低电压相互区分开来，可以使用任何电压来定义高和低电压。
工艺(process)技术实施例
MOSFET的连续缩小规模的技术将沟道的长度降低到例如亚微米(sub-micro)区，在亚微米区中，沟道的长度小于0.1微米即100nm，或者1000A(埃)，这在传统的晶体管结构中造成了显著的问题。结深(junction depth)应该比沟道长度小的多。这表示对于1000埃的沟道长度，结深应该为几百埃。通过传统的注入和扩散技术，难以形成这样的浅结。需要极高等级的沟道掺杂以便抑制短沟道效应，例如漏极引发的势垒(barrier)降低、阈值电压滑移(roll off)、以及副阈值导电(sub-thresholdconduction)。由于它降低了在电容节点上的充电存储保持时间，副阈值导电是在动态电路中特别突出的问题。这些极高的掺杂等级导致了泄漏(leakage)的增加，并且降低了载流子迁移率。因此，由更低的载流子迁移率抵消了通过使沟道变短产生的改进性能。
然后，所需要的是具有超薄体的晶体管、或者像其他缩小晶体管尺寸的、其中表面空间电荷区的比例缩小的晶体管。利用传统技术，突出(raising)或者埋入(burying)沟道上方或者下方的源极/漏极接触区可以进行接触。
在图11到12中所示的实施例中，首先提供了硅半导体衬底202，衬底202可以是三种不同类型的衬底中的任何一种：
(i)轻微掺杂的p型；
(ii)在绝缘层衬底(例如SIMOX)上的传统商用硅；或者
(iii)由诸如在授予Forbes的美国专利No.5,691,230中所述技术形成的绝缘层的硅岛(silicon island)，该专利的内容被包括在此作为参考。
SIMOS(由注入的氧进行分离)在硅衬底内的足够深的层面上注入高剂量的氧离子。随后的退火步骤在衬底上形成内埋氧层。在退火步骤之后，通常沉淀另一层外延硅，以便获得足够厚度的硅层，以便在其上形成器件。
例如，通过定向地对硅衬底进行蚀刻，可以形成在绝缘层上的硅岛的衬底，以便在突出的硅行(silicon row)之间形成多个沟槽；在硅行上形成氮化硅帽，以便延伸到沟槽侧面的一半之下；等方向性地对沟槽进行蚀刻，以便部分地对硅行进行底切；以及使衬底氧化，并且对硅行进行底切。
在图11到15的实施例中，衬底202是p型材料。
通过使硅半导体衬底202氧化、然后将氧化柱204蚀刻在衬底202内。氧化晶片具有预先沉淀的掺杂多晶硅层。将沉淀的氧化层和氮化硅层作为蚀刻掩模，以便形成柱体，并且稍后作为CMP蚀刻阻挡层(etch stop)。在图11和12的实施例中，层206由n+材料形成，层208由p+材料形成。例如通过离子注入或者外延生长，可以在衬底上形成层206和208。层210是氧化层。上层212由n+材料形成，上层214由p+材料形成。在授予Noble等人的美国专利No.6,072,209以及授予Noble等人的No.6,150,687中非常详细地描述了这些过程的步骤，这两个专利的内容被合并在此作为参考。
如图13到15所示，沿着各个氧化柱204的侧面形成具有超薄体的晶体管。在图13中，在硅柱204上沉淀多晶硅216，并且定向地进行蚀刻，以便在柱体的侧壁上留下轻微掺杂的p型材料。
在这一点上，可以使用另一掩膜步骤(见图14)，以便按照特定配置的需要，从某些侧壁218和220上蚀刻掉多晶硅216、并且只在每一个主体的一个侧壁222和224上留下多晶硅。
然后，(见图15)，在大约550℃到大约770℃对晶片进行加热，并且对多晶硅进行再结晶，从而如箭头226和228所示，将垂直出现侧面的外延固相(solid phase)生长。在底部的结晶硅将作为该结晶生长的种子，并且将在可以用作MOSFET晶体管的沟道的每一个柱体的上形成超薄结晶膜。如果只在柱体204的侧面222上形成该膜，将垂直进行结晶，并且形成在柱体204顶部的n+多晶硅接触材料212。如果柱体的两侧都被覆盖，则在柱体204的顶部上，结晶将在中心附近留下晶界。
这些技术部分地与在IEEE Device Research Conf.Denver，CO，June2000，pp 67-68由P Xuan等人所写的《
60nm Planarized Ultra-thin Body Solid Phase Epitaxy MOSFETs》、以及在IEEE Device Research Conf.，Denver CO，June 2000，pp.71-77中由P.Kalavade等人所写的《A Novelsub-10nm Transistor》中所描述的内容相似。
晶体管的漏极和源极区在沿着每一个柱体204的侧壁的结晶材料中。在此薄膜上生长或者沉淀栅级绝缘层，在柱体204旁边的沟槽中形成或者水平、或者垂直的栅级结构。例如，在包括的授予Noble等人的美国专利No.6,150,687中、或者在2000年6月16日以发明人Noble，Forbes，Ahn的名义申请的美国申请系列No.09/596,266中描述了用于垂直柱体晶体管的水平栅级结构，并且将上述的专利和申请包括在此作为参考。因此，在可选择的实施例中使用的不同的栅级结构为：
(i)如授予Noble等人的美国专利No.6,150,687中描述的沉淀多晶硅的水平栅级结构；
(ii)作为在2000年6月16日申请的美国专利申请系列No.09/596,266中描述的美国专利No.6,150,687的变化的水平置换栅级结构；以及
(iii)在授予Noble等人的专利No.6,072,209中描述的垂直门阵列。
图16和17说明使用垂直器件的逻辑门的实现。
在图16和17中实现的逻辑门是动态三输入NOR门，这与图6中电路100相似(除了不具有被具体说明的电容器之外)。然而，将会很容易地意识到：使用垂直器件可以实现任何逻辑门。
在图16中所示的配置包括用于分别定义图6中的输入104(或者A)、106(或者B)、108(或者C)和110(或者CLK)的接点(contact)230、232、234和236。将接点238和240连接在一起，以便定义输出112。还包括接点242和244。
在图17中所示的配置包括：氧化区域204、210、246；薄氧化区域248和250、n+区域206、以及212、聚乙烯(poly)区域252、硅区域254和256、以及栅极氧化区域258。
在所描述的实施和包括的现有专利与申请的不同之一在于：沿着柱体204的垂直壁的一侧形成厚氧化层。另一不同在于：同时利用在阵列中的PMOS和NMOS垂直器件。已经描述了三种不同类型的栅级结构，并且可以在公开的三种不同类型的衬底上使用这些结构，以便形成门阵列。
对于逻辑门的越来越高的密度需求导致了越来越小的结构尺寸和所包括的晶体管。传统的平面晶体管难以将比例缩小深入到亚微米的尺寸。申请人已经提出了与逻辑门阵列有关的具有超薄体的垂直晶体管。通过在逻辑门阵列中使用垂直超薄晶体管，可以在逻辑门阵列中同时实现更大密度所产生的更小尺寸、以及更优越的性能的优点。
Claims (9)
1.一种包括连接在一起的多个垂直超薄晶体管的逻辑门阵列。
2.一种形成逻辑门阵列的方法，包括：
提供具有一般平面工作表面的衬底；
对衬底进行氧化；
形成从衬底的工作表面向外延伸的半导体材料的柱体，所述的柱体具有多个侧壁；
在柱体上沉淀多晶硅；
定向地对沉淀的多晶硅进行蚀刻；
进行加热以致使侧向外延的固相垂直地再生，以便形成用于定义晶体管的第一和第二源极/漏极区域的薄膜；
在薄膜上形成栅极绝缘层；以及
形成相对于薄膜的栅级结构。
3.根据权利要求2所述的方法，其特征在于：提供衬底包括提供轻微掺杂p型衬底。
4.根据权利要求2所述的方法，其特征在于：提供衬底包括提供在绝缘层衬底上的硅。
5.根据权利要求2所述的方法，其特征在于：提供衬底包括提供在绝缘层上的硅岛。
6.根据权利要求2所述的方法，其特征在于：形成栅级结构包括形成水平栅级结构。
7.根据权利要求2所述的方法，其特征在于：形成栅级结构包括形成水平置换栅级结构。
8.根据权利要求2所述的方法，其特征在于：形成栅级结构包括形成垂直栅级结构。
9.一种形成逻辑门阵列的方法，包括：
提供具有一般平面工作表面的衬底；
形成从衬底的工作表面向外延伸的半导体材料的多个柱体，所述的柱体具有多个侧面；以及
形成多个垂直晶体管，所述的垂直晶体管具有在柱体的其中之一内形成的第一和第二源极/漏极区，以及与柱体的侧面连接的栅极，其中，垂直晶体管的其中之一是PMOS晶体管，另一个晶体管是NMOS晶体管。
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