CN1734475B - 半导体集成电路和信息处理设备 - Google Patents

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Abstract

一种半导体集成电路，包括：用于通过加密将被存储到设置在该半导体集成电路外部的外部存储器中的数据来产生加密数据的加密单元，用于将加密数据写入到外部存储器中的写入单元，用于从外部存储器读出加密数据的读出单元，和用于解密读出的加密数据的解密单元。

Description

半导体集成电路和信息处理设备
相关申请的交叉参考
本发明含有涉及到2004年7月7日在日本专利局提交的日本专利申请JP2004-201075的主题，这里引用其全部内容以作参考。
技术领域
本发明涉及一种半导体集成电路和信息处理设备，并且尤其涉及一种能够在没有任何接触的情况下与非接触集成电路(IC)卡进行数据通信的读写设备和包括在该读写设备中的半导体集成电路。
背景技术
使用非接触IC卡的非接触IC卡系统目前已经普遍用于在火车站的自动检票门(ticket gate)、安全系统和电子货币系统中。
在这样的非接触IC卡系统中，例如如果使用者对着读写设备持有非接触IC卡，则在非接触IC卡和读写设备之间开始数据通信。
更具体地，在这样的情况下，读写设备通过天线单元向非接触IC卡发射电磁波。非接触IC卡响应于电磁波调整在非接触IC卡中的天线单元中感生的电压，并且在没有电池的情况下将其用作驱动电源来操作。
这样的读写设备包括被配置为与非接触IC卡进行数据通信的天线单元，和与该天线单元连接的半导体集成电路。于是半导体集成电路执行用于与非接触IC卡进行数据通信的各种处理程序。程序存储于包括在半导体集成电路中的内部存储器中。半导体集成电路中的内部存储器还存储其它的各种程序和数据项目(参考图2中说明的日本专利未审查专利申请公开No.11-25003)。
发明内容
近来，由半导体集成电路处理的数据量日益增加。因此，已经提出不只用于在半导体集成电路中的内部存储器中存储数据、还用于在设置于半导体集成电路外部的外部存储器中存储数据的结构。
然而，如果由半导体集成电路处理的数据直接存储在外部存储器中，则与存储在半导体集成电路内部的数据比较，该数据容易被暴露。因此，数据不能很安全地存储在外部存储器中。
根据本发明一个实施例的半导体集成电路和信息处理设备能够将数据安全地存储在外部存储器中。
根据本发明的一个实施例，半导体集成电路包括：用于通过加密将存储于设置在半导体集成电路外部的外部存储器中的数据来产生加密数据的加密装置，用于在外部存储器中写入加密数据的写入装置，用于从外部存储器读出加密数据的读出装置以及用于解密读出的加密数据的解密装置。
根据本发明一个实施例的信息处理设备包括半导体集成电路和设置在半导体集成电路外部的外部存储器。该半导体集成电路包括：用于通过加密将存储于设置在半导体集成电路外部的外部存储器中的数据来产生加密数据的加密装置，用于在外部存储器中写入加密数据的写入装置，用于从外部存储器读出加密数据的读出装置以及用于解密读出的加密数据的解密装置。
因此，通过加密将存储在外部存储器中的数据，能够将数据安全地存储在外部存储器中。
在根据本发明一个实施例的半导体集成电路中，加密装置通过根据将存储在外部存储器中的数据的存储位置进行加密来产生加密数据，并且解密装置根据加密数据的存储位置来解密所读出的加密数据。
在根据本发明一个实施例的信息处理设备中，加密装置通过根据将被存储在外部存储器中的数据的存储位置进行加密来产生加密数据，并且解密装置根据加密数据的存储位置来解密所读出的加密数据。
根据本发明的一个实施例，通过加密将存储在外部存储器中的数据，可将数据安全地存储在外部存储器中。
根据数据的存储位置来加密将被存储在外部存储器中的数据。因此，例如如果将加密数据从外部存储器复制到另一存储介质上，则在不知道加密数据在外部存储器中的存储位置的情况下，将难以解密所述加密数据。结果，数据可安全地存储在外部存储器中。
附图说明
图1说明了根据本发明一个实施例的读写设备的结构的示意图；
图2说明了外部接口单元(1)的结构的示意图；
图3说明了一个时序图；和
图4说明了外部接口单元(2)的结构的示意图。
具体实施方式
现在将参考附图详细地描述本发明的各实施例。
(1)读写设备的结构
图1说明了读写设备1的全图，读写设备1包括用于在不接触非接触IC卡的情况下与外部非接触IC卡进行数据通信的天线单元2、与天线单元2连接的半导体集成电路3和设置在半导体集成电路3外部的外部存储器4。外部存储器4例如可以是非易失性存储器，如闪存。
在半导体集成电路3中，控制整个半导体集成电路3的中央处理单元(CPU)5通过总线6连接到：包括只读存储器(ROM)、随机存取存储器(RAM)和电可擦除可编程只读存储器(EEPROM)的内部存储器7，被配置为执行各种如下所述的加密处理加密电路8，被配置为控制在外部存储器4中读出和写入数据的外部存储器接口单元9，调制单元10和解调单元11。
调制单元10和解调单元11分别通过发射单元12和接收单元13连接至天线单元2。例如，调制单元10在CPU 5的控制下调制将被发送到外部非接触IC卡的数据，并向发射单元12提供作为结果获得的信号.此时，发射单元12通过天线单元2将从调制单元10提供的信号发送出去.接收单元13例如对通过天线单元2从外部非接触IC卡接收的信号进行数字化，并将数字化的信号提供给解调单元11.此时，解调单元11解调从接收单元13提供的信号并将作为结果获得的数据发送到CPU5.
根据本发明一个实施例的半导体集成电路3具有用于从设置在半导体集成电路3外部的外部存储器4读出数据和向其写入数据的四种模式。半导体集成电路3的CPU 5在由使用者预先设置的四种模式中的一种下进行写入数据和从外部存储器4读出数据的处理。以下将描述这四种模式。
在第一模式中，半导体集成电路3的CPU 5将要存储在外部存储器4中的数据提供给外部存储器接口单元9，并且同时提供表示外部存储器接口单元9中的数据的存储位置的地址信息。此时，外部存储器接口单元9将所提供的数据写入到在外部存储器4的存储区域中的对应于所提供的地址信息的存储位置中。
当从外部存储器4读出这样的所存储数据时，CPU 5将表示数据的存储位置的地址信息提供给外部存储器接口单元9。此时，外部存储器接口单元9读出存储在外部存储器4中的存储区域中的对应于所提供的地址信息的存储位置处的数据，并且将所读出数据提供到CPU 5。
在第二模式中，半导体集成电路3的CPU 5在把要存储在外部存储器4中的数据和表示数据的存储位置的地址信息提供给外部存储器接口单元9之前，将其提供给加密电路8。
此时，加密电路8对于所提供的数据和所提供的地址信息计算异或，并且将作为结果获得的数据作为加密数据提供到CPU 5。然后CPU 5将从加密电路8发送来的加密数据和对应于加密数据的地址信息提供给外部存储器接口单元9。
此时，外部存储器接口单元9在对应于由所提供的地址信息表示的存储位置处将加密数据写入外部存储器4中的存储区域中。
以这种方式，将表示在外部存储器4中的存储位置的地址信息和通过计算异或加密的数据存储在外部存储器4中。
为了从外部存储器4读出这样的加密数据，CPU 5将表示所存储的加密数据的存储位置的地址信息提供给外部存储器接口单元9。此时，外部存储器接口单元9读出存储在外部存储器4的存储区域中的对应于所提供的地址信息的存储位置处的加密数据。随后，外部存储器接口单元9对于从CPU 5提供的地址信息和读出的加密数据计算异或，以解密数据并将解密的数据提供给CPU 5。
在第三模式中，半导体集成电路3的CPU 5在把要存储在外部存储器4中的数据和表示数据的存储位置的地址信息提供给外部存储器接口单元9之前，将其提供给加密电路8。
此时，加密电路8对于所提供的数据和所提供的地址信息的高顺序位(higher-order bits)计算异或逻辑，并然后对作为计算结果获得的数据进行数据加密标准(DES)的加密。根据该实施例的加密电路8例如使用24位地址信息的较高的21位作为用于计算异或的高顺序位。
随后，加密电路8将从进行DES加密获得的数据作为加密数据提供给CPU5.作为响应，CPU 5将从加密电路8提供的加密数据和相应的地址信息提供给外部存储器接口单元9。
此时，外部存储器接口单元9在对应于由所提供的地址信息表示的存储位置处将加密数据写入外部存储器4中的存储区域中。
以这种方式，表示在外部存储器4中的存储位置的地址信息和通过计算异或加密的DES加密数据被存储在外部存储器4中。
当从外部存储器4读出加密数据时，CPU 5将表示加密数据的存储位置的地址信息提供给外部存储器接口单元9。此时，外部存储器接口单元9从对应于由所提供的地址信息表示的存储位置的外部存储器4中的存储区域读出加密数据。随后，外部存储器接口单元9对所读出的加密数据上进行DES解密，并通过对于所得到的数据和地址信息的高顺序位计算异或来解密数据。然后，将解密数据提供给CPU5。
在第四模式中，半导体集成电路3的CPU 5在把要存储在外部存储器4中的数据和表示数据的存储位置的地址信息提供给外部存储器接口单元9之前，将其提供给加密电路8。
此时，加密电路8对于所提供的数据和所提供的地址信息的高顺序位计算异或，然后对所得到的数据进行三重DES加密。而且在这种情况下，加密电路8例如使用24位地址信息的较高的21位作为用于计算异或的高顺序位。
随后，加密电路8将从进行三重DES加密获得的数据作为加密数据提供给CPU 5。作为响应，CPU 5将从加密电路8提供的加密数据和相应的地址信息提供给外部存储器接口单元9。
此时，外部存储器接口单元9将加密数据写入到对应于通过提供的地址信息表示的存储位置的外部存储器4中的存储区域中。
以这种方式，将表示在外部存储器4中的存储位置的地址信息和通过计算异或逻辑加密的三重DES加密数据存储在外部存储器4中。
当从外部存储器4读出加密数据时，CPU 5将表示加密数据的存储位置的地址信息提供给外部存储器接口单元9。此时，外部存储器接口单元9从对应于由所提供的地址信息表示的存储位置的外部存储器4中的存储区域读出加密数据。随后，外部存储器接口单元9对所读出的加密数据进行三重DES解密，并通过对于所得到的数据和地址信息的高顺序位计算异或来解密数据。然后，将解密数据提供给CPU5。
当被设置成第二至第四模式中的一种时，半导体集成电路3将由加密电路8加密的加密数据存储在外部存储器4中。当从外部存储器4读出存储在外部存储器4中的这种加密数据时，外部存储器接口单元9进行对加密数据的解密。
根据该实施例，在由加密电路8加密数据之后，加密数据被存储在外部存储器4中。然而，本发明不限于此，并且例如数据可在半导体集成电路3的外部加密，然后可以将加密数据预先存储在外部存储器4中。
(2)外部存储器接口单元
现在将参考图2详细地描述外部存储器接口单元9。例如，在第一模式中，CPU 5可把要存储在外部存储器4中的数据(DATA)和表示用于数据(DATA)的存储位置的地址信息(ADR)连同用于数据的写指令的数据写入命令信号(WR)提供给外部存储器接口单元9。
此时，从CPU 5提供的地址信息(ADR)被输入到包括在外部存储器接口单元9中的地址译码器20。地址译码器20基于输入地址信息(ADR)产生用于在包括于外部存储器4中的多个存储器芯片中间分配一个存储器芯片的芯片选择信号(ECS)，以用于写入数据。然后地址译码器20将该芯片选择信号(ECS)输出到外部存储器4和或(OR)电路21。作为响应，或电路21将来自CPU 5的数据写入命令信号(WR)作为数据写入命令信号(EWR)发送给外部存储器4。当数据写入命令信号(EWR)以这种方式从或电路21被输出时，开关电路22通过数据总线将从CPU 5提供的数据(DATA)作为输出数据(EDATA)提供到外部存储器4。
在外部存储器接口单元9中，从CPU 5提供的地址信息(ADR)被分离为高顺序位和低顺序位(lower-order bits)。然后，将高顺序位直接输出到外部存储器4，并通过定时控制单元23将低顺序位输出到外部存储器4。
结果，响应于来自外部存储器接口单元9的数据写入命令信号(EWR)，外部存储器4在由芯片选择信号(ECS)和来自外部存储器接口单元9的地址信息(EADR)确定的存储位置中写入来自外部存储器接口单元9的数据(EDATA)。
例如，在第一模式中，CPU 5将表示要从外部存储器4读出的数据的存储位置的地址信息(ADR)连同用于数据的读出指令的数据读出命令信号(RD)提供给外部存储器接口单元9。
此时，从CPU 5提供的地址信息(ADR)被输入到外部存储器接口单元9中的地址译码器20。地址译码器20基于输入地址信息(ADR)产生芯片选择信号(ECS)并将产生的芯片选择信号(ECS)输出到外部存储器4。在外部存储器接口单元9中，地址信息(ADR)被分离为高顺序位和低顺序位。然后，将高顺序位直接输出到外部存储器4，并通过定时控制单元23将低顺序位输出到外部存储器4。
在外部存储器接口单元9中，从CPU 5提供的数据读出命令信号(RD)被输入到定时控制单元23。定时控制单元23将输入数据读出命令信号(RD)作为数据读出命令信号(ERD)输出到外部存储器4。
结果，响应于来自外部存储器接口单元9的数据读出命令信号(ERD)，外部存储器4从由芯片选择信号(ECS)和来自外部存储器接口单元9的地址信息(EADR)指定的存储位置读出数据。然后将读出的数据提供给外部存储器接口单元9。
此时，在外部存储器接口单元9中，从外部存储器4读出的数据被输入到包括缓存(cash memory)24A和解密电路24B的数据处理单元24。在这种情况下，由于读出的数据没有加密，因此数据处理单元24直接将数据提供给CPU 5。
当半导体集成电路3被设置为第二模式时，外部存储器4存储通过计算异或加密的加密数据。
在这种情况下，例如CPU 5可将表示要从外部存储器4读出的数据的存储位置的地址信息(ADR)和用于数据的读出指令的数据读出命令信号(RD)提供给外部存储器接口单元9。
此时，在外部存储器接口单元9中，从CPU 5提供的地址信息(ADR)被输入到地址译码器20中.地址译码器20基于输入地址信息(ADR)产生芯片选择信号(ECS)，并将产生的芯片选择信号(ECS)输出到外部存储器4.在外部存储器接口单元9中，地址信息(ADR)被分离为高顺序位和低顺序位.然后，高顺序位被直接输出到外部存储器4，而低顺序位通过定时控制单元23被输出到外部存储器4.
在外部存储器接口单元9中，从CPU 5提供的数据读出命令信号(RD)被输入到定时控制单元23。定时控制单元23将输入数据读出命令信号(RD)作为数据读出命令信号(ERD)输出到外部存储器4。
结果，响应于来自外部存储器接口单元9的数据读出命令信号(ERD)，外部存储器4从由芯片选择信号(ECS)和来自外部存储器接口单元9的地址信息(EADR)指定的存储位置读出加密数据。然后将读出的加密数据提供给外部存储器接口单元9。
此时，在外部存储器接口单元9中，从外部存储器4读出的数据被输入到数据处理单元24。在这种情况下，由于从外部存储器4读出的数据是使用异或加密的，因此在数据处理单元24中的解密电路24B通过对于加密数据和从CPU 5提供的地址信息(ADR)计算异或来解密所述加密数据。然后解密电路24B将解密数据提供给CPU5。
当半导体集成电路3被设置成第三模式时，外部存储器4存储使用异或和DES加密而加密的加密数据。
当使用DES加密时，以64位单元加密数据。因此，加密数据将以64位单元被存储在外部存储器4中。因此，为了使外部存储器接口单元9响应于自CPU 5的数据读出命令信号(RD)从外部存储器4读出8位数据，半导体集成电路3读出8位数据以及与所述8位数据作为一个单元加密的其它位的数据。
更具体地说，例如如图3中所示，CPU 5可在定时(timing)T1处开始提供表示要从外部存储器4读出的数据的存储位置的地址信息(ADR)“000006(十六进制)”，并且然后在定时T2处开始将数据读出命令信号(RD)提供(激活)至外部存储器接口单元9。
作为响应，外部存储器接口单元9开始提供(激活)等待信号(WAIT)，以指示CPU 5等待，直到在随后的定时T3处从外部存储器4读出数据。
在外部存储器接口单元9中，从CPU 5提供的地址信息(ADR)“000006(十六进制)”被输入到地址译码器20。地址译码器20基于输入地址信息(ADR)产生芯片选择信号(ECS)，并将产生的芯片选择信号(ECS)输出到外部存储器4。在外部存储器接口单元9中，地址信息(ADR)被分离为高顺序位和低顺序位。然后，将高顺序位直接输出到外部存储器4，并且通过定时控制单元23将低顺序位输出到外部存储器4。
根据本发明的一个实施例，如上所述，地址信息(ADR)例如是24位数据。高顺序位例如是地址信息(ADR)的较高的21位，低顺序位例如是地址信息(ADR)的较低的3位。
定时控制单元23使用内部计数器电路将输入地址信息(ADR)的低顺序位值后移预定量，并将该值提供给外部存储器4。结果在定时T2处，外部存储器接口单元9将值“000000(十六进制)”作为包括高顺序位和低顺序位的地址信息(EADR)输出到外部存储器4。
在外部存储器接口单元9中，从CPU 5提供的数据读出命令信号(RD)被输入到定时控制单元23。例如，在定时T3至T4的周期期间，定时控制单元23将输入数据读出命令信号(RD)作为数据读出命令信号(ERD)输出到外部存储器4。
结果，响应于从外部存储器接口单元9发送的数据读出命令信号(ERD)，在定时T3至T4的周期期间，外部存储器4例如从由芯片选择信号(ECS)和从外部存储器接口单元9发送的地址信息(ADR)“000000(十六进制)”指定的存储位置读出16位加密数据.然后，外部存储器4将读出的16位加密数据提供给外部存储器接口单元9.
此时，在外部存储器接口单元9中，从外部存储器4读出的16位加密数据被输入到数据处理单元24。数据处理单元24将所述16位加密数据存储在包括于数据处理单元24中的内部缓存24A中。
随后，定时控制单元23使用内部计数器电路将输入地址信息(ADR)的低顺序位值后移预定量，并且将该值提供给外部存储器4。结果，例如在定时T5处，外部存储器接口单元9将值“000002(十六进制)”作为包括高顺序位和低顺序位的地址信息(EADR)输出到外部存储器4。
而且，例如在定时T6至T7的周期期间，定时控制单元23将从CPU 5输入的数据读出命令信号(RD)作为数据读出命令信号(ERD)输出到外部存储器4。
结果，响应于来自外部存储器接口单元9的数据读出命令信号(ERD)，外部存储器4例如在定时T6至T7的周期期间从由芯片选择信号(ECS)和来自外部存储器接口单元9的地址信息(EADR)“000002(十六进制)”指定的存储位置读出16位加密数据，并且将所述16位加密数据提供给外部存储器接口单元9。
此时，在外部存储器接口单元9中，将从外部存储器4读出的16位加密数据输出到数据处理单元24。数据处理单元24将所述16位加密数据存储于包括于数据处理单元24中的缓存24A中。结果，在缓存24A中一共存储了32位加密数据。
以相似的方式，定时控制单元23使用内部计数器电路依次前移输入地址信息(ADR)的低顺序位值，并依次将所述值提供给外部存储器4。结果，外部存储器接口单元9依次将值“000004(十六进制)”和“000006(十六进制)”作为包括高顺序位和低顺序位的地址信息(EADR)输出到外部存储器4。
以这种方式，外部存储器4从由地址信息“000004(十六进制)”指定的存储位置读出16位加密数据，并且同时从由地址信息“000006(十六进制)”指定的另一存储位置读出16位加密数据。然后外部存储器4将两组16位加密数据依次提供给外部存储器接口单元9。
结果，例如在定时T13处，64位加密数据将被存储于包括在数据处理单元24中的缓存24A中。
响应于此，例如在定时T13至T17的周期期间，解密电路24B对存储于缓存24A中的64位加密数据进行DES解密。然后，解密电路24B通过对于作为DES解密的结果获得的数据和从CPU 5提供的地址信息(ADR)的高顺序位计算异或逻辑来解密所述64位的加密数据。解密电路24B从64位解密数据中提取出对应于从CPU 5发送的地址信息“000006(十六进制)”的8位数据。然后，解密电路24B开始将所提取的8位数据输出到连接至CPU 5的数据总线。在同一定时T17处，定时控制单元23停止向CPU 5提供(停用)等待信号(WAIT)。
当等待信号(WAIT)以该种方式被停止时，CPU 5停止向外部存储器接口单元9提供(停用)数据读出命令信号(RD)，并且锁存向数据总线输出的8位数据。因此，CPU 5能够通过外部存储器接口单元9读出存储在外部存储器4中的数据。
当半导体集成电路3被设置成第四模式时，将使用异或和三重DES加密而加密的加密数据存储在外部存储器4中.在这种情况下，以和上述第三模式相同的方式从外部存储器4读出数据.
(3)操作和优点
通过使用上述结构，半导体集成电路3能够根据将存储在外部存储器4中的数据的存储位置来进行加密。
例如，当半导体集成电路3被设置成第二模式时，通过对于将存储在外部存储器4中的数据和表示数据的存储位置的地址信息计算异或来进行加密。当半导体集成电路3被设置成第三模式时，通过对将被存储在外部存储器4中的数据和表示数据的存储位置的地址信息计算异或并通过随后进行DES加密来进行加密。当半导体集成电路3被设置成第三模式时，通过对将被存储在外部存储器4中的数据和表示数据的存储位置的地址信息计算异或并且通过随后进行三重DES加密来进行加密。
半导体集成电路3将作为加密处理结果获得的加密数据写入到外部存储器4中。
以这种方式，根据存储位置加密存储在外部存储器4中的加密数据。因此，例如如果将加密数据从外部存储器4复制到另一存储介质上，则在不知道加密数据在外部存储器4中的存储位置的情况下，将难以解密该加密数据。结果，数据可安全地存储在外部存储器4中。
当半导体集成电路3中的外部存储器接口单元9响应于来自CPU 5的数据读出命令信号从外部存储器4读出加密数据时，外部存储器接口单元9解密该加密数据，并且将通过解密处理获得的解密数据提供给CPU 5。结果，在不解密数据的情况下，CPU 5可直接使用从外部存储器接口单元9提供的数据。
而且，当代替外部存储器4、从半导体集成电路3中的内部存储器7写入和/或读出数据时，从CPU 5输出数据写入命令信号、数据读出命令信号和对内部存储器7进行寻址的地址信息。根据该实施例，这些信号和信息不发送到半导体集成电路3的外部。通过防止涉及到半导体集成电路3内部结构的数据被发送到半导体集成电路3外部，保持存储在半导体集成电路3内部的数据的安全性。
根据上述结构，根据数据的存储位置来加密将存储在外部存储器4中的数据。因此，例如如果将加密数据从外部存储器4复制到另一存储介质上，则在不知道加密数据在外部存储器4中的存储位置的情况下将难以解密该加密数据。结果，数据能够安全地存储在外部存储器4中。
例如，根据该实施例的半导体集成电路3中的CPU 5将存储在外部存储器4中的每个数据(加密数据)项的地址信息存储在内部存储器7中。以这种方式，半导体集成电路3能识别存储在外部存储器4中的每个数据项的存储位置，并且能从外部存储器4轻易地读出数据。
(4)其它的实施例
在上述的实施例中，如图2中说明的那样，只有解密电路24B设置在外部存储器接口单元9内部。然而，本发明不限于此，并且加密电路24CX也可设置在外部存储器接口单元9X中，如图4中说明的那样(图4中的与图2中的那些相同的部件通过相同的附图标记表示)。
如图4中说明的那样，以下将描述用于把只通过异或加密的数据存储在外部存储器4中的外部存储器接口单元9X的操作.
例如，CPU 5可将要存储在外部存储器4中的数据(DATA)和表示数据(DATA)存储位置的地址信息连同用于数据的写入指令的数据写入命令信号(WR)提供给外部存储器接口单元9X。
此时，在外部存储器接口单元9X中，将从CPU 5提供的数据(DATA)提供给数据处理单元24X中的加密电路24CX。加密电路24CX对于所提供的数据(DATA)和例如从CPU 5通过定时控制单元23X提供的地址信息(ADR)计算异或。作为结果获得的数据被作为加密数据发送到开关电路22X。
在外部存储器接口单元9X中，从CPU 5提供的地址信息(ADR)被输入到地址译码器20X。地址译码器20X基于输入地址信息(ADR)产生芯片选择信号(ECS)，并且将产生的芯片选择信号(ECS)输出到外部存储器4。在外部存储器接口单元9X中，从CPU 5提供的地址信息(ADR)被分离为高顺序位和低顺序位。然后，将高顺序位直接输出到外部存储器4，并且通过定时控制单元23X将低顺序位输出到外部存储器4。
而且，在外部存储器接口单元9X中，将从CPU 5提供的数据写入命令信号(WR)提供给定时控制单元23X。定时控制单元23X在预定定时处将作为数据写入命令信号(EWR)的数据写入命令信号(WR)输出到外部存储器4。当数据写入命令信号(EWR)被从定时控制单元23X输出时，作为响应，开关电路22X开始将从加密电路24CX提供的加密数据发送到外部存储器4。
以这种方式，响应于从外部存储器接口单元9X发送的数据写入命令信号(EWR)，外部存储器4将加密数据从外部存储器接口单元9X写入到由芯片选择信号(ECS)和来自外部存储器接口单元9X的地址信息(EADR)指定的存储位置中。
接下来，以下将描述用于更新通过异或和DES加密而加密的并且已经存储在外部存储器4中的数据的半导体集成电路3的操作。
例如，CPU 5可将用于更新已经存储在外部存储器4中的8位数据的数据(DATA)(以下，该数据称为‘更新数据’)和表示要通过更新数据(DATA)更新的8位数据(以下，该数据称为‘更新的数据’)的存储位置的地址信息(ADR)连同数据写入命令信号(WR)提供给外部存储器接口单元9X。
此时，外部存储器接口单元9X开始向CPU 5提供指示CPU 5等待直到更新数据(DATA)被写入到外部存储器4中的等待信号(WAIT)。
然后，外部存储器接口单元9X直接将从CPU 5提供的地址信息(ADR)的高顺序位输出到外部存储器4。随后，外部存储器接口单元9X使用包括在定时控制单元23X中的计数器电路依次更改地址信息(ADR)的各低顺序位，以从外部存储器4依次读出包括更新的数据的64位加密数据，并且然后将读出的加密数据存储在数据处理单元24X中的缓存24AX中。
当以这种方式将包括更新的数据的64位加密数据存储在缓存24AX中时，作为响应，数据处理单元24X中的解密电路24BX对64位加密数据进行DES解密。解密电路24BX对于在进行DES解密之后获得的数据和从CPU 5提供的地址信息(ADR)的高顺序位计算异或，以解密所述64位数据。
数据处理单元24X用从CPU5提供的更新数据重写包括在由解密电路24BX解密的64位数据中的更新的数据.随后，数据处理单元24X中的加密电路24CX对于重写的数据和从CPU 5提供的地址信息(ADR)的高顺序位计算异或。通过这种方式，通过对作为结果获得的数据进行DES加密来产生64位加密数据。
随后，外部存储器接口单元9X将从CPU 5提供的地址信息(ADR)的高顺序位直接输出到外部存储器4，并使用定时控制单元23X中的计数器电路来依次更改地址信息(ADR)的各低顺序位。通过这种方式，外部存储器接口单元9X将64位加密数据重写在外部存储器4中。在重写了64位加密数据之后，外部存储器接口单元9X停止向CPU 5提供等待信号(WAIT)。
通过这种方式，更新了外部存储器4中的加密数据。在图4中说明的外部存储器接口单元9X的读出操作与上述的外部存储器接口单元9的读出操作相同。
在上述实施例中，用于在没有任何接触的情况下与非接触集成电路(IC)卡进行数据通信的读写设备1被用作一个包括半导体集成电路3和设置在半导体集成电路3外部的外部存储器4的信息处理设备。然而本发明不限于此，并且本发明的各实施例可以用于各种其它的信息处理设备，如个人电脑、移动电话和个人数字助理(PDA)中。
在上述的各实施例中，进行用于计算异或以组合将被存储在外部存储器4中的数据和表示数据的存储位置的地址信息的组合处理。然而本发明不限于此，并且例如可替换地进行用于计算与、或、与非或者或非的组合处理。在进行这样的处理之前，可进行用于移动存储在外部存储器4中的数据的每位至不同的位置、或者移动表示存储在外部存储器4中的数据的存储位置的地址信息的每位至不同的位置的换位(transposition)处理。而且，可对于通过组合处理获得的数据进行换位处理。
在上述各实施例中，将非易失性存储器用作设置在半导体集成电路3外部的外部存储器4。然而本发明不限于此，并且可以使用各种其它的存储单元(如ROM和硬盘驱动器)来在半导体集成电路3的外部存储数据。
在上述各实施例中，加密电路8和24CX用作用于产生加密数据的加密装置。然而本发明不限于此，并且可使用各种其它的结构。同样地，在上述各实施例中，外部存储器接口单元9和9X用作用于在外部存储器4中写入加密数据的写入装置和用于从外部存储器4读出加密数据的读出装置。然而本发明不限于此，并且可使用各种其它的结构。在上述各实施例中，解密电路24B和24BX用作用于根据加密数据的存储位置来解密该加密数据的解密装置。然而本发明不限于此，并且可使用各种其它的结构。
本领域技术人员应该理解，只要在所附权利要求书或其等效表述的范围内，依据设计需求和其它因素可以作出各种更改、组合、子组合和改变。

Claims (10)

1.一种半导体集成电路，包括：
加密装置，用于根据表示将被存储到设置在该半导体集成电路外部的外部存储器中的数据的存储位置的地址信息的高顺序位，对所述数据进行加密来产生加密数据；
写入装置，用于将加密数据写入到外部存储器中；
读出装置，用于从外部存储器读出加密数据；以及
解密装置，用于根据所述地址信息的高顺序位解密读出的加密数据，
其中，当写入装置将数据写入外部存储器中时，写入装置向CPU发送等待信号作为激活直到该写入完成，当读出装置读出外部存储器中存储的数据时，读出装置向CPU发送等待信号作为激活直到该读出完成。
2.根据权利要求1的半导体集成电路，其中加密装置通过进行用于组合将存储在外部存储器中的数据和表示数据的存储位置的地址信息的高顺序位的组合处理来产生加密数据。
3.根据权利要求2的半导体集成电路，其中所述组合处理是对于数据和地址信息的高顺序位计算异或。
4.根据权利要求1的半导体集成电路，其中加密装置通过在进行用于组合将存储在外部存储器中的数据和表示数据的存储位置的地址信息的高顺序位的组合处理之后进行数据加密标准的加密来产生加密数据。
5.一种信息处理设备，包括：
半导体集成电路：和
设置在半导体集成电路外部的外部存储器；
其中该半导体集成电路包括：
加密装置，用于用于根据表示将被存储到所述外部存储器中的数据的存储位置的地址信息的高顺序位，对所述数据进行加密来产生加密数据；
写入装置，用于将加密数据写入到外部存储器中；
读出装置，用于从外部存储器读出加密数据；和
解密装置，用于根据所述地址信息的高顺序位解密所读出的加密数据，
其中，当写入装置将数据写入外部存储器中时，写入装置向CPU发送等待信号作为激活直到该写入完成，当读出装置读出外部存储器中存储的数据时，读出装置向CPU发送等待信号作为激活直到该读出完成。
6.根据权利要求5的信息处理设备，其中加密装置通过进行用于组合将存储在外部存储器中的数据和表示数据的存储位置的地址信息的高顺序位的组合处理来产生加密数据。
7.根据权利要求6的信息处理设备，其中所述组合处理是对于数据和地址信息的高顺序位计算异或。
8.根据权利要求5的信息处理设备，其中加密装置通过在进行用于组合将存储在外部存储器中的数据和表示数据的存储位置的地址信息的高顺序位的组合处理之后进行数据加密标准的加密来产生加密数据。
9.一种半导体集成电路，包括：
读出装置，用于从设置在半导体集成电路外部的外部存储器读出加密数据，其中外部存储器存储通过下述过程产生的加密数据，根据表示将被存储到所述外部存储器中的数据的存储位置的地址信息的高顺序位，对所述数据进行加密；和
解密装置，用于根据所述地址信息的高顺序位解密所读出的加密数据，
其中，当读出装置读出外部存储器中存储的数据时，读出装置向CPU发送等待信号作为激活直到该读出完成。
10.一种信息处理设备，包括：
半导体集成电路；和
设置在半导体集成电路外部的外部存储器；
其中该半导体集成电路包括：
读出装置，用于从设置在半导体集成电路外部的外存储器读出加密数据，其中外部存储器存储通过下述过程产生的加密数据，根据表示将被存储到所述外部存储器中的数据的存储位置的地址信息的高顺序位，对所述数据进行加密；和
解密装置，用于根据所述地址信息的高顺序位解密所读出的加密数据，
其中，当读出装置读出外部存储器中存储的数据时，读出装置向CPU发送等待信号作为激活直到该读出完成。
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