CN1695124A - 用于控制对具有存储器集线器体系结构的存储模块的存储器存取的方法和系统 - Google Patents

用于控制对具有存储器集线器体系结构的存储模块的存储器存取的方法和系统 Download PDF

Info

Publication number
CN1695124A
CN1695124A CNA038248603A CN03824860A CN1695124A CN 1695124 A CN1695124 A CN 1695124A CN A038248603 A CNA038248603 A CN A038248603A CN 03824860 A CN03824860 A CN 03824860A CN 1695124 A CN1695124 A CN 1695124A
Authority
CN
China
Prior art keywords
memory
request
response
coupled
write
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA038248603A
Other languages
English (en)
Other versions
CN100580639C (zh
Inventor
约瑟夫·M·杰迪洛
特里·R·李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN1695124A publication Critical patent/CN1695124A/zh
Application granted granted Critical
Publication of CN100580639C publication Critical patent/CN100580639C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1642—Handling requests for interconnection or transfer for access to memory bus based on arbitration with request queuing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1673—Details of memory controller using buffers

Abstract

一种计算机系统，包括一个被耦合至多个存储模块的存储器集线器控制器。该存储器集线器控制器包括一个存储器请求队列，该存储器请求队列将存储器请求和相应的请求标识符耦合至存储模块。每个存储模块基于存储器请求存取存储器设备并且当相应的存储器请求被处理时，从请求标识符产生响应状态信号。将这些响应状态信号伴随或独立于任何的读数据从存储模块耦合至存储器集线器控制器。该存储器集线器控制器使用响应状态信号来控制将存储器请求耦合至存储模块，并且因此控制在每个存储模块中的未处理的存储器请求的数目。

Description

用于控制对具有存储器集线器体系结构的存储模块 的存储器存取的方法和系统
技术领域
本发明涉及存储系统，尤其涉及一种具有多个存储模块的存储系统，每个存储模块包括一个被耦合至多个存储器设备的存储器集线器。
背景技术
计算机系统使用例如动态随机存取存储器(“DRAM”)设备的存储器设备来存储被处理器存取的指令和数据。通常将这些存储器设备用作计算机系统的系统存储器。在一个典型的计算机系统中，处理器通过处理器总线和存储器控制器与系统存储器进行通信。该处理器发出存储器请求，存储器请求包括例如读取命令的存储器命令，以及指向读取数据或指令的位置的地址。存储器控制器使用命令和地址产生适当的命令信号以及应用于系统存储器的行和列地址。响应于命令和地址，数据在系统存储器和处理器之间传递。存储器控制器通常是系统控制器的一部分，系统控制器还包括用于将处理器总线耦合至例如PCI总线的扩展总线的总线桥接器电路。
存储器设备的操作速度在持续地加快，因此提供了不断增加的存储带宽。然而，存储带宽的增加并没有和处理器操作速度的提高保持同步。增加存储带宽的一个方法是存取许多相互并行的存储器设备，以便在每次存储器存取时，从这些许多的存储器设备中读取数据或者将数据写到这些许多的存储器设备中去。一种使其自身适合允许同时存取许多存储器设备的存储器体系结构就是存储器集线器体系结构。在存储器集线器体系结构中，将一个系统控制器或存储器集线器控制器耦合至多个存储模块，每个存储模块包括被耦合至多个存储器设备的存储器集线器。该存储器集线器在控制器和存储器设备之间有效地路由存储器请求和响应。使用这样的体系结构的计算机系统可以有更高的带宽，因为处理器可以从一个存储模块读取数据或者向该存储模块写入数据，而同时另一个存储模块正在响应先前的存储器存取。例如，处理器可以向一个存储模块中的存储器设备输出写数据，而同时另一个存储模块中的存储器设备正在准备向该处理器提供读数据。
虽然使用存储器集线器的存储模块可以提供增加的存储带宽，但是模块中的存储器集线器的存在能够使得协调命令和地址信号到存储模块的流以及数据信号到存储模块和从存储模块出的流变得困难。在传统的存储系统中，存储器控制器直接地存取存储模块中的存储器设备。在存储器控制器和存储器设备之间没有任何例如存储器集线器的控制设备存在，会使得该存储器控制器协调它和每个存储模块之间的操作变得相对地容易。特别是，因为存储器控制器主动地控制在每个存储模块上的活动，所以该存储器控制器能够基于它发送到存储模块或者从存储模块接收到的信号，来确定对于每个存储模块的存储器存取的状态。相反地，在每个存储模块上存在存储器集线器来控制存储器设备的存取，使得控制器确定每个存储模块的存储器请求的状态变得困难，因为该控制器不再直接地控制存储器存取。例如，控制器不再能够确定何时将一个读存储器请求发送到那个模块上的存储器设备。由于控制器不能确定何时发出读存储器请求，所以它也不能确定何时将从存储模块中发出读数据。结果是，控制器不能确定何时它能够向同一个或另外一个存储模块发出另外一个读或写存储器请求。类似地，控制器不能确定是否已经处理了多个发出到存储模块的存储器请求，并且因此不能确定是否应当将另外的存储器请求发出到该存储模块。其它类型的协调发出对于本领域的熟练技术人员将是非常明显的。
因此，需要一种使控制器或者其它设备来协调向存储模块发出存储器请求的存储器系统体系结构，所述控制器或者其它设备被耦合至多个基于集线器的存储模块。
发明内容
一个存储模块集线器控制器被耦合至多个存储模块，每个存储模块包括被耦合至各自模块中的多个存储器设备的存储器集线器。存储器集线器控制器存储多个存储器请求并且把每个存储的存储器请求发送到在一个存储模块中的存储器集线器，以响应一个根据存储器请求状态信号而产生的流控制信号，该存储器请求状态信号接收自存储器集线器，而存储器请求被发送到该存储器集线器。存储器集线器存储收到的存储器请求并且将与存储的存储器请求相对应的存储器请求信号发送到存储模块中的存储器设备。存储器集线器还将写数据发送到存储器设备或者随后从存储器设备接收读数据。存储器集线器还产生存储器请求状态信号，该存储器请求状态信号标识已经由被耦合至存储器集线器的存储器设备处理的存储器请求。存储器集线器然后将存储器请求状态信号和任何读数据发送到存储器集线器控制器。该控制器输出收到的读数据并且基于存储器请求状态信号产生流控制信号来控制那些存储于每个存储模块中的未处理的(outstanding)存储器请求的数目。
附图说明
图1是按照本发明的一个例子的计算机系统的框图，其中多个存储模块中的每个都包括存储器集线器；
图2是将用于图1的计算机系统中的存储器集线器控制器的一个例子耦合至用于图1的计算机系统中的多个存储模块的每一个中的存储器集线器的一个例子的框图；
图3A和3B所示为存储器请求信息包的格式的一个例子的表格，该存储器请求信息包从存储器集线器控制器发送到图2的存储器集线器；
图4A和4B所示为存储器响应信息包的格式的一个例子的表格，该存储器响应信息包从存储器集线器控制器发送到图2的存储器集线器。
具体实施方式
图1中示出了按照本发明一个例子的计算机系统100。计算机系统100包括一个处理器104，用于执行各种计算功能，例如运行具体的软件来执行具体的运算或者任务。处理器104包括一个处理器总线106，处理器总线106通常包括一个地址总线、一个控制总线和一个数据总线。典型地将处理器总线106耦合至高速缓冲存储器108，在前文曾经提到过，高速缓冲存储器108通常是静态随机存取存储器(“SRAM”)。最后，将处理器总线106耦合至系统控制器110，系统控制器110有时也被称为“北桥”或者“存储器控制器”。
系统控制器110作为处理器104和各种其它部件的通信路径。更具体而言，系统控制器110包括一个图形端口，典型地将该图形端口耦合至图形控制器112，而将图形控制器112依次耦合至视频终端114。将系统控制器110也耦合至一个或多个例如键盘或鼠标的输入设备118，来允许操作者和计算机系统100之间的交互操作。典型地，计算机系统100还包括一个或多个例如打印机的输出设备120，将输出设备120通过系统控制器110耦合至处理器104。典型地将一个或多个数据存储器设备124也通过系统控制器110耦合至处理器104，来允许处理器104把数据存储到内部或外部存储介质(未示出)中或者从内部或外部存储介质中重新得到数据。典型的数据存储器设备124的例子包括硬盘和软盘、盒式磁带和只读光盘存储器(CD-ROMs)。
系统控制器110还包括一个存储器集线器控制器126，将存储器集线器控制器126耦合至作为计算机系统100的系统存储器的多个存储模块130a，b...n。优选为，将存储模块130通过高速链路134耦合至存储器集线器控制器126，高速链路134可以是光学或电子通信路径或者一些其它形式的通信路径。如果高速链路134是通过光学通信路径来实现的，那么光学通信路径可以是例如一个或多个光纤的形式。在这种情况下，存储器集线器控制器126和存储模块130将包括耦合至光学通信路径的光学输入/输出端口或者一个单独的输入和输出端口。存储模块130被示出以多点或菊花链方案被耦合至存储器集线器控制器126，其中将单个的高速链路134耦合至所有的存储模块130。然而，可以理解的是，也可以使用其它的拓扑结构，例如点对点耦合方案，其中使用一个单独的高速链路(未示出)来将每个存储模块130耦合至存储器集线器控制器126。也可以使用切换拓扑结构，其中有选择地通过一个开关(未示出)将存储器集线器控制器126耦合至每个存储模块130。可用的其它类型的拓扑结构对于本领域的熟练技术人员将是非常明显的。
每个存储模块130包括用于控制对存储器设备148的存取的存储器集线器140，存储器设备148在图2中的例子中是同步动态随机存取存储器(“SDRAM”)设备。然而，也可以使用较少的或更多的存储器设备148，并且当然也可以使用除SDRAM设备之外的其它存储器设备。将存储器集线器140通过总线系统150耦合至每个存储器设备148，总线系统150通常包括一个控制总线、一个地址总线和一个数据总线。
图1的存储器集线器控制器126和存储器集线器140的一个例子在图2中示出。如图2中所示，将存储器集线器控制器126耦合至存储器集线器140的高速链路134(见图1)包括互相分开的高速下行链路154和一个高速上行链路156。如前文所述，下行链路154和上行链路156可以耦合逻辑信号、光学信号、RF(射频)信号或者任何其它类型的信号介质。也可以将下行链路154和上行链路156合并成一个单一的高速双向链路，或者可以进一步将下行链路154和上行链路156分成许多的通信链路，例如分开命令、地址和数据信号的链路。其它的变化对于本领域的熟练技术人员将是非常明显的。
更进一步地参考图2，存储器集线器控制器126包括存储器请求队列160，该存储器请求队列160通过系统控制器110从处理器104(见图1)接收高层存储器请求信号，该高层存储器请求信号包括命令信号、地址信号和在存储器写入的情况下的写数据信号。存储器请求队列160还从流控制单元174接收唯一地识别每个读请求和每个写请求的请求ID信号。这些请求ID和相应的高层读请求和写请求结合在一起，并且被存储到存储器请求队列160中，优选为按照它们被接收到的顺序被存储到存储器请求队列160中。存储于请求队列160中的存储器请求信号既包括读请求信号又包括写请求信号。高层存储器请求信号和请求ID信号将共同地被称为存储器请求信号。存储器请求队列可以、但是不是必需地按照信号被接收到的相同顺序向存储模块130发出信号。
存储器集线器控制器126还包括从系统控制器110接收读响应信号和写响应信号的存储器响应队列170。读响应信号包括读数据信号以及标识与读数据相对应的读请求的读状态信号。写响应信号包括标识已经由一个存储模块处理过的写请求的写状态信号。存储器响应队列170按照存储器响应信号被接收到的顺序存储存储器响应信号，并且优选为，但不是必需地，存储器响应队列170按照相同的顺序将读数据信号172耦合至系统控制器110。存储器响应队列170还将读状态信号176和写状态信号178发送至流控制单元174，从而使得流控制单元174可以确定已经处理了哪些读请求和哪些写请求。流控制单元174通过比较状态信号176、178和由流控制单元174产生并且被发送至存储器请求队列160的请求ID，来做出这个确定。流控制单元174然后向存储器请求队列160输出流控制信号，来使存储器请求队列160确定是否以及何时其应该向每个存储模块130(见图1)发出另外的存储器请求。
更进一步地参考图2，在每个存储模块130中的存储器集线器140包括存储器请求队列190，存储器请求队列190通过高速下行链路154从存储器集线器控制器126接收一个或者多个存储器请求。存储器请求队列190包括与传统的存储器控制器相似的电路，来把存储器请求变成可以被存储器设备148(见图1)使用的命令和地址信号格式，并且在适当的时间和以适当的次序把这些格式重排的信号发送到存储器设备148。例如，存储器请求队列190可以把从存储器集线器控制器126接收到的地址信号转换成行和列地址信号。存储器请求队列190然后可以向存储器设备148输出行地址信号，以及一个行地址选通(“RAS”)信号，使得可以将行地址信号锁存进存储器设备148。相似地，存储器请求队列190可以向存储器设备148输出列地址信号，以及一个列地址选通(“CAS”)信号，使得可以将列地址信号可以锁存进存储器设备148。然而，格式重排的命令和地址信号的性质，有可能还有数据信号的性质，将依赖于存储器设备148的性质，这对于本领域的熟练技术人员将是非常明显的。
当存储器请求队列190已经向存储器设备148发出格式重排的读请求信号，来响应来自存储器集线器控制器126的读请求信号时，存储器请求队列190对流控制单元194应用一个读释放信号来指示已经将一个读请求发出到存储器设备148。相似地，当存储器请求队列190已经向存储器设备148发出格式重排的写请求信号，来响应来自存储器集线器控制器126的写请求信号时，存储器请求队列190对流控制单元194应用一个写释放信号来指示已经将一个写请求发出到存储器设备148。使用读释放和写释放信号来分别地明确表达读和写状态信号192、196，读和写状态信号192、196唯一地标识已经被每个存储模块130处理的每个读请求和写请求。更加具体而言，流控制单元194给每个释放的读请求分配一个唯一的读响应ID，优选为，读响应ID对应于从流控制单元174被发送至存储器请求队列160的请求ID。流控制单元194还给每个释放的写请求分配一个唯一的写响应ID，优选为，写响应ID也对应于请求ID。将这些响应ID作为读和写状态信号耦合至响应队列170。如前文所述，将这些状态信号耦合至存储器响应队列170，存储器响应队列170把状态信号从任何包含于响应中的读数据中分离出来，并且把状态信号耦合至流控制单元174。
响应于来自存储器请求队列190的读存储器请求，存储器设备148把读数据信号耦合至存储器集线器140。这些读数据信号被存储在读队列200中。读队列200随后把读数据信号耦合至响应发生器204，响应发生器204也从流控制单元194接收读状态信号192。
当请求队列190发出写请求时，把指示写请求已经被发出的信号存储在写队列206中。写队列206随后把指示写请求已经被发出的信号耦合至响应发生器204，响应发生器204还从流控制单元194接收写状态信号196。
响应发生器204把来自读队列200的读数据信号和来自流控制单元194的读状态信号192组合在一起，读状态信号192，如前文所述，标识与读数据相对应的读请求。将组合的读数据信号和读状态信号192组合到读响应210之中。响应于来自写队列206的信号，响应发生器204产生包含写状态信号192的写响应214。响应发生器204然后将读响应210或写响应214传送到存储器集线器控制器126中的响应队列170。更加具体而言，将读数据信号从响应发生器204传送到响应队列170。分别将读和写状态信号192、196从响应发生器204传送到响应队列170，或者在一些写状态信号的情况下单独地传送，或者在读状态信号或另外的写状态信号的情况下和读数据信号组合在一起传送。因此，读响应210包含读数据以及可以唯一地标识与读数据相对应的读请求的信息，写响应214包含可以唯一地标识已经被存储模块130处理的每个写请求。
在存储器请求队列160没有发出任何另外的存储器请求之前，在任何存储模块130中的未处理的写请求或读请求的数目可以是固定的或者用户可选的，用户可以通过利用一个指示允许的请求队列深度的值对任何一个存储器集线器控制器126编程来选择该数目。此外，未处理的读请求的数目可以和未处理的写请求的数目一样或者不一样。
在图3A中示出了一个存储器请求的例子，该存储器请求被从存储器集线器控制器126中的存储器请求队列160发送到存储器集线器140中的存储器请求队列190。在图3A中所示出的例子中，存储器请求的形式为包含多个信息包字的存储器请求信息包220，但是对于本领域的熟练技术人员来说非常明显的是存储器请求可以有其它的格式。第一个信息包字224的前4位是一个标识由请求队列160发出的存储器请求的类型的命令码。在图3B中标识这些命令码。例如，“0000”命令码表示空操作命令，“0001”命令码表示请求写1到16的双字(也就是，32位的组)，“0010”命令码表示请求读1到16的双字，等等。回到图3A，第一个信息包字224的下面6位包含由流控制单元174(见图2)发出的唯一地标识每个存储器请求的请求ID。如前文所述，通过唯一地标识存储器请求，存储器集线器控制器126中的流控制单元174可以确定已经处理了哪些存储器请求。第一个信息包字224的最后22位是存储器请求所处的存储器地址的高位37：16位。
在图3A所示出的例子中，没有使用第二个信息包字228的前2位。下面的15位是存储器请求所处的存储器地址的低位15：2位。没有传送地址位1：0，因为这些地址位将选择数据的每个字节中的明确的位，并且所有的存储器存取都至少是数据的一个字节。
在存储器集线器140之一中的存储器请求队列190可以使用高位37：16位作为行地址以及低位15：2位作为列地址，或者可以用其它的一些方式使用这些地址。第二个信息包字228的下面4位是计数3：0位，计数3：0位指定将要从存储模块的存储器设备148读出或者写到存储模块的存储器设备148的双字或字节的数目。第二个信息包字228的最后16位由掩码数据掩码15：0组成，可以通过一个读存储器请求将掩码15：0耦合至存储器集线器控制器126来代替读数据。本领域的熟练技术人员对于在这种方式下的掩码数据是非常熟悉的。
对于写请求，前两个信息包字224、228之后是至少一个写数据的信息包字230。信息包字230的数目取决于第二个信息包字228中计数3：0的值、以及存储器写命令是用于写一个双字还是一个字节。例如，在请求双字写的信息包中，“0100”(也就是，4)的计数3：0的值将需要写数据的4个信息包字230。在要求字节写的信息包中，4的计数3：0的值将仅需要写数据的单个信息包字230。当然，在前两个信息包字224、228之后，读请求的信息包220将不包括任何信息包字230。
在图4A中示出了一个存储器响应210或214的例子，该存储器响应被从存储器集线器140之一中的响应发生器204发送至存储器集线器控制器126中的存储器响应队列170。该存储器响应的形式为包含多个信息包字的存储器响应信息包240，但是对于本领域的熟练技术人员来说非常明显的是存储器响应可以有其它的形式。第一个信息包字244的前4位是标识由响应发生器204发出的存储器响应的类型的响应码。在图4B中示出了这些响应码。例如，“000”响应码也表示“空操作”响应，并且“001”响应码表示“读响应”，该读响应将返回读数据和指示哪个读请求已被处理的读状态信号到存储器集线器控制器126中的存储器响应队列170。“010”响应码表示“写响应”，该写响应向存储器集线器控制器126中的响应队列170提供指示哪个写请求已被处理的写状态信号。最后，“011”响应码表示“写和读响应”，该写和读响应将在包含读数据的信息包中包括读状态信号和写状态信号。如上所述，在信息包中的写状态信号将不属于与该信息包中的读数据信号的存储器请求一样的存储器请求。通常，通过在写和读响应中与读数据一起包括写状态信号来提供写状态信号是更加有效的，因为仅需要一个响应就可以提供读和写状态信息。然而，如果数据不是从存储模块130中读出，那么就需要返回一个“写响应”，来向存储器集线器控制器126提供关于写请求状态的信息。然而，如果需要，“写响应”信息包可以被延迟，直到在任何一个存储模块130中已经积累了预先确定数目的未处理的写响应。
回到图4A，第一个信息包字244的下面6位是由流控制单元194产生的唯一标识每个存储器读请求的读响应ID。这个读响应ID通常将对应于每个读请求信息包220的第一个信息包字224中的请求ID。该读响应ID对应于如上所述的读状态信号。第一个信息包字244的下面6位也是由流控制单元194产生的唯一标识每个存储器写请求的写响应ID。这个写响应ID通常也将对应于每个写请求信息包220的第一个信息包字224中的请求ID。该写响应ID对应于如上所述的写状态信号。流控制单元可以将这些响应ID值和请求值相比较来确定是否已经处理了存储器集线器控制器126发出的任何读或写存储器请求。第一个信息包字244的下面4位是指定在信息包240中将要包括的读数据的双字的数目的双字计数位。没有使用第一个信息包字244的最后13位。如果响应信息包240是读响应信息包，则第一个信息包字244之后将跟随一个或多个读数据信息包字248。当然，读数据信息包字的数目取决于信息包字244中双字计数的值。
通过前面的叙述可以理解，虽然为了说明的目的而对本发明具体的实施例进行了描述，但是在不脱离本发明的实质和范围的情况下，还可以对本发明做出各种修改。例如，虽然已经将存储器集线器控制器126描述成允许在任何存储模块130中未处理的存储器请求的数目是一个具体的数目或者是一个可编程数目，但是其它的操作协议也是可能的。同样，存储器集线器控制器126不是简单地延迟发出存储器请求到具有太多未处理的存储器请求的存储模块130，存储器集线器控制器126也可以将存储器请求路由到不同的存储模块130。因此，本发明除了所附的权利要求外，不受任何限制。

Claims (63)

1、一种存储模块，包括：
多个存储器设备；以及
一个存储器集线器，包括：
一个存储器请求队列，用于存储至少一个通过输入端口接收的存储器请求，将该存储器请求队列耦合至所述存储器设备来把存储在该存储器请求队列中的每个存储器请求传送到所述存储器设备，该存储器请求队列用于输出用于标识传送到所述存储器设备的每个读存储器请求的各自的读释放信号，并输出用于标识传送到所述存储器设备的每个写存储器请求的各自的写释放信号；
一个流控制单元，该流控制单元被耦合至所述存储器请求队列，该流控制单元用于从所述存储器请求队列接收所述读释放信号和所述写释放信号，该流控制单元用于输出与所述释放信号相对应的状态信号；
一个存储器读队列，该存储器读队列被耦合至所述存储器设备，该存储器读队列从所述存储器设备接收读数据并且存储用于耦合至输出端口的该读数据；
一个存储器写队列，该存储器写队列被耦合以接收一个信号，该信号指示已经将每个写存储器请求从该存储器请求队列耦合至所述存储器设备，该存储器写队列存储用于指示写请求已经被传送到所述存储器设备的信号；以及
一个响应发生器，该响应发生器被耦合至所述流控制单元、所述存储器读队列和所述存储器写队列，该响应发生器用于产生和从输出端口传送读响应，每个读响应包含来自所述读数据队列的读数据以及与来自所述流控制单元的状态信号相对应的读状态信号，该响应发生器还用于从所述输出端口传送写响应，每个写响应包含与来自所述流控制单元的状态信号相对应的写状态信号。
2、如权利要求1所述的存储模块，其中，所述存储器设备包括各自的动态随机存取存储器设备。
3、如权利要求1所述的存储模块，其中，所述存储器集线器中的存储器请求队列的输入端口和所述存储器集线器中的响应发生器的输出端口分别包括光学输入和输出端口。
4、如权利要求1所述的存储模块，其中，所述存储器请求队列用于同时存储读存储器请求和写存储器请求二者。
5、如权利要求1所述的存储模块，其中，将所述读释放信号耦合至所述流控制单元来响应所述存储器请求队列传送每个读请求到存储器设备，并且其中，将所述写释放信号耦合至所述流控制单元来响应所述存储器请求队列传送每个写请求到所述存储器设备。
6、如权利要求5所述的存储模块，其中，所述流控制单元用于输出与每个读释放信号相对应的读状态信号，每个读状态信号唯一地标识各自的读请求，并且其中，所述流控制单元用于输出与每个写释放信号相对应的写状态信号，每个写状态信号唯一地标识各自的写请求。
7、如权利要求1所述的存储模块，其中，所述响应发生器用于产生和从输出端口传送写响应信号，该写响应信号包含所述写状态信号，或者包含所述读数据和所述写状态信号的组合。
8、如权利要求1所述的存储模块，其中，所述响应发生器用于产生和从输出端口传送读响应信号，该读响应信号包含所述读数据以及所述读状态信号，或者包含读数据、所述读状态信号以及所述写状态信号。
9、如权利要求8所述的存储模块，其中，所述响应发生器还用于产生和从输出端口传送写响应信号，该写响应信号包含没有所述读数据的所述写状态信号。
10、一种存储器集线器控制器，包括：
一个存储器请求队列，用于存储至少一个通过输入端口接收的存储器请求，该存储器请求队列用于响应于流控制信号，从输出端口发出存储在该存储器请求队列中的每个存储器请求；
一个响应队列，该响应队列被耦合以通过输入端口接收读响应，该读响应包含每个读数据和读状态信号，该读状态信号用于标识与所述读数据相对应的读请求，该响应队列还被耦合以通过所述输入端口接收写响应，每个写响应用于标识已经被处理的写请求，该响应队列用于至少将来自每个读响应信号的读数据耦合至数据输出端口以及将来自每个读响应的读状态信号和来自每个写响应的写状态信号耦合至流控制端口；以及
一个流控制单元，该流控制单元被耦合以从所述响应队列接收所述读状态信号和所述写状态信号，该流控制单元用于根据所述状态信号，确定由所述存储器请求队列发出的未处理的存储器请求的数目，并且产生流控制信号并将其耦合至该存储器请求队列，该流控制信号根据由该存储器请求队列发出的未处理的存储器请求的数目，指示另外的存储器请求可以被发送到每个存储模块。
11、如权利要求10所述的存储器集线器控制器，其中，所述存储器请求队列还用于从所述输出端口发出伴随每个存储器请求的请求标识，该请求标识唯一地标识所述各自的存储器请求。
12、如权利要求11所述的存储器集线器控制器，其中，所述流控制单元用于产生每个存储器请求的请求标识并将其耦合至所述存储器请求队列，并且其中，所述流控制单元还用于，基于被耦合至所述存储器请求队列的请求标识和从所述响应队列接收的读状态信号与写状态信号之间的比较，来产生所述流控制信号。
13、如权利要求11所述的存储器集线器控制器，其中，所述存储器请求队列的输出端口和所述响应队列的输入端口分别包括光学输出和输入端口。
14、如权利要求11所述的存储器集线器控制器，其中，所述存储器请求队列用于同时存储读存储器请求和写存储器请求二者。
15、一种存储系统，包括：
多个存储模块，每个存储模块包括：
多个存储器设备；
一个存储器请求队列，用于存储至少一个通过输入端口接收的存储器请求，将该存储器请求队列耦合至所述存储器设备来把存储在该存储器请求队列中的每个存储器请求传送到所述存储器设备，该存储器请求队列用于输出用于标识传送到所述存储器设备的每个读存储器请求的各自的读释放信号，并且输出用于标识传送到所述存储器设备的每个写存储器请求的各自的写释放信号；
一个流控制单元，该流控制单元被耦合至所述存储器请求队列，该流控制单元用于从所述存储器请求队列接收所述读释放信号和所述写释放信号，该流控制单元用于输出与所述读释放和写释放信号相对应的状态信号；
一个存储器读队列，该存储器读队列被耦合至所述存储器设备，该存储器读队列从所述存储器设备接收读数据并且存储用于耦合至输出端口的该读数据；
一个存储器写队列，该存储器写队列被耦合以接收指示已经将每个写存储器请求从该存储器请求队列耦合至所述存储器设备的信号，该存储器写队列存储用于耦合至输出端口的信号；以及
一个响应发生器，该响应发生器被耦合至所述流控制单元、所述存储器读队列和所述存储器写队列，该响应发生器用于产生和从输出端口传送读响应，每个读响应包含来自所述读数据队列的读数据以及与来自所述流控制单元的状态信号相对应的读状态信号，该响应发生器还用于从所述输出端口传送写响应，每个写响应包含与来自所述流控制单元的状态信号相对应的写状态信号；以及
一个存储器集线器控制器，包括：
一个存储器请求队列，用于存储至少一个通过输入端口接收的存储器请求，将该存储器请求队列被耦合至每个存储模块的存储器请求队列，以响应于流控制信号，将存储在该存储器请求队列中的每个存储器请求传送到至少一个所述存储模块中。
一个响应队列，该响应队列被耦合至每个所述存储模块中的响应发生器，该响应队列被耦合以从所述存储模块中的响应发生器接收读响应和写响应，该响应队列用于至少将来自每个读响应的读数据耦合至数据输出端口，以及将来自每个读响应的读状态信号和来自每个写响应的写状态信号耦合至流控制端口；以及
一个流控制单元，该流控制单元被耦合以从所述存储器集线器控制器的响应队列接收读状态信号和写状态信号，该流控制单元用于根据所述状态信号，确定在每个所述存储模块中的未处理的存储器请求的数目，并产生流控制信号并将其耦合至该存储器集线器控制器的存储器请求队列，该流控制信号指示根据在每个所述存储模块中的未处理的存储器请求的数目，另外的存储器请求可以被发送到每个存储模块。
16、如权利要求15所述的存储系统，其中，所述存储器设备包括各自的动态随机存取存储器设备。
17、如权利要求15所述的存储系统，其中，所述存储器集线器控制器中的存储器响应队列的输入端口和所述存储模块中的每个存储器请求队列的输入端口包括各自的光学输入端口，并且其中，所述存储器集线器控制器中的存储器请求队列的输出端口和所述存储模块中的每个存储器响应发生器的输出端口包括各自的光学输出端口。
18、如权利要求15所述的存储系统，其中，在所述存储器集线器控制器以及每个所述存储模块中的存储器请求队列用于同时存储读存储器请求和写存储器请求二者。
19、如权利要求15所述的存储系统，其中，将所述读释放信号耦合至每个存储模块中的流控制单元来响应所述存储模块中的存储器请求队列传送每个读请求到该存储模块中的存储器设备，并且其中，将所述写释放信号耦合至每个存储模块中的流控制单元来响应所述存储模块中的存储器请求队列传送每个写请求到该存储模块中的存储器设备。
20、如权利要求19所述的存储系统，其中，每个存储模块中的流控制单元用于输出与每个读释放信号相对应的读状态信号，每个读状态信号唯一地标识各自的读请求，并且其中，每个存储模块中的流控制单元用于输出与每个写释放信号相对应的写状态信号，每个写状态信号唯一地标识各自的写请求。
21、如权利要求19所述的存储系统，其中，每个存储模块中的响应发生器用于产生和从输出端口传送写响应，该写响应包含所述写状态信号，或者包含所述读数据和所述写状态信号的组合。
22、如权利要求15所述的存储系统，其中，每个存储模块中的响应发生器用于产生和从输出端口传送读响应，该读响应包含读数据以及所述读状态信号，或者包含读数据、所述读状态信号以及所述写状态信号。
23、如权利要求22所述的存储系统，其中，所述响应发生器用于产生和从输出端口传送写响应，该写响应包含没有读数据的写状态信号。
24、如权利要求15所述的存储系统，其中，所述存储器集线器控制器中的存储器请求队列还用于从输出端口发出伴随每个存储器请求的请求标识，该请求标识唯一地标识各自的存储器请求。
25、如权利要求15所述的存储系统，其中，所述存储器集线器控制器中的流控制单元用于产生和向所述存储器请求队列发送每个存储器请求的请求标识。
26、如权利要求25所述的存储系统，其中，所述存储器集线器控制器中的流控制单元还用于基于被耦合至所述存储器请求队列的请求标识和从所述响应队列接收到的读状态信号与写状态信号之间的比较，来产生所述流控制信号。
27、一种存储系统，包括：
一个存储器集线器控制器，用于储存多个存储器请求并且输出每个存储的存储器请求来响应流控制信号，该流控制信号是根据接收到的存储器请求状态信号而产生的，该存储器集线器控制器还接收和存储读数据以及所述存储器请求状态信号，该存储器集线器控制器输出所存储的读数据；以及
多个存储模块，所述多个存储模块被耦合至所述存储器集线器控制器，每个所述存储模块包括：
多个存储器设备；以及
一个存储器集线器，该存储器集线器被耦合以接收从所述存储器集线器控制器输出的存储器请求，该存储器集线器存储所述收到的存储器请求，并且将与所存储的存储器请求相对应的存储器请求信号耦合至所述存储模块中的存储器设备，该存储器集线器用于从所述存储器设备接收读数据并且将该读数据以及所述存储器请求状态信号耦合至所述存储器集线器控制器，该存储器请求状态信号标识已经由被耦合至该存储器集线器的存储器设备处理的所述存储器请求。
28、如权利要求27所述的存储系统，其中，存储在所述存储器集线器控制器并且从所述存储器集线器控制器输出的存储器请求包括读存储器请求和写存储器请求。
29、如权利要求27所述的存储系统，其中，所述存储器集线器控制器包括存储器请求队列，该存储器请求队列存储所述存储器请求并且从该存储器请求队列输出所述存储器请求来响应所述流控制信号。
30、如权利要求27所述的存储系统，其中，所述存储器集线器控制器还用于与每个存储器请求一起输出请求标识符，该请求标识符唯一地标识各自的存储器请求。
31、如权利要求30所述的存储系统，其中，所述存储器集线器控制器用于通过比较所接收的存储器请求状态信号和所述请求标识符，来产生所述流控制信号。
32、如权利要求31所述的存储系统，其中，所述存储器集线器用于根据从所述存储器集线器控制器接收到的请求标识符，来产生所述存储器请求状态信号。
33、如权利要求32所述的存储系统，其中，所述存储器集线器用于将所述读数据和所述存储器请求状态信号一起耦合至所述存储器集线器控制器，该存储器请求状态信号指示读请求状态、写请求状态以及读和写请求状态。
34、如权利要求27所述的存储系统，其中，所述存储器设备包括动态随机存取存储器设备。
35、一种计算机系统，包括：
一个中央处理单元(“CPU”)；
一个系统控制器，该系统控制器被耦合至所述CPU，该系统控制器具有输入端口和输出端口；
一个输入设备，该输入设备通过所述系统控制器被耦合至所述CPU；
一个输出设备，该输出设备通过所述系统控制器被耦合至所述CPU；
一个存储设备，该存储器设备通过所述系统控制器被耦合至所述CPU；
一个存储器集线器控制器，用于存储多个存储器请求并且输出每个存储的存储器请求来响应流控制信号，该流控制信号是根据接收到的存储器请求状态信号而产生的，该存储器集线器控制器还接收和存储读数据以及所述存储器请求状态信号，该存储器集线器控制器输出所存储的读数据；以及
多个存储模块，所述存储模块被耦合至所述存储器集线器控制器，每个所述存储模块包括：
多个存储器设备；以及
一个存储器集线器，该存储器集线器被耦合以接收从所述存储器集线器控制器输出的存储器请求，该存储器集线器存储所接收的存储器请求，并且将与所存储的存储器请求相对应的存储器请求信号耦合至所述存储模块中的存储器设备，该存储器集线器用于从所述存储器设备接收读数据并且将所述读数据与所述存储器请求状态信号一起耦合至所述存储器集线器控制器，所述存储器请求状态信号标识已经由被耦合至该存储器集线器的存储器设备处理的所述存储器请求。
36、如权利要求35所述的计算机系统，其中，存储在所述存储器集线器控制器并且从该存储器集线器控制器输出的存储器请求包括读存储器请求以及写存储器请求。
37、如权利要求35所述的计算机系统，其中，所述存储器集线器控制器包括一个存储器请求队列，该存储器请求队列存储所述存储器请求并且从所述存储器请求队列输出所述存储器请求来响应所述流控制信号。
38、如权利要求35所述的计算机系统，其中，所述存储器集线器控制器还用于和每个存储器请求一起输出请求标识符，该请求标识符唯一地标识各自的存储器请求。
39、如权利要求38所述的计算机系统，其中，所述存储器集线器控制器用于通过比较所接收的存储器请求状态信号和所述请求标识符，来产生所述流控制信号。
40、如权利要求39所述的计算机系统，其中，所述存储器集线器用于根据从所述存储器集线器控制器接收到的请求标识符，来产生所述存储器请求状态信号。
41、如权利要求40所述的计算机系统，其中，所述存储器集线器用于将所述读数据和所述存储器请求状态信号一起耦合至所述存储器集线器控制器，所述存储器请求状态信号指示读请求状态、写请求状态以及读和写请求状态。
42、如权利要求35所述的计算机系统，其中所述存储器设备包括动态随机存取存储器设备。
43、一种计算机系统，包括：
一个中央处理单元(“CPU”)；
一个系统控制器，该系统控制器被耦合至所述CPU，该系统控制器具有输入端口和输出端口；
一个输入设备，该输入设备通过所述系统控制器被耦合至所述CPU；
一个输出设备，该输出设备通过所述系统控制器被耦合至所述CPU；
一个存储设备，该存储器设备通过所述系统控制器被耦合至所述CPU；
多个存储模块，每个存储模块包括：
多个存储器设备；
一个存储器请求队列，用于存储至少一个通过输入端口接收到的存储器请求，将该存储器请求队列耦合至所述存储器设备来把存储在该存储器请求队列中的每个存储器请求传送到所述存储器设备，该存储器请求队列用于输出用于标识传送到所述存储器设备的读存储器请求的各自的读释放信号，并输出用于标识传送到所述存储器设备的写存储器请求的各自的写释放信号；
一个流控制单元，该流控制单元被耦合至所述存储器请求队列，该流控制单元用于从所述存储器请求队列接收所述读释放信号和所述写释放信号，该流控制单元用于输出与所述读释放和写释放信号相对应的状态信号；
一个存储器读队列，该存储器读队列被耦合至所述存储器设备，该存储器读队列从所述存储器设备接收读数据并且存储用于耦合至输出端口的该读数据；
一个存储器写队列，该存储器写队列被耦合以接收用于指示已经将每个写存储器请求从该存储器请求队列耦合至所述存储器设备的信号，该存储器写队列存储用于耦合至输出端口的信号；以及
一个响应发生器，该响应发生器被耦合至所述流控制单元、所述存储器读队列和所述存储器写队列，该响应发生器用于产生和从输出端口传送读响应，每个读响应包含来自所述读数据队列的读数据以及与来自所述流控制单元的状态信号相对应的读状态信号，该响应发生器还用于从所述输出端口传送写响应，每个写响应包含与来自所述流控制单元的状态信号相对应的写状态信号；以及
一个存储器集线器控制器，包括：
一个存储器请求队列，用于存储至少一个通过输入端口接收到的存储器请求，将该存储器请求队列耦合至每个存储模块的存储器请求队列，以响应于流控制信号，将存储于该存储器请求队列中的每个存储器请求传送到至少一个所述存储模块中。
一个响应队列，该响应队列被耦合至每个所述存储模块中的响应发生器，该响应队列被耦合以从所述存储模块中的响应发生器接收读响应和写响应，该响应队列用于至少将每个读响应中的读数据耦合至数据输出端口，以及将每个读响应中的读状态信号和每个写响应中的写状态信号耦合至流控制端口；以及
一个流控制单元，该流控制单元被耦合以从所述存储器集线器控制器的响应队列接收所述读状态信号和所述写状态信号，该流控制单元用于根据所述状态信号，确定在每个所述存储模块中的未处理的存储器请求的数目，并产生流控制信号并将其耦合至该存储器集线器控制器的存储器请求队列，该流控制信号根据在每个所述存储模块中的未处理的存储器请求的数目，指示另外的存储器请求可以被发送到每个存储模块。
44、如权利要求43所述的计算机系统，其中，所述存储器设备包括各自的动态随机存取存储器设备。
45、如权利要求43所述的计算机系统，其中，所述存储器集线器控制器中的存储器响应队列的输入端口和所述存储模块中的每个存储器请求队列的输入端口包括各自的光学输入端口，并且其中，所述存储器集线器控制器中的存储器请求队列的输出端口和所述存储模块的每个存储器响应发生器的输出端口包括各自的光学输出端口。
46、如权利要求43所述的计算机系统，其中，在所述存储器集线器控制器以及每个所述存储模块中的存储器请求队列用于同时存储所述读存储器请求和写存储器请求二者。
47、如权利要求43所述的计算机系统，其中，将所述读释放信号耦合至每个存储模块中的流控制单元来响应该存储模块中的存储器请求队列传送每个读请求到该存储模块中的存储器设备，并且其中，将所述写释放信号耦合至每个存储模块中的流控制单元来响应该存储模块中的存储器请求队列传送每个写请求到该存储模块中的存储器设备。
48、如权利要求47所述的计算机系统，其中，每个存储模块中的流控制单元用于输出与每个读释放信号相对应的读状态信号，每个读状态信号唯一地标识各自的读请求，并且其中，每个存储模块中的流控制单元用于输出与每个写释放信号相对应的写状态信号，每个写状态信号唯一地标识各自的写请求。
49、如权利要求47所述的计算机系统，其中，每个存储模块中的响应发生器用于产生和从输出端口传送写响应信号，该写响应信号包含写状态信号，或者包含所述读数据和所述写状态信号的组合。
50、如权利要求43所述的计算机系统，其中，每个存储模块中的响应发生器用于产生和从输出端口传送读响应信号，该读响应信号包含读数据以及所述读状态信号，或者包含读数据、所述读状态信号以及所述写状态信号。
51、如权利要求50所述的计算机系统，其中，所述响应发生器还用于产生和从输出端口传送写响应信号，该写响应信号包含没有所述读数据的所述写状态信号。
52、如权利要求43所述的计算机系统，其中，所述存储器集线器控制器中的存储器请求队列还用于从所述输出端口发出伴随每个存储器请求的请求标识，该请求标识唯一地标识各自的存储器请求。
53、如权利要求43所述的计算机系统，其中，所述存储器集线器控制器中的流控制单元用于产生每个存储器请求的请求标识并将其耦合至所述存储器请求队列。
54、如权利要求53所述的计算机系统，其中，所述存储器集线器控制器中的流控制单元还用于基于被耦合至所述存储器请求队列的请求标识和从所述响应队列接收到的读状态信号与写状态信号之间的比较，来产生所述流控制信号。
55、一种从多个存储模块读数据和向多个存储模块写数据的方法，包括：
将多个存储器请求传送到所述存储模块；
在所述存储模块中存储所述已传送的存储器请求；
在一个所述存储模块中以不同于将所述存储器请求传送到所述存储模块中的速率的速率，来处理所述所存储的存储器请求；
确定已经被传送到所述存储模块但是还没有被该存储模块处理的存储器请求的数目；以及
根据所述确定将另外的存储器请求传送到存储模块，该确定是关于已经被传送但是还没有被所述存储模块处理的存储器请求的数目做出的。
56、如权利要求55所述的方法，其中，将多个存储器请求传送到所述存储模块的动作包括伴随一个请求标识符向所述存储模块传送一个写请求或者传送一个读请求，该请求标识符唯一地标识所述写请求或者读请求。
57、如权利要求56所述的方法，其中，确定已经被传送到所述存储模块但是还没有被该存储模块处理的存储器请求的数目的动作包括：
从所述存储模块接收一个存储器请求状态信号，该存储器请求状态信号标识已经被处理的所述读请求和写请求；以及
比较所述存储器请求状态信号和所述请求标识符。
58、在一个计算机系统中通过使用存储器集线器控制器来存取存储模块的方法，该计算机系统具有被耦合至多个存储模块的存储器集线器控制器，每个存储模块包括多个存储器设备，该方法包括：
从所述存储器集线器控制器将多个存储器请求传送到至少一个所述存储模块；
将所述传送的存储器请求存储在所述存储器模块中，所述存储器请求被传送到该存储器模块中；
按照所述存储器请求存取所述存储模块中的存储器设备，存取所述存储器设备的速率不同于将所述存储器请求传送到该存储模块中的速率；
在每个所述存储模块中产生存储器请求状态信号，所述存储器请求状态信号标识在该存储模块中哪些存储器请求已经被处理；
将所述存储器请求状态信号从所述存储模块耦合至所述存储器集线器控制器，该存储模块包含被存取的存储器设备；以及
根据被耦合至所述存储器集线器控制器的存储器请求状态信号，将另外的存储器请求从该存储器集线器控制器传送到所述存储模块，该存储模块包含被存取的存储器设备。
59、如权利要求58所述的方法，其中，将多个存储器请求从所述存储器集线器控制器传送到至少一个所述存储模块的动作包括将一个写请求或者一个读请求从该存储器集线器控制器传送到至少一个所述存储模块。
60、如权利要求58所述的方法，其中，所述存储器设备包括动态随机存取存储器设备。
61、如权利要求58所述的方法，其中，将多个存储器请求从所述存储器集线器控制器传送到至少一个所述存储模块的动作包括与每个存储器请求一起传送唯一地标识该存储器请求的各自的请求标识符。
62、如权利要求61所述的方法，其中，产生所述存储器请求状态信号的动作包括在所述存储模块中根据传送到该存储模块的请求标识符产生该存储器请求状态信号。
63、如权利要求61所述的方法，还包括在所述存储器控制器中存储每个被传送到所述存储模块的请求标识符，并且其中，根据所述存储器请求状态信号，从该存储器集线器控制器传送另外的存储器请求的动作包括在该存储器集线器控制器中比较所述存储器请求状态信号和存储在该存储器集线器控制器中的请求标识符。
CN03824860A 2002-08-29 2003-08-27 用于控制对具有存储器集线器体系结构的存储模块的存储器存取的方法和系统 Expired - Fee Related CN100580639C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/232,473 US6820181B2 (en) 2002-08-29 2002-08-29 Method and system for controlling memory accesses to memory modules having a memory hub architecture
US10/232,473 2002-08-29

Publications (2)

Publication Number Publication Date
CN1695124A true CN1695124A (zh) 2005-11-09
CN100580639C CN100580639C (zh) 2010-01-13

Family

ID=31977015

Family Applications (1)

Application Number Title Priority Date Filing Date
CN03824860A Expired - Fee Related CN100580639C (zh) 2002-08-29 2003-08-27 用于控制对具有存储器集线器体系结构的存储模块的存储器存取的方法和系统

Country Status (8)

Country Link
US (6) US6820181B2 (zh)
EP (1) EP1540482A4 (zh)
JP (1) JP4284621B2 (zh)
KR (1) KR100919386B1 (zh)
CN (1) CN100580639C (zh)
AU (1) AU2003265819A1 (zh)
TW (1) TWI249671B (zh)
WO (1) WO2004021129A2 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101346708B (zh) * 2005-12-28 2012-03-21 英特尔公司 全缓冲dimm读数据替代写确认

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US7117316B2 (en) 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US7836252B2 (en) 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US6820181B2 (en) 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
US20040103249A1 (en) * 2002-11-25 2004-05-27 Chang-Ming Lin Memory access over a shared bus
US20040243769A1 (en) * 2003-05-30 2004-12-02 Frame David W. Tree based memory structure
US7245145B2 (en) 2003-06-11 2007-07-17 Micron Technology, Inc. Memory module and method having improved signal routing topology
US7120727B2 (en) 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7107415B2 (en) * 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
US7260685B2 (en) 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7299306B2 (en) * 2003-06-20 2007-11-20 Broadcom Corporation Dual numerically controlled delay logic for DQS gating
DE10328658A1 (de) * 2003-06-26 2005-02-10 Infineon Technologies Ag Hub-Baustein für ein oder mehrere Speichermodule
US7389364B2 (en) 2003-07-22 2008-06-17 Micron Technology, Inc. Apparatus and method for direct memory access in a hub-based memory system
US7210059B2 (en) 2003-08-19 2007-04-24 Micron Technology, Inc. System and method for on-board diagnostics of memory modules
US7133991B2 (en) * 2003-08-20 2006-11-07 Micron Technology, Inc. Method and system for capturing and bypassing memory transactions in a hub-based memory system
US7136958B2 (en) 2003-08-28 2006-11-14 Micron Technology, Inc. Multiple processor system and method including multiple memory hub modules
US20050050237A1 (en) * 2003-08-28 2005-03-03 Jeddeloh Joseph M. Memory module and method having on-board data search capabilities and processor-based system using such memory modules
US7310752B2 (en) 2003-09-12 2007-12-18 Micron Technology, Inc. System and method for on-board timing margin testing of memory modules
US7194593B2 (en) 2003-09-18 2007-03-20 Micron Technology, Inc. Memory hub with integrated non-volatile memory
US7120743B2 (en) 2003-10-20 2006-10-10 Micron Technology, Inc. Arbitration system and method for memory responses in a hub-based memory system
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7188219B2 (en) 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7788451B2 (en) 2004-02-05 2010-08-31 Micron Technology, Inc. Apparatus and method for data bypass for a bi-directional data bus in a hub-based memory sub-system
US7366864B2 (en) * 2004-03-08 2008-04-29 Micron Technology, Inc. Memory hub architecture having programmable lane widths
US20050210185A1 (en) * 2004-03-18 2005-09-22 Kirsten Renick System and method for organizing data transfers with memory hub memory modules
US7257683B2 (en) * 2004-03-24 2007-08-14 Micron Technology, Inc. Memory arbitration system and method having an arbitration packet protocol
US7120723B2 (en) 2004-03-25 2006-10-10 Micron Technology, Inc. System and method for memory hub-based expansion bus
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7590797B2 (en) 2004-04-08 2009-09-15 Micron Technology, Inc. System and method for optimizing interconnections of components in a multichip memory module
US7162567B2 (en) * 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7363419B2 (en) * 2004-05-28 2008-04-22 Micron Technology, Inc. Method and system for terminating write commands in a hub-based memory system
US7519788B2 (en) * 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7310748B2 (en) 2004-06-04 2007-12-18 Micron Technology, Inc. Memory hub tester interface and method for use thereof
US7539800B2 (en) * 2004-07-30 2009-05-26 International Business Machines Corporation System, method and storage medium for providing segment level sparing
US7392331B2 (en) 2004-08-31 2008-06-24 Micron Technology, Inc. System and method for transmitting data packets in a computer system having a memory hub architecture
US7350048B1 (en) * 2004-10-28 2008-03-25 Sun Microsystems, Inc. Memory system topology
US8418226B2 (en) * 2005-03-18 2013-04-09 Absolute Software Corporation Persistent servicing agent
US7716388B2 (en) * 2005-05-13 2010-05-11 Texas Instruments Incorporated Command re-ordering in hub interface unit based on priority
US7673076B2 (en) * 2005-05-13 2010-03-02 Texas Instruments Incorporated Concurrent read response acknowledge enhanced direct memory access unit
KR100589227B1 (ko) * 2005-05-23 2006-06-19 엠텍비젼 주식회사 메모리 인터페이스 공유 기능을 구비한 장치 및 그 공유방법
KR100666612B1 (ko) * 2005-05-27 2007-01-09 삼성전자주식회사 리던던시 코드 체크 기능을 가지는 반도체 메모리 장치 및그것을 구비한 메모리 시스템
US20070016698A1 (en) * 2005-06-22 2007-01-18 Vogt Pete D Memory channel response scheduling
US8332598B2 (en) * 2005-06-23 2012-12-11 Intel Corporation Memory micro-tiling request reordering
US7765366B2 (en) * 2005-06-23 2010-07-27 Intel Corporation Memory micro-tiling
US7587521B2 (en) * 2005-06-23 2009-09-08 Intel Corporation Mechanism for assembling memory access requests while speculatively returning data
US8253751B2 (en) 2005-06-30 2012-08-28 Intel Corporation Memory controller interface for micro-tiled memory access
US7558941B2 (en) * 2005-06-30 2009-07-07 Intel Corporation Automatic detection of micro-tile enabled memory
US7652922B2 (en) 2005-09-30 2010-01-26 Mosaid Technologies Incorporated Multiple independent serial link memory
US11948629B2 (en) 2005-09-30 2024-04-02 Mosaid Technologies Incorporated Non-volatile memory device with concurrent bank operations
WO2007036050A1 (en) 2005-09-30 2007-04-05 Mosaid Technologies Incorporated Memory with output control
US7685392B2 (en) * 2005-11-28 2010-03-23 International Business Machines Corporation Providing indeterminate read data latency in a memory system
US7477257B2 (en) * 2005-12-15 2009-01-13 Nvidia Corporation Apparatus, system, and method for graphics memory hub
JP4469911B2 (ja) * 2006-02-27 2010-06-02 富士通株式会社 リクエスト生成装置、リクエスト処理システム及び制御方法
TWI448901B (zh) * 2006-03-28 2014-08-11 Mosaid Technologies Inc 非揮發性記憶體系統及控制非揮發性記憶體系統之方法
US7471538B2 (en) * 2006-03-30 2008-12-30 Micron Technology, Inc. Memory module, system and method of making same
US7844769B2 (en) * 2006-07-26 2010-11-30 International Business Machines Corporation Computer system having an apportionable data bus and daisy chained memory chips
US7620763B2 (en) * 2006-07-26 2009-11-17 International Business Machines Corporation Memory chip having an apportionable data bus
US8878860B2 (en) * 2006-12-28 2014-11-04 Intel Corporation Accessing memory using multi-tiling
JP5669338B2 (ja) 2007-04-26 2015-02-12 株式会社日立製作所 半導体装置
US8199648B2 (en) * 2007-07-03 2012-06-12 Cisco Technology, Inc. Flow control in a variable latency system
US8874810B2 (en) * 2007-11-26 2014-10-28 Spansion Llc System and method for read data buffering wherein analyzing policy determines whether to decrement or increment the count of internal or external buffers
US7836198B2 (en) * 2008-03-20 2010-11-16 International Business Machines Corporation Ethernet virtualization using hardware control flow override
WO2011117926A1 (en) * 2010-03-25 2011-09-29 Hitachi,Ltd. Storage controller and storage subsystem
KR101796116B1 (ko) 2010-10-20 2017-11-10 삼성전자 주식회사 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법
JP5935235B2 (ja) 2011-02-18 2016-06-15 ソニー株式会社 通信装置、通信システムおよび通信方法
US8880819B2 (en) 2011-12-13 2014-11-04 Micron Technology, Inc. Memory apparatuses, computer systems and methods for ordering memory responses
US9274945B2 (en) * 2011-12-15 2016-03-01 International Business Machines Corporation Processing unit reclaiming requests in a solid state memory device
JP5678257B2 (ja) * 2012-01-23 2015-02-25 株式会社日立製作所 メモリモジュール
WO2015011835A1 (ja) * 2013-07-26 2015-01-29 株式会社日立製作所 コンピュータシステム
US10720215B2 (en) 2014-09-06 2020-07-21 Fu-Chang Hsu Methods and apparatus for writing nonvolatile 3D NAND flash memory using multiple-page programming
KR20160118836A (ko) * 2015-04-03 2016-10-12 에스케이하이닉스 주식회사 호스트 커맨드 큐를 포함하는 메모리 컨트롤러 및 그것의 동작 방법
US10592114B2 (en) 2016-03-03 2020-03-17 Samsung Electronics Co., Ltd. Coordinated in-module RAS features for synchronous DDR compatible memory
US10621119B2 (en) * 2016-03-03 2020-04-14 Samsung Electronics Co., Ltd. Asynchronous communication protocol compatible with synchronous DDR protocol
KR102635134B1 (ko) 2016-06-30 2024-02-08 에스케이하이닉스 주식회사 메모리 컨트롤러, 비동기식 메모리 버퍼칩 및 이를 포함하는 메모리 시스템
US10679722B2 (en) 2016-08-26 2020-06-09 Sandisk Technologies Llc Storage system with several integrated components and method for use therewith
US10331558B2 (en) * 2017-07-28 2019-06-25 Apple Inc. Systems and methods for performing memory compression
CN113360432B (zh) * 2020-03-03 2024-03-12 瑞昱半导体股份有限公司 数据传输系统
US11836096B2 (en) * 2021-12-22 2023-12-05 Micron Technology, Inc. Memory-flow control register

Family Cites Families (263)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4045781A (en) * 1976-02-13 1977-08-30 Digital Equipment Corporation Memory module with selectable byte addressing for digital data processing system
US4253146A (en) * 1978-12-21 1981-02-24 Burroughs Corporation Module for coupling computer-processors
US4245306A (en) * 1978-12-21 1981-01-13 Burroughs Corporation Selection of addressed processor in a multi-processor network
US4253144A (en) * 1978-12-21 1981-02-24 Burroughs Corporation Multi-processor communication network
US4240143A (en) 1978-12-22 1980-12-16 Burroughs Corporation Hierarchical multi-processor network for memory sharing
US4724520A (en) * 1985-07-01 1988-02-09 United Technologies Corporation Modular multiport data hub
US4707823A (en) 1986-07-21 1987-11-17 Chrysler Motors Corporation Fiber optic multiplexed data acquisition system
JPH07117863B2 (ja) * 1987-06-26 1995-12-18 株式会社日立製作所 オンラインシステムの再立上げ方式
JPS6484361A (en) 1987-07-30 1989-03-29 Araianto Computer Syst Corp Parallel processing computer with alterable preference of memory access
US5251303A (en) 1989-01-13 1993-10-05 International Business Machines Corporation System for DMA block data transfer based on linked control blocks
US5442770A (en) * 1989-01-24 1995-08-15 Nec Electronics, Inc. Triple port cache memory
CA2011518C (en) 1989-04-25 1993-04-20 Ronald N. Fortino Distributed cache dram chip and control method
JPH03156795A (ja) * 1989-11-15 1991-07-04 Toshiba Micro Electron Kk 半導体メモリ回路装置
US5317752A (en) * 1989-12-22 1994-05-31 Tandem Computers Incorporated Fault-tolerant computer system with auto-restart after power-fall
JP2772103B2 (ja) 1990-03-28 1998-07-02 株式会社東芝 計算機システム立上げ方式
US5243703A (en) 1990-04-18 1993-09-07 Rambus, Inc. Apparatus for synchronously generating clock signals in a data processing system
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
GB2244157A (en) 1990-05-15 1991-11-20 Sun Microsystems Inc Apparatus for row caching in random access memory
US5461627A (en) 1991-12-24 1995-10-24 Rypinski; Chandos A. Access protocol for a common channel wireless network
JP2554816B2 (ja) 1992-02-20 1996-11-20 株式会社東芝 半導体記憶装置
WO1993018463A1 (en) * 1992-03-06 1993-09-16 Rambus, Inc. Method and circuitry for minimizing clock-data skew in a bus system
US5355391A (en) 1992-03-06 1994-10-11 Rambus, Inc. High speed bus system
JPH07506921A (ja) 1992-03-06 1995-07-27 ランバス・インコーポレーテッド コンピュータ・システムにおける主記憶装置のアクセス時間とキャッシュ・メモリのサイズを最小限にするためのキャッシュへの先取り
EP0632913B1 (en) 1992-03-25 2001-10-31 Sun Microsystems, Inc. Fiber optic memory coupling system
US5659713A (en) * 1992-04-24 1997-08-19 Digital Equipment Corporation Memory stream buffer with variable-size prefetch depending on memory interleaving configuration
US5432907A (en) * 1992-05-12 1995-07-11 Network Resources Corporation Network hub with integrated bridge
US5270964A (en) 1992-05-19 1993-12-14 Sun Microsystems, Inc. Single in-line memory module
GB2270780A (en) * 1992-09-21 1994-03-23 Ibm Scatter-gather in data processing systems.
US5465343A (en) 1993-04-30 1995-11-07 Quantum Corporation Shared memory array for data block and control program storage in disk drive
JPH0713945A (ja) 1993-06-16 1995-01-17 Nippon Sheet Glass Co Ltd 演算処理部および制御・記憶部分離型マルチプロセッサ ・システムのバス構造
US5497494A (en) 1993-07-23 1996-03-05 International Business Machines Corporation Method for saving and restoring the state of a CPU executing code in protected mode
JPH0744455A (ja) * 1993-07-26 1995-02-14 Nec Corp アドレスデコーダ
US5729709A (en) * 1993-11-12 1998-03-17 Intel Corporation Memory controller with burst addressing circuit
US5502621A (en) * 1994-03-31 1996-03-26 Hewlett-Packard Company Mirrored pin assignment for two sided multi-chip layout
US5566325A (en) 1994-06-30 1996-10-15 Digital Equipment Corporation Method and apparatus for adaptive memory access
US6175571B1 (en) * 1994-07-22 2001-01-16 Network Peripherals, Inc. Distributed memory switching hub
US5978567A (en) 1994-07-27 1999-11-02 Instant Video Technologies Inc. System for distribution of interactive multimedia and linear programs by enabling program webs which include control scripts to define presentation by client transceiver
US5740460A (en) 1994-07-29 1998-04-14 Discovision Associates Arrangement for processing packetized data
BR9509870A (pt) 1994-12-08 1997-11-25 Intel Corp Método e aparelho para permitir a um processador acessar um componente externo através de um barramento privado ou um barramento compartílhado
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US5715456A (en) * 1995-02-13 1998-02-03 International Business Machines Corporation Method and apparatus for booting a computer system without pre-installing an operating system
US5638534A (en) * 1995-03-31 1997-06-10 Samsung Electronics Co., Ltd. Memory controller which executes read and write commands out of order
DE69610548T2 (de) 1995-07-21 2001-06-07 Koninkl Philips Electronics Nv Multi-media-prozessorarchitektur mit hoher leistungsdichte
US5875352A (en) * 1995-11-03 1999-02-23 Sun Microsystems, Inc. Method and apparatus for multiple channel direct memory access control
US5796413A (en) 1995-12-06 1998-08-18 Compaq Computer Corporation Graphics controller utilizing video memory to provide macro command capability and enhanched command buffering
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US5966724A (en) 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US5832250A (en) 1996-01-26 1998-11-03 Unisys Corporation Multi set cache structure having parity RAMs holding parity bits for tag data and for status data utilizing prediction circuitry that predicts and generates the needed parity bits
US5819304A (en) 1996-01-29 1998-10-06 Iowa State University Research Foundation, Inc. Random access memory assembly
US5659798A (en) 1996-02-02 1997-08-19 Blumrich; Matthias Augustin Method and system for initiating and loading DMA controller registers by using user-level programs
US5787304A (en) 1996-02-05 1998-07-28 International Business Machines Corporation Multipath I/O storage systems with multipath I/O request mechanisms
US5818844A (en) * 1996-06-06 1998-10-06 Advanced Micro Devices, Inc. Address generation and data path arbitration to and from SRAM to accommodate multiple transmitted packets
US5875454A (en) 1996-07-24 1999-02-23 International Business Machiness Corporation Compressed data cache storage system
JPH1049511A (ja) 1996-08-02 1998-02-20 Oki Electric Ind Co Ltd １チップマイクロコンピュータ
JP4070255B2 (ja) 1996-08-13 2008-04-02 富士通株式会社 半導体集積回路
TW304288B (en) 1996-08-16 1997-05-01 United Microelectronics Corp Manufacturing method of semiconductor memory device with capacitor
US6167486A (en) 1996-11-18 2000-12-26 Nec Electronics, Inc. Parallel access virtual channel memory system with cacheable channels
US5887159A (en) * 1996-12-11 1999-03-23 Digital Equipment Corporation Dynamically determining instruction hint fields
EP0849685A3 (en) 1996-12-19 2000-09-06 Texas Instruments Incorporated Communication bus system between processors and memory modules
US6216219B1 (en) * 1996-12-31 2001-04-10 Texas Instruments Incorporated Microprocessor circuits, systems, and methods implementing a load target buffer with entries relating to prefetch desirability
US6308248B1 (en) * 1996-12-31 2001-10-23 Compaq Computer Corporation Method and system for allocating memory space using mapping controller, page table and frame numbers
JPH10214223A (ja) 1997-01-29 1998-08-11 Hitachi Ltd 情報処理システム
US6553476B1 (en) * 1997-02-10 2003-04-22 Matsushita Electric Industrial Co., Ltd. Storage management based on predicted I/O execution times
JPH10228413A (ja) 1997-02-17 1998-08-25 Ge Yokogawa Medical Syst Ltd メモリアクセス制御方法および装置並びにメモリシステム
US6031241A (en) * 1997-03-11 2000-02-29 University Of Central Florida Capillary discharge extreme ultraviolet lamp source for EUV microlithography and other related applications
US5950229A (en) * 1997-03-12 1999-09-07 Micron Electronics, Inc. System for accelerating memory bandwidth
US6271582B1 (en) 1997-04-07 2001-08-07 Micron Technology, Inc. Interdigitated leads-over-chip lead frame, device, and method for supporting an integrated circuit die
US6092158A (en) * 1997-06-13 2000-07-18 Intel Corporation Method and apparatus for arbitrating between command streams
US6073190A (en) * 1997-07-18 2000-06-06 Micron Electronics, Inc. System for dynamic buffer allocation comprising control logic for controlling a first address buffer and a first data buffer as a matched pair
US6243769B1 (en) * 1997-07-18 2001-06-05 Micron Technology, Inc. Dynamic buffer allocation for a computer system
US6760833B1 (en) * 1997-08-01 2004-07-06 Micron Technology, Inc. Split embedded DRAM processor
US6105075A (en) 1997-08-05 2000-08-15 Adaptec, Inc. Scatter gather memory system for a hardware accelerated command interpreter engine
JP4014708B2 (ja) 1997-08-21 2007-11-28 株式会社ルネサステクノロジ 半導体集積回路装置の設計方法
US6128703A (en) 1997-09-05 2000-10-03 Integrated Device Technology, Inc. Method and apparatus for memory prefetch operation of volatile non-coherent data
US6249802B1 (en) * 1997-09-19 2001-06-19 Silicon Graphics, Inc. Method, system, and computer program product for allocating physical memory in a distributed shared memory network
US6223301B1 (en) * 1997-09-30 2001-04-24 Compaq Computer Corporation Fault tolerant memory
US6185676B1 (en) * 1997-09-30 2001-02-06 Intel Corporation Method and apparatus for performing early branch prediction in a microprocessor
JPH11120120A (ja) 1997-10-13 1999-04-30 Fujitsu Ltd カードバス用インターフェース回路及びそれを有するカードバス用ｐｃカード
US6049845A (en) 1997-11-05 2000-04-11 Unisys Corporation System and method for providing speculative arbitration for transferring data
US6098158A (en) 1997-12-18 2000-08-01 International Business Machines Corporation Software-enabled fast boot
US6212590B1 (en) * 1997-12-22 2001-04-03 Compaq Computer Corporation Computer system having integrated bus bridge design with delayed transaction arbitration mechanism employed within laptop computer docked to expansion base
WO1999034294A1 (en) 1997-12-24 1999-07-08 Creative Technology Ltd. Optimal multi-channel memory controller system
US6023726A (en) * 1998-01-20 2000-02-08 Netscape Communications Corporation User configurable prefetch control system for enabling client to prefetch documents from a network server
GB2333896B (en) * 1998-01-31 2003-04-09 Mitel Semiconductor Ab Vertical cavity surface emitting laser
US6128706A (en) 1998-02-03 2000-10-03 Institute For The Development Of Emerging Architectures, L.L.C. Apparatus and method for a load bias--load with intent to semaphore
US7024518B2 (en) 1998-02-13 2006-04-04 Intel Corporation Dual-port buffer-to-memory interface
US6186400B1 (en) 1998-03-20 2001-02-13 Symbol Technologies, Inc. Bar code reader with an integrated scanning component module mountable on printed circuit board
US6006340A (en) 1998-03-27 1999-12-21 Phoenix Technologies Ltd. Communication interface between two finite state machines operating at different clock domains
US6079008A (en) 1998-04-03 2000-06-20 Patton Electronics Co. Multiple thread multiple data predictive coded parallel processing system and method
US6247107B1 (en) * 1998-04-06 2001-06-12 Advanced Micro Devices, Inc. Chipset configured to perform data-directed prefetching
JPH11316617A (ja) 1998-05-01 1999-11-16 Mitsubishi Electric Corp 半導体回路装置
KR100283243B1 (ko) 1998-05-11 2001-03-02 구자홍 운영체제의 부팅방법
US6167465A (en) 1998-05-20 2000-12-26 Aureal Semiconductor, Inc. System for managing multiple DMA connections between a peripheral device and a memory and performing real-time operations on data carried by a selected DMA connection
SG75958A1 (en) 1998-06-01 2000-10-24 Hitachi Ulsi Sys Co Ltd Semiconductor device and a method of producing semiconductor device
US6405280B1 (en) * 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6134624A (en) 1998-06-08 2000-10-17 Storage Technology Corporation High bandwidth cache system
US6301637B1 (en) 1998-06-08 2001-10-09 Storage Technology Corporation High performance data paths
JP2000011640A (ja) 1998-06-23 2000-01-14 Nec Corp 半導体記憶装置
FR2780535B1 (fr) 1998-06-25 2000-08-25 Inst Nat Rech Inf Automat Dispositif de traitement de donnees d'acquisition, notamment de donnees d'image
JP3178423B2 (ja) 1998-07-03 2001-06-18 日本電気株式会社 バーチャルチャネルｓｄｒａｍ
US6912637B1 (en) * 1998-07-08 2005-06-28 Broadcom Corporation Apparatus and method for managing memory in a network switch
JP3248617B2 (ja) * 1998-07-14 2002-01-21 日本電気株式会社 半導体記憶装置
US6145033A (en) 1998-07-17 2000-11-07 Seiko Epson Corporation Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value
US6272609B1 (en) * 1998-07-31 2001-08-07 Micron Electronics, Inc. Pipelined memory controller
US6157743A (en) 1998-07-31 2000-12-05 Hewlett Packard Company Method for retrieving compressed texture data from a memory system
US6061296A (en) * 1998-08-17 2000-05-09 Vanguard International Semiconductor Corporation Multiple data clock activation with programmable delay for use in multiple CAS latency memory devices
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6587912B2 (en) 1998-09-30 2003-07-01 Intel Corporation Method and apparatus for implementing multiple memory buses on a memory module
US6243831B1 (en) 1998-10-31 2001-06-05 Compaq Computer Corporation Computer system with power loss protection mechanism
US6145039A (en) 1998-11-03 2000-11-07 Intel Corporation Method and apparatus for an improved interface between computer components
JP3248500B2 (ja) * 1998-11-12 2002-01-21 日本電気株式会社 半導体記憶装置およびそのデータ読み出し方法
US6434639B1 (en) 1998-11-13 2002-08-13 Intel Corporation System for combining requests associated with one or more memory locations that are collectively associated with a single cache line to furnish a single memory operation
US6216178B1 (en) * 1998-11-16 2001-04-10 Infineon Technologies Ag Methods and apparatus for detecting the collision of data on a data bus in case of out-of-order memory accesses of different times of memory access execution
US6438622B1 (en) 1998-11-17 2002-08-20 Intel Corporation Multiprocessor system including a docking system
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6463059B1 (en) 1998-12-04 2002-10-08 Koninklijke Philips Electronics N.V. Direct memory access execution engine with indirect addressing of circular queues in addition to direct memory addressing
US6349363B2 (en) 1998-12-08 2002-02-19 Intel Corporation Multi-section cache with different attributes for each section
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6067262A (en) 1998-12-11 2000-05-23 Lsi Logic Corporation Redundancy analysis for embedded memories with built-in self test and built-in self repair
US6191663B1 (en) * 1998-12-22 2001-02-20 Intel Corporation Echo reduction on bit-serial, multi-drop bus
US6367074B1 (en) * 1998-12-28 2002-04-02 Intel Corporation Operation of a system
US6598154B1 (en) * 1998-12-29 2003-07-22 Intel Corporation Precoding branch instructions to reduce branch-penalty in pipelined processors
US6061263A (en) 1998-12-29 2000-05-09 Intel Corporation Small outline rambus in-line memory module
US6542968B1 (en) 1999-01-15 2003-04-01 Hewlett-Packard Company System and method for managing data in an I/O cache
US6578110B1 (en) 1999-01-21 2003-06-10 Sony Computer Entertainment, Inc. High-speed processor system and cache memories with processing capabilities
US6684304B2 (en) 1999-01-29 2004-01-27 Micron Technology, Inc. Method to access memory based on a programmable page limit
EP1703520B1 (en) 1999-02-01 2011-07-27 Renesas Electronics Corporation Semiconductor integrated circuit and nonvolatile memory element
US6285349B1 (en) 1999-02-26 2001-09-04 Intel Corporation Correcting non-uniformity in displays
US6389514B1 (en) * 1999-03-25 2002-05-14 Hewlett-Packard Company Method and computer system for speculatively closing pages in memory
US6487628B1 (en) 1999-03-31 2002-11-26 Compaq Computer Corporation Peripheral component interface with multiple data channels and reduced latency over a system area network
US6460108B1 (en) 1999-03-31 2002-10-01 Intel Corporation Low cost data streaming mechanism
US6496909B1 (en) 1999-04-06 2002-12-17 Silicon Graphics, Inc. Method for managing concurrent access to virtual memory data structures
US6433785B1 (en) 1999-04-09 2002-08-13 Intel Corporation Method and apparatus for improving processor to graphics device throughput
US6381190B1 (en) * 1999-05-13 2002-04-30 Nec Corporation Semiconductor memory device in which use of cache can be selected
US6233376B1 (en) * 1999-05-18 2001-05-15 The United States Of America As Represented By The Secretary Of The Navy Embedded fiber optic circuit boards and integrated circuits
US6294937B1 (en) 1999-05-25 2001-09-25 Lsi Logic Corporation Method and apparatus for self correcting parallel I/O circuitry
US6449308B1 (en) 1999-05-25 2002-09-10 Intel Corporation High-speed digital distribution system
JP3721283B2 (ja) 1999-06-03 2005-11-30 株式会社日立製作所 主記憶共有型マルチプロセッサシステム
JP2001014840A (ja) * 1999-06-24 2001-01-19 Nec Corp 複数ラインバッファ型メモリｌｓｉ
US6330639B1 (en) 1999-06-29 2001-12-11 Intel Corporation Method and apparatus for dynamically changing the sizes of pools that control the power consumption levels of memory devices
US6434736B1 (en) 1999-07-08 2002-08-13 Intel Corporation Location based timing scheme in memory design
US6401213B1 (en) * 1999-07-09 2002-06-04 Micron Technology, Inc. Timing circuit for high speed memory
US6460114B1 (en) 1999-07-29 2002-10-01 Micron Technology, Inc. Storing a flushed cache line in a memory buffer of a controller
US6477592B1 (en) * 1999-08-06 2002-11-05 Integrated Memory Logic, Inc. System for I/O interfacing for semiconductor chip utilizing addition of reference element to each data element in first data stream and interpret to recover data elements of second data stream
US6629220B1 (en) 1999-08-20 2003-09-30 Intel Corporation Method and apparatus for dynamic arbitration between a first queue and a second queue based on a high priority transaction type
US6552564B1 (en) * 1999-08-30 2003-04-22 Micron Technology, Inc. Technique to reduce reflections and ringing on CMOS interconnections
US6539490B1 (en) * 1999-08-30 2003-03-25 Micron Technology, Inc. Clock distribution without clock delay or skew
US6307769B1 (en) 1999-09-02 2001-10-23 Micron Technology, Inc. Semiconductor devices having mirrored terminal arrangements, devices including same, and methods of testing such semiconductor devices
US6594713B1 (en) * 1999-09-10 2003-07-15 Texas Instruments Incorporated Hub interface unit and application unit interfaces for expanded direct memory access processor
US6438668B1 (en) 1999-09-30 2002-08-20 Apple Computer, Inc. Method and apparatus for reducing power consumption in a digital processing system
US6467013B1 (en) 1999-09-30 2002-10-15 Intel Corporation Memory transceiver to couple an additional memory channel to an existing memory channel
US6421744B1 (en) * 1999-10-25 2002-07-16 Motorola, Inc. Direct memory access controller and method therefor
US6782466B1 (en) 1999-11-24 2004-08-24 Koninklijke Philips Electronics N.V. Arrangement and method for accessing data in a virtual memory arrangement
KR100319292B1 (ko) 1999-12-02 2002-01-05 윤종용 빠른 부팅 속도를 갖는 컴퓨터 시스템 및 그 방법
US6501471B1 (en) 1999-12-13 2002-12-31 Intel Corporation Volume rendering
JP3546788B2 (ja) * 1999-12-20 2004-07-28 日本電気株式会社 メモリ制御回路
JP3356747B2 (ja) 1999-12-22 2002-12-16 エヌイーシーマイクロシステム株式会社 半導体記憶装置
US6252821B1 (en) 1999-12-29 2001-06-26 Intel Corporation Method and apparatus for memory address decode in memory subsystems supporting a large number of memory devices
US6496193B1 (en) 1999-12-30 2002-12-17 Intel Corporation Method and apparatus for fast loading of texture data into a tiled memory
US6628294B1 (en) 1999-12-31 2003-09-30 Intel Corporation Prefetching of virtual-to-physical address translation for display data
KR100343383B1 (ko) * 2000-01-05 2002-07-15 윤종용 반도체 메모리 장치 및 이 장치의 데이터 샘플링 방법
US6502161B1 (en) 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US6745275B2 (en) * 2000-01-25 2004-06-01 Via Technologies, Inc. Feedback system for accomodating different memory module loading
US6823023B1 (en) 2000-01-31 2004-11-23 Intel Corporation Serial bus communication system
US6185352B1 (en) * 2000-02-24 2001-02-06 Siecor Operations, Llc Optical fiber ribbon fan-out cables
JP2001274323A (ja) * 2000-03-24 2001-10-05 Hitachi Ltd 半導体装置とそれを搭載した半導体モジュール、および半導体装置の製造方法
US6370611B1 (en) * 2000-04-04 2002-04-09 Compaq Computer Corporation Raid XOR operations to synchronous DRAM using a read buffer and pipelining of synchronous DRAM burst read data
US6725388B1 (en) 2000-06-13 2004-04-20 Intel Corporation Method and system for performing link synchronization between two clock domains by inserting command signals into a data stream transmitted between the two clock domains
US6728800B1 (en) * 2000-06-28 2004-04-27 Intel Corporation Efficient performance based scheduling mechanism for handling multiple TLB operations
US6594722B1 (en) * 2000-06-29 2003-07-15 Intel Corporation Mechanism for managing multiple out-of-order packet streams in a PCI host bridge
TW491970B (en) 2000-06-29 2002-06-21 Silicon Integrated Sys Corp Page collector for improving performance of a memory
US6799268B1 (en) 2000-06-30 2004-09-28 Intel Corporation Branch ordering buffer
JP2002014875A (ja) 2000-06-30 2002-01-18 Mitsubishi Electric Corp 半導体集積回路、半導体集積回路のメモリリペア方法およびその方法をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体
US6754812B1 (en) * 2000-07-06 2004-06-22 Intel Corporation Hardware predication for conditional instruction path branching
US6816947B1 (en) 2000-07-20 2004-11-09 Silicon Graphics, Inc. System and method for memory arbitration
US6647470B1 (en) 2000-08-21 2003-11-11 Micron Technology, Inc. Memory device having posted write per command
US6704817B1 (en) * 2000-08-31 2004-03-09 Hewlett-Packard Development Company, L.P. Computer architecture and system for efficient management of bi-directional bus
US6453393B1 (en) 2000-09-18 2002-09-17 Intel Corporation Method and apparatus for interfacing to a computer memory
US6526483B1 (en) * 2000-09-20 2003-02-25 Broadcom Corporation Page open hint in transactions
US6523093B1 (en) 2000-09-29 2003-02-18 Intel Corporation Prefetch buffer allocation and filtering system
US6859208B1 (en) 2000-09-29 2005-02-22 Intel Corporation Shared translation address caching
US6523092B1 (en) 2000-09-29 2003-02-18 Intel Corporation Cache line replacement policy enhancement to avoid memory page thrashing
US6658509B1 (en) 2000-10-03 2003-12-02 Intel Corporation Multi-tier point-to-point ring memory interface
JP2002123479A (ja) 2000-10-17 2002-04-26 Hitachi Ltd ディスク制御装置およびそのキャッシュ制御方法
US6792059B2 (en) 2000-11-30 2004-09-14 Trw Inc. Early/on-time/late gate bit synchronizer
US6631440B2 (en) * 2000-11-30 2003-10-07 Hewlett-Packard Development Company Method and apparatus for scheduling memory calibrations based on transactions
US6807630B2 (en) 2000-12-15 2004-10-19 International Business Machines Corporation Method for fast reinitialization wherein a saved system image of an operating system is transferred into a primary memory from a secondary memory
US6801994B2 (en) 2000-12-20 2004-10-05 Microsoft Corporation Software management systems and methods for automotive computing devices
US6751703B2 (en) * 2000-12-27 2004-06-15 Emc Corporation Data storage systems and methods which utilize an on-board cache
US6622227B2 (en) * 2000-12-27 2003-09-16 Intel Corporation Method and apparatus for utilizing write buffers in memory control/interface
JP2002236607A (ja) 2001-02-13 2002-08-23 Matsushita Electric Ind Co Ltd 共有メモリ制御装置とマルチメディア処理システム
US6889304B2 (en) * 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US6829705B2 (en) 2001-02-28 2004-12-07 Mpc Computers, Llc System information display method and apparatus
DE10110469A1 (de) 2001-03-05 2002-09-26 Infineon Technologies Ag Integrierter Speicher und Verfahren zum Testen und Reparieren desselben
US6904499B2 (en) 2001-03-30 2005-06-07 Intel Corporation Controlling cache memory in external chipset using processor
US6842830B2 (en) 2001-03-31 2005-01-11 Intel Corporation Mechanism for handling explicit writeback in a cache coherent multi-node architecture
US6670959B2 (en) * 2001-05-18 2003-12-30 Sun Microsystems, Inc. Method and apparatus for reducing inefficiencies in shared memory devices
WO2002095599A1 (en) 2001-05-24 2002-11-28 Ceyx Technologies, Inc. Optical bus arrangement for computer system
US6697926B2 (en) * 2001-06-06 2004-02-24 Micron Technology, Inc. Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
US6633959B2 (en) 2001-06-21 2003-10-14 International Business Machines Corporation Non-uniform memory access (NUMA) data processing system that provides notification of remote deallocation of shared data
US6920533B2 (en) 2001-06-27 2005-07-19 Intel Corporation System boot time reduction method
EP1271782B1 (en) 2001-06-29 2005-05-18 STMicroelectronics Pvt. Ltd FPGA with at least two different and independently configurable memory structures
US6944694B2 (en) * 2001-07-11 2005-09-13 Micron Technology, Inc. Routability for memory devices
US6721195B2 (en) * 2001-07-12 2004-04-13 Micron Technology, Inc. Reversed memory module socket and motherboard incorporating same
US20030015899A1 (en) 2001-07-19 2003-01-23 John Clay Chair protector
US6792496B2 (en) 2001-08-02 2004-09-14 Intel Corporation Prefetching data for peripheral component interconnect devices
US6681292B2 (en) 2001-08-27 2004-01-20 Intel Corporation Distributed read and write caching implementation for optimized input/output applications
US7941056B2 (en) 2001-08-30 2011-05-10 Micron Technology, Inc. Optical interconnect in high-speed memory systems
US6718440B2 (en) * 2001-09-28 2004-04-06 Intel Corporation Memory access latency hiding with hint buffer
DE10153657C2 (de) * 2001-10-31 2003-11-06 Infineon Technologies Ag Anordnung zur Datenübertragung in einem Halbleiterspeichersystem und Datenübertragungsverfahren dafür
US6886048B2 (en) * 2001-11-15 2005-04-26 Hewlett-Packard Development Company, L.P. Techniques for processing out-of-order requests in a processor-based system
US6646929B1 (en) 2001-12-05 2003-11-11 Lsi Logic Corporation Methods and structure for read data synchronization with minimal latency
KR100454123B1 (ko) 2001-12-06 2004-10-26 삼성전자주식회사 반도체 집적 회로 장치 및 그것을 구비한 모듈
US6832303B2 (en) * 2002-01-03 2004-12-14 Hewlett-Packard Development Company, L.P. Method and system for managing an allocation of a portion of a memory
US6775747B2 (en) 2002-01-03 2004-08-10 Intel Corporation System and method for performing page table walks on speculative software prefetch operations
US6856167B2 (en) 2002-01-17 2005-02-15 Irvine Sensors Corporation Field programmable gate array with a variably wide word width memory
US6804764B2 (en) 2002-01-22 2004-10-12 Mircron Technology, Inc. Write clock and data window tuning based on rank select
US20030158995A1 (en) 2002-02-15 2003-08-21 Ming-Hsien Lee Method for DRAM control with adjustable page size
US20030156639A1 (en) 2002-02-19 2003-08-21 Jui Liang Frame rate control system and method
US7047374B2 (en) 2002-02-25 2006-05-16 Intel Corporation Memory read/write reordering
US6795899B2 (en) 2002-03-22 2004-09-21 Intel Corporation Memory system with burst length shorter than prefetch length
US6735682B2 (en) * 2002-03-28 2004-05-11 Intel Corporation Apparatus and method for address calculation
JP4100025B2 (ja) * 2002-04-09 2008-06-11 ソニー株式会社 磁気抵抗効果素子及び磁気メモリ装置
US7110400B2 (en) 2002-04-10 2006-09-19 Integrated Device Technology, Inc. Random access memory architecture and serial interface with continuous packet handling capability
US6941433B1 (en) 2002-05-22 2005-09-06 Juniper Networks, Inc. Systems and methods for memory read response latency detection
US6731548B2 (en) 2002-06-07 2004-05-04 Micron Technology, Inc. Reduced power registered memory module and method
US7133972B2 (en) 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
US6898674B2 (en) 2002-06-11 2005-05-24 Intel Corporation Apparatus, method, and system for synchronizing information prefetch between processors and memory controllers
KR100829557B1 (ko) 2002-06-22 2008-05-14 삼성전자주식회사 열자기 자발 홀 효과를 이용한 자기 램 및 이를 이용한데이터 기록 및 재생방법
US6901486B2 (en) * 2002-07-05 2005-05-31 Hewlett-Packard Development Company, L.P. Method and system for optimizing pre-fetch memory transactions
US7082504B2 (en) * 2002-07-19 2006-07-25 Edmundo Rojas Method and apparatus for asynchronous read control
US7054985B2 (en) * 2002-07-23 2006-05-30 Hewlett-Packard Development Company, L.P. Multiple hardware partitions under one input/output hub
US7200024B2 (en) * 2002-08-02 2007-04-03 Micron Technology, Inc. System and method for optically interconnecting memory devices
US7117316B2 (en) * 2002-08-05 2006-10-03 Micron Technology, Inc. Memory hub and access method having internal row caching
US6754117B2 (en) * 2002-08-16 2004-06-22 Micron Technology, Inc. System and method for self-testing and repair of memory modules
US7149874B2 (en) * 2002-08-16 2006-12-12 Micron Technology, Inc. Memory hub bypass circuit and method
US6981112B2 (en) * 2002-08-26 2005-12-27 International Business Machines Corporation Dynamic cache disable
US7836252B2 (en) * 2002-08-29 2010-11-16 Micron Technology, Inc. System and method for optimizing interconnections of memory devices in a multichip module
US6820181B2 (en) * 2002-08-29 2004-11-16 Micron Technology, Inc. Method and system for controlling memory accesses to memory modules having a memory hub architecture
DE60204687T2 (de) * 2002-09-06 2006-05-18 Sun Microsystems, Inc., Santa Clara Speicherkopierbefehl mit Angabe von Quelle und Ziel, der in der Speichersteuerung ausgeführt wird
US7117289B2 (en) * 2002-09-30 2006-10-03 Intel Corporation Claiming cycles on a processor bus in a system having a PCI to PCI bridge north of a memory controller
US6928528B1 (en) 2002-10-07 2005-08-09 Advanced Micro Devices, Inc. Guaranteed data synchronization
KR100449807B1 (ko) * 2002-12-20 2004-09-22 한국전자통신연구원 호스트 버스 인터페이스를 갖는 데이터 전송 프로토콜제어 시스템
US7469316B2 (en) 2003-02-10 2008-12-23 Intel Corporation Buffered writes and memory page control
KR101095025B1 (ko) * 2003-05-13 2011-12-20 어드밴스드 마이크로 디바이시즈, 인코포레이티드 직렬 메모리 상호접속부를 통해 복수의 메모리 모듈에결합된 호스트를 포함하는 시스템
US7120727B2 (en) * 2003-06-19 2006-10-10 Micron Technology, Inc. Reconfigurable memory module and method
US7260685B2 (en) 2003-06-20 2007-08-21 Micron Technology, Inc. Memory hub and access method having internal prefetch buffers
US7107415B2 (en) 2003-06-20 2006-09-12 Micron Technology, Inc. Posted write buffers and methods of posting write requests in memory modules
US20050060533A1 (en) * 2003-09-17 2005-03-17 Steven Woo Method, device, software and apparatus for adjusting a system parameter value, such as a page closing time
US7433258B2 (en) * 2003-10-10 2008-10-07 Datasecure Llc. Posted precharge and multiple open-page RAM architecture
US7177211B2 (en) * 2003-11-13 2007-02-13 Intel Corporation Memory channel test fixture and method
US7330992B2 (en) 2003-12-29 2008-02-12 Micron Technology, Inc. System and method for read synchronization of memory modules
US7188219B2 (en) * 2004-01-30 2007-03-06 Micron Technology, Inc. Buffer control system and method for a memory system having outstanding read and write request buffers
US7213082B2 (en) 2004-03-29 2007-05-01 Micron Technology, Inc. Memory hub and method for providing memory sequencing hints
US6980042B2 (en) 2004-04-05 2005-12-27 Micron Technology, Inc. Delay line synchronizer apparatus and method
US7412614B2 (en) 2004-04-29 2008-08-12 Hewlett-Packard Development Company, L.P. Power management using a pre-determined thermal characteristic of a memory module
US7162567B2 (en) * 2004-05-14 2007-01-09 Micron Technology, Inc. Memory hub and method for memory sequencing
US7519788B2 (en) 2004-06-04 2009-04-14 Micron Technology, Inc. System and method for an asynchronous data buffer having buffer write and read pointers
US7318130B2 (en) * 2004-06-29 2008-01-08 Intel Corporation System and method for thermal throttling of memory modules
US7254075B2 (en) 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US7305518B2 (en) * 2004-10-20 2007-12-04 Hewlett-Packard Development Company, L.P. Method and system for dynamically adjusting DRAM refresh rate
US20060168407A1 (en) 2005-01-26 2006-07-27 Micron Technology, Inc. Memory hub system and method having large virtual page size
US8490065B2 (en) * 2005-10-13 2013-07-16 International Business Machines Corporation Method and apparatus for software-assisted data cache and prefetch control

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101346708B (zh) * 2005-12-28 2012-03-21 英特尔公司 全缓冲dimm读数据替代写确认

Also Published As

Publication number Publication date
US20120089801A1 (en) 2012-04-12
US8234479B2 (en) 2012-07-31
JP4284621B2 (ja) 2009-06-24
US6820181B2 (en) 2004-11-16
US20050066137A1 (en) 2005-03-24
JP2005537543A (ja) 2005-12-08
TW200405160A (en) 2004-04-01
US7908452B2 (en) 2011-03-15
WO2004021129A3 (en) 2004-04-29
CN100580639C (zh) 2010-01-13
EP1540482A4 (en) 2007-10-10
EP1540482A2 (en) 2005-06-15
US7249236B2 (en) 2007-07-24
US8086815B2 (en) 2011-12-27
US20040044857A1 (en) 2004-03-04
AU2003265819A8 (en) 2004-03-19
TWI249671B (en) 2006-02-21
US7716444B2 (en) 2010-05-11
US20110167238A1 (en) 2011-07-07
KR20050035896A (ko) 2005-04-19
KR100919386B1 (ko) 2009-09-29
WO2004021129A2 (en) 2004-03-11
AU2003265819A1 (en) 2004-03-19
US20070271435A1 (en) 2007-11-22
US20100191924A1 (en) 2010-07-29

Similar Documents

Publication Publication Date Title
CN100580639C (zh) 用于控制对具有存储器集线器体系结构的存储模块的存储器存取的方法和系统
US9032166B2 (en) Memory arbitration system and method having an arbitration packet protocol
CN100334564C (zh) 具有内部行高速缓存的内存集线器及访问方法
US7373465B2 (en) Data processing system configuring and transmitting access request frames with a field in channel command words to accommendate a plurality of logical device address data therein
JP2872251B2 (ja) 情報処理システム
CN100595720C (zh) 用于基于集线器的存储系统中直接存储器访问的设备和方法
US20110296077A1 (en) Memory hub architecture having programmable lane widths
JPH11203201A (ja) キャッシュメモリの配置方法およびデータ記憶システム
JPH08212178A (ja) 並列計算機
JP2786175B2 (ja) 情報処理システム
US20020087752A1 (en) Method of real time statistical collection for I/O controllers
CN117149680A (zh) 用于贴片机子模块日志上传的主控板及上传方法
KR20000026337A (ko) 수신용 버퍼 디스크립터
JP2000330949A (ja) 仮想記憶システムのページング制御方法および装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100113

Termination date: 20100827