CN1692474A - 具有异向性高介电值栅极介电构造的晶体管组件 - Google Patents

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Abstract

一种场效应晶体管(300)包括包含非等向性介电物的栅极绝缘层(305)。该方向经由选择使得平行于该栅极绝缘层的第一介电常数为实质上小于垂直于该栅极绝缘层的第二介电常数。

Description

具有异向性高介电值栅极介电构造的晶体管组件
技术领域
本发明一般系关于包含具有0.1微米及0.1微米以下的最小的结构尺寸的晶体管组件的高度复杂的集成电路的制造，并且尤其系关于包含具有氧化物电容量的厚度相等于2纳米及2纳米以下的厚度的介电物的高电容栅极结构。
背景技术
在现代的集成电路中，最小的结构尺寸稳定地减少并且目前接近0.1微米而在不远的未来具有0.08微米的希望。在稳定地减少结构尺寸下所遭遇的许多问题中，如同将于下文中所说明的，其中一项基本的议题必须解决以允许组件尺寸的更进一步的缩减。目前，由于实质上获得不受限制、充分了解的特性及在该过去50年期间所累积的经验，大多主要的集成电路是以硅材为基础，并且因此，硅材对于未来电路世代仍将是选择的材料。对于硅材在制造半导体组件上的主要的重要性的其中一项理由在于硅材/二氧化硅接口的优越的特性，该硅材/二氧化硅接口允许不同的区域对于彼此可靠的电气绝缘。该硅材/二氧化硅接口在高温时是稳定的，并且因此，允许例如退火循环以活化掺杂及固化晶格损害所需的后续高温的制程的效能而不需要牺牲该接口的电气特性。
大部分现代的集成电路包括大量的场效应晶体管，其中，对于上文所提出的理由，二氧化硅最好使用作为从硅信道区域分隔复晶硅栅极电极的栅极绝绿层。在稳定地改善场效应晶体管的组件效能中，此信道区域的长度已经持续地减少以改善切换速度及驱动电流能力。由于该晶体管性能藉由供给至该栅极电极的电压以反转该信道区域的表面成为足够高的电荷密度而用于提供该所需的电流至给定的供给电压而受控制，因此藉由配置于该栅极电极、该信道区域及该二氧化硅之间所形成的电容器所提供的某些程度的电容耦合必须予以维持。该结果变成为减少信道长度需要增加电容耦合以避免在晶体管操作期间所谓的短信道行为。该短信道行为可能导致增加的漏电流及导致该临界电压依于该信道长度而变化。以相对低的供应电压的过度缩减的晶体管组件及因而降低临界电压可能因此遭遇以指数性增加的漏电流，因此该栅极电极对于该信道区域的电容耦合必须相对应地增加至实质上避免该短信道行为。因此，该二氧化硅层的厚度必须相对应地减少以在该栅极及该信道区域之间提供该所需的电容量。例如，0.13微米的信道长度需要二氧化硅在近似2纳米至3纳米的范围内的厚度，并且0.08微米的栅极长度可能需要以二氧化硅制作的栅极介电物如同近似1.2纳米的薄度。虽然具有极短的信道的一般高速晶体管组件最好使用于高速的应用上，而具有较长信道的晶体管组件可以使用于较不具关键的应用上，诸如储存晶体管组件，然而藉由电荷载子的直接穿隧而穿透超薄的二氧化硅栅极绝绿层所造成的该相对高的漏电流可能达到对于氧化物厚度在1至2纳米范围内对于效能驱动的电路所无法接受的值。
因此，替换二氧化硅成为用于栅极绝缘层的材料已经受到考量，尤其是对于极为薄的二氧化硅栅极层。可能的替换材料包含呈现明显较高的介电常数的材料以便相对应形成的栅极绝缘层的实体上较厚的厚度提供具备由极薄的二氧化硅层所将会获得的的电容耦合。通常，对于达到使用二氧化硅的特定的电容耦合所需要的厚度称为电容等效厚度(capacitance equivalent thickness，CET)。因此，乍看之下，所呈现的是简单地以高介电值材料取代该二氧化硅是一个直接的方法以获得在1纳米及以下的范围内的该电容等效厚度。能达成此目的其中一种方法为将氮引入二氧化硅层内藉以增加该介电常数。然而，可靠地将氮置入极薄的二氧化硅层而不穿透该下方的信道区域显示这种方法不是非常具可能性。再者，导入氮进入二氧化硅降低该能带间隙，因此对于给定的最大漏电流，仅能达到该栅极电容量的适当的增加。
因此建议以高介电常数材料取代二氧化硅，诸如具有近似25的介电值的氧化钽(tantalum oxide，Ta2O5)及具有近似150的介电值的氧化锶钽(strontium titanium oxide)。当使用此类高的介电常数材料作为栅极介电物时，可以证实除了积体化这些材料进入已经建立的制程顺序内所包含的复数个问题之外，于该信道区域内的载子迁移率明显地受到这些高介电常数材料所影响。因此，虽然提供了高的电容耦合，但这些晶体管组件的组件效能受到该降低的载子迁移率而退化，因此至少部分抵销了藉由使用该高介电常数材料所获得的优点。
因此显然地，对于未来电晶体组件的尺寸缩减，高的电容耦合是需要的，其中，另一方面，决定该晶体管组件的驱动电流能力的载子迁移率不会过度地受到负面影响。
发明内容
本发明一般系基于该发明者的发现，该发现为藉由介电材料的弱束缚电荷团(weakly bound charged clouds)所造成的高介电常数的栅极介电物可以有效地受限于实质上垂直于该电荷载子在该信道区域内的流动方向的角度范围内。由于在该栅极电极及该信道区域之间的电容耦合实质上由具有电荷载子的弱束缚电荷团的该电磁交互作用所决定，反转层将有效地产生，同时在该介电物内的电荷团与在该信道区域内的电荷载子的侧向耦合将维持较低的程度。
依据本发明的其中一项说明的实施例，场效应晶体管包括形成在有源区域的上方及包含高介电值介电物的栅极绝缘层，其中垂直于该栅极绝缘层的该高介电值介电物的介电常数将高于平行于该栅极绝缘层的介电常数。
依据更进一步说明的实施例，在基板上方形成高介电值栅极绝缘层的方法包括磊晶成长具有沿着第一方向的第一介电常数及沿着第二方向的第二介电常数的非等向性的介电物材料，其中该第二介电常数高于该第一介电常数。至少其中一个制程参数经由控制以调整实质上垂直于该基板的表面的第二方向。
依据本发明的另一项说明的实施例，形成高介电值介电物栅极绝缘层的方法包括提供具有有源半导体区域形成于其上的基板。非等向性介电物材料接着沉积以形成介电物层并且该基板接着进行退火。至少其中一个沉积及退火该基板的至少其中一个制程参数经由控制以调整晶格方向使得朝向平行于该介电物层的第一介电常数小于朝向垂直于该介电物层的第二介电常数。
依据另一个实施例，形成具有小于近似2纳米的电容等效厚度的栅极绝缘层的方法包括在至少两个不同的方向上选择具有不同的介电常数的晶格介电物。该方法更包含决定在基板上方设定用于形成该晶格介电物的制程参数使得对应于该较高的介电常数的方向实质上垂直于该基板的表面。最后，该晶格介电物符合于该参数设定而形成。
依据本发明的更进一步说明的实施例，场效应晶体管包括具有小于2纳米的电容等效厚度的栅极绝缘层，其中该栅极绝缘层包含介电物层。垂直于该介电层的介电常数对于平行于该介电层的介电常数的比例将等于或高于1.2。
虽然本发明可轻易做各种的修正及替代的形式，该发明的特定的实施例已经藉由于该图式中的例子而呈现并且于此做详细描述。然而，应该了解的是特定的实施例的于此的描述并非意在限定本发明于所揭露的该特定的形式，而相反地，是意在涵括如同该附加的申请专利范围所定义的落在本发明的精神及范畴之内的所有的修正、等同及替代。
附图说明
本发明藉由参考以上的说明并结合附加的图式而可以了解，其中类似的图式标号定义类似的组件，并且其中：
第1a图示意性地显示包含非等向性栅极介电物的场效应晶体管的横截面图式；
第1b图示意性地显示该非等向性介电物的简化的模型；
第1c图显示习知的实质等向性介电物的简化的模型；
第2图说明二氧化钽结晶的基本的单元；以及
第3图示意性地显示依据本发明的更进一步说明的实施例的具有栅极介电物的场效应晶体管。
具体实施方式
本发明的说明的实施例将于下文中作描述。为了明确的目的，并非所有实际实现的特征将于此说明书内做描述。当然能够了解的是在任何此类实际实施例的发展内，各种特定实现的决定必须做到以达到该发展者的特定目标，诸如兼容于系统相关的及商业相关的限制，该限制将由其中一项实现至另一项实现而改变。再者，将会了解的是此类发展的努力可能是复杂及耗时的，但是尽管如此对于一般熟习此项技艺的人士在了解本发明后将是一项例行性的任务。
本发明将参考该附加的图式而作描述。虽然半导体组件的各种的区域及结构描绘于该图式中如同具有非常精密、清晰的配置及轮廓，事实上熟习此项技艺的人士将了解这些区域及结构并非如同于该图式中所显示的精密。此外，描绘于该图式中的各种的结构及掺杂的区域的相对尺寸相较于在制作的组件上的那些结构或区域的尺寸可能是过度夸大或缩减。尽管如此，该附加的图式是包含在内以描述及解释本发明的说明的例子。于此所使用的字词及词组应该受到了解及解释以具有符合藉由熟习此项相关技艺的人士所了解的意义。没有特殊定义的术语或词组，意即不同于熟习此项技艺的人士所了解的该一般及惯例的意义的定义，是意在藉由于此的术语或词组而隐含其义。在某些程度上术语或词组是意在具有特定的意义，意即，并非由熟习的技艺人士所了解的意义，此类特定的定义将会于该说明书中以直接及明白提供用于该术语或词组的特定的定义的界定的方式而明确地提出。
目前，正在作很大的努力以求找到可以替代二氧化硅及/或硅氧氮化物的材料以获得如同用于0.1微米及以下的信道长度所需的超过2纳米的电容等效厚度。目前已确认了好几个候选者，诸如氧化锆、氧化铪、氧化钛及类似的化合物。然而，虽然使用这些高介电值材料似乎显示可以达到小于2纳米的电容等效厚度而不需要增加该漏电流，但所呈现的是习知的方法并未提供解决于该信道区域内缩减载子迁移率问题。
除了增加绝对的介电常数外，本发明因此基于此项观念而将该介电常数的方向性亦考量在内，当从该源极至该漏极区域移动时藉以显著地影响诸如电子的该电荷载子与该介电材料的交互作用。
兹参考第1a至1c图，对本发明的概念将做更详细的描述。在第1a图中，场效应晶体管100包括含有有源区域106的基板101，通常为硅基半导体材料。为了方便说明，该晶体管100描述为N信道类型。本发明亦适用于P信道晶体管。再者，源极区域102及漏极区域103形成于该有源区域106之内。栅极电极104，例如包括复晶硅或任何其它适用的传导材料，形成于该有源区域106的上方并且藉由包括诸如含金属的结晶氧化物或硅化物、或铁电材料、或光学非等向性材料及类似的材料的非等向性介电物材料的栅极绝缘层105而彼此隔离。该栅极绝缘层105的非等向性介电物可以具有朝向实质上平行于该栅极绝缘层105的第一介电常数kparallel及在实质上垂直于该栅极绝缘层105的方向上的第二介电常数korthogonal，其中kparallel较低于korthogonal，如同由图标标号107所显示。
在操作上，电压施加至该栅极电极104及该有源区域106。为了便利起见，假设该源极区域102及该有源区域106连结至共同的参考电位以便对于显示于第1a图中的该N信道晶体管100，正的电压可以导致在该栅极绝缘层105及该有源区域106之间的接口处的传导信道108的形成。由于该高的介电常数korthogonal，该栅极绝缘层105提供该栅极电极104的高的电容耦合给该信道108，同时相较于2纳米及以下的电容等效厚度的该栅极绝缘层105的增加的实体厚度维持漏电流从该信道108进入该栅极电极105在可接受的程度。由于该介电常数kparallel为显著地低于垂直于该电荷载子的流动方向的该介电常数korthogonal，对于该栅极介电物的电磁耦合在该流动方向为显著地较低，如同藉由该箭头120所显示将可参考第1b及1c图作更详细的讨论。
第1b图显示部分该栅极绝缘层105的简化的模型。在此项模型中，包含该非等向性介电物的该栅极绝缘层105藉由二维晶格所表示，其中晶格位置以点111所表示，该点111藉由在该垂直方向上的弹簧110及藉由在该水平方向上的长条112而连接至该最接近的点。为方便起见，选择以该非弹性的长条112表示该介电常数kparallel，以便避免具有不同的强度的不同形式的弹簧的导入。然而，应该了解的是该kparallel可以藉由“较强的”弹簧所表示，表示较不敏感于外部的电磁场。该弹簧110及该长条112为表示与电荷粒子交互作用的电荷团及该对应的能力。当施加正电压于该栅极电极104时，该对应的弹簧110将变形，意即该电荷团将会不平衡，以便电子受到吸引并且连结至该信道区域108。当电压建立在该源极及该漏极区域之间时，该电子在此种电场的影响下将移动并且将移动至该邻接的弹簧110a以便该电子在该垂直方向上仍然耦合至该栅极绝缘层105。由于该长条112并未允许任何的变形，至少在此种简化的模型上，在该水平方向上并未实质上产生耦合并且因此该电子的水平运动实质上并未受到影响。
第1c图显示对于实质上等向性的栅极绝缘层105a的此种情况。由于在此种例子中，该电子对于该水平方向的弹簧110以及该垂直方向的弹簧可能变形，某些程度的耦合在两个方向上将会存在并且造成该电子在该流动方向上的缩减的迁移率。
因此，藉由在该栅极绝缘层105内提供介电物材料在相对于该平行及正交的方向上具有显著的非等向性，在该信道区域108内的该电荷载子迁移率明显地较不会降低，并且因此该晶体管效能相较于具有等向性的介电物的习知的组件将会增加。即使在该习知的组件中使用相当的介电常数的介电物材料，或者即使在该晶体管100中使用该相同材料，然而未适当地调整该介电物材料的对应的方向，相较于该晶体管100该载子迁移率仍是降低的。
第2图显示用于非等向性介电物材料的例子。在第2图中，二氧化钛(TiO2)的基本的单元以所谓的金红石(rutile)形式而显示。在此种结晶形式中，二氧化钛是分别具有0.4594纳米及0.2958纳米的格状常数a及c的正方晶系，如同于第2图中所指示。再者，沿着该c轴的介电常数为小于沿着该a轴的介电常数而具有该a轴介电常数对于该c轴介电常数在室温下近似2的比值。该介电常数的k值为近似60并且可以视该栅极绝缘层105的成长参数及该特定的配置而定。通常，二氧化钛可以藉由使用诸如四异丙烷氧化钛(titanium tetrakisisopropoxide，TTIP)及氮化钛的先驱物气体的化学气相沉积而沉积。藉由维持该基板温度在660℃及更高，二氧化钛为实质上以金红石形式而沉积。再者，或此外，该基板可以在近似700℃至900℃的温度范围之内退火以转换该二氧化钛层成为实质上呈现该金红石形式的结晶层。
用于形成例如包含以结晶金红石形式的二氧化钛层的该场效应晶体管100的具有该上文描述的沉积技术的典型的制程流程可以包括下列步骤。第一，浅沟槽隔离(未显示)可以形成以定义该有源区域106。在该有源区域106内用于定义该垂直掺杂分布的植入顺序之后，该栅极绝缘层105沉积在该基板101之上。例如上文的例子，该栅极绝缘层105包括二氧化钛，并且该二氧化钛有益于沉积薄的屏障层以确保该二氧化钛的热稳定性。例如，一个或二个原子层的二氧化硅或氮化硅、或锆硅化物及类似的材料，可以沉积在该基板101之上。接着，二氧化钛例如以如同上文所描述的化学气相沉积而沉积，其中制程参数经由调整以获得具有该c轴实质上朝向垂直于该基板101的表面的结晶成长。对应的参数设定视该基板101的结晶方向、屏障层的形式及该沉积条件及可能的退火条件而定。因此，当该二氧化钛的生长及/或退火时该结晶方向可以例如藉由仿真计算的藉由实验及/或藉由理论而建立。
另外，该二氧化钛可以实质上以适当的温度而沉积并且可以在后续的退火循环中结晶。在该二氧化钛的沉积之后，视该制程方法而定，退火循环可以执行以提供该所需的结晶。在沉积该二氧化钛时，厚度经由控制以便获得该所需的电容等效厚度。如同上文所指出的，该有效的介电常数korthogonal及kparallel可以视所使用的沉积特定物及屏障材料的类型而定。通常的数值是在20至70的范围内。接着，复晶硅层可以藉由已经建立的光学微影及蚀刻技术而沉积及摹制以形成该栅极电极104。之后，该场效应晶体管100可以藉由已知的植入、间隙壁及退火技术而完成。
第3图说明场效应晶体管300的更进一步的例子的示意的横截面图式，该场效应晶体管300具有包括以极薄的二氧化硅层形式形成在硅基板301之上的非等向性高介电值材料层305及屏障层315的栅极介电物。该晶体管300更包括形成在该非等向性介电物层305及侧壁间隙壁309之上的栅极电极304。源极及漏极区域303形成在该基板301之内。该层膜305及315的组合的厚度316经由选择以符合在近似1至1.5纳米的范围内的电容等效厚度。由于该屏障层315已经“消耗”部分电容等效厚度，通常在用于一个或两个原子层的0.5纳米的等级，该非等向性介电物层305的有效厚度可以在近似3至5纳米的范围内，藉以提供实质上符合2纳米及以上的二氧化硅层的漏电流。因此，该晶体管组件300允许该栅极长度完全超过0.1微米的尺度同时维持该漏电流在目前尖端组件的水准。由于该介电层305的非等向性行为，载子迁移率可以相较于二氧化硅型组件。藉由提供该二氧化硅屏障层315，该晶体管组件300由于该硅/二氧化硅接口之故而是可靠的并且该晶体管组件300的制造程序为高度兼容于目前建立的制程技术。
因此，本发明藉由提供平行及垂直于该栅极绝缘层的不同的介电常数而提供允许0.1微米及以下的栅极长度的复杂的晶体管组件，其中最好该korthogonal对于该kparallel的比例为高于1.2以在该电荷载子迁移率改善上相对于电容量增加及漏电流缩减达到显著的效果。最好，该介电物栅极材料的非等向性依据制程需求及该所需的标的电容等效厚度(CET)而选择。例如，必须的载子层可以控制最小的k值以达到该标的电容等效厚度，其中该非等向性必须符合该操作的需求。例如，高效能应用可能需要高度非等向性以最佳化载子迁移率，而相较于在100的程度上的极高的数值而具有较不显著的非等向性的材料，漏电流由于适度的介电常数，诸如二氧化钛的介电常数，而仍然在合理的限定之内。
再者，该高介电值介电物的晶格可以经由调整以便可以获得该所需的方向。最好，若有需要，该沉积动力学、该屏障层的型式、该基板的结晶结构及类似的分析可以纳入考量，例如，藉由模型及/或实验，以调整依据该标的电容等效厚度的实体的厚度。在其它实施例中，该方向及/或该结晶结构可以藉由提供一个或一个以上的不同的材料的下层而做调整。例如，可能必须提供用于沉积该高介电值材料的适当的晶格结构以便形成该所需的方向。因此，一个或一个以上的“转移”层接着可以提供以最终提供用于获得具有该高介电值的“块体”材料的所需的方向的沉积基础。
上文所揭示的该特定的实施例仅为例示性的，如同该发明对于熟习此项技艺的人士在了解于此所教授的优点之后显然地可以不同但是等同的方式而做修正及实行。例如，上文所提及的该制程步骤可以以不同的顺序而执行。再者，本文并非意在限定于在此所显示的细节及构造，而是在于下文的申请专利范围内做描述。因此显然上文所揭示的该特定的实施例可以做变更或修正并且所有此类的改变皆考量在本发明的范畴及精神之内。因此，于此所请求的保护如同于下文的申请专利范围中所提出。

Claims (18)

1.一种场效应晶体管(300)，包括形成在有源区域的上方及包含高介电值介电物(305)的栅极绝缘层，其中垂直于该栅极绝缘层的该高介电值介电物的介电常数高于平行于该栅极绝缘层的介电物的介电常数。
2.如权利要求1所述的场效应晶体管(300)，其中垂直于该栅极绝缘层的该介电常数及平行于该栅极绝缘层的该介电常数的比值为高于1.2。
3.如权利要求1所述的场效应晶体管(300)，其中该栅极绝缘层的电容等效厚度为小于2纳米。
4.如权利要求1所述的场效应晶体管(300)，其中该栅极绝缘层包括金属氧化物、金属硅化物及铁电材料的至少其中一个。
5.如权利要求4所述的场效应晶体管(300)，其中该栅极绝缘层包括二氧化钛。
6.如权利要求6所述的场效应晶体管(300)，其中该二氧化钛以金红石形式提供。
7.如权利要求1所述的场效应晶体管(300)，其中该栅极绝缘层包括位在该有源区域及该高介电值介电物(305)之间的屏障层(315)。
8.如权利要求7所述的场效应晶体管(300)，其中该屏障层(315)包括二氧化硅、氮化硅及锆的硅化物的至少其中一个。
9.一种在基板之上形成高介电值栅极绝缘层的方法，该方法包括：
磊晶成长具有第一介电常数沿着第一方向及第二介电常数沿着第二方向的非等向性介电物材料(305)，其中该第二介电常数高于该第一介电常数；以及
控制至少其中一个制程参数以调整该第二方向实质上垂直于该基板的表面。
10.如权利要求9所述的方法，更包括退火该基板(301)以控制该介电材料的结晶。
11.如权利要求9所述的方法，其中该含金属介电物包括二氧化钛。
12.如权利要求11所述的方法，其中磊晶生长该非等向性含金属介电物执行在近似700℃至900℃的范围内的温度。
13.一种形成高介电值介电物栅极绝缘层的方法，该方法包括：
提供具有有源半导体区域形成于其上的基板；
沉积非等向性介电物材料以形成介电物层；
退火该基板；以及
控制沉积及退火该基板的至少其中一个的至少一个制程参数以调整晶格方向使得朝向平行于该介电物层的第一介电常数小于朝向垂直于该介电物层的第二介电常数。
14.如权利要求13所述的方法，其中该介电物包括二氧化钛。
15.如权利要求13所述的方法，其中沉积该非等向性介电物为执行在近似700℃至900℃的范围内的温度。
16.如权利要求13所述的方法，其中该退火为执行在具有近似600℃至800℃的范围内的温度。
17.一种形成具有小于近似2纳米的电容等效厚度的栅极绝缘层的方法，该方法包括：
选择具有不同的介电常数于至少两个不同的方向的结晶介电物；
决定用于形成该结晶介电物在基板(301)的上方的制程参数设定使得对应于该较高的介电常数的方向为实质上垂直于该基板(301)的表面；以及
形成符合该参数设定的该结晶介电物。
18.如权利要求17所述的方法，其中该制程参数设定包含沉积参数及退火参数的至少其中一个。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425457B (zh) * 2007-10-30 2011-04-06 台湾积体电路制造股份有限公司 高介电常数栅极介电材料的形成方法与半导体元件
CN106847686A (zh) * 2010-12-20 2017-06-13 赛普拉斯半导体公司 边缘圆化的场效应晶体管及制造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060220090A1 (en) * 2005-03-23 2006-10-05 Intel Corporation Semiconductor device with a high-k gate dielectric and a metal gate electrode
US9041082B2 (en) 2010-10-07 2015-05-26 International Business Machines Corporation Engineering multiple threshold voltages in an integrated circuit
US9222170B2 (en) * 2012-12-20 2015-12-29 Intermolecular, Inc. Deposition of rutile films with very high dielectric constant
US9390928B2 (en) 2013-10-22 2016-07-12 Globalfoundries Inc. Anisotropic dielectric material gate spacer for a field effect transistor

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4200474A (en) 1978-11-20 1980-04-29 Texas Instruments Incorporated Method of depositing titanium dioxide (rutile) as a gate dielectric for MIS device fabrication
US6262462B1 (en) * 1998-06-22 2001-07-17 Motorola, Inc. Enhanced dielectric constant gate insulator
JP3786566B2 (ja) 2000-06-27 2006-06-14 株式会社東芝 半導体装置及びその製造方法
US6501121B1 (en) 2000-11-15 2002-12-31 Motorola, Inc. Semiconductor structure
US20020089023A1 (en) 2001-01-05 2002-07-11 Motorola, Inc. Low leakage current metal oxide-nitrides and method of fabricating same
US6927435B2 (en) 2001-01-16 2005-08-09 Renesas Technology Corp. Semiconductor device and its production process

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425457B (zh) * 2007-10-30 2011-04-06 台湾积体电路制造股份有限公司 高介电常数栅极介电材料的形成方法与半导体元件
CN106847686A (zh) * 2010-12-20 2017-06-13 赛普拉斯半导体公司 边缘圆化的场效应晶体管及制造方法
CN106847686B (zh) * 2010-12-20 2020-04-24 赛普拉斯半导体公司 边缘圆化的场效应晶体管及制造方法

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