CN1633713A - 具有纵向超薄体晶体管的折叠位线动态随机存取存储器 - Google Patents

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Abstract

提供一种折叠位线DRAM器件。折叠位线DRAM器件包括存储单元阵列。存储单元阵列中的每一个存储单元包括从半导体衬底向外延伸的支柱。每一个支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层。沿一排支柱中各支柱的交替侧面来形成单晶纵向晶体管。单晶纵向晶体管包括：连接到第一接触层的第一超薄单晶纵向源/漏区；连接到第二接触层的第二超薄单晶纵向源/漏区；以及与氧化层相对并连接到第一、第二源/漏区的超薄单晶纵向体区。多根埋入位线由单晶半导体材料构成并设置在阵列存储单元中的支柱之下，用于与存储单元阵列中的列相邻支柱的第一接触层相互连接。此外还包括多根字线。每一根字线设置成正交于支柱行之间的沟槽中的多根埋入位线，用于对与沟槽相邻的单晶纵向晶体管的交替体区进行寻址。

Description

具有纵向超薄体晶体管的折 叠位线动态随机存取存储器
相关申请的交叉引用
本申请涉及以下共同未决、共同转让的美国专利申请：“具有超薄体晶体管的开放式位线动态随机存取存储器(DRAM)”(attorneydocket no.1303.005US1，序号09/780125)，“具有纵向超薄体晶体管的快闪存储器”(attorney docket no.1303.003US1，序号09/780169)，“具有超薄体晶体管的可编程逻辑阵列”(attorneydocket no.1303.007US1，序号09/780087)，以及“具有超薄体晶体管的存储器寻址及解码电路”(attorney docket no.1303.006US1序号09/780144，“具有超薄体晶体管的可编程存储器寻址及解码电路”(attorney docket no.1303.008US1，序号09/780126)，“具有超薄体晶体管的服务中可编程逻辑阵列”(attorney docket no.1303.009US1，序号09/780129)，它们在同一日期提出申请，并通过引用将各公开包括在本文中。
发明领域
一般来说，本发明涉及集成电路，具体地说，涉及具有超薄体晶体管的折叠位线DRAM。
发明背景
诸如动态随机存取存储器(DRAM)之类的半导体存储器广泛用在计算机系统中存储数据。DRAM存储单元通常包括存取场效应晶体管(FET)和存储电容器。存取FET在读/写操作过程中允许与存储电容进行数据电荷的传递。存储电容器上的数据电荷在刷新操作中定期进行刷新。
存储密度通常受到制造过程中所用的光刻工艺采用的最小光刻零件尺寸(F)的限制。例如，能够存储256兆位数据的当代高密度动态随机存取存储器(DRAM)要求每位数据8F2的面积。本领域需要提供更高密度的存储器，以便进一步提高数据存储容量并降低制造成本。提高半导体存储器的数据存储容量要求降低各存储单元的存取FET及存储电容器的尺寸。但是，诸如亚阈值泄漏电流和阿尔法粒子诱发的软错误之类的其它因素要求采用更大的存储电容器。因此，本领域需要提高存储器密度，同时还允许使用提供对泄漏电流和软错误的充分免疫力的存储电容器。更广泛的集成电路领域中还需要密集结构及制造技术。
随着兆位及兆位以上的DRAM中的密度要求越来越高，使单元面积减到最小也变得越来越关键。一种可能的DRAM体系结构是折叠位线结构。
但是，MOSFET技术向沟道长度小于0.1微米、100纳米或者1000埃的深层亚微米区域的持续缩放在传统晶体管结构中产生重大问题。如图1所示，结深度应当远小于1000埃的沟道长度，也即意味着数百埃的结深度。这类浅结难以通过传统的注入和扩散技术来形成。需要极高级沟道掺杂来抑制短沟道效应、如漏极感应势垒(barrier)降低、阈值电压下降以及亚阈值传导等。亚阈值传导在DRAM技术中更成问题，因为它减少电容单元上的电荷存储保持时间。这些极高掺杂级产生提高的泄漏以及降低的载体迁移率。这样，使沟道更短从而改善性能的方法因较低的载体迁移率而无法实现。
因此，本领域需要提供改善的存储密度，同时避免诸如漏极感应势垒降低、阈值电压下降、亚阈值传导之类的短沟道效应、提高的泄漏以及降低的载体迁移率等的不利影响。同时必须保持电荷存储保持时间。
发明概述
本发明针对这些与半导体存储器有关的上述问题以及其它问题，并且通过研读以下说明将会了解这些问题。提供用于具有超薄体的晶体管或者其中表面空间电荷区随其它晶体管尺寸缩小而缩小的晶体管的系统和方法。
在本发明的一个实施例中，提供折叠位线DRAM器件。折叠位线DRAM器件包括存储单元阵列。存储单元阵列中的各存储单元包括从半导体衬底向外延伸的支柱。各支柱包括第一单晶接触层以及由氧化层分隔的第二单晶接触层。单晶纵向晶体管沿一行支柱中的支柱交替的侧面来形成。单晶纵向晶体管包括：连接到第一接触层的第一超薄单晶纵向源/漏区；连接到第二接触层的第二超薄单晶纵向源/漏区；以及与氧化层相对并连接到第一、第二源/漏区的超薄单晶纵向体区。多根埋入位线由单晶半导体材料构成，并设置在阵列存储单元中的支柱之下，用于与存储单元阵列中的列相邻支柱的第一接触层相互连接。此外还包含多根字线。各字线垂直于支柱行之间的沟槽中的多根埋入位线进行设置，用于对与沟槽相邻的单晶纵向晶体管的交替体区进行寻址。
本发明还提供用于形成折叠位线DRAM器件的制造方法。所述方法包括形成由行和列构成的存储单元阵列。形成各存储单元包括形成从半导体衬底向外延伸的支柱。形成各支柱包括形成第一导电类型的第一单晶接触层以及形成由氧化层在垂直方向上分隔的第一导电类型的第二单晶接触层。形成各存储单元还包括沿一排支柱中的支柱的交替的侧面形成单晶纵向晶体管。根据本发明的原理，形成各单晶纵向晶体管包括：在支柱上淀积第二导电类型的轻掺杂多晶硅层；以及对第二导电类型的多晶硅层进行定向刻蚀，使所述第二导电类型的多晶硅层仅留在支柱的侧壁上。形成各单晶纵向晶体管的步骤包括对支柱进行热处理、使得第二导电类型的所述轻掺杂多晶硅层再结晶并且在垂直方向上出现横向外延固相再生长，以便形成第二导电类型的单晶垂直取向材料。此外，热处理使第一导电类型的第一和第二单晶接触层生长第一导电类型的单晶材料、成变为第二类型的轻掺杂多晶硅层，以便形成由第二导电类型的单晶垂直取向材料所分隔的第一导电类型的垂直取向的第一和第二源/漏区。
形成折叠位线DRAM器件还包括形成由单晶半导体材料构成并设置在存储单元阵列的支柱之下的多根埋入位线。形成多根埋入位线包括耦合存储单元阵列中的列相邻支柱的第一接触层。所述方法还包括形成多根字线。根据本发明的原理，形成多根字线包括形成垂直于支柱行之间的沟槽中的多根埋入位线设置的各字线，用于对与沟槽相邻的单晶纵向晶体管的交替体区进行寻址。
一方面，本发明的这些和其它实施例、方面、优点及特征将在以下说明中进行阐述，另一方面，通过参照本发明的以下说明及参考附图或者通过实践本发明，本领域的技术人员会十分清楚这些方面。通过在所附权利要求书中详细指明的手段、步骤和各种组合，来实现和获得本发明的方面、优点以及特征。
附图简介
图1是对传统MOSFET晶体管的说明，阐明这种传统MOSFET在出现向沟道长度小于0.1微米、100纳米或1000埃的深层亚微米区的连续缩放时的缺陷。
图2A是示意图，一般说明根据本发明的原理、具有纵向超薄体晶体管的折叠位线DRAM的一个实施例。
图2B说明本发明的一个实施例，其中所采用的折叠位线体系结构具有根据本发明的原理、在支柱的相对的侧面形成的各纵向超薄体晶体管的单一字线/栅。
图3是示意图，说明根据本发明的原理、沿支柱的侧面形成的纵向超薄体晶体管。
图4A是透视图，一般说明根据本发明的折叠位线存储器的一部分的一个实施例。
图4B是图4A的俯视图，一般说明包括超薄单晶纵向晶体管的支柱。
图4C是透视图，说明根据本发明的折叠位线存储器阵列的另一个实施例。
图4D是沿图4C的切割线4D-4D截取的剖面图，一般说明根据本发明的原理、包含超薄单晶纵向晶体管的支柱。
图5A-5C说明形成支柱的初始过程步骤，稍后沿其侧可形成纵向超薄体晶体管，作为形成根据本发明原理的折叠位线DRAM的组成部分。
图6A-6C说明结合图5A-5C描述的以上技术可以采用体CMOS技术或者绝缘体上硅(SOI)技术来实现。
图7A-7D说明从图5A-6C所提供的支柱形成实施例开始、沿支柱的侧面形成纵向超薄体晶体管的过程序列。
图8A-8C说明与本发明有关的过程系列，用于形成水平栅结构实施例，本文中称作水平替换栅。
图9A-9D说明与本发明有关的过程系列，用于形成纵向栅结构
实施例。
最佳实施例说明
在本发明的以下详细说明中，参照构成其组成部分的附图，附图中作为说明，给出一些可实现本发明的具体实施例。这些实施例旨在详尽地描述本发明的一些方面，使本领域的技术人员能够实践本发明。可采用其它实施例，并且可进行改变，而没有背离本发明的范围。在以下说明中，术语“晶片”和“衬底”交替用于泛指在其上形成集成电路的任何结构，并且还指集成电路制作的各种阶段中的这类结构。这两个术语都包括掺杂和无掺杂半导体、支持半导体或绝缘材料上的半导体的外延层、这类层的组合以及本领域已知的其它这类结构。以下详细说明不是限制性的，本发明的范围仅由所附权利要求书来限定。
图2A是示意图，一般说明根据本发明的原理、具有纵向超薄体晶体管的折叠位线DRAM的一个实施例。一般来说，图2A说明集成电路200、如半导体存储装置，其中结合了本发明提供的存储单元阵列。如图2A所示，电路200包括存储单元阵列210，例如210A和210B。各阵列210包括M行和N列存储单元212。
图2A所示实施例中，各存储单元包括转移器件、如n沟道单元存取场效应晶体管(FET)230。更具体地说，存取FET 230包括至少一个但也可包括两个栅，用于控制存取FET 230的第一和第二源/漏端子之间的导电。
存取FET 230在第二源/漏端子上连接到存储电容器232的存储节点。存储电容器232的另一个端子连接到参考电压、如接地电压VSS。M行中的每一行均包括字线WL0、WL1…WLm-1、WLm之一，这些字线用作交替行相邻存取FET 230中的第一栅极或者连接到交替行相邻存取FET 230中的第一栅极。图2A所示的实施例中，M行中的每一行还包括字线R0、R2、…、Rm-1、Rm之一，这些字线连接到存储单元212的交替行相邻存取FET 230中的第二栅极。通过阅读本公开，本领域的普通技术人员会了解，不要求每一个存取FET 230两个字线来实践本发明，而只是代表本发明的一个实施例。可通过每一个交替行相邻存取FET 230具有单个字线/栅来实践本发明，如图2B所示。本发明不受此限制。术语“字线”包括用于控制存取FET230的第一和第二源/漏端子之间的导电的任何互连线。根据本发明的原理，以及如以下详细说明所述，存取FET 230包括纵向超薄体晶体管230。
N列中的每一列均包括位线BL0、BL1…BLm-1、BLn之一。位线BL0-BLn用于向存储单元212写入数据以及从其中读取数据。字线WL0-WLm以及R0-Rm用来激活交替行相邻存取FET 230以便存取待写入或读取的存储单元212的特定行。如图2A和2B所示，还包括寻址电路。例如，地址缓冲器214控制列解码器218，其中还包括连接到位线BL0-BLn的读出放大器和输入/输出电路。地址缓冲器214还控制行解码器216。行解码器216和列解码器218响应读和写操作过程中在地址线220上提供的地址信号，有选择地存取存储单元212。地址信号通常由诸如微处理器或其它存储控制器之类的外部控制器来提供。各存储单元212具有完全相同的结构，因此，本文仅说明一个存储单元212的结构。结合图3更详细地描述这个方面。
在一个操作方式实例中，电路200在地址缓冲器214接收特定存储单元212的地址。地址缓冲器214识别连接到行解码器216的特定存储单元212的字线WL0-WLm之一。行解码器216有选择地激活特定字线WL0-WLm，以便激活连接到所选字线WL0-WLm上的各存储单元212的存取FET 230。列解码器218选择特定寻址存储单元212的位线BL0-BLn之一。对于写操作，输入/输出电路所接收的数据连接到位线BL0-BLn之一并通过存取FET 230，对所选存储单元212的存储电容器232进行充电或放电，以便表示二进制数据。对于读操作，存储在所选存储单元212中、由其存储电容器232上的电荷所表示的数据连接到位线BL0-BLn之一，并经过放大，相应的电压电平提供给输入/输出电路。
根据本发明的一个方面，存取FET 230的第一和第二栅极中的每一个均能够控制其第一和第二源/漏端子之间的导电，如以下所述。在本实施例中，通过分别操作字线WL0-WLm中若干特定字线和字线R0-Rm中若干相应的字线，可在第一和第二源/漏端子之间实现并行交换功能。例如，通过分别激活均连接到相同行的存储单元212的字线WL0和字线R0，通过相应的第一和第二栅极可在每一个相应的存取FET 230中形成独立控制的反型沟道，允许第一和第二源/漏区之间的导电。
根据本发明的另一个方面，存取FET 230的第一和第二栅极中的每一个均能够控制其第一和第二源/漏端子之间的导电，但特定存取FET 230的第一和第二栅极被同时激活而不是单独操作。例如，通过同时激活均连接到相同行的存储单元212的字线WL0和字线R0，通过相应的第一和第二栅极可在各相应的存取FET 230中形成同步控制的反型沟道，允许第一和第二源/漏区之间导电。
在本实施例中，第一和第二栅极的同时激活和去激活允许更好地控制处于导通状态时存取FET 230中的电位分布。同步激活和去激活能够用来获得存取FET 230的良好控制的全耗尽工作特性。
在第一和第二栅极被同时或者独立地激活的另一个实施例中，可以把不同的激活电压加到存取FET 230的第一和第二栅极。例如，可以向同时激活的字线WL0和R0提供不同的电压，从而将不同的激活电压提供给存取FET 230的第一和第二栅极，以便获得特定的所需工作特性。同样，可以把不同的去激活电压加到存取FET 230的第一和第二栅极。例如，可以把不同的去激活电压同时提供给去激活的字线WL0和R0以及存取FET 230的相应第一和第二栅极，以便获得特定的所需工作特性。同样，可以把不同的激活和去激活电压加到独立工作的字线、如WL0和R0。
图3是示意图，说明根据本发明的原理形成的存取FET 300，它们构成图2A和2B所示存储单元212的一部分。如图3所示，存取FET300包括纵向超薄体晶体管或称作超薄单晶纵向晶体管。根据本发明的原理，存取FET 300的结构包括从半导体衬底302向外延伸的支柱301。支柱包括第一单晶接触层304以及由氧化层308在垂直方向上分隔的第二单晶接触层306。沿支柱301的侧面形成超薄单晶纵向晶体管310。超薄单晶纵向晶体管310包括超薄单晶纵向体区312，它分隔第一超薄单晶纵向源/漏区314和第二超薄单晶纵向源/漏区316。可按与上述及以下所述的字线集成的方式、与超薄单晶纵向体区312相对地形成栅极318，超薄单晶纵向体区312和栅极318之间由薄极栅极氧化层320分隔。
根据本发明的实施例，超薄单晶纵向晶体管310包括纵向长度小于100纳米、水平宽度小于10纳米的晶体管。这样，在一个实施例中，超薄单晶纵向体区312包括纵向长度(L)小于100纳米的沟道。另外，超薄单晶纵向体区312的水平宽度(W)小于10纳米。于是，第一超薄单晶纵向源/漏区314和第二超薄单晶纵向源/漏区316的水平宽度小于10纳米。根据本发明的原理，由固相外延生长来形成超薄单晶纵向晶体管310。
图4A是透视图，一般说明根据本发明、以行和列形式构成的折叠位线存储装置或阵列410的一部分的一个实施例。图4说明六个存储单元401-1、401-2、401-3、401-4、401-5以及401-6的部分，其中包括超薄单晶纵向晶体管430。根据本发明的原理，如结合图3所述，这些超薄单晶纵向晶体管430沿着从半导体衬底400向外延伸的支柱的侧面而形成。这些支柱在代表沿列方向排列的位线BL0-BLn中若干特定位线的位线402的导电段上形成。在图4A所示的实施例中，第一字线406的导电段代表字线WL0-WLm中的任一条，这些导电段在插入特定的第一字线406的沟槽的一侧形成行相邻支柱的超薄单晶纵向晶体管430的、以集成方式形成的第一栅极。因此，这取决于结合图2B所提供的所需电路配置。第二字线408的导电段表示字线WL0-WLm中的任一条，这些导电段在插入特定的第二字线408的相邻沟槽中形成交替行相邻支柱的超薄单晶纵向晶体管430的、以集成方式形成的第二栅极。
如结合图3所说明的，在从基础衬底410向外延伸的支柱的侧面形成超薄单晶纵向晶体管430。如以下所述，衬底400包括块(bulk)半导体原材料、绝缘体上半导体(SOI)原材料或者在处理过程中由块半导体原材料形成的SOI材料。
图4A说明采用块硅处理工艺的一个实例实施例。如图4A所示，支柱包括：在块硅衬底400上形成的用以生成第一接触层412的n+硅层；以及以集成方式形成的n++导电掺杂位线402，它限定如图2A和2B中的BL0-BLn所示的特定存储单元列。在n+第一接触层412上形成氧化层414。在氧化层414上形成另一个n+硅层，以生成支柱中的第二接触层416。采用本领域的技术人员通过阅读本公开之后会熟悉及了解的任何适当的技术，在第二接触层416上形成存储电容器432。
字线WL0-WLm设置(互相交叉)在阵列410中。例如，第一字线406插入401-1和401-3的支柱之间以及支柱401-2和401-4之间的沟槽431中。第二字线408插入存储单元对401-3和401-5的半导体支柱之间以及支柱401-4和401-6之间的沟槽432中。图4A所示的实施例中，沿相邻于交替行相邻支柱中的沟槽431和432的支柱的侧面面形成超薄单晶纵向晶体管430。因此，折叠位线器件配备有起沿一行的交替支柱中的晶体管430的栅极的作用或者对该栅极进行寻址的字线406和408。如图4A所示，沿支柱的侧面形成的超薄单晶纵向晶体管430还通过第一接触层412与位线402接触。在本实施例中，位线402接触块半导体衬底400。
绝缘沟槽420、431及432提供相邻存储单元401-1、401-2、401-3、401-4、401-5以及401-6的超薄单晶纵向晶体管430之间的绝缘。沿位线方向的支柱列由随后采用诸如二氧化硅之类的适当绝缘材料填充的沟槽420来分隔。例如，沟槽420提供支柱401-1和401-2之间以及支柱401-3和401-4之间的绝缘。包含超薄单晶纵向晶体管430的支柱行由沟槽431和432交替分隔，沟槽431和432中的每一个包含字线WL0-WLm，如上所述。这类字线WL0-WLm借助于基础绝缘层与衬底400分隔，如以下所述。另外，如图4A的实施例所述，字线WL0-WLm借助于栅极氧化层与相邻于交替行相邻支柱中的沟槽431和432的超薄单晶纵向晶体管430的超薄垂直取向单晶体区分隔。沟槽431和432以基本上正交于位线402的方式延伸。
在一个实施例中，各第一和第二字线406、408均由诸如钨或钛之类的高熔点金属构成。在另一个实施例中，第一和第二字线406、408可由n+掺杂多晶硅构成。同样，其它适当的导体也可分别用于第一和第二字线406、408。通过阅读本公开，本领域的技术人员会进一步了解，通过改变掺杂类型，可以使本文所述的导电类型反转，因此，本发明同样适合于包括具有超薄纵向单晶p沟道类型晶体管430的结构。本发明不受此限制。
将第一和第二字线406、408埋入于半导体之下，纵向支柱的顶面则在存储单元401-1、401-2、401-3、401-4、401-5及401-6的上部提供额外空间，用于形成存储电容器432。增加形成存储电容器432的可用面积可增加存储电容器432可能获得的电容值。在一个实施例中，存储电容器432是叠层电容器，采用本领域已知的多种电容器结构和工艺步骤中任一种来形成。其它技术也可用于实现存储电容器432。可以在存储器阵列410的外部分别连接到第一和第二字线406、408。
图4B是图4A的俯视图，一般说明包含超薄单晶纵向晶体管430的支柱401-1、401-2、401-3、401-4、401-5以及401-6。图4B说明随后形成的绝缘体、如氧化层424，它在沟槽420上形成，以提供包含超薄单晶纵向晶体管430的支柱列之间的绝缘。在本实施例中，第一字线406位于具有超薄单晶纵向晶体管430的列相邻支柱之间、如连接到相同位线的支柱401-1和401-3之间的沟槽431。如图4A所示，在邻接沟槽431的支柱401-3侧没有形成超薄单晶纵向晶体管430。因此，在图4B中，字线406只是沿沟槽431中的支柱401-3一侧的传递字线。但是，如图4A所示，在邻接沟槽431的支柱401-1侧已经形成超薄单晶纵向晶体管430。这样，如图4B所示，字线406起栅极作用，这个栅极借助于栅极氧化层418与沿邻接沟槽431的支柱401-1侧的超薄单晶纵向晶体管430分隔。
同样，如图4A所示，在邻接沟槽431的支柱401-2侧没有形成超薄单晶纵向晶体管430。因此，在图4B中，字线406只是沿沟槽431中的支柱401-2一侧的传递字线。但是，如图4A所示，在邻接沟槽431的支柱401-2侧已经形成超薄单晶纵向晶体管430。这样，如图4B所示，字线406起栅极作用，这个栅极借助于沿邻接沟槽431的支柱401-4侧的超薄单晶纵向晶体管430的栅极氧化层418来分隔。因此，在图4B所示折叠位线DRAM实施例中，在包含连接到不同位线402的超薄单晶纵向晶体管430的交替行相邻支柱之间共享第一字线406。第一字线406位于在支柱401-1和401-3之间延伸的沟槽431中。如图4B所示，第一字线406借助于薄氧化层418与邻接沟槽431的纵向支柱401-1、401-2、401-3以及401-4分隔。这样，薄氧化层418起在邻接沟槽431侧具有超薄单晶纵向晶体管430的那些支柱、如支柱401-1和401-4的薄栅极氧化层的作用。
类似地，在图4B所示的实施例中，第二字线408位于具有超薄单晶纵向晶体管430的列相邻支柱之间、诸如连接到相同位线的支柱401-3和401-5之间的沟槽432中。如图4A所示，在邻接沟槽431的支柱401-5侧没有形成超薄单晶纵向晶体管432。因此，在图4B中，字线408只是沿沟槽431中的支柱401-5一侧的传递字线。但是，如图4A所示，在邻接沟槽431的支柱401-3侧已经形成超薄单晶纵向晶体管432。这样，如图4B所示，字线408起栅极作用，这个栅借助于沿邻接沟槽431的支柱401-3侧的超薄单晶纵向晶体管430的栅极氧化层418分隔。
同样，如图4A所示，在邻接沟槽431的支柱401-6侧没有形成超薄单晶纵向晶体管432。因此，在图4B中，字线408只是沿沟槽432中的支柱401-4一侧的传递字线。但是，如图4A所示，在邻接沟槽431的支柱401-4侧已经形成超薄单晶纵向晶体管432。这样，如图4B所示，字线408起栅极作用，这个栅借助于沿邻接沟槽431的支柱401-4侧的超薄单晶纵向晶体管432的栅极氧化层418分隔。因此，在图4B所示折叠位线DRAM实施例中，在包含连接到不同位线402的超薄单晶纵向晶体管430的交替行相邻支柱之间共享第二字线408。第二字线408位于在支柱401-3和401-5之间延伸的沟槽432中。如图4B所示，第二字线408借助于薄氧化层418与相邻于沟槽432的纵向支柱401-3、401-4、401-5以及401-6分隔。这样，薄氧化层418起在邻接沟槽431侧具有超薄单晶纵向晶体管432的那些支柱、如支柱401-3和401-6的薄氧化层的作用。
图4C是透视图，说明根据本发明的折叠位线存储器阵列410的另一个实施例。图4C说明六个存储单元401-1、401-2、401-3、401-4、401-5以及401-6的各部分，其中包括超薄单晶纵向晶体管430。根据本发明的原理，如结合图3所述，这些超薄单晶纵向晶体管430沿着从半导体衬底400向外延伸的支柱的侧面而形成。这些支柱在代表位线BL0-BLn中的若干特定位线的位线402的导电段上形成。在图4C所示的实施例中，第一字线406A和406B的导电段代表字线WL0-WLm中的任一条，这些导电段形成沿插入特定的第一字线406A和406B的沟槽的相对的侧面的交替行相邻支柱形成的超薄单晶纵向晶体管430的、以集成方式形成的第一栅极。第二字线408A和408B的导电段表示字线R0-Rm中的任一条，这些导电段形成沿插入特定的第二字线408A和408B的沟槽相对的侧面的交替行相邻支柱形成的超薄单晶纵向晶体管430的、以集成方式形成的第二栅极。因此，字线WL0-WLm和R0-Rm交替设置(互相交叉)在阵列410中。
如结合图3所述，在从基础衬底410向外延伸的支柱的侧面形成超薄单晶纵向晶体管430。如以下所述，衬底400包括块半导体原材料、绝缘体上半导体(SOI)原材料或者在处理过程中由块半导体原材料形成的SOI材料。
图4C说明采用块硅处理工艺的一个实例实施例。如图4C所示，支柱包括：在块硅衬底400上形成的用以生成第一接触层412n+硅层的；以及以集成方式形成的n++导电掺杂位线402，所述导电掺杂位线限定如图2A和2B中的BL0-BLn所示的特定列的存储单元。在n+第一接触层412上形成氧化层414。在氧化层414上形成另一个n+硅层，以生成支柱中的第二接触层416。采用本领域的技术人员通过阅读本公开之后会熟悉及了解的任何适当的技术，在第二接触层416上形成存储电容器432。
字线WL0-WLm和R0-Rm交替设置(互相交叉)在阵列410中。例如，第一字线406A和406B插入401-1和401-3的支柱之间以及支柱401-2和401-4之间的沟槽431中，并借助于诸如氧化层之类的绝缘材料分隔。第二字线408A和408B插入存储单元对401-3和401-5的半导体支柱之间以及支柱之间的沟槽432中。在图4C所示的实施例中，沿相邻于交替行相邻支柱中的沟槽431和432的支柱的侧面形成超薄单晶纵向晶体管430。因此，折叠位线器件配备有起沿一行的交替支柱中的晶体管430的栅极的作用或者对该栅极进行寻址的字线406A、406B、408A及408B。如图4C所示，沿支柱的侧面形成的超薄单晶纵向晶体管430还通过第一接触层412与位线402接触。在本实施例中，位线402接触块半导体衬底400。
绝缘沟槽提供相邻存储单元401-1、401-2、401-3、401-4、401-5以及401-6的超薄单晶纵向晶体管430之间的绝缘。沿位线方向的支柱列借助于随后采用诸如二氧化硅之类的适当绝缘材料填充的沟槽420分隔。例如，沟槽420提供支柱401-1和401-2之间以及支柱401-3和401-4之间的绝缘。包含超薄单晶纵向晶体管430的支柱行借助于沟槽431和432交替分隔，所述沟槽中的每一个包含字线WL0-WLm和R0-Rm，如上所述。这类字线WL0-WLm和R0-Rmf借助于基础绝缘层与衬底400分隔，如以下所述，并借助于栅极氧化层与超薄单晶纵向晶体管430的超薄纵向单晶体区(如结合图3所述)分隔，同样如以下所述。沟槽431和432以基本上正交于位线402的方式延伸。
在一个实施例中，各第一和第二字线406A、406B、408A及408B分别由诸如钨或钛之类的高熔点金属构成。在另一个实施例中，第一和第二字线406A、406B、408A及408B可分别由n+掺杂多晶硅构成。同样，其它适当的导体也可分别用于第一和第二字线406A、406B、408A及408B。通过阅读本公开，本领域的技术人员会进一步了解，通过改变掺杂类型，可以使本文所述的导电类型反转，因此，本发明同样适合于包括具有超薄纵向单晶p沟道类型晶体管430的结构。本发明不受此限制。
将第一和第二字线406A、406B、408A及408B分别埋入于半导体之下，纵向支柱的顶面则在存储单元401-1、401-2、401-3、401-4、401-5及401-6的上部提供额外空间，用于形成存储电容器433。增加形成存储电容器433的可用面积可增加存储电容器433可能获得的电容值。在一个实施例中，存储电容器433是叠层电容器，采用本领域已知的多种电容器结构及工艺步骤中任一种来形成。其它技术也可用于实现存储电容器433。可以在存储器阵列410的外部分别连接到第一和第二字线406A、406B、408A及408B。
图4D是沿图4C中所示的切割线4D-4D截取的剖面图，一般说明包含超薄单晶纵向晶体管430的支柱。如图4D所示，在包含超薄单晶纵向晶体管430的相邻支柱之间、如连接到相同位线的支柱401-2和401-4之间的沟槽431的相对的侧面形成第一字线406A和406B。在图4C所示的实施例中，在支柱401-1、401-2、401-3、401-4、401-5以及401-6的相对的侧面已经成对形成超薄单晶纵向晶体管430。因此，在本发明的折叠位线DRAM器件中，字线406A借助于厚氧化层418A与沿着邻接沟槽431的支柱401-2侧形成的超薄单晶纵向晶体管430分隔，因此字线406A只起这个超薄单晶纵向晶体管430的传递字线的作用。相反，字线406B借助于薄栅极氧化层418B与沿着邻接沟槽431的支柱401-4侧形成的超薄单晶纵向晶体管430分隔，因此字线406B起这个超薄单晶纵向晶体管430的、以集成方式形成的栅极的作用。同样，字线408A借助于厚氧化层418A与沿着邻接沟槽432的支柱401-4侧形成的超薄单晶纵向晶体管430分隔，因此字线408A只是起这个超薄单晶纵向晶体管430的传递字线的作用。另外，字线408B借助于薄栅极氧化层418B与沿着邻接沟槽432的支柱401-6侧形成的超薄单晶纵向晶体管430分隔，因此字线408B起这个超薄单晶纵向晶体管430的、以集成方式形成的栅极的作用。
图5A-5C说明形成支柱的起始过程步骤，稍后沿所述支柱的侧面可形成纵向超薄体晶体管，作为形成根据本发明原理的折叠位线DRAM的组成部分。所建议的尺寸适合于0.1μm的单元尺寸(CD)技术，并可相应地进行缩放而用于其它CD尺寸。在图5A所示的实施例中，采用p型块硅衬底510原材料。例如通过离子注入、外延生长或这类技术的组合以形成第一单晶接触层512，在衬底510上形成第一n++和n+硅合成接触层512。根据本发明的原理，第一接触层512的较重导电掺杂的下部还起位线502的作用。第一接触层512的n++部分的厚度为所需位线502的厚度，大约可在0.1至0.25μm之间。第一接触层512的整体厚度可以大约在0.2至0.5μm之间。在第一接触层512上形成大约100纳米(nm)、0.1μm或更小厚度的氧化层514。在一个实施例中，氧化层514可通过热氧化生长技术来形成。在氧化层514上形成n+硅的第二接触层516。形成厚度为100nm以下的第二接触层516。
随后，大约10nm的薄二氧化硅层(SiO2)518淀积在第二接触层516上。厚度大约为20至50nm的较厚氮化硅层(Si3N4)520淀积在薄二氧化硅层(SiO2)518上，以形成衬垫层(pad layer)、如层518和520。这些衬垫层518和520可采用任何适当技术、例如通过化学气相淀积(CVD)来进行淀积。
涂敷光致抗蚀剂并有选择地对其进行曝光，以便例如通过反应离子刻蚀(RIE)为沟槽525的定向刻蚀提供掩模。定向刻蚀生成多个竖条530，其中包含氮化物层520、衬垫氧化层518、第二接触层516、氧化层514以及第一接触层512的叠加。沟槽525的刻蚀深度足以到达衬底510的表面532，从而提供导电掺杂位线502之间的分隔。除去光致抗蚀剂。条530则沿着位线502的方向、如列方向取向。在一个实施例中，条530的表面线宽大约为0.1微米以下。各沟槽525的宽度可大致等于条530的线宽。所述结构如图5A所示。
在图5B中，淀积绝缘材料533、如SiO2以便填充沟槽525。然后，例如再通过化学机械抛光/平面化(CMP)对工作表面进行平面化。涂敷第二光致抗蚀剂并有选择地对其进行曝光，以便为垂直于位线方向502、如行方向的沟槽535的定向刻蚀提供掩模。可采用例如反应离子刻蚀(RIE)之类的任何适当技术来形成沟槽535。通过曝光后的SiO2以及曝光后的层叠的氮化层520、衬垫氧化层518、第二接触层516和氧化层514，把沟槽535刻蚀到第一接触层512，但只刻蚀到其深度足以保留所需的位线502的厚度、如通常小于100nm的剩余位线厚度。所述结构如图5B所示，该图中具有逐一限定的支柱540-1、540-2、540-3和540-4。
图5C说明沿切割线5C-5C截取的图5B所示结构的剖面图。图5C说明连接任何给定列中的相邻支柱540-1和540-2的连续位线502。在相邻行的支柱之间、例如由支柱540-1和540-4形成的行以及由支柱540-2和540-3形成的行之间为随后形成字线保留沟槽535，如以下所述。
图6A-6C说明能够在体CMOS技术衬底上或者绝缘体上硅(SOI)技术衬底上实现结合图5A-5C所述的以上技术。图6A表示图5A-5C中所示过程步骤的、在轻掺杂p型大块硅衬底610上执行的完整序列，其中减少了衬垫层。图6A所示结构类似于图5中的剖面图，说明具有在其中形成的支柱层640-1和640-2的连续位线602。支柱640-1和640-2包括第一n+接触层612、在第一n+接触层612上形成的氧化层614和在氧化层614上形成的第二n+接触层616。
图6B表示图5A-5C中所示过程步骤的、在商业化SOI晶片、如SIMOX上执行的完整序列，其中减少了衬垫层。如图6B所示，在衬底610的表面上提供埋入的氧化层611。图6B所示结构也类似于图5C的剖面图，说明具有在其上形成的支柱组640-1和640-2的连续位线602，只不过这里的位线602借助于埋入氧化层611与衬底610分隔。支柱640-1和640-2同样包括第一n+接触层612、其上形成的氧化层614以及在氧化层614上形成的第二n+接触层616。
图6C表示图5A-5C所示的过程步骤的、完在绝缘体上形成硅岛的整序列，其中减少衬垫层，并且已经采用氧化层欠切割(oxide undercuts)来形成绝缘体613。这种工艺过程包括Leonard Forbes在1997年11月25日颁布的题为“生成绝缘体上小硅岛的技术”的美国专利No.5691230中详细说明的步骤，所述专利通过引用被包括在本文中。图6C所示结构也类似于图5C的剖面图，说明具有在其上形成的支柱组640-1和640-2的连续位线602，只不过这里的位线602借助于例如根据上述过程的氧化层欠切割所形成的绝缘体613与衬底610分隔。支柱640-1和640-2同样包括第一n+接触层612、其上形成的氧化层614以及在氧化层614上形成的第二n+接触层616。因此，根据本发明的原理，形成如图5A-5C所示的支柱的过程步骤的序列可包括在至少三种不同类型的衬底上形成它们，如图6A-6C所示。
图7A-7C说明从图5A-5C提供的支柱形成实施例和图6A-6C所示的任何衬底开始的，沿支柱例如图5C中的支柱540-1和540-2的侧面形成纵向超薄体晶体管的连续的过程序列。仅仅为了说明，图7A示出在p型衬底710上形成且借助沟槽730分隔的支柱740-1和740-2的一个实施例。类似于结合图5A-5C所提供的描述，图7A图解说明第一单晶n+接触层712，在一个实施例中，与n++位线702一起以集成方式形成其中的一部分。在第一接触层712上的支柱740-1和740-2中形成氧化层区714。图中示出在支柱740-1和740-2中的氧化层区714上形成第二n+接触层716。图中还示出在支柱740-1和740-2中的第二接触层716上分别形成(SiO2)718和(Si3N4)720的衬垫层。
在图7B中，轻掺杂p型多晶硅层745淀积在支柱740-1和740-2上，并对其进行刻蚀以便在支柱740-1和740-2的侧壁750上留下轻掺杂p型材料745。在根据本发明的原理的一个实施例中，对轻掺杂p型多晶硅层进行定向刻蚀，使轻掺杂p型材料745留在宽度(W)即水平厚度为10nm以下的支柱740-1和740-2的侧壁上。所述结构如图7B所示。
结合图7C来说明过程步骤的下一个序列。这里，如果某个特定配置需要的话、例如仅在支柱740-1和740-2的一侧形成超薄体晶体管，那么，与以上所述相同的另一个掩蔽步骤则可用来对多晶硅745进行各向同性刻蚀、刻蚀掉侧壁750的某些部分而仅仅在支柱740-1和740-2的一个侧壁上留下多晶硅745。
图7C中，说明仅在支柱740-1和740-2的一侧形成超薄单晶纵向晶体管或超薄体晶体管的实施例。图7C中，以大约550至700摄氏度对晶片进行加热。在这个步骤中，多晶硅745会再结晶，并会在纵方向上出现横向外延固相再生长。如图7C所示，支柱740-1和740-2底部的单晶硅会促进这种晶体生长，并会形成可用作超薄单晶纵向MOSFET晶体管的沟道的超薄单晶膜746。在图7C所示的实施例中，薄膜仅留在支柱的一侧，结晶过程纵向进行，并进入支柱740-1和740-2之上的第二n+多晶硅接触材料/层716。但是，如果覆盖了支柱740-1和740-2的两侧，结晶过程则在支柱740-1和740-2之上的中心附近留下晶界。这个实施例如图7D所示。
如图7C和7D所示，在热处理过程中，通过从第一和第二接触层712、716的n+掺杂的外扩散，在沿支柱740-1和740-2的侧壁750的超薄单晶膜746中分别形成漏区和源区751、752。在热处理过程中，现在具有n+掺杂物的超薄单晶膜746的这些部分在垂直出现横向外延固相再生长时以类似方式再结晶成单晶结构。漏区和源区751、752借助于由p型材料构成的纵向单晶体区752分隔。在本发明的一个实施例中，纵向单晶体区的纵向长度小于100nm。所述结构如图7C或7D所示。在阅读本公开之后，本领域的技术人员将会了解。可在这个超薄单晶膜746上生长或淀积传统的栅绝缘层。还可以在沟槽730中形成水平或垂直栅结构。
阅读本公开之后，本领域的技术人员会了解，漏区和源区751、752已经分别在超薄单晶膜746中形成，以便根据本发明的原理来构成超薄单晶纵向晶体管或超薄体晶体管的一部分。这时，超薄单晶膜746包括：连接到第一接触层712的第一超薄单晶纵向源/漏区751；以及连接到第二接触层716的第二超薄单晶纵向源/漏区752。超薄p型单晶纵向体区753保持在氧化层714侧或与其相对，并将第一源/漏区751连接到第二源/漏区752。实际上，超薄p型单晶纵向体区753分别分隔漏区和源区751、752，并能够当通过施加电位在其中形成沟道时，电气耦合漏区和源区751、752。漏区和源区751、752以及超薄体区753分别通过出现在热处理步骤中的横向固相外延再生长、由单晶材料构成。
所述结构的尺寸包括超薄单晶体区753，该超薄单晶体区具有小于100nm的纵向长度，在其中可形成纵向长度小于100nm的沟道。所述尺寸还包括漏区和源区751、752，它们分别具有由超薄单晶膜746的水平厚度、例如小于10nm所规定的结深度。这样，本发明提供了结深度，它们远小于装置的沟道长度，并可随设计规则的进一步缩小而进行缩放。此外，本发明提供了一种用于具有超薄体的晶体管的结构，使晶体管体中的表面空间电荷区随其它晶体管尺寸的缩小而缩小。实际上，已经通过在物理上将MOSFET超薄体区制作为例如10nm以下，使表面空间电荷区为最小。
通过阅读本公开，本领域的技术人员会进一步了解，通过改变掺杂类型，可以使本文所述的导电类型反转，因此本发明同样适合于包括具有超薄纵向单晶p沟道类型晶体管的结构。本发明不受此限制。从上述步骤说明开始，制作过程可继续进行，以便在沟槽730中形成多个不同水平和垂直栅结构的实施例，如结合下图所述。
图8A-8C结合本发明说明一种过程步骤，用于形成水平栅结构实施例，本文称作水平替换栅。以下过程步骤中所建议的尺寸适合于0.1微米CD技术，可相对于其它CD尺寸相应地进行缩放。图8A表示类似于图7C所示的结构。图8A说明沿沟槽830中的支柱840-1和840-2的侧壁850的超薄单晶膜846。这时，超薄单晶膜846包括：连接到第一接触层812的第一超薄单晶纵向源/漏区851；以及连接到第二接触层816的第二超薄单晶纵向源/漏区852。沿氧化层814的侧面或与其相对地提供超薄p型单晶垂直体区853，并将第一源/漏区851连接到第二源/漏区852。根据图8A所示的过程实施例，n+掺杂氧化层821或者本领域的技术人员会理解的PSG层例如通过CVD技术淀积在支柱840-1和840-2之上。然后再对n+掺杂氧化层821进行平面化，以便去除支柱840-1和840-2的上表面。执行一种刻蚀过程，以便在沟槽830的底部留下大约50nm。随后，在支柱840-1和840-2之上淀积无掺杂多晶硅层822或无掺杂氧化层822，并经过CMP平面化，从而再次去除支柱840-1和840-2的上表面。然后，再例如通过RIE对无掺杂多晶硅层822进行刻蚀，以便在沟槽830中沿氧化层814的侧面或与其相对地留下100nm以下的厚度。随后，另一个n+掺杂氧化层823或者本领域的技术人员会理解的PSG层例如通过CVD过程淀积在支柱840-1和840-2之上。所述结构如图8A所示。
图8B说明制作步骤的下一个序列之后的结构。图8B中，应用热处理以便分别从PSG层、如821和823将n型掺杂物扩散到超薄单晶垂直膜846，以便分别额外形成漏区和源区851、852。随后，如图8B所示，如本领域的技术人员在阅读本公开之后会理解的一样，执行选择性刻蚀以便除去沟槽830中的顶部PSG层823和无掺杂多晶硅层822即氧化层822。所述结构如图8B所示。
随后，在图8C中，如本领域的技术人员会了解的一样，对于连接到完成折叠位线DRAM器件的沟槽字线的交替行相邻支柱的那些晶体管的超薄单晶垂直体区853的表面上的超薄单晶纵向晶体管或超薄体晶体管，例如通过热氧化来生长薄栅极氧化层825。然后可淀积掺杂n+型多晶硅层842，以便形成超薄单晶纵向晶体管或超薄体晶体管的栅极842。随后，这个结构再经过CMP过程以便从支柱840-1和840-2的上表面除去掺杂n+型多晶硅层842，并经过RIE刻蚀以形成超薄单晶纵向晶体管或超薄体晶体管的栅极842的所需厚度。在一个实施例中，掺杂n+型多晶硅层842经过RIE刻蚀，以便形成与超薄单晶垂直体区853相对、垂直侧小于100纳米的以集成方式形成的水平定向字线/栅。接下来，例如通过CVD过程来淀积氧化层844，并通过CMP过程进行平面化以填充沟槽830。例如按照上述技术来进行刻蚀过程，以便从所述结构中剥离氮化层820。它可包括采用磷酸的磷刻蚀过程。这个结构如图8C所示。
如本领域的技术人员在阅读本公开之后会了解的那样，可形成与支柱840-1和840-2之上的第二接触层816的接触，以便继续进行电容器形成和标准BEOL过程。
图9A-9C说明一种根据本发明的原理、形成纵向栅结构实施例的过程序列。以下过程步骤中所建议的尺寸适合于0.1微米CD技术，可对于其它CD尺寸相应地进行缩放。图9A表示类似于图7C所示的结构。图9A说明沿沟槽930中的支柱946-1和940-2的侧壁950的超薄单晶膜940。这时，超薄单晶膜946包括：连接到第一接触层912的第一超薄单晶纵向源/漏区951；以及连接到第二接触层916的第二超薄单晶纵向源/漏区952。沿氧化层914侧或与其相对地提供超薄p型单晶垂直体区953，并将第一源/漏区951连接到第二源/漏区952。根据图9A所示的过程实施例，例如通过CVD来淀积约20nm的共形氮化层，并对其进行定向刻蚀以便仅留在侧壁950上。然后再例如通过热氧化来生长氧化层，达到约50nm的厚度，以便将曝光后的位线条902绝缘。侧壁950上的共形氮化层防止沿超薄单晶膜946的氧化。随后采用本领域的技术人员会了解的传统剥离过程来剥离氮化层。所述结构如图9A所示。
如图9B所示，本征多晶硅层954淀积在支柱940-1和940-2上并且淀积在沟槽930中，然后再对其进行刻蚀，以便仅在支柱940-1和940-2的纵向侧壁上留下本征多晶硅层954。涂敷及掩蔽光致抗蚀剂以便对形成器件沟道的支柱的侧面进行曝光，例如在交替行相邻支柱上集成形成的字线/栅。在这些位置中，如本领域的技术人员会了解的一样，有选择地对本征多晶硅层954进行刻蚀，以便除去曝光的本征多晶硅层954。随后，在超薄单晶纵向晶体管或超薄体晶体管的超薄单晶膜946的曝光侧壁上生长薄栅极氧化层956。所述结构如图9B所示。
图9C中，例如通过CVD来淀积厚度约50nm以下的n+掺杂多晶硅材料或适当的金属960的字线导体。然后对字线导体960进行定向刻蚀，以便仅留在支柱的纵向侧壁上，其中包括在交替行相邻支柱的薄栅极氧化层956上，以便形成独立的纵向、集成形成的字线/栅960A和960B。所述结构如图9C所示。
图9D中，进行短暂的氧化刻蚀，对其余本征多晶硅层954的顶部进行曝光。然后，如本领域的技术人员会了解的一样，进行选择性各向同性刻蚀，以便除去所有的其余本征多晶硅层954。例如通过CVD来淀积氧化层970，以便填充除去本征多晶硅层所留下的空隙以及邻接支柱940-1和940-2的独立纵向字线960A和960B之间的沟槽930中的空间。如上所述，独立字线会以集成方式形成交替行相邻支柱上的栅极。通过CMP对氧化层970进行平面化，以便从停留在氮化衬垫层920上的支柱940-1和940-2的顶部将其除去。然后例如通过RIE对其余衬垫材料918和920进行刻蚀，以便从支柱940-1和940-2的顶部将其除去。随后，淀积CVD氧化层975以覆盖支柱940-1和940-2的表面。所述结构如图9D所示。
如本领域的技术人员在阅读本公开之后会了解的那样，这个过程可继续进行存储电容器形成和BEOL过程步骤。
如本领域的技术人员在阅读本公开之后会了解的那样，上述过程步骤生成以集成方式形成的纵向字线960A和960B，它们用作沿交替行相邻支柱的集成形成纵向栅极。它生成折叠位线DRAM结构实施例，类似于图4C所示透视图和沿图4D中的位线方向截取的剖面图。
结论
已结合具有超薄体晶体管的折叠位线DRAM说明了以上结构和制作方法，作为实例而非限制。所示的不同类型栅结构可在三种不同类型的衬底上使用，以形成开放式位线DRAM存储器阵列。
已经表明，DRAM中越来越高的密度要求导致越来越小尺寸的结构和晶体管。传统的平面晶体管结构难以缩放到深层亚微米尺寸范围。本发明提供纵向存取或转换晶体管装置，它们按照沿氧化支柱的侧面壁生长的超薄单晶硅膜来制作。这些具有超薄体区的晶体管必然缩小到越来越小的尺寸，同时保持小型器件的性能优势。高密度及高性能的较小尺寸的优点均在折叠位线存储器阵列中实现。

Claims (59)

1.一种折叠位线DRAM器件，它包括：
以行和列的形式构成的存储单元阵列，其中所述存储单元阵列中的每一个存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管，沿一行支柱中的所述支柱的交替侧面形成，其中所述单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；以及
超薄单晶纵向体区，它与所述氧化层相对，把所述第一和第二源/漏区连接在一起；
多根埋入位线，它们由单晶半导体材料构成并设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；以及
多根字线，每一根字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于所述沟槽的所述单晶纵向晶体管的交替体区进行寻址。
2.如权利要求1所述的折叠位线DRAM器件，其特征在于所述超薄单晶纵向体区包括纵向长度小于100纳米的沟道。
3.如权利要求1所述的折叠位线DRAM器件，其特征在于所述超薄单晶纵向体区的水平宽度小于10纳米。
4.如权利要求1所述的折叠线DRAM器件，其特征在于通过固相外延生长来形成所述超薄单晶纵向体区。
5.一种折叠位线DRAM器件，它包括：
存储单元阵列，其中所述存储单元阵列中的每一个存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管，沿所述支柱的侧面形成，其中所述单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；以及
超薄单晶纵向体区，它沿一行支柱中的所述支柱的交替侧面形成，把所述第一和第二源/漏区连接在一起；以及
栅极，与所述纵向体区相对并由栅极氧化层与其分隔；
多根埋入位线，它们由单晶半导体材料构成并设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；以及
多根字线，每一根字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于沿一行支柱的交替支柱中的所述沟槽的所述单晶纵向晶体管的栅极进行寻址。
6.如权利要求5所述的折叠位线DRAM器件，其特征在于所述多根埋入位线的掺杂程度高于所述第一接触层，并且按照与所述第一接触层构成整体的方式来形成。
7.如权利要求5所述的折叠位线DRAM器件，其特征在于所述超薄单晶纵向体区包括纵向长度小于100纳米的p型沟道。
8.如权利要求7所述的折叠位线DRAM器件，其特征在于所述超薄单晶纵向体区的水平宽度小于10纳米。
9.如权利要求5所述的折叠位线DRAM器件，其特征在于所述支柱从所述半导体衬底的绝缘部分向外延伸。
10.如权利要求5所述的折叠位线DRAM器件，其特征在于所述半导体衬底包括绝缘体上硅衬底。
11.如权利要求5所述的折叠位线DRAM器件，其特征在于所述栅极包括水平取向栅极，其中所述水平取向栅极的纵向侧面的长度小于100纳米。
12.如权利要求5所述的折叠位线DRAM器件，其特征在于所述栅极包括纵向长度小于100纳米的纵向取向栅极。
13.一种折叠位线DRAM器件，它包括：
以行和列的形式构成的存储单元阵列，其中所述存储单元阵列中的各存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管，沿一行支柱中的所述支柱的交替侧面形成，其中所述单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，连接到所述第一接触层；
第二超薄单晶纵向源/漏区，连接到所述第二接触层；以及
超薄单晶纵向体区，与所述氧化层相对，把所述第一和第二源/漏区连接在一起；以及
其中所述单晶纵向晶体管的表面空间电荷区随所述晶体管的其它尺寸的缩小而缩小；
多根埋入位线，它们单晶半导体材料构成并设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；以及
多根字线，每一根字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于所述沟槽的所述单晶纵向晶体管的交替体区进行寻址。
14.一种折叠位线DRAM器件，它包括：
以行和列的形式构成的存储单元阵列，其中所述存储单元阵列中的每一个存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管，它沿一行支柱中的所述支柱的交替侧面形成，其中所述单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；
超薄单晶纵向体区，与所述氧化层相对，把所述第一和第二源/漏区连接在一起；以及
其中所述第一和第二超薄单晶纵向源/漏区的水平结深度远小于所述超薄单晶纵向体区的纵向长度。
多根埋入位线，它们由单晶半导体材料构成并设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；以及
多根字线，每一根字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于所述沟槽的所述单晶纵向晶体管的体区进行寻址。
15.如权利要求14所述的折叠位线DRAM器件，其特征在于所述超薄单晶纵向体区包括纵向长度小于100纳米的p型沟道。
16.一种半导体器件，它包括：
以行和列的形式构成的支柱阵列，从半导体衬底向外延伸，其中每一个支柱包括第一单晶接触层以及借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管对，它们沿每一个支柱的相对的侧面形成，其中每一个单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；以及
超薄单晶纵向体区，它沿每一个支柱中的所述氧化层的侧面形成，把沿所述支柱的侧面形成的所述第一和第二源/漏区；连接在一起，
多根埋入位线，它们由单晶半导体材料构成，设置在所述单晶纵向体区之下，其中所述多根埋入位线连接到沿支柱列的所述第一接触层；
多根字线，其中每一根字线设置在支柱的行之间形成的沟槽中，并位于所述支柱的顶面之下，其中每一根字线独立地对沿支柱行的交替支柱中的单晶纵向晶体管对的体区进行寻址；以及
多个电容器，它们独立地连接到每一个支柱中的所述第二接触层。
17.如权利要求16所述的半导体器件，其特征在于每一根字线以集成方式形成用于对所述沟槽的第一侧的支柱中的所述体区进行寻址的栅极并且与所述沟槽的第二侧的列相邻支柱中的所述体区隔离。
18.如权利要求16所述的半导体器件，其特征在于每一根字线以集成方式形成用于对所述沟槽的所述第一侧的支柱中的所述体区进行寻址的栅极并且与所述沟槽的所述第一侧的行相邻支柱中的所述体区隔离。
19.如权利要求16所述的半导体器件，其特征在于每一个超薄单晶纵向体区包括纵向长度小于100纳米的p型沟道。
20.如权利要求16所述的半导体器件，其特征在于所述多根埋入位线按照与所述第一接触层构成整体的方式来形成，并借助于氧化层与所述半导体衬底分隔。
21.如权利要求16所述的半导体器件，其特征在于每一根字线包括纵向侧面长度小于100纳米的水平取向字线。
22.如权利要求16所述的半导体器件，其特征在于每一根字线包括纵向长度小于100纳米的纵向取向字线。
23.一种半导体器件，它包括：
存储单元的折叠位线阵列，其中所述存储单元阵列中的每一个存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管，它沿一行支柱中的所述支柱的交替侧面形成，其中所述单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；
超薄单晶纵向体区，沿所述氧化层侧形成，把所述第一和第二源/漏区连接在一起；以及
栅极，与所述纵向体区相对并由栅极氧化层与其分隔；
多根埋入位线，它们由单晶半导体材料构成并设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；以及
多根字线，每一根字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于沿一行支柱的交替支柱中的所述沟槽的所述单晶纵向晶体管的栅极进行寻址。
24.如权利要求23所述的半导体器件，其特征在于每一个单晶纵向体区包括纵向长度小于100纳米的p型沟道。
25.如权利要求23所述的半导体器件，其特征在于所述多根埋入位线中的每一根借助于氧化层与所述半导体衬底分隔。
26.如权利要求23所述的半导体器件，其特征在于沿一行支柱的沟槽中的每一个栅极以与所述相邻沟槽中的所述多根字线之一构成整体的方式来形成，以及所述多根字线中的每一根包括与所述单晶纵向体区相对的、纵向侧面小于100纳米的水平取向字线。
27.如权利要求23所述的半导体器件，其特征在于沿一行支柱的沟槽中的每一个栅极以与所述相邻沟槽中的所述多根字线之一构成整体的方式来形成，以及所述多根字线中的每一根包括纵向长度小于100纳米的纵向取向字线。
28.一种存储器件，它包括：
存储单元阵列，其中所述存储单元阵列中的每一个存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管，其中所述单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；以及
超薄单晶纵向体区，它沿一行支柱中的所述支柱的交替侧面形成，把所述第一和第二源/漏区连接在一起；以及
栅极，它与所述纵向体区相对并由栅极氧化层与其分隔；
多根埋入位线，它们由单晶半导体材料构成并设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；
多根第一字线，每一根第一字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于沿所述沟槽的所述第一侧的交替支柱中的所述沟槽的第一侧的所述单晶纵向晶体管的栅极进行寻址；以及
多个第二字线，每一根第二字线设置成正交于所述支柱的行之间的所述沟槽中的所述位线并且借助于绝缘体与每一根第一字线分隔、使得所述第二字线相邻于所述沟槽的第二侧并且对相邻于沿所述沟槽的第二侧的交替支柱中的所述沟槽的第二侧的所述单晶纵向晶体管的栅极进行寻址。
29.如权利要求28所述的存储器件，其特征在于相邻于沿一行支柱的所述沟槽的第一侧的每一个栅极以与所述相邻沟槽中的所述多个第一字线之一构成整体的方式来形成，以及所述多个第一字线中的每一根包括纵向长度小于100纳米的纵向取向字线。
30.如权利要求28所述的存储器件，其特征在于每一个支柱包括连接到所述第二接触层的电容器。
31.如权利要求28所述的半导体器件，其特征在于每一个单晶纵向体区的纵向长度小于100纳米。
32.如权利要求28所述的存储器件，其特征在于每一个单晶纵向晶体管的纵向长度小于100纳米，而水平宽度小于10纳米。
33.一种存储器件，它包括：
存储单元的折叠位线阵列，其中所述存储单元阵列中的各存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
一对单晶纵向晶体管，所述单晶纵向晶体管沿每一个支柱相对的侧面形成，其中每一个单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；
超薄单晶纵向体区，它与所述氧化层相对并且把所述第一和第二源/漏区连接在一起；
多根埋入位线，它们由单晶半导体材料构成并且设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；以及
多个第一字线，每一根第一字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于所述沟槽的第一侧的交替行支柱中的所述单晶纵向晶体管的体区进行寻址；以及
多个第二字线，每一根第二字线设置成正交于所述支柱的行之间的所述沟槽中的所述位线并且借助于绝缘体与每一根第一字线分隔、使得所述第二字线相邻于所述沟槽的第二侧，并且对相邻于所述沟槽的第二侧的交替行相邻支柱中的所述单晶纵向晶体管的体区进行寻址。
34.如权利要求33所述的存储器件，其特征在于所述多根第一字线中的每一根以集成方式形成用于对所述沟槽的所述第一侧的支柱中的所述体区进行寻址的栅极并且借助于绝缘体与所述沟槽的所述第一侧的行相邻支柱中的所述体区隔离。
35.如权利要求33所述的存储器件，其特征在于所述多根第二字线中的每一根以集成方式形成用于对所述沟槽的所述第二侧的支柱中的所述体区进行寻址的栅极并且借助于绝缘体与所述沟槽的所述第二侧的行相邻支柱中的所述体区隔离。
36.如权利要求33所述的存储器件，其特征在于所述多根第一和第二字线中的每一根包括纵向长度小于100纳米的纵向取向字线。
37.如权利要求33所述的存储器件，其特征在于每一个单晶纵向晶体管的纵向长度小于100纳米，而水平宽度小于10纳米。
38.一种电子系统，它包括：
处理器；以及
折叠位线DRAM器件，所述折叠位线DRAM器件连接到所述处理器，其中所述折叠位线DRAM器件包括：
以行和列的形式构成的存储单元阵列，其中所述存储单元阵列中的每一个存储单元包括：
支柱，从半导体衬底向外延伸，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
单晶纵向晶体管，它沿一行支柱中的所述支柱的交替侧面形成，其中所述单晶纵向晶体管包括；
第一超薄单晶纵向源/漏区，它连接到所述第一接触层；
第二超薄单晶纵向源/漏区，它连接到所述第二接触层；以及
超薄单晶纵向体区，它与所述氧化层相对并且把所述第一和第二源/漏区连接在一起；以及
其中所述单晶纵向晶体管的表面空间电荷区随所述晶体管的其它尺寸的缩小而缩小；
多根埋入位线，它们由单晶半导体材料构成并且设置在所述阵列存储单元中的所述支柱之下，用于与所述存储单元阵列中的列相邻支柱的所述第一接触层相互连接；以及
多根字线，每一根字线设置成正交于所述支柱的行之间的沟槽中的多根埋入位线，用于对相邻于所述沟槽的所述单晶纵向晶体管的交替体区进行寻址。
39.一种用于形成折叠位线DRAM器件的方法，所述方法包括以下步骤：
以行和列的形式形成存储单元阵列，其中形成每一个存储单元的步骤包括以下步骤：
形成从半导体衬底向外延伸的支柱，其中形成所述支柱步骤包括形成第一导电类型的第一单晶接触层以及形成借助于氧化层在垂直方向上分隔的第一导电类型的第二单晶接触层；
沿一行支柱中的所述支柱的交替侧面形成单晶纵向晶体管，其中形成所述单晶纵向晶体管的步骤包括以下步骤：
在所述支柱上形成第二导电类型的轻掺杂多晶硅层，以及对所述第二导电类型的所述多晶硅层进行定向刻蚀、以便使所述多晶硅层仅留在所述支柱的侧壁上；
对所述支柱进行热处理、使得所述第二导电类型的所述轻掺杂多晶硅层再结晶并且在纵向上出现横向外延固相再生长、以便形成所述第二导电类型的单晶纵向取向材料；以及
其中所述热处理使第一导电类型的所述第一和第二单晶接触层促使所述第一导电类型的单晶材料生长为所述第二类型的所述轻掺杂多晶硅层，以形成由所述第二导电类型的所述单晶纵向取向材料所分隔的所述第一导电类型的第一和第二纵向取向源/漏区；
形成由单晶半导体材料构成且设置在所述存储单元阵列中的所述支柱之下的多根埋入位线，其中形成多根埋入位线的步骤包括耦合所述存储单元阵列中的列相邻支柱的所述第一接触层；以及
形成多根字线，其中形成多根字线的步骤包括形成设置成正交于所述支柱的行之间的沟槽中的多根埋入位线的每一根字线，用于对相邻于所述沟槽的所述单晶纵向晶体管的交替体区进行寻址。
40.如权利要求39所述的方法，其特征在于沿一行支柱中的所述支柱的交替侧面形成单晶纵向晶体管的步骤包括这样形成所述晶体管、使得所述晶体管具有水平宽度小于10纳米的超薄单晶纵向体区。
41.如权利要求39所述的方法，其特征在于沿一行支柱中的所述支柱的交替侧面形成单晶纵向晶体管的步骤包括这样形成所述晶体管、使得所述晶体管的纵向沟道长度小于100纳米并且具有第一和第二源漏区，所述第一和第二源漏区的水平宽度小于10纳米。
42.一种形成折叠位线DRAM器件的方法，所述方法包括以下步骤：
以行和列的形式形成存储单元阵列，其中形成所述存储单元阵列中的每一个存储单元的步骤包括：
形成从半导体衬底向外延伸的支柱，其中所述支柱包括第一单晶接触层和借助于氧化层分隔的第二单晶接触层；
沿一行支柱中的所述支柱的交替侧面形成单晶纵向晶体管，其中形成所述单晶纵向晶体管的步骤包括以下步骤：
形成连接到所述第一接触层的第一超薄单晶纵向源/漏区；
形成连接到所述第二接触层的第二超薄单晶纵向源/漏区；
形成与所述氧化层相对、把所述第一和第二源/漏区连接在一起的超薄单晶纵向体区；以及
其中形成所述单晶纵向晶体管的步骤包括这样形成所述晶体管、使得所述单晶纵向晶体管的表面空间电荷区随所述晶体管的其它尺寸的缩小而缩小；
形成由单晶半导体材料构成且设置在所述存储单元阵列中的所述支柱之下的多根埋入位线，其中形成所述多根埋入位线的步骤包括耦合所述存储单元阵列中的列相邻支柱的所述第一接触层；以及
形成多根字线，其中形成多根字线的步骤包括形成设置成正交于所述支柱的行之间的沟槽中的多根埋入位线的每一根字线，用于对相邻于所述沟槽的所述单晶纵向晶体管的交替体区进行寻址。
43.如权利要求42所述的方法，其特征在于所述形成多根埋入位线的步骤包括形成多根埋入位线，它们的掺杂程度重于所述第一接触层并且以与所述第一接触层构成整体的方式来形成。
44.如权利要求42所述的方法，其特征在于沿一行支柱中的所述支柱的交替侧面形成单晶纵向晶体管的步骤包括这样形成所述晶体管、使得所述晶体管包含具有纵向长度小于100纳米的p型沟道的超薄单晶纵向体区。
45.如权利要求44所述的方法，其特征在于形成所述晶体管、使所述晶体管具有所述超薄单晶纵向体区的步骤包括形成其水平宽度小于10纳米的所述超薄单晶纵向体区。
46.如权利要求42所述的方法，其特征在于形成在所述支柱之下的单晶半导体材料的多根埋入位线的步骤包括形成借助于绝缘层与所述半导体衬底分隔的多根埋入位线。
47.如权利要求42所述的方法，其特征在于形成所述多根字线的步骤包括以集成方式形成水平取向的、用于对相邻于所述沟槽的所述单晶纵向晶体管的交替体区进行寻址的栅极，其中所述水平取向栅极的纵向侧面长度小于100纳米。
48.如权利要求42所述的方法，其特征在于形成所述多根字线的步骤包括以集成方式形成纵向取向的、用于对相邻于所述沟槽的一行支柱中的所述单晶纵向晶体管的交替体区进行寻址的栅极，其中所述以集成方式形成的纵向取向栅极的纵向长度小于100纳米。
49.一种形成存储器阵列的方法，所述方法包括以下步骤：
形成存储单元的折叠位线阵列，其中形成所述存储单元阵列中的每一个存储单元包括以下步骤：
形成从半导体衬底向外延伸的支柱，其中形成所述支柱的步骤包括形成第一导电类型的第一单晶接触层以及形成由氧化层在垂直方向上分隔的第一导电类型的第二单晶接触层；
沿一行支柱中的所述支柱的交替侧面形成单晶纵向晶体管，其中形成所述单晶纵向晶体管的步骤包括以下步骤：
在所述支柱上淀积第二导电类型的轻掺杂多晶硅层，以及对所述第二导电类型的所述多晶硅层进行定向刻蚀，以便使所述多晶硅层仅留在所述支柱的侧壁上；
对所述支柱进行热处理，使所述第二导电类型的所述轻掺杂多晶硅层再结晶并且在纵向上出现横向外延固相再生长，以便形成所述第二导电类型的单晶纵向取向材料；以及
其中，所述热处理使第一导电类型的所述第一和第二单晶接触层促使所述第一导电类型的单晶材料生长为所述第二类型的所述轻掺杂多晶硅层，以便形成由所述第二导电类型的所述单晶纵向取向材料所分隔的所述第一导电类型的第一和第二纵向取向源/漏区；以及
形成与所述第二导电类型的所述单晶纵向取向材料相对的、并借助于栅极氧化层与其分隔的栅极；
形成单晶半导体材料构成的、且设置在所述存储单元阵列中的所述支柱之下的多根埋入位线、使得所述多根埋入位线中的每一根耦合所述存储单元阵列中的列相邻支柱的所述第一接触层；以及
形成设置成正交于所述多根埋入位线的多根字线，其中形成所述多根字线的步骤包括形成所述支柱的行之间的沟槽中的所述多根字线中的每一根，用于对相邻于所述沟槽的所述单晶纵向晶体管的栅极进行寻址。
50.如权利要求49所述的方法，其特征在于形成每一个单晶纵向晶体管的步骤包括形成具有纵向长度小于100纳米且水平宽度小于10纳米的p型沟道的超薄体区。
51.如权利要求49所述的方法，其特征在于形成所述多根埋入位线的步骤包括形成借助于氧化层与所述半导体衬底分隔的所述多根埋入位线。
52.如权利要求49所述的方法，其特征在于形成所述多根字线的步骤包括以与所述多根字线之一构成一体的方式形成存在于沿一行支柱的交替支柱的相邻沟槽中的每一个栅极，以及形成所述多根字线中的每一根的步骤包括形成与所述单晶纵向晶体管相对的纵向侧面小于100纳米的水平取向字线。
53.如权利要求49所述的方法，其特征在于形成所述多根字线的步骤包括以与所述多根字线之一构成整体的方式形成存在于沿一行支柱的交替支柱的相邻沟槽中的每一个栅极，以及形成所述多根字线中的每一根的步骤包括形成纵向长度小于100纳米的纵向取向字线。
54.一种形成存储器件的方法，所述方法包括以下步骤：
形成存储单元阵列，其中形成所述存储单元阵列中的每一个存储单元的步骤包括：
形成从半导体衬底向外延伸的支柱，其中形成所述支柱的步骤包括形成第一导电类型的第一单晶接触层以及形成由氧化层在垂直方向上分隔的第一导电类型的第二单晶接触层；
沿所述支柱的相对的侧面形成一对单晶纵向晶体管，其中形成所述单晶纵向晶体管对中的每一个单晶纵向晶体管的步骤包括以下步骤：
在所述支柱上淀积第二导电类型的轻掺杂多晶硅层，以及对所述第二导电类型的所述多晶硅层进行定向刻蚀，以便使所述多晶硅层仅留在所述支柱的相对的侧面壁上；
对所述支柱进行热处理，使所述第二导电类型的所述轻掺杂多晶硅层再结晶并且在纵向上出现横向外延固相再生长，以便形成所述第二导电类型的单晶纵向取向材料；以及
其中所述热处理使第一导电类型的所述第一和第二单晶接触层促使所述第一导电类型的单晶材料生长为所述第二类型的所述轻掺杂多晶硅层，以便形成借助于所述第二导电类型的单晶纵向取向材料分隔的所述第一导电类型的第一和第二纵向取向源/漏区；以及
形成一对栅极，每一个栅极与所述第二导电类型的所述单晶纵向取向材料相对并借助于栅极氧化层与其分隔；
这样形成由单晶半导体材料构成且设置在所述存储单元阵列中的所述支柱之下的多根埋入位线、使得所述多根埋入位线中的每一根耦合所述存储单元阵列中的列相邻支柱的所述第一接触层；以及
形成设置成正交于所述支柱的行之间的沟槽中的多根埋入位线的多个第一字线，用于对相邻于沿所述沟槽的所述第一侧的交替支柱中的所述沟槽的第一侧的所述单晶纵向晶体管的栅极进行寻址；以及
这样形成设置成正交于所述支柱行之间的所述沟槽中的所述位线并且借助于绝缘体与每一根第一字线分隔多根第二字线、使得所述第二字线相邻于所述沟槽的第二侧并且对相邻于沿所述沟槽的所述第二侧的交替支柱中的所述沟槽的第二侧的所述单晶纵向晶体管的栅极进行寻址。
55.如权利要求54所述的方法，其特征在于形成所述多个第一和第二字线的步骤包括：以分别与所述多个第一和第二字线之一构成整体方式、在沿相邻于所述沟槽的所述第一和第二侧的支柱行的交替支柱中形成每一个栅极；以及分别将邻接所述沟槽的所述第一侧和所述第二侧的所述多个第一和第二字线与行相邻支柱中的所述栅极隔离。
56.如权利要求55所述的方法，其特征在于形成所述多个第一和第二字线中的每一根的步骤包括形成纵向长度小于100纳米的纵向取向字线。
57.如权利要求54所述的方法，其特征在于形成每一个单晶纵向晶体管的步骤包括形成纵向长度小于100纳米而水平宽度小于10纳米的所述单晶纵向晶体管。
58.如权利要求54所述的方法，其特征在于形成每一个单晶纵向晶体管的步骤包括这样形成所述单晶纵向晶体管、使得所述第一导电类型的所述第一和第二源/漏区的水平结深度远小于所述第二导电类型的所述单晶纵向取向材料的纵向长度。
59.如权利要求54所述的方法，其特征在于形成每一个单晶纵向晶体管的步骤包括这样形成所述单晶纵向晶体管、使得所述单晶纵向晶体管的表面空间电荷区随所述晶体管的其它尺寸的缩小而缩小。
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