CN1630066A - 高布线能力的微过孔基板 - Google Patents
高布线能力的微过孔基板 Download PDFInfo
- Publication number
- CN1630066A CN1630066A CNA200410090406XA CN200410090406A CN1630066A CN 1630066 A CN1630066 A CN 1630066A CN A200410090406X A CNA200410090406X A CN A200410090406XA CN 200410090406 A CN200410090406 A CN 200410090406A CN 1630066 A CN1630066 A CN 1630066A
- Authority
- CN
- China
- Prior art keywords
- chip
- signal plane
- plane
- carrier
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000000758 substrate Substances 0.000 title claims description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims description 23
- 230000005540 biological transmission Effects 0.000 claims description 20
- 239000003989 dielectric material Substances 0.000 claims description 20
- 238000004100 electronic packaging Methods 0.000 claims description 9
- 230000005611 electricity Effects 0.000 claims description 7
- 238000003466 welding Methods 0.000 claims description 6
- 239000003365 glass fiber Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 230000002708 enhancing effect Effects 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 12
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 11
- 229910052802 copper Inorganic materials 0.000 description 10
- 239000010949 copper Substances 0.000 description 10
- 239000003822 epoxy resin Substances 0.000 description 9
- 229920000647 polyepoxide Polymers 0.000 description 9
- 239000000463 material Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- 238000005553 drilling Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000005538 encapsulation Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005868 electrolysis reaction Methods 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 230000035882 stress Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 238000005382 thermal cycling Methods 0.000 description 1
- 230000008646 thermal stress Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01087—Francium [Fr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/102—Material of the semiconductor or solid state bodies
- H01L2924/1025—Semiconducting materials
- H01L2924/10251—Elemental semiconductors, i.e. Group IV
- H01L2924/10253—Silicon [Si]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
Abstract
通过重新定位从芯片穿过载体的上信号平面的信号,改善了在倒装芯片/球栅阵列组件中从半导体芯片到印制布线板的信号引出。这包括展开电路线从与芯片通信的上表面穿过芯片载体,穿过核心到达信号从载体出来到达印制布线板的下表面。通过更好地利用核心和芯片之间的信号平面的表面积来实现这种展开。信号在每个上信号平面上展开,从而更多的信号可以通过在核心中的过孔传输到下信号平面,在那里它们可以引出到芯片的印迹区的外部,从而增加了引出印迹区的电路密度。
Description
技术领域
本发明涉及增加从半导体微芯片通过芯片载体到达用于例如计算机和电信装置的印制布线板的信号输出密度。更具体地说,本发明涉及该技术在倒装芯片球栅阵列封装中的应用。
背景技术
具有很高输入/输出(I/O)量的日益复杂的集成电路的发展伴随着时钟速率的增加,促使新的制造技术的发展。另外,要求便携性的电子装置的数量持续增长,从而要求减小系统尺寸和重量而不影响可靠性。除此之外,宽带的出现大大增加了对在集成器件及其封装中信号传输的要求。由于这些趋势,印制电路板组件必须依靠更细的线、更小的盲孔或通孔或者穿过芯片载体的过孔来增加互连的密度,并降低整个组件的厚度。
进一步减小这些元件的尺寸和重量的一个因素是将芯片电连接到印制电路板的能力,从而来自芯片的信号尽可能有效地排列在板的所有必需的位置。
存在多种技术,例如,引线接合和倒装芯片安装,用于连接芯片和载体。一种倒装芯片安装,即受控坍陷芯片连接(controlled collapse chipconnection)(在本领域通常称作C4),是芯片输出,通过设计使芯片可以通过芯片载体连接到印制电路板。最初,由于回流在芯片上的锡焊料所需的高温的不利影响要求载体基板与硅芯片的热膨胀系数匹配,所以C4技术仅用于陶瓷基板。但是,随着如FR-4的低成本介质和标准回流连接时间/温度分布的发展,该问题不再是不能克服的。在芯片和载体之间密封的受控膨胀环氧树脂用来将在芯片和基板之间由热膨胀不匹配引入的焊料连接上的循环应变减到最小。不使用密封剂,连接的热循环疲劳寿命将是不能接受的。典型的C4结构包括具有大量由铝或铜制成的导电表面焊盘的硅半导体芯片。高温焊料和共晶焊料用来将芯片上的每个焊盘与陶瓷或玻璃-环氧树脂基板上对应的焊盘连接。然后,在如受控膨胀环氧树脂密封剂的底充树脂中密封互连。通过在连接中使用的两种不同的焊料吸收如热应力的应力。在底充树脂中密封之前很容易进行修理。
理想情况下,通过下面的载体基板将半导体芯片的信号100%地“引出(escape)”是很重要的。这通常通过使基板大于芯片,并“展开(fanning)”传输线从而在更大的表面积上分配信号元件,来在C4组件中实现。而且,通过在基板中采用多电路层,通过导电过孔将信号传入基板的多层中。在C4技术中,通过将来自芯片的每个输出焊接到基板中选择的信号层,来进行电连接。如果从芯片输出(引出)的信号少于100%,则必须使芯片的平面更大,或减少芯片中如微处理器逻辑或存储器的功能元件的数量。没有能力使用这些元件中的一部分,系统的整体功能将受损。
C4区域排列互连为半导体芯片提供了许多优点。其中包括更高的性能、更高的集成度和减少芯片面积以及增强可靠性。在宏观级别,C4技术降低了产品尺寸和重量。与其它互连技术相比,便于元件的重做(rework)。
下面的载体基板建立在一般包括一或两个彼此分离的电压/地平面并用玻璃加固介质接合成一个组件的核心上。在该核心的每一侧叠置1到4层以提供信号平面,稳定性以及引入和引出核心的布线。该结构支撑芯片以及安装在结构表面上的其它有源和无源元件。微过孔传输信号通过载体基板到达通过球栅阵列或类似系统与载体连接的印制布线板。
发明内容
本发明的一个目的是允许减小芯片尺寸同时保持布线密度。
本发明的另一目的是可以减少芯片载体中的信号层的数量而不牺牲布线密度。
本发明的再一目的是为芯片信号元件提供穿过芯片载体的更宽的I/O方案。
通过阅读在包括半导体芯片、印制布线板和基板载体的电子封装中实现的本说明书,这些以及其它目的和优点将变得显而易见,其中所述半导体芯片具有包含多个焊料部件的给定平坦表面。载体包括至少一个电源平面、在电源平面和芯片之间的至少一个第一上信号平面以及在电源平面和印制布线板之间的至少一个下信号平面。导电平面在上信号平面上,并与在半导体芯片的平坦表面上的多个焊料部件接触。优选,通过倒装芯片连接电连接到芯片上。电路线经过在芯片和印制布线板之间用于传输信号的基板的平面。芯片的平坦表面在基板载体上形成虚印迹(footprint)区,其边缘限定了芯片的平面形状。至少部分电路线在上信号平面的表面上从虚印迹区向靠近虚印迹区的边缘或印迹区的外部的平面的表面上的位置展开。从那里,电路线经过电源平面。通常,基板载体包括介于第一上平面和导电平面之间的第二上信号平面。该第二信号平面通过介质材料层与上述这些平面隔开。来自导电平面的电路线在第二上信号平面上展开,某些电路线延伸到印迹区的外部。然后,所有展开的电路线经过第二上信号平面到达第一上信号平面,在那里在印迹区中的展开的电路线在第一信号平面上再次展开,至少部分电路线延伸到印迹区的外部,并且其它电路线移向更靠近所述区域的边缘。所有展开的电路线经过至少一个电源平面到达印制布线板。应当注意,没有在第二信号层上展开的其它电路线可以在第一信号层上展开,至少其中的一部分延伸到印迹区的外部。在第一或第二信号层上展开超过印迹区的边缘的重新布线的电路线向印迹区的边缘移动大约200微米到大约400微米之间的距离,以将它们重新布线穿过在核心中的PTH,并最终在下信号层展开。基板载体一般包括核心和嵌在核心中的电源平面或多个平面。在该排列中,第一上信号平面可以形成核心的顶部。
此外,本发明涉及子组件及其制造方法。子组件包括半导体芯片和芯片载体。载体包括用增强的介质层彼此隔开的含有至少一个电压/地平面和第一上信号平面的核心。第二上信号平面位于第一信号平面上,并用介质层隔开。导电层用介质层与第二信号层隔开。该导电层形成载体的上表面,并电连接到半导体芯片,以通过与导电层的上表面上的印迹区中的导电接触相接触的在芯片底部的多个导电焊盘,在芯片和印制布线板之间传输信号。芯片具有由芯片的边缘限定的平坦表面。平坦表面的区域在载体上形成虚印迹区。电路线或电路轨迹将信号从导电层电传输到第二信号层。在第二信号层的表面上的这些轨迹或传输线重新布线第一组电路线超过芯片印迹,并移动第二组电路线靠近芯片印迹的边缘。所述轨迹连接到从第二信号平面向下延伸到第一信号平面的上表面的微过孔。在靠近边缘的印迹中的第二信号平面的表面上重新布线的至少部分轨迹在第一信号平面的表面上移动到超过印迹边缘的位置。核心通常包括用增强的介质层与至少一个电压/电源平面隔开的第一下信号层。多个导电过孔在第一上和第一下信号层之间延伸,通过这些过孔传输芯片信号。第二下信号层用介质材料层与第一下信号层隔开,并且适于附着到印制布线板的下导电层用介质层与第二下信号层隔开。微过孔连接到每个过孔以通过下导电平面在核心的底部之间传输信号。通常,载体通过倒装芯片连接器,例如,C4连接器,连接到芯片。载体适于通过球栅阵列连接到印制布线板。
首先通过装配由至少一个电压/电源平面构成的核心、在核心的上表面上形成的第一上信号平面以及在平面的下表面上形成的第一下信号平面,并用增强的介质材料层电隔离各个平面,来制备芯片载体。随后,形成垂直延伸从上表面到下表面穿过核心的导电过孔。第二上信号层和第二下信号层通过介质层叠置在核心上。通过用薄介质层覆盖第二上和下信号层,并在介质层上叠置上导电层和下导电层,来完成载体组件。半导体芯片通过倒装芯片连接,例如,C4连接器,电连接到上导电表面。芯片具有带剖面印迹的平坦表面,通过该表面所有的信号在芯片和载体之间传输。该方法包括以下步骤:在第二上信号平面上布线某些电路线离开印迹区,并靠近印迹的边缘移动其它电路线大约200微米到400微米之间的距离。所有的电路线经过在第二上信号平面中的微过孔到达第一信号平面的上表面,其中电路线进一步向印迹区的边缘移动,某些线延伸超过印迹区,然后所有的电路线通过核心中的过孔连接到第二下信号平面。
本发明还涉及通过芯片载体增加在半导体芯片的平坦表面和印制布线板之间传输信号的数量的方法。芯片的平坦表面在安装芯片的芯片载体的平坦上表面上产生虚印迹区,并通过该虚印迹区在芯片和芯片载体之间传输信号。芯片载体包括具有至少一个电压/地平面的核心以及在电压/地平面上方并用介质材料层与其电隔离开的第一信号平面。载体还包括用介质层与第一信号平面电隔离开的第二信号平面,以及电连接到芯片并用介质层与第二信号平面隔开的上导电层。在第二信号平面上将第一组信号布线到芯片的印迹区外部的位置。在第二信号平面上从印迹区内将第二组信号布线到靠近印迹区边缘的位置。在第二信号平面上靠近印迹区边缘布线的第二组信号经过在第二信号平面中的微过孔到达第一信号平面的表面,并在第一信号平面上将至少其中的一部分重新布线到印迹区边缘外部的位置。也可以将第一信号平面上的部分第二组电路线重新布线到靠近印迹区的边缘。也可以将第一信号平面上其它信号布线到靠近印迹区边缘和芯片印迹区外部的位置。通常,在第一信号平面和第二信号平面的表面上靠近印迹区边缘的电路线沿靠近边缘的方向移动大约200微米和大约400微米之间的距离。靠近印迹区边缘的信号穿过核心,然后在下信号平面的印迹区的外部布线。通常在第一和第二信号平面上沿所述平面的表面上的导电传输线布线和重新布线信号。该方法还包括以下步骤:将上导电层中的至少部分信号布线到印迹区的外部或靠近印迹区边缘的位置,随后,这些信号通过微过孔连接到第二信号平面。
附图说明
图1是根据现有技术的芯片组件的剖面正视图;
图2是图1的上信号层的局部放大图;
图3是图1的上信号层的局部放大图;
图4是根据本发明的芯片组件的剖面正视图;
图5是图4的最上信号层的局部放大图;以及
图6是紧挨着图4所示的上信号层下面的信号层的局部放大图。
具体实施方式
芯片通常用表现出半导体特性的如硅的材料制成。芯片安装在随后安装在印制布线板上的载体上。载体包含大量小导电路径,根据本发明的目的被称作穿过核心的过孔和穿过载体的其余部分的微过孔,用于在芯片和印制布线板之间传输信号。载体包括核心和在核心上下的一个或多个信号平面。根据功耗的要求,核心包括一个或多个电压/地平面,用增强的介质材料彼此隔开这些平面。一个铜的导电信号层形成核心的顶部,标记为FC-1。第二导电层形成位于核心顶部的第二信号层,标记为FC-2。如果在核心顶部还使用其它信号层,它们标记为FC-3......FC-x,-x层最接近面向芯片的载体的表面。同样,核心的底部包括标记为BC-1的信号平面。其下面是第二信号平面,标记为BC-2,可能还有一个或多个其它信号平面,BC-x最接近面向印制布线板的载体的下表面。在核心的顶部或底部上的所有信号平面用介质材料薄层彼此隔开,介质材料通常为不增强的环氧树脂。
子组件通常如下产生。首先,核心与一个,更一般地为两个电压/地层装配在一起,该电压/地层被嵌入适当的基板材料,例如,玻璃纤维增强的环氧树脂。核心不仅为电路供电,而且还为载体额外提供结构强度和硬度,从而载体可以支撑表面安装的有源和无源器件,例如,半导体芯片、电容、电阻和门。包括信号平面FC-1的核心的上表面叠置在核心的基板材料上。同样,信号平面BC-1叠置在基板材料的下表面上,并对这些层施加压力和热,以硬化介质并形成完整的核心。在每个信号层和电压/地层之间的增强的树脂材料的厚度通常为大约100微米。每个电压/地平面为大约25微米厚,并包括经过蚀刻的铜,以提供连接到垂直穿过核心的电路的导电电压条。电压/地平面(如果超过一个)用厚度大约为0.6mm的环氧树脂/玻璃层隔开。信号平面FC-1和BC-1的厚度大约为12微米,并用厚度大约为100微米的增强介质层与电压/地平面隔开。核心在压力和热下叠置在一起,形成一个整体。
然后穿过核心钻孔,以形成从FC-1层到BC-1的过孔。采用机械钻孔而不是激光钻孔,因为激光钻孔不能有效的穿过树脂/玻璃介质层。因此,孔的直径范围从大约150微米到大约300微米,而不是用激光才能实现的大约25到150微米。然后,根据众所周知的技术,通过适当的方式,例如,无电镀、电解或化学镀或者这些工艺的组合,用如铜的金属导电层电镀这些孔。在叠置和过孔形成之后,在进一步加工之前,测试核心的连通性。
下一步骤包括在两个信号平面FC-1、BC-1的平坦表面上施加介质膜,随后在核心的顶部叠置第二信号层FC-2,在核心的底部叠置第二信号层BC-2。在核心上面和下面的介质膜一般由没有用玻璃增强的环氧树脂制成。这使得在未增强的介质层中的两个信号层可以用激光或等离子体束钻孔,以提供大约50微米的直径更小的孔。该钻孔步骤之后,根据已知技术,用铜导电层电镀孔。
在FC-2层的顶部淀积另一未增强的介质层,例如,环氧树脂,铺成厚度大约为40微米的液体膜或薄膜。叠置在该介质膜上的是铜的C-4层,厚度大约为16微米。该层与芯片的底部上的电接触接合,用底充材料牢固地将芯片固定在载体上。称作BGA层的类似的铜层叠置在淀积在BC-2层与印制布线板之间的未增强的介质膜上。通过介质层和球栅阵列(BGA)将BGA层连接到板上。典型的印制布线板为矩形形状,尺寸比芯片大很多倍,或许是400乘500毫米。
还应当理解,所构成的载体在核心中也可以没有信号层。相反,所有的信号平面在核心上下间隔开,并且彼此电隔离。
在图1、2和3中可以看到现有技术的方案,分别示出了整个倒装芯片/球栅阵列组件的垂直剖面图、FC-2信号平面的一小段的平面图和FC-1信号平面的一小段的平面图。图4、5和6类似于图1、2和3,示出了本发明的方案。四个图2、3、5和6的每一个示出了在信号层的表面上的多个电路线。通常,载体为平面尺寸大约为30乘40毫米的矩形或正方形,在每个信号层上具有多达1000个这些电路线。
现在参考图1,示出了包括半导体芯片110、芯片载体120和印制布线板150的整个封装。芯片110定位在芯片载体120上,并通过C-4连接或其它倒装芯片附件与芯片载体120电连接。芯片通常为矩形或正方形,边长在大约6到大约18毫米之间。芯片的外形在芯片载体上产生虚印迹,如虚线112所示。在芯片的下表面114上是电接触116的大阵列,一些接触位于芯片的边缘,其它接触分布在边缘的内部。通过这些接触,信号通过载体120在芯片和印制布线板150之间传输。
显示出芯片载体或微过孔基板120具有核心122,该核心122包括两个由增强的介质材料134,例如,玻璃纤维增强的环氧树脂,彼此电隔离的电源平面V-1(124a)和V-2(124b)。核心122的顶层为第一信号平面,FC-1(130)。第二信号平面,FC-2(132),叠置在第一信号平面的顶部。这些层的每一个都是导电的,并优选由铜构成。它们由未增强的介质层126彼此在物理上和电气上隔离。应当注意,图1没有按比例绘出。虽然显示的介质层比导电平面薄,但介质层的厚度通常是这些平面的几倍。
所显示的多个过孔140成直角地从FC-1 130的平坦表面穿过核心122和第一底层BC-1 136延伸到第二下信号层BC-2(138)。这些过孔为电镀的通孔,一般通过例如属于本发明的受让人的美国专利6,418,616 B2所示的方法用颗粒填充的树脂142填充。过孔的顶部连接到延伸穿过FC-2信号层到达C4层的微过孔146,其中微过孔146通过在C4层上的焊盘118连接到芯片110底部上的接触116。通过照相蚀刻工艺或激光钻孔形成微过孔,随后在微过孔的壁上淀积导电铜层。该照相蚀刻工艺包括在常规双面板的表面上施加光敏介质膜层。然后照相成像(photoimage)该膜,以限定照相过孔(photovia)。随后显影照相过孔,之后准备增强表面的附着力。然后对整个板进行无电镀、光学处理和蚀刻。另一方面,通过激光钻孔或机械钻孔产生大过孔。
核心122的下表面包括第一下信号平面BC-1 136。第二信号平面BC-2(138)在第一下信号平面的下面。这些层中的每一个都是导电的,并优选由铜构成。它们由未增强的介质层126以与隔离上信号平面相同的方式彼此在物理上和电气上隔离。载体120的底部包括称作BGA层的另一导电铜层142,因为通过该层,载体120通过球栅阵列148中的球152电连接到印制布线板150。微过孔144将过孔140底部之间的信号传输到球栅阵列148并因此到印制布线板150。
图2详细地示出了根据现有技术在上信号平面FC-2 132的表面上的电路线的典型布线。虚线112示出了在FC-2的表面上的芯片印迹。许多电路线160、162与多个导电焊盘164一起示出,每个焊盘具有垂直穿过中间的微过孔。焊盘164t的水平行从C4层延伸到FC-2层132的表面。焊盘164b的水平行穿过FC-2层到达下面的FC-1层的上表面。焊盘的直径大约为80微米。在一行中的焊盘164t与在下一个相邻水平行中的焊盘164b相隔大约300微米。某些电路线160‘引出’到达印迹112的外部,而其它162则以一定的角度从印迹区的内部伸向印迹区的边缘112,或者平行于边缘或返回印迹区的内部。因此,没有引出的电路线很好地保留在印迹区的内部。在FC-2层132上的电路线通常为25微米宽,并彼此间隔大约25微米。
在图3中示出了现有技术的FC-1层130的上表面。用虚线112示出了芯片的印迹轮廓。这里,将电路线布线为通过过孔穿过FC-1层和核心,然后通过微过孔穿过下信号平面,然后穿过下信号和BGA层进入印制布线板。还有几个电路线160‘引出’到达印迹112的外部。该结构导致电路线非常高的集中,导致某些信号为了穿过在芯片的印迹区中的核心中的过孔而争夺空间,由此,由于在核心中的过孔缺乏足够的空间而影响芯片的相应功能。应当记住,核心过孔的直径在150微米到300微米之间,而钻孔穿过信号平面的微过孔的直径在50微米的数量级。这要求在核心中的过孔的轴线间距是在FC-2层中的微过孔的轴线间距的几倍。不能‘引出’核心或穿过核心的信号被阻挡。
在图4、5和6中示出了根据本发明的电路线的图形。图4-6类似于现有技术的图,除了在图4-6中电路线从FC-2信号平面432的上表面和FC-1信号平面430的上表面上展开输出。还应当注意,在C4层中也可以出现一些展开输出,如图所示。
图4示出了从半导体芯片410和芯片载体420到核心422的封装组件,但是没有示出下信号平面、印制布线板或球栅互连。如上所述,芯片410定位在芯片载体420上,并且通过C-4连接或其它倒装芯片附件与芯片载体420电连接。由虚线412表示在芯片载体上的芯片印迹。在芯片的下表面414上是电接触416的大阵列,一些接触位于芯片的边缘,其它接触分布在边缘的内部。这些接触与C-4层452的顶部上的相应的导电焊盘418连接。环氧树脂底充428将芯片互连固定在C-4层452上。
多个微过孔446从C-4层452延伸穿过介质层426,并穿过FC-2 432的平坦表面,到达过孔440,过孔440穿过FC-1层430和核心422到达穿过BC-2层和BGA层的微过孔(未示出),以在基板420的各层之间并穿过它们提供通信。虚线412示出了在图5的FC-2层的上表面和图6的FC-1层的上表面上的芯片印迹的轮廓。
图5示出了许多信号传输线460、462以及6个导电焊盘464b、464t的水平行,每个焊盘具有垂直穿过焊盘中间的微过孔。每个微过孔446从C-4层向下延伸到FC-2层的表面,并由电路线460或462连接到在下一个水平行中对应的焊盘464b,该焊盘随后连接到穿过FC-2层向下延伸到FC-1层的微过孔。某些电路线460‘引出’到达印迹412的外部,而其它电路线462则以一定角度从印迹区的内部伸向印迹区的边缘。在FC-2层上的这些传输线最好通过图形电镀形成。
电路线462通过焊盘464中间的过孔连接到FC-1层430的上表面,如图6所示。通常,在FC-1层430上的这些线的直径为大约35微米,相隔大约40微米。由于这些线比在FC-2层上的线粗,所以在FC-1表面上能够布的线较少,因此,在FC-1层上的线密度小于FC-2层上的线密度。由此,示出了在焊盘的每一行中的4个电路线460,引出在FC-1层上的印迹区,与此相比,在FC-2层上有5或6个更细的电路线。其它线462向着印迹的边缘布线,但是没有在印迹的外部结束。但是,因为通常在芯片边缘下面的线密度比芯片中央的线密度低,所以本发明的载体允许更多的信号在芯片和印制布线板之间传输。将信号布线为通过过孔440从FC-1层向下穿过核心422到达微过孔444,并穿过没有示出的下信号平面、BGA层和球栅阵列448到达印制布线板。这种电路线的重新布线增加了穿过核心的过孔440的可用面积,并增加了可以布线到基板的下半部分的信号的数量。因此,显著减少了由于核心中缺乏过孔的空间而被阻挡的信号的数量。
使用本发明的方案,可以将多达40到50%的信号布线穿过芯片载体,而不增加信号层的数量。相反,可以减少在芯片载体中所需的信号层的数量而不减少从芯片到印制布线板的电路传输线的数量。换句话说,穿过芯片到达使用9.8mm2芯片的印制布线板的信号数量与穿过现有技术中18mm2芯片的数量相当。
虽然针对在核心的上下分别具有一个信号平面的芯片载体介绍了本发明,但是应当注意,本发明同样适用于在核心的上下分别具有两个或更多信号平面的芯片载体。而且,还适用于芯片载体的其它结构,包括2-2-2、1-2-1或信号和电压/地平面的其它排列。
虽然结合特定的实施例介绍了本发明,但是在其范围内存在许多选择、修改和变化。因此,本发明试图包含落入由所附权利要求书定义和限制的本发明的精神和范围内的这种选择、修改和变化。
Claims (30)
1.一种包括半导体芯片和芯片载体的子组件,所述载体包括a)包含电压/地平面的核心,在所述电压/地平面上形成核心顶部的第一上信号平面,用介质材料层将所述平面彼此隔开;b)位于第一信号平面上并用介质材料层与第一层隔开的第二上信号平面,以及c)用介质材料层与第二信号平面隔开的导电层,该导电层形成载体的上表面,并电连接到定位在芯片载体上的半导体芯片,以通过所述导电层将信号传输到芯片以及从芯片传输到第二信号平面的上表面;所述芯片具有平坦的表面,其边缘在载体上形成印迹图像,来自芯片的信号进入在印迹图像区域中的载体,在第二信号平面的表面上的电路线将第一组信号布线到印迹图像区域外部的位置,并将第二组信号布线靠近印迹区的边缘;电路线连接到穿过第二信号平面向下延伸到第一信号平面的微过孔,在第一信号平面上将至少一部分第二组电路线重新布线到印迹区外部的位置或者在靠近印迹区的边缘的印迹区中的位置,核心具有多个导电过孔,通过这些过孔在芯片和印制布线板之间适于传输所有的信号。
2.根据权利要求1的子组件,其中芯片载体的核心还包括在至少一个电压/电源平面下,并用介质材料层与至少一个电压/电源平面隔开的第一下信号平面,所述载体还包括在所述第一下信号平面下,并用介质材料层与第一下信号平面隔开的第二下信号平面,以及适于附着到印制布线板上的形成载体底部的下导电层,并用介质材料层与第二下信号平面隔开。
3.根据权利要求1的子组件,其中载体通过倒装芯片连接器电连接到芯片的平坦表面。
4.根据权利要求3的子组件,其中倒装芯片连接器包括C4连接器。
5.根据权利要求1的子组件,其中载体适于通过球栅阵列连接到印制布线板。
6.根据权利要求2的子组件,其中用玻璃纤维增强在核心中隔开平面的介质层,而没有增强在核心上下隔开信号平面和导电层的介质层。
7.根据权利要求1的子组件,其中第二上信号平面具有包含多个导电焊盘的上表面,以及在所述信号平面上的电路线通过向下穿过焊盘到达第一信号平面的微过孔电连接到导电焊盘。
8.根据权利要求1的子组件,其中在第二信号平面和第一信号平面上重新布线靠近印迹区边缘的电路线向印迹区的边缘移动大约200微米到大约400微米之间的距离。
9.一种增加在半导体芯片和印制布线板之间通过芯片载体传输的信号数量的方法,其中芯片具有在芯片载体的平坦上表面上产生虚印迹区的平坦形状,在虚印迹区上安装芯片并通过虚印迹区在芯片和芯片载体之间传输信号,其中芯片载体包括具有至少一个电压/地平面的核心,在电压/地平面上方并用介质材料层与其电隔离开的第一信号平面,所述载体还包括与第一信号平面隔开并用介质层与第一信号平面电隔离的第二信号平面,以及电连接到芯片并用介质层与第二信号平面隔开的上导电层,
该方法包括如下步骤:将在第二信号平面上的第一组信号布线到芯片的印迹区外部的位置。
10.根据权利要求9的方法,还包括如下步骤:将在第二信号平面上的第二组信号从印迹区内布线到靠近印迹区边缘的位置。
11.根据权利要求10的方法,还包括如下步骤:将在第二信号平面上靠近印迹区边缘布线的第二组信号通过在第二信号平面中的微过孔传输到第一信号平面的表面,并将在第一信号平面中的至少部分第二组电路线重新布线到印迹区边缘的外部的位置。
12.根据权利要求11的方法,包括将在第一信号平面上的至少其它部分第二组电路线重新布线靠近印迹区的边缘。
13.根据权利要求12的方法,还包括如下步骤:将其它信号布线到芯片印迹区外部的第一信号平面上的位置。
14.根据权利要求13的方法,包括使所有布线和重新布线的信号穿过载体核心到达印制布线板。
15.根据权利要求14的方法,其中在第一和第二信号平面上沿所述平面的表面上的导电传输线布线和重新布线所述信号。
16.根据权利要求9的方法,还包括如下步骤:将在上导电层中的至少部分信号布线到印迹区外部或靠近印迹区边缘的位置,并随后将这些信号通过微过孔传输到第二信号平面。
17.根据权利要求10的方法,其中在第一信号平面和第二信号平面的表面上的电路线向印迹区的边缘移动大约200微米到大约400微米之间的距离。
18.一种电子封装,包括:
a)具有包含多个焊料部件的给定平坦表面的半导体芯片,通过所述焊料部件传输信号;
b)印制布线板;
c)基板载体,具有
1)至少一个电源平面,
2)在至少一个电源平面和半导体芯片之间的至少一个第一上信号平面,以及在电源平面和印制布线板之间的至少一个下信号平面,
3)在第一上信号平面和半导体芯片之间的导电平面,所述导电平面与在半导体芯片的平坦表面上的多个焊料部件接触,
4)沿着并穿过上信号平面的电路线,用于在半导体芯片和印制布线板之间传输信号,
其中芯片的平坦表面在基板载体上形成虚印迹区,其边缘限定了芯片的平面形状,并且至少部分电路线在穿过至少一个电源平面之前在所述第一上信号平面的表面上从虚印迹区向印迹区的边缘展开。
19.根据权利要求18的电子封装,其中基板载体包括介于第一上平面和导电平面之间的第二上信号平面,通过介质材料层与这两个平面隔开,其中电路线在第二上信号平面上展开,某些电路线延伸到印迹区的外部,然后,展开的电路线经过第二上信号平面到达第一上信号平面,其中在印迹区中的任何展开的电路线在第一上信号平面上进一步展开,从而至少部分电路线延伸到印迹区的外部,并且所有展开的电路线经过至少一个电源平面到达印制布线板。
20.根据权利要求19的电子封装,其中在第二信号平面上向印迹区的边缘展开的其它电路线在第一信号平面上展开。
21.根据权利要求19的电子封装,其中在第二信号平面上的电路线向印迹区的边缘展开至少大约200微米到大约400微米之间的距离,在第一信号平面上的电路线向印迹区的边缘展开大约200微米到大约400微米之间的距离。
22.根据权利要求18的电子封装,其中基板载体包括核心和嵌在核心中的至少一个电源平面。
23.根据权利要求22的电子封装,其中第一上信号平面形成核心的顶部。
24.根据权利要求18的电子封装,其中基板通过倒装芯片连接电连接到芯片上。
25.一种制造由半导体芯片、印制布线板和芯片载体构成的电子封装的方法,其中芯片载体连接到印制布线板,以在所述芯片和所述板之间传输信号,所述芯片具有面向载体的平坦表面,通过该平坦表面传输信号,由边缘限定的所述平坦表面在载体上限定了虚芯片印迹区的边界,该方法包括以下步骤:
a)形成载体核心,所述核心由在包括核心的上表面的第一上信号平面和包括核心的下表面的第一下信号平面之间的至少一个电压/电源平面构成,并用介质材料使每一个平面彼此电隔离;
b)形成垂直穿过核心的导电过孔,将第一上表面上的电路线连接到第一下平面上的电路线;
c)在第一信号层的顶部叠置用介质材料层隔开的第二上信号平面,并在第一下信号层的底部叠置用介质层隔开的第二下信号平面;
d)将在第二上信号平面上的第一组电路线布线到载体上的印迹区外部的位置,并将在第二上信号平面上的第二组电路线布线到靠近印迹区边缘的位置;
e)形成穿过第二上信号平面到达核心中的过孔顶部的微过孔,并形成从过孔的底部延伸穿过第二下信号平面到达下导电层的微过孔;
f)通过用介质材料层覆盖第二上信号平面,用介质材料层覆盖第二下信号平面,在上导电层上叠置第二上信号平面,并在下导电层上叠置第二下信号平面,来完成载体的装配;
g)形成从上导电层向下到达第二上信号平面的微过孔,并形成从下导电层向上到达第二下信号平面的微过孔;
h)将半导体芯片电连接到载体的上导电表面;以及
i)将印制布线板电连接到载体的下导电表面,从而在上信号平面上布线的至少第一组电路线穿过核心到达印迹区的外部,并且至少部分第二组电路线穿过所述印迹靠近印迹区的边缘。
26.根据权利要求25的方法,包括将在第二上信号平面的上表面的某些电路线布线到印迹区的外部,并将其它电路线从印迹区布线到靠近印迹区边缘的位置。
27.根据权利要求25的方法,还包括如下步骤:将在第一信号平面上的电路线布线离开印迹区。
28.根据权利要求25的方法,其中芯片载体通过倒装芯片连接电连接到芯片。
29.根据权利要求25的方法,其中载体通过球栅阵列电连接到印制布线板。
30.根据权利要求25的方法,其中靠近印迹区的边缘布线的在第一上信号平面上的电路线和在第二上信号平面上的电路线在各自的表面上向印迹区的边缘移动大约200微米到大约400微米之间的距离。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/715,690 US6965170B2 (en) | 2003-11-18 | 2003-11-18 | High wireability microvia substrate |
US10/715,690 | 2003-11-18 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1630066A true CN1630066A (zh) | 2005-06-22 |
CN100364077C CN100364077C (zh) | 2008-01-23 |
Family
ID=34574255
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CNB200410090406XA Active CN100364077C (zh) | 2003-11-18 | 2004-11-12 | 高布线能力的微过孔基板及其制造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6965170B2 (zh) |
JP (1) | JP4521251B2 (zh) |
KR (1) | KR100625064B1 (zh) |
CN (1) | CN100364077C (zh) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102779803A (zh) * | 2011-05-10 | 2012-11-14 | 立锜科技股份有限公司 | 集成电路芯片封装及其制造方法 |
CN103325762A (zh) * | 2012-02-01 | 2013-09-25 | 马维尔国际贸易有限公司 | 具有通孔的球栅阵列封装衬底及其形成方法 |
CN108701684A (zh) * | 2015-12-26 | 2018-10-23 | 英特尔公司 | 被导引通过封装器件的水平数据信号传输线路的接地平面竖直隔离、接地线路同轴隔离以及阻抗调谐 |
CN113130436A (zh) * | 2019-12-31 | 2021-07-16 | 力成科技股份有限公司 | 半导体封装结构及其制造方法 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6965170B2 (en) * | 2003-11-18 | 2005-11-15 | International Business Machines Corporation | High wireability microvia substrate |
US7169691B2 (en) * | 2004-01-29 | 2007-01-30 | Micron Technology, Inc. | Method of fabricating wafer-level packaging with sidewall passivation and related apparatus |
US7659623B2 (en) * | 2005-04-11 | 2010-02-09 | Elpida Memory, Inc. | Semiconductor device having improved wiring |
US20060244124A1 (en) * | 2005-04-27 | 2006-11-02 | Teradyne, Inc. | Reduced cost printed circuit board |
US7692284B2 (en) * | 2005-12-12 | 2010-04-06 | Intel Corporation | Package using array capacitor core |
US7304859B2 (en) * | 2006-03-30 | 2007-12-04 | Stats Chippac Ltd. | Chip carrier and fabrication method |
US7999388B2 (en) | 2007-09-24 | 2011-08-16 | Research Triangle Institute | Preventing breakage of long metal signal conductors on semiconductor substrates |
US7709966B2 (en) * | 2007-09-25 | 2010-05-04 | Sixis, Inc. | Large substrate structural vias |
US20090267183A1 (en) * | 2008-04-28 | 2009-10-29 | Research Triangle Institute | Through-substrate power-conducting via with embedded capacitance |
US8129834B2 (en) * | 2009-01-26 | 2012-03-06 | Research Triangle Institute | Integral metal structure with conductive post portions |
US7994631B1 (en) * | 2009-05-04 | 2011-08-09 | Xilinx, Inc. | Substrate for an integrated circuit package and a method of forming a substrate |
FI20095557A0 (fi) | 2009-05-19 | 2009-05-19 | Imbera Electronics Oy | Valmistusmenetelmä ja elektroniikkamoduuli, joka tarjoaa uusia mahdollisuuksia johdevedoille |
KR102032887B1 (ko) | 2012-12-10 | 2019-10-16 | 삼성전자 주식회사 | 반도체 패키지 및 반도체 패키지의 라우팅 방법 |
US10607951B2 (en) | 2015-12-26 | 2020-03-31 | Intel Corporation | Ground plane vertical isolation of, ground line coaxial isolation of, and impedance tuning of horizontal data signal transmission lines routed through package devices |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4016463A (en) * | 1973-10-17 | 1977-04-05 | Amdahl Corporation | High density multilayer printed circuit card assembly and method |
JPS63211692A (ja) * | 1987-02-27 | 1988-09-02 | 株式会社日立製作所 | 両面配線基板 |
US5834705A (en) * | 1994-03-04 | 1998-11-10 | Silicon Graphics, Inc. | Arrangement for modifying eletrical printed circuit boards |
US5741729A (en) * | 1994-07-11 | 1998-04-21 | Sun Microsystems, Inc. | Ball grid array package for an integrated circuit |
JP3312022B2 (ja) * | 1995-06-19 | 2002-08-05 | イビデン株式会社 | 電子部品搭載用基板 |
JPH10303562A (ja) * | 1997-04-30 | 1998-11-13 | Toshiba Corp | プリント配線板 |
US6525414B2 (en) * | 1997-09-16 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device including a wiring board and semiconductor elements mounted thereon |
US6351040B1 (en) * | 1998-01-22 | 2002-02-26 | Micron Technology, Inc. | Method and apparatus for implementing selected functionality on an integrated circuit device |
JP3179420B2 (ja) * | 1998-11-10 | 2001-06-25 | 日本電気株式会社 | 半導体装置 |
US6201194B1 (en) * | 1998-12-02 | 2001-03-13 | International Business Machines Corporation | Multi-voltage plane, multi-signal plane circuit card with photoimageable dielectric |
US6329603B1 (en) * | 1999-04-07 | 2001-12-11 | International Business Machines Corporation | Low CTE power and ground planes |
US6373717B1 (en) * | 1999-07-02 | 2002-04-16 | International Business Machines Corporation | Electronic package with high density interconnect layer |
JP4405024B2 (ja) * | 2000-01-18 | 2010-01-27 | 株式会社ルネサステクノロジ | 半導体装置 |
US6720502B1 (en) * | 2000-05-15 | 2004-04-13 | International Business Machine Corporation | Integrated circuit structure |
JP4717268B2 (ja) * | 2001-01-12 | 2011-07-06 | 富士通株式会社 | 絶縁樹脂組成物及びそれから形成した絶縁層を含む多層回路基板 |
US6806569B2 (en) * | 2001-09-28 | 2004-10-19 | Intel Corporation | Multi-frequency power delivery system |
JP3872712B2 (ja) * | 2002-04-18 | 2007-01-24 | 日本特殊陶業株式会社 | 多層配線基板 |
US6965170B2 (en) * | 2003-11-18 | 2005-11-15 | International Business Machines Corporation | High wireability microvia substrate |
-
2003
- 2003-11-18 US US10/715,690 patent/US6965170B2/en not_active Expired - Fee Related
-
2004
- 2004-11-11 JP JP2004328132A patent/JP4521251B2/ja not_active Expired - Fee Related
- 2004-11-12 CN CNB200410090406XA patent/CN100364077C/zh active Active
- 2004-11-18 KR KR1020040094514A patent/KR100625064B1/ko not_active IP Right Cessation
-
2005
- 2005-09-23 US US11/233,572 patent/US7279798B2/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102779803A (zh) * | 2011-05-10 | 2012-11-14 | 立锜科技股份有限公司 | 集成电路芯片封装及其制造方法 |
CN103325762A (zh) * | 2012-02-01 | 2013-09-25 | 马维尔国际贸易有限公司 | 具有通孔的球栅阵列封装衬底及其形成方法 |
CN108701684A (zh) * | 2015-12-26 | 2018-10-23 | 英特尔公司 | 被导引通过封装器件的水平数据信号传输线路的接地平面竖直隔离、接地线路同轴隔离以及阻抗调谐 |
CN113130436A (zh) * | 2019-12-31 | 2021-07-16 | 力成科技股份有限公司 | 半导体封装结构及其制造方法 |
CN113130436B (zh) * | 2019-12-31 | 2023-08-08 | 力成科技股份有限公司 | 半导体封装结构及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US6965170B2 (en) | 2005-11-15 |
KR20050048516A (ko) | 2005-05-24 |
US20060012054A1 (en) | 2006-01-19 |
US20050104221A1 (en) | 2005-05-19 |
JP4521251B2 (ja) | 2010-08-11 |
CN100364077C (zh) | 2008-01-23 |
JP2005150730A (ja) | 2005-06-09 |
KR100625064B1 (ko) | 2006-09-20 |
US7279798B2 (en) | 2007-10-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN100364077C (zh) | 高布线能力的微过孔基板及其制造方法 | |
US10319673B2 (en) | Low CTE interposer | |
US7213336B2 (en) | Hyperbga buildup laminate | |
US6175158B1 (en) | Interposer for recessed flip-chip package | |
US10009992B2 (en) | PCB hybrid redistribution layer | |
US5081563A (en) | Multi-layer package incorporating a recessed cavity for a semiconductor chip | |
US20090166873A1 (en) | Inter-connecting structure for semiconductor device package and method of the same | |
US7669320B2 (en) | Coreless cavity substrates for chip packaging and their fabrication | |
CN101515554A (zh) | 半导体器件的制造方法、半导体器件以及配线基板 | |
CN101252125A (zh) | 具减缩结构的复数晶粒封装结构与其形成方法 | |
US8951845B2 (en) | Methods of fabricating a flip chip package for dram with two underfill materials | |
CN102088013A (zh) | 具有晶粒埋入式以及双面覆盖重增层之基板结构及其方法 | |
KR20230015947A (ko) | 모듈형 적층 실리콘 패키지 어셈블리 | |
WO1997008748A1 (en) | Chip-size package, method of manufacturing same, and second level packaging | |
US20110101531A1 (en) | Thermo-mechanical stress in semiconductor wafers | |
CN101425510A (zh) | 半导体元件的叠层封装结构及其方法 | |
US20130070437A1 (en) | Hybrid interposer | |
WO1992017045A1 (en) | Multi-level/multi-layered hybrid package | |
TW202322669A (zh) | 電路板及具有該電路板之半導體封裝 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant |