CN1622310A - 具有沟道隔离结构的半导体装置及其制造方法 - Google Patents

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Abstract

本发明涉及一种具有装置隔离结构的半导体装置，以及制造所述装置的方法。所述半导体装置包括：其中形成有沟道的衬底；以及至少一个装置隔离结构，其包括在沟道上形成的氧化层、在设置于沟道的侧壁上的氧化层上形成的氮化层以及在氮化层上形成的用于填充沟道的高密度等离子体氧化层。

Description

具有沟道隔离结构的半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置，尤其涉及具有沟道隔离结构的半导体装置以及制造所述装置的方法。
背景技术
随着半导体技术的发展，已经实现半导体装置的高速操作以及大规模集成的持续发展。因此非常有必要在相关样式的微粒化方面获得高精度尺寸的效果。这些要求也被应用到在半导体装置中占据相当大的区域的装置隔离区域。
通过硅的局部氧化(LOCOS)方法形成的氧化层通常被用作装置隔离层。但是LOCOS方法的一个缺点是：氧化层形成在一个大区域中，鸟嘴现象出现在氧化层与所述硅衬底的交界表面上。鸟嘴现象使激活区(active region)的范围变小了，导致了漏电电流的产生。
于是，采用形成浅沟道但是将装置极佳地隔离的浅沟道隔离(STI)方法来取代LOCOS方法。下面详细描述在半导体装置中形成的这样的STI结构。
图1A和1B是一个截面视图，用于描述一种制造STI结构的半导体装置的常规的方法。
参见图1A，用于暴露装置隔离区域的多层垫12形成在衬底11上，衬底11分为一个单元区域以及一个外围区域。此时，可以通过堆积垫氧化层12A以及垫氮化层12B来形成多层垫12。
然后，使用所述多层垫12作为蚀刻掩膜来将所述衬底11的一个暴露的部分蚀刻到一预定的深度，于是在衬底11内形成了一个沟道13。使用等离子气体的干蚀刻处理被用于所述蚀刻以形成沟道13。但是，干蚀刻处理会导致沟道13的侧壁上的硅格中出现损失和缺陷。为了减少这些损失和缺陷的发生，通过对所述沟道13的侧壁执行热处理来形成第一氧化层14。
在第一氧化层14形成之后，氮化层15以及第二氧化层16形成在多层垫12以及第一氧化层14上。然后，一绝缘层，例如高密度等离子(HDP)氧化层17以充分填充沟道13的方式沉积。随后氮化层15、第二氧化层16以及HDP氧化层17经过化学机械抛光(CMP)处理，一直到多层垫12的表面暴露出来为止。在CMP处理之后，HDP氧化层17被填充到沟道13中，从而分别在单元区域以及外围区域中获得第一装置隔离结构100以及第二装置隔离结构101。其中，第一以及第二装置隔离结构100和101为STI结构。
参见图1B，执行另一个蚀刻处理，以消除第一装置隔离结构100以及第二装置隔离结构101之间的高度差。随后，多层垫12被清除。更具体地，通过使用磷酸(H3PO4)来执行湿蚀刻处理，以清除垫氮化层12B。随后使用氟酸(HF)及含有缓冲剂的氧化物蚀刻剂(BOE)之一来执行另一个湿蚀刻处理，以清除剩余的垫氧化层12A。
在单元区域以及外围区域中，氮化层15用于保护沟道13的侧壁以及衬底11的底面。另外，氮化层15减小了作用于衬底11的应力并且防止了掺杂物从第一以及第二装置隔离结构100和101扩散到衬底11中。作为这些效果的结果，有可能在更新特性上实现一个改进。
最近，在设计规则为大约80nm的一项半导体技术中，为装置隔离层指定的空间已经逐渐减少到大约0.12um，导致了填缝(gap-fill)空间的减小。
为了克服填缝空间的限制，有必要为HDP氧化层17开发一种适当的处理方法，并且减小第一氧化层14、氮化层15以及第二氧化层16的厚度。但是，第一氧化层14厚度的减小导致了另一个反面效果，其降低了形成在外围区域中的P-通道金属氧化物半导体(PMOS)装置的特性。
图2所示为在装置隔离结构的附近形成的PMOS装置中的泄漏电流的路径的放大图。其中，同样的参考数字用于表示图1A到1B中同样的组件。
如图所示，由于晶体管的热载流子具有高能量，其很容易通过第一氧化层14渗入装置隔离结构101中。其中，渗入装置隔离结构101中的大多数热载流子是带负电荷的电子，其很容易被收集到氮化层15与第一氧化层14之间的一个界面中。此时，由于第一氧化层14是以很薄的厚度形成的，那些带负电荷的电子被更加密集的收集。但是，如果带负电荷的电子被集中在装置隔离结构101的边缘区域中，从其中形成有晶体管的衬底11产生的带有正电荷的电子被定位到装置隔离结构101的外表面的周围。此时，由于带负电荷的电子被很密集地收集在氮化层15与第一氧化层14之间的界面中，更多的带有正电荷的电子也被吸引过来。
因此，密集定位的带有正电荷的电子充当连接被装置隔离结构101隔离的P+结合区域的电流路径。因此，即使通过装置隔离结构101实现了装置隔离，泄漏电流，如旁路电流以及自更新电流也会在相邻的晶体管之间产生。这些泄漏电流成为使PMOS装置的晶体管性能降级的原因。特别地，可能存在PMOS装置中的装置隔离结构的击穿电压的下降的问题。
由于设计规则已经倾向于最小化，设置在沟道底部的氧化层部分变薄了。更薄的厚度加速了装置隔离结构的击穿电压的下降。如果为了克服此限制而增加侧向氧化层的目标厚度，沟道的侧向部分的厚度反而增加，导致了填缝空间的减小。另外，在氮化层被清除以获得足够填缝空间的情况下，有可能导致单元区域中更新特性的下降。因此，要获得更新特性，清除氮化层或许是不行的。
发明内容
因此，本发明的一个目的是提供一种能够形成薄氧化层，并且同时防止由薄氧化层导致的P-通道金属氧化物半导体(PMOS)装置中的装置隔离层的击穿电压下降的半导体装置，以及用于制造该装置的方法。
本发明另一个方面提供了一种半导体装置，包括：其中形成有沟道的衬底；至少一个装置隔离结构，其包括在沟道上形成的氧化层、在设置于沟道的侧壁上的氧化层上形成的氮化层以及在氮化层上形成的用于填充沟道的高密度等离子体氧化层。
本发明另一方面提供了一种制造半导体装置的方法，包括下述步骤：通过蚀刻衬底到一预定的深度而形成沟道；在沟道上形成氧化层；在氧化层上形成氮化层；清除置于沟道底部的氮化层；将高密度等离子体氧化层填充到沟道中；以及平坦化高密度等离子体氧化层，从而在半导体装置中获得至少一个装置隔离结构。
本发明又一方面提供了一种半导体装置，包括：其中形成有沟道的衬底；以及至少一个装置隔离结构，其包括形成在沟道的侧面和底部的氧化层、形成在氧化层上的氮化层、形成在设置于沟道底部的氧化层上的氮氧化层，以及形成在氮化层以及氮氧化层上用于填充沟道的高密度等离子体氧化层。
本发明再一方面提供了一种制造半导体装置的方法，包括下述步骤：通过蚀刻衬底到一预定的深度而形成沟道；在沟道上形成氧化层；在氧化层上形成氮化层；氧化所述氮化层的底部；将高密度等离子体氧化层填充到沟道中；以及平坦化高密度等离子体氧化层，从而在半导体装置中获得至少一个装置隔离结构。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中：
图1A和1B是截面视图，显示了用于制造具有STI结构半导体装置的一种常规的方法；
图2所示为在装置隔离结构的附近形成的PMOS装置中的泄漏电流的路径的放大图；
图3是表示根据本发明的优选实施方式的具有STI结构的一个半导体装置的截面视图；
图4A到4D所示为制造如图3中所示的半导体装置的一种方法的截面视图；以及
图5A到5D所示为根据本发明的另一优选的实施方式制造半导体装置的一种方法的截面视图。
具体实施方式
在下文中，将会参照附图详细描述根据本发明的优选实施方式的一种具有STI结构的半导体装置以及制造该装置的方法。
图3所示为根据本发明的优选实施方式的具有STI结构的一个半导体装置的截面视图；
如图所示，衬底21分为其中形成存储装置的单元区域以及其中形成电路装置的外围区域。分别用于隔离单元区域以及外围区域中的装置的第一装置隔离结构200以及第二装置隔离结构201形成在衬底21中。
更具体地，每个第一装置隔离结构200以及第二装置隔离结构201都包括形成在沟道24的内表面上的氧化层25，沟道24形成在设置于相邻晶体管、形成在氧化层25的侧壁上的氮化层26A以及填充到沟道24中的HDP氧化层27之间的衬底21的一部分之中。
其中，形成氧化层25是为了消除由形成沟道24的蚀刻处理产生的损失，并且其厚度在从大约20到大约50的范围内。另外，氮化层26A作为缓冲层，用于缓冲由于硅制成的衬底21与HDP氧化层27之间的热膨胀系数的差别而产生的应力，并且也作为阻挡层，用于阻止激活区中产生的缺陷向沟道24的内部扩展。氮化层26A可以是由氮化硅，例如Si3N4制成的，其厚度范围从大约50到大约100。
根据本发明的另一个优选的实施方式，包括在第一装置隔离结构200以及第二装置隔离结构201中的氮化层26A没有形成在沟道24的底部表面上，而是仅形成在沟道24的侧壁上。由于氮化层26A的此选择性结构，使得提高单元区域中的更新特性成为可能，原因是单元区域中的沟道24的底部表面不会受到结合区域与装置隔离结构之间产生的泄漏电流的影响。另外，外围区域中的氮化层26A的此选择性结构可以防止PMOS装置中的装置隔离结构201的击穿电压下降，下降是由氧化层25与氮化层26A之间的界面中收集的电荷所导致的。也就是说，由于氮化层26A没有形成在沟道24的底部表面，因此泄漏电流可以流过装置隔离结构200和201。
图4A到4D所示为制造图3所示半导体装置的一种方法的截面视图。
参见图4A，准备了一个半成的衬底结构。该半成的衬底结构包括提供有浅沟道24的衬底21、图案化的垫氮化层23、图案化的垫氧化层22以及氧化层25。其中，氧化层25形成在浅沟道24上，并且图案化的垫氧化层22以及图案化的垫氮化层23形成在没有沟道24形成的衬底21的顶部。
下面详细描述准备半成的衬底结构的过程。
首先，衬底21是一个硅衬底，包括预定数量的杂质，并且被分类为单元区域以及外围区域。
在每个单元区域以及外围区域中，垫氧化层22以及垫氮化层23通过光刻术处理顺序地形成在衬底21上，光刻术处理执行的目标是暴露出衬底21的指定装置隔离区域。通过该光刻术处理，就获得了图案化的垫氮化层23以及图案化的垫氧化层22。另外，图案化的垫氧化层22的厚度范围从大约50到大约150，而图案化的垫氮化层23的厚度范围从大约1000到大约2000。另外，单独指定的装置隔离区域确定了单元区域以及外围区域，并且用于隔离每个区域中的装置。
随后，在每个单元区域和外围区域中，通过使用图案化的垫氮化层23作为蚀刻掩膜而将衬底21的暴露部分蚀刻到从大约1000到大约1500的深度而形成沟道24。其中，沟道24是一个浅沟道，用于隔离每个单元区域和外围区域中的装置。与外围区域中形成的沟道24相比，形成在单元区域中的沟道24具有更窄的宽度，原因是在单元区域中更加密集地形成装置。用于在每个单元区域和外围区域中形成沟道24的蚀刻处理可以采用使用等离子体的干蚀刻处理。但是，此干蚀刻处理反而可能导致硅格中的损失和缺陷，这有可能成为诱发泄漏电流的根源。
在每个单元区域和外围区域中，导致在沟道24内的硅格中产生损失和缺陷的氧化层25随后通过对沟道24的侧壁执行一个热处理而形成在沟道24的内表面上。此时，氧化层25的厚度与填缝空间相比是比较薄的，但是用于维持硅(Si)和二氧化硅(Sio2)之间的界面特性已经足够厚了。专门确定此厚度的目的是使在硅和氧化硅之间的界面内形成的阱晶格点(trap sites)的数量最小化。优选地，氧化层25的厚度范围是从大约10到大约100。
在采用炉子氧化过程以形成氧化层25的过程中，炉子氧化过程在从大约750℃到大约900℃的温度范围内进行。在采用低温等离子体/自由基的氧化处理时，优选温度范围是从大约200℃到大约600℃。
如上所述，通过执行更少提供界面阱的干氧化处理而在每个单元区域和外围区域中形成氧化层25。例如，为了使界面阱的数量最小，大约5％到大约10％的氯(Cl)气在干氧化处理开始时被加入，干氧化处理随后在大约850℃到大约950℃的温度范围中执行。也就是说，湿氧化处理通常由于化学终止的氢而产生更少数量的界面阱，但是最终由于弱的氢键容易被外部施加的电应力打开而产生了更多的界面阱。但是，使用氯气的干氧化处理具有数量较少的界面阱，原因是氯气分子被堆积在硅衬底21与氧化层25之间的界面上，从而与硅形成了比氢键更强的氯键。
参见图4B，通过采用化学汽相沉积(CVD)方法在包含氧化层25的衬底结构上形成氮化层26。其中将氮化层26用作缓冲层，用于缓冲由于衬底21与在后续处理中将被填充到沟道24中的HDP氧化层之间的热膨胀系数的差别而产生的应力，并且也用作阻挡层，用于阻止激活区中产生的缺陷向装置隔离结构的内部扩展。硅氮化物(Si3N4)是形成氮化层26的典型材料。另外，氮化层的厚度范围从大约20到大约100。
特别地，氮化层26以不同的厚度沉积在沟道结构的每个不同的部分。也就是说，通过控制分级覆盖特性，使沉积在沟道24底部表面上的氮化层26的底部厚度D3比置于沟道24的顶部和底部上的氮化层26的顶厚度和侧厚度D1和D2薄。
参见图4C，通过使用光致抗蚀剂样式(photoresist pattern)(没有示出)作为掩膜来清除置于沟道24底部的氮化层26的部分。另外，对氮化层26的底部的清除防止了电荷收集点，即氮化层26与氧化层25之间的界面的形成。这里，参考数字26A表示在清除了氮化层26的底部之后残余的氮化层。
随后，上述HDP氧化层27以允许沟道24被充分填充的厚度形成在上面产生的衬底结构上。HDP氧化层27的厚度范围从大约6000到大约10000。此时，HDP氧化层27通过采用等离子体沉积方法使用硅以及氧等离子体来沉积，优选的是等离子体增强的CVD方法。
参见图4D，对HDP氧化层27进行CMP处理，延续到图案化的垫氮化层23被暴露时为止。在CMP处理之后，HDP氧化层27被填充到沟道24中，从而分别在单元区域以及外围区域中分别形成第一装置隔离结构200以及第二装置隔离结构201。
随后执行一个附加的蚀刻处理以消除第一装置隔离结构200以及第二装置隔离结构201之间的高度差。然后通过使用磷酸(H3PO4)执行清除处理，以清除图案化的垫氮化层23。随后使用氟酸(HF)或BOE来执行另一个清除处理，以清除图案化的垫氧化层22。
图5A到5D是描述根据本发明的另一优选的实施方式制造半导体装置的一种方法的截面视图。
参见图5A，准备了一个半成的衬底结构。半成的衬底结构包括提供有浅沟道34的衬底31、图案化的垫氮化层33、图案化的垫氧化层32以及氧化层35。其中，氧化层35形成在浅沟道34上，图案化的垫氧化层32以及图案化的垫氮化层33形成在没有沟道34形成的衬底31的顶部。
下面详细描述准备半成的衬底结构的过程。
首先，衬底31是一个硅衬底，包括预定数量的杂质，并且被分类为单元区域以及外围区域。
在每个单元区域以及外围区域中，垫氧化层32以及垫氮化层33通过光刻术处理顺序地形成在衬底31上，光刻术处理执行的目标是暴露出衬底31的指定的装置隔离区域。通过该光刻术处理就获得了图案化的垫氮化层33以及图案化的垫氧化层32。另外，图案化的垫氧化层32的厚度范围从大约50到大约150，而图案化的垫氮化层33的厚度范围从大约1000到大约2000。另外，单独指定的装置隔离区域确定了单元区域以及外围区域，并且用于隔离每个区域中的装置。
随后，在每个单元区域和外围区域中，通过使用图案化的垫氮化层33作为蚀刻掩膜将衬底31的暴露部分蚀刻到从大约1000到大约1500而形成沟道34。其中，沟道34是一个浅沟道，用于隔离每个单元区域和外围区域中的装置。与外围区域中形成的沟道34相比，形成在单元区域中的沟道34具有更窄的宽度，原因是在单元区域中更加密集地形成装置。用于在每个单元区域和外围区域中形成沟道34的蚀刻处理可以采用使用等离子体的干蚀刻处理。但是，该干蚀刻处理反而可能导致硅格中的损失和缺陷，这有可能成为诱发泄漏电流的根源。
在每个单元区域和外围区域中，导致在沟道34内的硅格中产生损失和缺陷的氧化层35随后通过对沟道34的侧壁执行热处理而形成在沟道34的内表面上。此时，氧化层35的厚度与填缝空间相比是比较薄的，但是用于维持硅(Si)和二氧化硅(Sio2)之间的界面特性已经足够厚了。专门确定此厚度的目的是使在硅和氧化硅之间的界面内形成的阱晶格点的数量最小化。优选地，氧化层35的厚度范围是从大约10到大约100。
在采用炉子氧化过程以形成氧化层35的过程中，炉子氧化过程在从大约750℃到大约900℃的温度范围内进行。在采用低温等离子体/自由基的氧化处理时，优选温度范围是从大约200℃到大约600℃。
如上所述，通过执行提供更少界面阱的干氧化处理而在每个单元区域和外围区域中形成氧化层35。例如，为了使界面阱的数量最小，大约5％到大约10％的氯(Cl)气在干氧化处理开始时被加入，干氧化处理随后在大约850℃到大约950℃的温度范围中执行。也就是说，湿氧化处理通常由于化学终止的氢而产生更少数量的界面阱，但是最终由于弱的氢键容易被外部施加的电应力打开而产生了更多的界面阱。但是，使用氯气的干氧化处理具有数量减少的界面阱，原因是氯气分子被堆积在硅衬底31与氧化层35之间的界面上，从而与硅形成了比氢键更强的氯键。
参见图5B，通过采用CVD法在包含氧化层35的衬底结构上形成氮化层36。其中，氮化层36用作缓冲层，用于缓冲由于衬底31与在后续处理中将被填充到沟道34中的HDP氧化层之间的热膨胀系数的差别而产生的应力，并且也用作阻挡层，用于阻止激活区中产生的缺陷向装置隔离结构的内部扩展。氮化硅(Si3N4)是用于形成氮化层36的典型材料。
特别地，氮化层36以不同的厚度沉积在沟道结构的每个不同的部分。也就是说，通过控制分级覆盖特性使沉积在沟道34底部表面上的氮化层36的底部厚度D3比置于沟道34的顶部和底部上的顶厚度和侧厚度D1和D2薄。特别地，底部厚度D3是通过考虑随后进行的HDP氧化层沉积过程中氧化的氮化层36的厚度而确定的。
参见图5C，通过执行预热处理来氧化设置在沟道34底部的氮化层36，从而获得一个氮氧化层36B以及一个剩余的氮化层36A。形成在沟道34底部的氮化层36的优选厚度范围是从大约0到大约70。
另外，氮化层36的氧化取决于氧气(O2)的流速、预热处理的处理周期以及在等离子体中增加电离速率的低频电源。特别地，在使用流速范围从大约100sccm到大约500sccm的氧气以及范围从大约2,000W到大约5,000W的低频电源的情况下，执行预热处理大约100秒到大约500秒。此氮化层26的底部氧化防止了电荷收集点，即氮化层26与氧化层25之间的界面的形成。
随后，上述HDP氧化层37以允许沟道34被充分填充的厚度形成在上面产生的衬底结构上。HDP氧化层37的厚度范围从大约6000到大约10000。此时，HDP氧化层37通过采用等离子体沉积方法使用硅以及氧等离子体而沉积，优选地为等离子体增强的CVD方法。
参见图5D，对HDP氧化层37进行CMP处理，直到图案化的垫氮化层33的表面被暴露时为止。在CMP处理之后，HDP氧化层37被填充到沟道34中，从而分别在单元区域以及外围区域中形成第一装置隔离结构300以及第二装置隔离结构301。
随后执行另一个蚀刻处理，以消除第一装置隔离结构300以及第二装置隔离结构301之间的高度差。然后使用磷酸(H3PO4)来执行清除处理，以清除图案化的垫氮化层33。随后使用氟酸(HF)或BOE来执行另一个清除处理，以清除图案化的垫氧化层32。
根据本发明的优选的实施方式，在外围区域中，设置在沟道底部表面上的氮化层在HDP氧化层沉积之前被清除或者氧化。因此即使收集电子的氮化层存在于沟道的侧壁上，在相邻晶体管的结合区域之间也不会形成泄漏电流路径，原因在于没有在沟道的底部表面形成的氮化层。
另外，在单元区域中，设置在沟道侧壁上的剩余氮化层是获取好的更新特性所必须的。但是清除或者氧化设置在沟道底部表面的上的氮化层不是关键性的，原因在于氮化层的底部对装置隔离结构与结合区域之间的泄漏电流没有影响。
由于氮化层与侧面氧化层之间的界面不是通过清除设置在沟道底部表面上的氮化层，或者通过将设置在沟道底部表面上的氮化层变为另一种材料而形成的，所以可以减小侧面氧化层的厚度而不降低PMOS装置中的装置隔离结构的击穿电压，其中击穿电压的降低是由电荷捕获所导致的。由于氧化层的厚度降低，可以获得用于形成装置隔离结构的填缝空间。
该申请包含的主题涉及2003年11月28日提交至韩国专利局的韩国专利申请KR 2003-0085701，其全部内容在这里加以参考引用。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。

Claims (18)

1.一种半导体装置，包括：
其中形成有沟道的衬底；以及
至少一个装置隔离结构，其包括在沟道上形成的氧化层、在设置于沟道的侧壁上的氧化层上形成的氮化层以及在氮化层上形成的用于填充沟道的高密度等离子体氧化层。
2.如权利要求1所述的半导体装置，其特征在于：所述装置隔离结构隔离形成在所述衬底的单元区域以及外围区域之一中的元件。
3.如权利要求2所述的半导体装置，其特征在于：形成在所述衬底的外围区域中的元件是P-通道金属氧化物半导体(PMOS)装置。
4.如权利要求2所述的半导体装置，其特征在于：所述高密度等离子体氧化层接触到位于所述沟道底部的氧化层。
5.一种制造半导体装置的方法，包括下述步骤：
通过蚀刻衬底到一预定的深度而形成沟道；
在沟道上形成氧化层；
在氧化层上形成氮化层；
清除沟道底部的氮化层；
将高密度等离子体氧化层填充到沟道中；以及
平坦化所述高密度等离子体氧化层，从而在半导体装置中获得至少一个装置隔离结构。
6.如权利要求5所述的方法，其特征在于：设置于所述沟道底部的氮化层的厚度比设置在所述沟道的顶部和侧面的氮化层薄。
7.如权利要求6所述的方法，其特征在于：所述氮化层的厚度范围从大约20到大约100。
8.如权利要求5所述的方法，其特征在于：所述氮化层是在从大约500℃到大约800℃的温度范围中形成的。
9.如权利要求5所述的方法，其特征在于：所述装置隔离结构隔离所述衬底的单元区域或外围区域中形成的元件。
10.如权利要求5所述的方法，其特征在于：所述氧化层的厚度范围是从大约10到大约100。
11.一种半导体装置，包括：
其中形成有沟道的衬底；以及
至少一个装置隔离结构，其包括形成在沟道的侧面和底部的氧化层、形成在氧化层上的氮化层、形成在设置于沟道底部的氧化层上的氮氧化层，以及形成在氮化层以及氮氧化层上用于填充沟道的高密度等离子体氧化层。
12.如权利要求11所述的半导体装置，其特征在于：所述装置隔离结构隔离形成在衬底的单元区域或外围区域中的元件。
13.一种制造半导体装置的方法，包括下述步骤：
通过蚀刻衬底到一预定的深度而形成沟道；
在所述沟道上形成氧化层；
在所述氧化层上形成氮化层；
氧化所述氮化层的底部；
将高密度等离子体氧化层填充到沟道中；以及
平坦化所述高密度等离子体氧化层，从而在半导体装置中获得至少一个装置隔离结构。
14.如权利要求13所述的方法，其特征在于：氧化所述氮化层底部的步骤通过在填充所述高密度等离子体氧化层之前执行一个预热处理来进行。
15.如权利要求14所述的方法，其特征在于：所述氮化层底部的氧化取决于氧气的流速、所述预热处理的周期以及在所述等离子体中增加电离速率的低频电源。
16.如权利要求14所述的方法，其特征在于：用于氧化所述氮化层底部的预热处理执行大约100秒到大约500秒。
17.如权利要求14所述的方法，其特征在于：所述预热处理过程使用流速范围从大约100sccm到大约500sccm的氧气以及范围从大约2000W到大约5000W的低频电源，用于氧化所述氮化层的底部。
18.如权利要求14所述的方法，其特征在于：所述氮化层的底部的厚度范围从大约0到大约70。
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