CN1614718A

CN1614718A - 半导体存储装置及其非易失性存储器验证方法

Info

Publication number: CN1614718A
Application number: CN200410092289.0A
Authority: CN
Inventors: 保高和夫
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2003-11-06
Filing date: 2004-11-05
Publication date: 2005-05-11
Anticipated expiration: 2024-11-05
Also published as: JP2005141827A; CN100447902C; US7079418B2; US20050117396A1

Abstract

本发明提供一种可提高可靠性的半导体存储装置和微型计算机。半导体存储装置具备了：非易失性存储器；和比较从所述非易失性存储器读出的读出信号的电平与第1基准电平的第1读出放大器，其中具备检测机构，其在检测出所述读出信号的电平与所述第1基准电平之差比规定的电平差小时，输出表示比该电平差小的检测信号。此外，在具备该半导体存储装置和控制向所述非易失性存储器的存取的处理器的微型计算机中，所述处理器具备：根据所述检测信号，控制向非易失性存储器的存取的控制机构。

Description

半导体存储装置及其非易失性存储器验证方法

技术领域

本发明涉及半导体存储装置及其非易失性存储器的验证方法、微型计算机及其非易失性存储器控制方法。

背景技术

图4涉及能进行闪烁存储器(flash memory，闪存)或EEPROM等的电数据擦除或写入，即使切断电源也可保持存储数据的非易失性半导体存储装置，表示其存储器单元的结构的一例。该半导体存储装置所具备的存储器单元在控制栅极41和漏极45以及源极46间隔着绝缘膜43及44，具有浮动栅极42，通过向控制栅极41、漏极45及源极46施加规定的电压，从而向浮动栅极42注入或释放电子(参照专利文献1)。

在这里，在向浮动栅极42注入电子以累积负电荷时，通过该负电荷，施加于控制栅极42上的规定正电压被抵消，漏极45及源极46间呈非导通(OFF)状态。另一方面，在从浮动栅极42释放电子而除去电荷时，通过向控制栅极41施加规定的正电压，漏极45及源极46间流过电流，呈导通(ON)状态。

在该半导体存储装置中，为了识别漏极45、源极46间的导通及非导通状态，如图5所示，具有将来自存储器单元的规定选通脉冲位置的读出电压Vr(正侧)与规定的阀值电压Vnormal(负侧)比较，输出表示逻辑值“0(非导通)”或逻辑值“1(导通)”的电压Vout的读出放大器12(以下称NORMAL用读出放大器)。例如，在NORMAL用读出放大器12中，在漏极45及源极46间为非导通的情况下，读出电压Vr比阀值电压Vnormal低，输出表示逻辑值“0”的电压Vout。另一方面，在漏极45及源极46间为导通的情况下，读出电压Vr成为阀值电压Vnormal以上，输出表示逻辑值“1”的电压Vout。

【专利文献1】

特开平11-283379号公报

然而，在非易失性半导体存储装置中，作为数据保持特性要求维持规定的规格(spec)。但是，成为其障碍的是存储器单元的数据保存(DataRetention)和读出扰动(Read Disturb)。所谓数据保存是指在通过擦除而从浮动栅极消除电子的状态下，无论电源ON/OFF，都会以某些原因向浮动栅极慢慢注入电子的障碍。另外，所谓读出扰动是指通过利用写入，多次反复读出注入到浮动栅极的电子的动作，使注入的电子慢慢消除的障碍。

在此，可知注入到浮动栅极的电子随着半导体存储装置长期使用而引起的存储器单元劣化等，产生向位于浮动栅极周围的绝缘膜中的电子阱或热能引起的电子消失等，数据保存以及读出扰动恶化。

图6是说明半导体存储装置中的存储器单元输入输出特性的图。该图中所示的栅极电压Vg为在读出存储保持在该存储器单元中的数据时，施加到控制栅极的电压。由于伴随数据保存或读出扰动的恶化，在浮动栅极有电荷时的存储器单元输入输出特性从50a移至50b，故存储器单元的读出电压Vr的电平从Va减少至Va’。而且，设Va’在Vnormal之上。即，在NORMAL用读出放大器12中，与表示逻辑值成为“1”的区间(以下称MRG(Margin)1)的阀值电压Vnormal之差从|Va-Vnormal|减少到|Va’-Vnormal|。

另一方面，在浮动栅极没有电荷的情况下也同样，由于在数据保存或读出扰动恶化时存储器单元输入输出特性从51a移至51b，故存储器单元读出电压Vr的电平从Vb增至Vb’。而且，设Vb’比Vnormal小。即，在NORMAL用读出放大器12中，与表示逻辑值成为“0”区间(以下称MRG(Margin)0)的阀值电压Vnormal之差从|Vnormal-Vb|减少到|Vnormal-Vb’|。

但是，伴随着数据保存或读出扰动的恶化，即使在存储器单元的读出电压Vr的电平从Va变化为Va’或从Vb变化为Vb’的情况下，在NORMAL用读出放大器12中，通过比较存储器单元的输出电压Va’或Vb’与阀值电压Vnormal，也输出表示合理的逻辑值的电压。即，在现有的半导体存储装置的结构中，即使有数据保存或读出扰动恶化的迹象，也难以作为错误检测出来。

此外，伴随数据保存或读出扰动的恶化，在从Va变化后的Va’比Vnormal小的情况下，或从Vb变化后的Vb’为Vnormal以上的情况下，从NORMAL用读出放大器12输出表示不合理的逻辑值的电压。因此，由于在装载了该半导体存储装置的微型计算机等系统中，使用由NORMAL用读出放大器12输出的表示输出不合理的逻辑值的信号，故产生引起系统错误的可能。

发明内容

因此，本发明的目的在于，提供一种使可靠性提高了的半导体存储装置及其非易失性存储器检验方法，以及微型计算机及其非易失性存储器控制方法。

为了解决上述课题的主要的本发明，是一种半导体存储装置，其中具备了：非易失性存储器；和比较从所述非易失性存储器读出的读出信号的电平与第1基准电平的第1读出放大器，其特征在于，具备检测机构，其在检测出上述读出信号的电平与上述第1基准电平之差比规定的电平差小时，输出表示比该电平差小的检测信号。

再者，上述“检测机构”例如由后述的“MRG1用读出放大器”、“MRG0用读出放大器”、“错误检测电路”以及“用于将各读出放大器的输出提供给错误检测电路的配线”构成。

根据上述本发明的半导体存储装置的构成，在非易失性存储器中，通过数据保存或读出扰动恶化，从而即使在由非易失性存储器读出的读出信号电平变化的情况下，也能由上述检测信号预先检测到。因此，可提供使可靠性提高的半导体存储装置及其非易失性存储器验证方法。

此外，本发明是一种微型计算机，其中具有：具备了非易失性存储器和比较由所述非易失性存储器读出的读出信号电平与第1基准电平的第1读出放大器的半导体存储装置；和控制向所述非易失性存储器存取的处理器，其特征在于，所述半导体存储装置具备检测机构，其在检测出所述读出信号电平与所述第1基准电平之差小于规定的电平差时，输出表示比该电平差小的检测信号；所述处理器具备控制机构，其根据所述检测信号控制对与所述检测信号对应的所述非易失性存储器的存储区域的存取。

再者，所述“控制机构”例如由后述的“插入控制部”或“校验处理部”和、各控制相关的“程序计数器”、“堆栈处理部”、“RAM”、“存储器”、“μI寄存器”等半导体存储装置的控制中所必需的电路元件构成。

根据本发明的微型计算机的构成，在非易失性存储器中，通过数据保存或读出扰动恶化，从而即使在由非易失性存储器读出的读出信号电平变化的情况下，也能由上述检测信号预先检测到。而且，对于与所述检测信号对应的非易失性存储器的存储区域，例如可以通过禁止存取、或以与其所存储保持的数据相同的内容执行重新写入等，来提高可靠性。

即，可以提供使可靠性提高的微型计算机及其非易失性存储器控制方法。

根据本发明，可以提供使可靠性提高的半导体存储装置及其非易失性存储器验证方法、微型计算机及其非易失性存储器控制方法。

附图说明

图1是本发明的微型计算机的框图。

图2是说明本发明的错误检测回路的错误判别内容的表格。

图3是说明本发明的微型计算机的动作的流程图。

图4是表示构成现有的半导体存储装置的存储器单元的剖面结构的图。

图5是说明现有的半导体存储装置的读出放大器的构成的图。

图6是说明存储器单元的输入输出特性的变化的图。

图中：10-存储器单元阵列，11-NORMAL用读出放大器，12-MRG1用读出放大器，13-MRG0用读出放大器，14-错误检测回路，100-半导体存储装置，21-存储器，22-μI寄存器，23-控制寄存器，24-插入控制部，25-程序计数器，26-堆栈处理部，27-RAM，28-校验处理部，200-CPU，1000-微型计算机，41-控制栅极，42-浮动栅极，43-绝缘膜，44-绝缘膜，45-漏极，46-源极，50-存储器单元的输入输出特性(没有电荷)，51-存储器单元的输入输出特性(有电荷)。

具体实施方式

<系统构成>

图1是本发明的微型计算机1000的框图。如图所示，微型计算机1000备有半导体存储装置100和CPU(“处理器”)200。

＝＝＝半导体存储装置侧的构成＝＝＝

首先，半导体存储装置100呈现如图4所示的：由于注入电子的浮动栅极42由绝缘膜43及44绝缘，故即使切断电源，存储器单元中存储保持的数据也不会消除的、所谓非易失性。即，作为半导体存储装置100可采用闪存或EEPROM等非易失性存储设备。

另外，半导体存储装置100具备：存储器单元阵列(“非易失性存储器”)10、NORMAL用读出放大器(“第1读出放大器”)11、MRG1用读出放大器(“第2读出放大器”)12、MRG0用读出放大器(“第3读出放大器”)13和错误检测回路(“检测回路”)14。

存储器单元阵列10如图4所示，排列多个能根据向浮动栅极42的电子注入状况判断存储保持数据是“0”还是“1”的存储器单元(保存最小存储单位信息的存储区域)而构成。而且，存储器单元例如由拆分栅极(Split Gate)型MOS晶体管或多层栅极(Stacked Gate)型MOS晶体管等构成。此外，作为存储器单元阵列10的外围电路，除后述的各读出放大器11～13以外，还备有地址译码器或数据寄存器等(图中均未示出)作为半导体存储装置100所公知的电路元件。

NORMAL用读出放大器11比较由构成存储器单元阵列10的各存储器单元的规定选通脉冲位置读出的读出电压Vr(“读出信号”)的电平和规定的阀值电压Vnormal的电平(第1基准电平)，输出与表示存储器单元的晶体管非导通的逻辑值“0”或表示存储器单元的晶体管导通的逻辑值“1”中的任何一个对应的电压Vout1。例如，在存储器单元的晶体管非导通时，读出电压Vr的电平较阀值电压Vnormal电平低，输出表示逻辑值“0”的电压Vout1。而在存储器单元的晶体管导通时，读出电压Vr的电平为阀值电压Vnormal的电平以上，输出表示逻辑值“1”的电压Vout1。

MRG1用读出放大器12将上述读出电压Vr的电平与比阀值电压Vnormal的电平高的阀值电压Vmrg1(“第2基准电平”)的电平进行比较，在读出电压Vr的电平为阀值电压Vmrg1的电平以上时，输出表示逻辑值“1”的电压Vout2，在读出电压Vr的电平低于阀值电压Vmrg1的电平时，输出表示逻辑值“0”的电压Vout2。而且，将阀值电压Vmrg1的电平设定为后述MRG1满足规定的余量的大小。

MRG0用读出放大器13将上述读出电压Vr的电平与比阀值电压Vnormal的电平低的阀值电压Vmrg0(“第3基准电平”)的电平相比较，在读出电压Vr的电平为阀值电压Vmrg0的电平以上时，输出表示逻辑值“1”的电压Vout3，在读出电压Vr的电平低于阀值电压Vmrg0的电平时，输出表示逻辑值“0”的电压Vout3。而且，将阀值电压Vmrg0的电平设定为后述MRG0满足规定的余量的大小。

以上，作为各读出放大器11至13的构成，对采用输入输出电压类型的电压读出放大器电路的情况进行了说明，但也可以采用输入输出电流类型的电流读出放大器电路。而且，在采用电流读出放大电路时，各读出放大器11～13将由构成存储器单元阵列10的各存储器单元读出的读出电流Ir(“读出信号”)的电平与规定的基准电流的电平(“第1～第3基准电平”)进行比较，输出表示逻辑值“0”或“1”的电压。

错误检测回路14在由存储器单元读出的读出电压Vr的电平为阀值电压Vnormal以上，且表示逻辑值“1”时，判别表示逻辑值为“1”的区间的读出电压Vr和阀值电压Vnormal的电平差MRG1(“规定的电平差”)是否有余量(是否有余量错误)。另外，同样在读出电压Vr的电平低于阀值电压Vnormal且表示逻辑值“0”时，判别表示逻辑值为“0”区间的阀值电压Vnormal和读出电压Vr的电平差MRG0(“规定的电平差”)是否有余量(是否有余量错误)。而且，当判定为上述MRG1及/或MRG0无余量时，对CPU200输出表示余量错误(margin error)的错误信号(“检测信号”)。

错误检测回路14，例如如图2所示，可以根据作为各读出放大器11～13的输出的电压Vout1、Vout2及Vout3，由进行余量错误判定的逻辑电路来实现上述功能。

首先，在图2(a)所示的“Vr＞Vmrg1”时，各读出放大器11～13的输出均表示逻辑值“1”。另外，在图2(d)所示的“Vmrg1＞Vr”时，各读出放大器11～13的输出均表示逻辑值“0”。在图2(a)及(d)中，由于错误检测回路14成为MRG1及MRG0满足规定的余量的大小，故判定为余量正常，不输出错误信号。

其次，在图2(b)所示的“Vmrg1＞Vr＞Vnormal”时，由于MRG1用读出放大器12的输出表示为与其他读出放大器11及13的输出不同的逻辑值“0”，故各读出放大器11～13的输出表示的逻辑值不一致。此时，由于MRG1不是满足规定的余量的大小，故判定为MRG1的余量错误，输出错误信号。

再者，在图2(c)所示的“Vnormal＞Vr＞Vmrg0”时，由于MRG0用读出放大器13的输出表示为与其他读出放大器11及12的输出不同的逻辑值“1”，故各读出放大器11～13的输出表示的逻辑值不一致。此时，由于MRG0不是满足规定的余量的大小，故判定为MRG0的余量错误，输出错误信号。

＝＝＝CPU侧构成＝＝＝

CPU200对存储器单元阵列10的各存储器单元控制数据的写入、读出、擦除等存取。而且，作为CPU200的构成，如图1所示，具有存储器21、μI寄存器22、控制寄存器(“存储机构”)23、插入控制部24、程序计数器25、堆栈处理部26、RAM27、校验处理部28。

存储器21是临时存储通过NORMAL用读出放大器11由存储器单元阵列10读出的数据的寄存器，μI寄存器22是临时存储同样通过NORMAL用读出放大器11读出的命令码的寄存器。CPU200在从错误检测回路14接收到错误信号时，根据解读了μI寄存器22所存储的命令码的结果，执行对存储在存储器21中的数据的运算处理等常规处理。

控制寄存器23是用于设定MRG1用读出放大器12及MGR0用读出放大器13以及错误检测回路14的启动或停止的寄存器。例如，在控制寄存器23内有设定读出放大器12、13及错误检测回路14的启动或停止的标志(例如启动模式为“1”、停止模式为“0”)。CPU200将该标志值相应的使能信号发送给读出放大器12、13及错误检测回路14。由此，在错误检测回路14中不需要进行错误检测时，能停止读出放大器12、13及错误检测回路14的动作，可抑制该部分的电力消耗。

插入控制部24在从错误检测回路14接收了错误信号时，中断目前执行的从某存储器单元阵列10的数据读出，对成为余量错误的对象的存储区域(以下称错误区域)，进行用来执行预先设定在RAM27的插入矢量中的重新写入(插入命令)的插入控制。此外，插入控制部24在执行上述插入命令之际，将插入信号发送至堆栈处理部26。

程序计数器25是在CPU200对存储器单元阵列10的存储区域进行写入或读出等存取时，作为其存取端用以预先存储顺序增长的程序计数器地址(以下称PC地址)的寄存器。

堆栈处理部26在从插入控制部24接收了插入信号时，进行是存储在程序计数器25中的当前PC地址保存(堆栈)到设在RAM27中的PC地址堆栈区域的处理。

RAM27是设在CPU200中的存储器，除如前所述划分存储附加插入矢量后的插入命令的区域或PC地址堆栈区域外，还划分有数据保存区域。数据保存区域是在上述插入产生时，用于保存存储在存储器单元阵列10的错误区域内的数据的区域。另外，在错误检测回路14中，由于即使在检测出余量错误时，NORMAL用读出放大器11的输出也表示正确的逻辑值，故能将与存储在存储器单元阵列10的错误区域中的数据相同内容的数据重新写入该错误区域。

校验处理部28根据插入命令，执行了向错误区域的重新写入后，判别该重新写入的数据是否正常。具体地，根据在从错误区域读出重新写入的数据时所生成的错误检测回路14的输出(错误信号)，对MRG1及MRG0再次进行余量错误判别。这样，提高存储保持在存储器阵列10中数据的可靠性。

<微型计算机的动作>

适当参照图1的框图，并根据图3的流程图，对本发明的微型计算机的动作进行说明。

首先，CPU200应对存储保存在存储器单元阵列10的存储区域A(参照图1)中的存储保持数据进行是否有余量错误进行校验，将保存在控制寄存器23中的标志值设定为表示启动模式的“1”，同时根据该标志值对半导体存储装置100的各读出放大器11～13及错误检测回路14发送使能信号。其结果，各读出放大器11～13及错误检测回路14成为启动状态。

其次，CPU200应开始读出对应于存储区域A的各存储器单元的存储保持数据，将作为设定在程序计数器25中的存储区域A读出开始地址的PC地址或读出控制信号等向半导体存储装置100发送。而且，在程序计数器25内，每改变一次存储区域A的读出端，PC地址就依次增加。

另一方面，半导体存储装置100向对应于由CPU200接收的PC地址的存储器单元施加规定的栅极电压Vg等，自该存储器单元的规定选通脉冲位置向NORMAL用读出放大器11、MRG1用读出放大器12及MRG0用读出放大器13输入对应于该存储保持数据的读出电压Vr。

各读出放大器11～13将从存储器单元阵列10输入的读出电压Vr与各阀值电压(阀值电压Vnormal、阀值电压Vmrg1、阀值电压Vmrg0)进行比较，并向错误检测回路14供给(S300)表示逻辑值“0”或逻辑值“1”的电压Vout1、电压Vout2及电压Vout3。再有，作为NORMAL用读出放大器11的输出的电压Vuot1，作为该存储器单元的存储保持数据预先保存在CPU200的存储器21或μI寄存器22中。

错误检测回路14判别由各读出放大器11～13供给的电压Vout1、电压Vout2及电压Vout3表示的逻辑值是否完全一致(S301)。在这里，在各逻辑值完全一致时(S301：是)，错误检测回路14判定没有MRG1及MRG0相关的余量错误，为正常。其结果，CPU200继续进行常规的读出处理(S302)。另一方面，在各逻辑值不完全一致时(S301：否)，由于MRG1或MRG0至少有一个发生余量错误，故错误检测回路14对CPU200应产生对当前正在执行的读出处理相关的插入，对CPU200的插入控制部24发送错误信号(S303)。

插入控制部24以收到来自错误检测回路14的错误信号为契机，使插入控制产生(S304)，率先执行设定在RAM27的插入矢量中的重新写入命令，向堆栈处理部26发送插入信号。而且，插入控制部24通过堆栈处理部26将存储在程序计数器25中的当前PC地址保存到RAM27的PC地址堆栈区域(S305)。

此外，插入控制部24在PC地址的保存后，对包含产生了余量错误的存储器单元的存储区域A执行用来执行预先设定在RAM27的插入向量中的重新写入的插入控制。此时，插入控制部24根据保存到RAM27的PC地址堆栈区域中的PC地址，特定包含发生了余量错误的存储器单元的错误区域的地址(S306)。

插入控制部24根据该特定的地址，将自存储器单元阵列10的错误区域读出的存储保持数据直接或暂时存储到存储器21后，保存到RAM27的数据保存区域(S307)。而且，插入控制部24执行将成为与保存的存储保持数据同一内容的重新写入数据重新写入到存储器单元阵列10的错误区域(S308)。

接着，校验处理部28在执行完向错误区域的重新写入后，根据在由错误区域读出重新写入的数据时所生成的错误检测回路14的输出，再次判别MRG1及MRG0是否有余量错误，检验重新写入的数据是否被正常地写入(S309)。

若校验处理部28的验证结果正常(S310：是)，则CPU200按错误检测以后的顺序执行规定的处理；若验证结果不正常(S310：否)，则应进行禁止对该错误区域的以后的存取设定(S311)。还有，作为该存取禁止的设定，例如可以通过在设定于存储器单元阵列10的各划分区域的状态区域中，将该错误区域作为不良区域登记来实施。

这样，装载了本发明的半导体存储装置的微型计算机，在数据保存或读出扰动的恶化时，即使存储器单元的读出电压Vr的电平发生变化，也能通过比较读出电压Vr和阀值电压Vmrg0及阀值电压Vmrg1，判别MRG1及MRG0是否有余量错误，从而事先检测到。

此外，在数据保存或读出扰动的恶化时，对发生了MRG1及MRG0余量错误的存储器单元，通过以与存储保存在该存储器单元中的数据相同的内容执行重新写入，从而即使该存储器单元中存储保持的特性是暂时的情况下也能使其恢复。

即，根据本发明，可以提供使可靠性提高的半导体存储装置及其非易失性存储器检验方法以及微型计算机及其非易失性存储器控制方法。

以上，根据其实施方式，对本发明的实施方式进行了具体说明，但并非限定于此，能够在不脱离其主旨的范围内进行各种变更。

例如，在上述实施方式中，CPU200的插入控制部24以收到来自错误检测回路14的错误信号为契机而产生插入，也可以立即禁止对应于该错误信号的向存储器单元的存取。通过比较读出电压Vr和阀值电压Vmrg0及阀值电压Vmrg1，在MRG1及MRG0明显变小难以消除的情况下，成为提高存储器单元阵列10的可靠性的有效方法。

此外，在以上述插入来执行重新写入时，也可以对其他空置区域的存储器单元复制重新写入数据。而且，即使在上述校验处理部28中的检验结果不正常时，也可以以与存储保持在对应于错误信号的存储器单元的数据相同的内容，对其他空置区域的存储器单元复制重新写入数据。这样，CPU200能进行由半导体存储装置100持续的读出动作。

Claims

1、一种半导体存储装置，其中具备了：非易失性存储器；和比较从所述非易失性存储器读出的读出信号的电平与第1基准电平的第1读出放大器，其特征在于，

具备检测机构，其在检测出所述读出信号的电平与所述第1基准电平之差比规定的电平差小时，输出表示比该电平差小的检测信号。

2、根据权利要求1所述的半导体存储装置，其特征在于，

所述检测机构具有：

比较所述读出信号电平和比所述第1基准电平大的第2基准电平，输出与所述读出信号的电平对应的逻辑值的第2读出放大器；

比较所述读出信号的电平与比所述第1基准电平小的第3基准电平，输出与所述读出信号的电平对应的逻辑值的第3读出放大器；和

供给从所述第1～所述第3读出放大器输出的各逻辑值，在所述各逻辑值均不一致时，输出所述检测信号的检测电路。

3、根据权利要求1或2所述的半导体存储装置，其特征在于，

根据使能信号来设定动作的启动或停止。

4、一种微型计算机，其中具有：具备了非易失性存储器和比较由所述非易失性存储器读出的读出信号电平与第1基准电平的第1读出放大器的半导体存储装置；和控制向所述非易失性存储器存取的处理器，其特征在于，

所述半导体存储装置具备：在检测出所述读出信号电平与所述第1基准电平之差小于规定的电平差时，输出表示比该电平差小的检测信号的检测机构；

所述处理器具备：根据所述检测信号控制对与所述检测信号对应的所述非易失性存储器的存储区域的存取的控制机构。

5、根据权利要求4所述的微型计算机，其特征在于，

所述检测机构具有：

6、根据权利要求4或5所述的微型计算机，其特征在于，

所述控制机构对与所述检测信号对应的上述非易失性存储器的存储区域，以与所述读出信号相同的内容执行重新写入。

7、根据权利要求6所述的微型计算机，其特征在于，

所述控制机构具备：在执行所述重新写入时，根据由所述检测机构输出的所述检测信号，检验所述重新写入是否正常执行的校验机构。

8、根据权利要求7所述的微型计算机，其特征在于，

所述控制机构，在所述检验机构中，在所述重新写入检验为正常时，禁止对执行过重新写入的所述非易失性存储器的存储区域的存取。

9、根据权利要求4～8中任一项所述的微型计算机，其特征在于，

所述处理器具备：存储向所述检测机构发送、并用于设定所述检测机构的启动或停止的使能信号的存储机构。

10、一种半导体存储装置的非易失性存储器检验方法，其中所述半导体存储装置具备了非易失性存储器和比较由所述非易失性存储器读出的读出信号电平与第1基准电平的第1读出放大器，其特征在于，

检测出所述读出信号的电平和所述第1基准电平之差比规定的电平差小，

输出表示比该电平差小的检测信号。

11、一种微型机计算机的非易失性存储器控制方法，其中所述微型计算机具有：具备了非易失性存储器和比较由所述非易失性存储器读出的读出信号电平与第1基准电平的第1读出放大器的半导体存储装置；和控制向所述非易失性存储器存取的处理器，其特征在于，

所述半导体存储装置，

检测出所述读出信号电平和所述第1基准电平之差比规定的电平差小，

输出表示比该电平差小的检测信号；

所述处理器，

由所述半导体存储装置输入所述检测信号，

控制对与所述检测信号对应的所述非易失性存储器的存储区域的存取。