CN1525531A - 沟渠电容器氧化物颈圈之制造方法 - Google Patents

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Abstract

本发明系关于一种用于在实质上与一衬底顶表面垂直配置之起伏轮廓之区域上制造图案化陶瓷层的方法。如此之图案化陶瓷层系，举例而言，为一沟渠电容器之氧化物颈圈，该氧化物颈圈系藉由首先以一抗蚀剂加以填满沟渠之下部区段并接着藉由低温ALD法之辅助在未覆盖之衬底上产生一氧化物层而加以产生，并且，藉由非等向性蚀刻，仅会剩余与沟渠之壁垂直配置之陶瓷层之那些部分，接着，该抗蚀剂充填，举例而言，藉由一氧等离子体可被移除。

Description

沟渠电容器氧化物颈圈之制造方法
技术领域
本发明系关于制造实质上被配置垂直于衬底顶侧之起伏轮廓区域上之图案化陶瓷层。
背景技术
半导体产业之经济成就系大大地受到能产生于微型芯片上之最小特征尺寸之更进一步减少之影响，而减少最小特征尺寸系使得增加电子组件，如在微型芯片上之晶体管或电容器，之积体密度，以及因此增加处理器之计算速度以及亦增加内存模块之储存容量成为可能。而为了保持在芯片表面上所需要之组件的小巧，则衬底之深度亦在电容器之例子中加以利用，首先，沟渠系被引入晶圆之中，之后，为了增加导电性，一底部电极系藉由如毗邻该已掺杂沟渠之侧壁之晶圆区域而加以产生，一介电质之薄层接着施加于该底部电极之上，最后，为了获得一对电极，该沟渠系以一导电物质加以填满，而该对电极系亦作为顶部电极。此一电极及介电质之配置则表示该电容，正如以往，系加以折叠(folded)。假设有固定尺寸之电极区域，亦即相同之电容，在芯片表面之电容器之侧向延伸可以最小化，如此之电容器亦可以作为“深沟(deep trench)”电容器。
在内存芯片中，该电容器之已充电及已放电之状态系对应于两个二位状态0及1。为了能够可靠地决定该电容器之充电状态，以及因此储存于该电容器中之信息，该电容器必须具有一特定之最小电容。若电容或是，在已部分放电之电容器的例子中之电荷低于此最小电容值时，信号会消失于噪音之中，也就是说，关于该电容之充电状态之信息是遗失的。在写入之后，该电容器系藉由引起该电容两电极间之电荷平衡之漏电流而加以放电。为了透过该电容器之放电而反作用该信息之遗失，在DRAM中，该电容器之充电状态系在规律的间隔被检查，并且若可以的话，适当的更新，亦即，部分以放电之电容器被再次充电至一原有的状态。然而，技术限制系在于所谓的更新时间，也就是说，它们无法任意地被缩短。因此，在更新时间期间，该电容器之充电系被允许仅减少至一区域，所以，该充电状态之可靠决定系为可能。为了一已设定之漏电流，该电容器必须因此在该更新时间之一开始而具有一特定之最小电荷，所以，在该更新时间结束时，该充电状态系仍然够高于该噪音，而能确实地读取储存于该电容中之信息。随着该电容器规模之减少，由于穿隧重要的影响增益，而使得该漏电流增加。为了能够确定信息之确实储存，即使是随着持续发展之微型化，该电容器必须具有足够之电容值，而不管减少之结构尺寸，为了获得所需之高电容值，解决方法之多样性系继续进行。因此，举例而言，当该电极之长度及宽度减少时，为了使其表面可以做得越大越好，该电极之表面被提供以一结构，更甚者，新的材料系加以使用，如此之尝试系用以取代迄今已被使用之二氧化硅为介电质，藉由具有较高介电常数之材料。
为了达成一已知尺寸之电容器之最高可能电容值，尝试系更进一步以尽可能高地掺杂直接毗邻该介电质之半导体区域，因此，以产生直接邻近该介电质之电极之最高可能表面电荷密度。
在内存芯片中，该电容器系藉由该电容器之电荷状态可被控制之方式而连接至一晶体管，在深沟电容器中，该晶体管系经常被配置于电容器之上，而为了能够在电容器及晶体管间达成足够之在绝缘性，沟渠之最上部与该晶体管毗邻之处，系不加以掺杂，因此，在制造深沟电容器期间，其必须限制半导体衬底将被掺杂之区域，而举例而言，为了制造该底部电极，该沟渠系以固态形式之掺质加以填满，限制仅尽可能远至该沟渠之壁打算被掺杂之处。为了这个目的，该沟渠系首先被如砷玻璃(arsenic glass)完全填满，并且，此填满系接着被回蚀远至该半导体将被掺杂之处之下的深度，之后，半导体基被加热，因此，该掺质，在这个例子中是砷离子，系由于热能量而自该砷玻璃扩散进入周围之半导体。然而，随着沟渠规模之减少，足够量之掺质并无法藉由砷玻璃而达成，更甚者，由于在掺杂操作期间砷玻璃之消耗，当热处理步骤之操作期间增加时，由于最大掺质浓度系自沟渠壁迁移进入半导体中，砷在半导体中之最大浓度系没有直接位于于沟渠之壁上。
因此，为了达成足够高之掺杂，即使是小规模之沟渠，转换系加以执行以将掺质自气相引入半导体中，既然足够高浓度之掺质系持续地可以以气相之形式获得，因此可以达成在完成之电容器中形成底部电极之半导体区段之高掺杂，其系有可能设定高掺质浓度，特别是在半导体及介电质间之接口。然而，这需要将打算维持未掺杂之那些半导体区域以一扩散阻障层加以覆盖，因此，在制造深沟电容器期间，首先，由氮化硅制成之颈圈系建构于沟渠之上部，而此颈圈系接着在气相掺杂期间作为一扩散阻障层。为了达成这个结果，举例而言，沟渠可以首先以多晶硅加以填满，然后该多晶硅接着被等向性回蚀，远至将被制造之颈圈之下缘。之后，由氮化硅制成之薄层系沉积于该沟渠上部区段中未被覆盖之壁之上，此条词材料系一般藉由CVD(chemical vapor deposition，化学气相沉积)方法或ALD(atomic layer deposition，原子层沉积)方法而加以沉积。然后，该沉积于多晶系充填上之氮化硅层系被非等向性回蚀，因此，该氮化硅层仅剩余与衬底顶侧垂直配置之沟渠壁，并形成该颈圈。由于该氮化硅层之回蚀，由多晶硅所制成之充填之顶侧则再次成为未被覆盖，该多晶硅最终再次被移除，以藉此再次获得原有之沟渠，具有配置于邻近有关于衬底顶侧之沟渠开口之沟渠壁之上部终端之颈圈。接着，未覆盖之衬底壁可以藉由气相掺杂而加以掺杂。如此之沟渠电容器之构型亦可以指称为“颈圈优先(collarfirst)”概念。
但当移除由多晶系制成之充填时，困难出现了。一方面，该充填应该能够被完全地移除，另一方面，然而，包围在该充填周围之半导体在移除该充填期间不应该受到伤害。迄今，这个问题已经藉由该沟渠首先由一蚀刻停止层完全加以衬垫而获得解决举例而言，藉由由Si3N4所制成之一层，而在建构氧化物颈圈之后，该多晶硅充填系接着在第一步骤被移除，在第二步骤中，该蚀刻停止层藉由以磷酸水溶液蚀刻氮化硅而被移除，但在此例子中，在蚀刻停止层及该颈圈材料间之选择性是不确定地，因此，移除蚀刻停止层之条件必须非常精确地遵从。
在化学气相沉积期间，一陶瓷层系以气态前体化合物被馈至一衬底表面之方式而加以制造，并且，该前体化合物系加以沉积以形成用来形成该陶瓷层之该陶瓷材料。在这例子中，该前体化合物系包含至少一亦为该陶瓷材料组成之成分，以及致能与更进一步之前体化合物之反应的活性取代基。这些取代基可以被切开，举例而言，并且，包含于该前体化合物中之成分可被转换成为该陶瓷材料。化学沉积法实质上可以有两种实施方法。在第一种方法中，所有包含于该陶瓷材料中之成分的前体化合物接同时被馈至衬底表面，而该前体化合物接着在衬底表面与彼此反应，以使该陶瓷材料沉积于该衬底表面。藉由此法，在相对而言较短的时间内，可以产生大到复数个微米之层厚度。而为了达成尽可能均匀之层厚度，则化学沉积期间所进行之反应因此被分成复数个次步骤。在ALD方法中，在每个例子里，都仅有一个成分之前体化合物会在衬底表面被吸收以形成一单分子层，一般而言，活性取代基系被提供于衬底表面，而前体化合物则在制程中与该活性取代基以起被转换并不可逆地加以键结。ALD法之优点在于，其系以自我限制之方式进行，并且，制程条件之变动并不会导致沉积于衬底上之层厚度之变动，然而自单分子层建构陶瓷层之缺点则是，一层之建构系非常耗时，更甚者，单分子层之形成在每个例子中皆应该要尽可能的完整。为了获得高转换率以及因此高的层同构型，前体化合物因此经常在一相对而言较高之温度下沉积，一般而言在高于300℃之温度。
为了保持在制造半导体组件期间的温度负荷，各式的低温ALD法已经被发展出来，这些方法能在室温的温度区域达成就像仅有在前述所使用之ALD法于高于300℃之温度才能达成之沉积率。
在第一低的ALD方法中，前体化合物之沉积系于一等离子体之作用下而加以实施。在这个例子中，至少一前体化合物之部分分子系由于等离子体之帮助而被转换以形成具有非常高反应性之自由基，在向室温一样低之温度下，该自由基系与该衬底上所提供之取代基非常快速的反应，如此的方法系描述于，举例而言，US 6,342,277 B1。
一更低温度之ALD方法，为了使得在与室温一样低之温度下以足够快之速度进行前体化合物之沉积成为可能，系利用一催化剂。在此例子中，虽然该催化剂参与此沉积反应，但是其本身并不会因为这个反应而有任何变化，如此的方法系藉由如J.W.Klaus，O.Sneh，A.W.Ott以及S.M。George在Surface Review & Lettera(1999)，435-448中而有所描述。为了建构包括二氧化硅之一陶瓷层，小部分之啶(pyridine)系于每个例子中被加入于前体化合物SiCl4以及水中。透过啶之催化效应，前体化合物之沉积可以一足够高之速度进行，甚至是在室温区域之温度下。
此方法之更进一步发展系由J.-E.Park，J.-H.Ku，J.-W，Lee，J.-H.Yang，K.-S.Chu，S.-H.Lee，M.-H.Park，N.-I.Lee，H.-K.Kang以及K.-P.Such(IEEE 2002)所报导。他们使用SiCl6(HCD)作为硅包含前体化合物，啶亦同样使用做为催化剂，以及水系作为氧之前体化合物，在这个方法中，高品质之均匀层可以以高沉积率而加以制造。
发明内容
本发明之目的系在于提供制造实质上配置垂直于衬底表面之起伏轮廓区域上图案化陶瓷层的方法，而藉由此一方法，其可能以一简单的方式，特别地产生正如用于沟渠电容器制造之氧化物颈圈。
本目的之达成，系藉由制造实质上配置垂直于衬底表面之起伏轮廓区域上图案化陶瓷层的方法，该方法具有下列步骤：
提供一半导体衬底，而于该衬底之顶侧之上形成一起伏轮廓，而该起伏轮廓系具有实质上与一衬底表面垂直配置之区域；
以一抗蚀剂充填该起伏轮廓至一特定之起伏轮廓深度而获得一抗蚀剂层；
藉由一低温ALD(atomic layer deposition，原子层沉积)法沉积由一陶瓷材料所建构成之一陶瓷层，该低温ALD法系于低于该抗蚀剂之软化温度的温度下加以执行；
非等向性蚀刻该陶瓷层，因此仅残留在与该衬底之该顶侧垂直配置的区域以及在配置于该陶瓷层之下之该抗蚀剂层之一顶侧之该陶瓷层系至少成段未被覆盖；以及
移除该抗蚀剂层。
根据本发明的方法系使用一抗蚀剂(resist)作为充填材料。如此之抗蚀剂系包含有机材料，通常是有机聚合物，而其系可以在一温和之条件下，举例而言，藉由使用一适合的溶剂而剥去，或藉由使用氧等离子体而焚化，而自衬底表面被移除而不残留，由于此温和之条件，半导体衬底在该抗蚀剂层被移除的期间并不会受到伤害。根据本发明的方法所示用之抗蚀剂系已被用于制造半导体组件，举例而言，作为制造蚀刻屏蔽之抗蚀剂、或作为导电层间介电质。因此，已知制造微型芯片之材料可以用作为根据本发明的方法之抗蚀剂，该抗蚀剂层可以藉由惯用的方法而加以施加，举例而言，藉由旋镀(spinning-on)，并可以藉由惯用的方法而自衬底表面再次加以移除。
为了于制造图案画陶瓷层，如一氧化物颈圈，举例而言，可以导致该抗蚀剂层之破坏者，之期间避免高热负荷，一低温ALD方法系用于制造该图案化陶瓷层。如此之低温ALD方法可以在与室温一样低之温度下以足够高之沉积率而加以实现，所以，在沉积陶瓷层期间，并没有需要害怕对抗蚀剂层有任何伤害。
一陶瓷层被理解为一无机介电质，其系可被应用于薄层中，并可被配置为导电层间之绝缘体。一般而言，金属氧化物或金属氮化物系用做为陶瓷材料，而适用于根据本发明的方法之典型陶瓷材料系为氧化硅、氮化硅，或其它，氧化铝。
特别地是，程序是，一开始在半导体衬底中以惯用之方式形成一起伏轮廓。而为了完成这个结构，举例而言，首先，可由一屏蔽材料制成之屏蔽系于该半导体衬底之上，而该屏蔽所指定之结构则接着藉由蚀刻制成而转移至半导体衬底中，在用于蚀刻至屏蔽被移除之后，若适当的话，该起伏轮廓系以抗蚀剂加以充填至与对应于将被制造之图案化陶瓷层之区域之起伏轮廓深度一样远。因此，在这个沟渠电容器之例子中，沟渠之上部区段仍然维持闲置，而一颈圈则将被建构于其中。在此例子中，该起伏轮廓深度系对应于该颈圈之低缘。该抗蚀剂层系作为充填材料或其它屏蔽，所以，由陶瓷材料制成之层现在可以被沉积于上部区域。为了达成，系使用一低温ALD方法，在沉积期间之温度系加以选择以低于该抗蚀剂之软化温度(softening temperature)，若该抗蚀剂系于该陶瓷材料沉积期间软化，该抗蚀剂层之终端所定义之低缘则不再以一清楚的方式加以定义。该陶瓷材料之沉积系因此较佳地在至少低于该抗蚀剂至软化温度30℃之温度下加以实施，并且，该陶瓷材料系沉积于整个区域之上，也就是说，不仅是在与该起伏轮廓垂直之区域上，而是亦在衬底之顶侧之上，以及该抗蚀剂层之顶侧之上。这些部分实质上与衬底顶侧平行之陶瓷层系接着再次藉由非等向性蚀刻步骤而加以移除，在这个例子中，该抗蚀剂层之顶侧系以再次至少成段不再受到覆盖，该抗蚀剂层接着可以自该沟渠或该起伏轮廓之下部区段再次被移除。
仅需要低温之非常温和的方法系以于该抗蚀剂层移除期间加以使用，而在半导体衬底上之该热负荷则由于此而为低。更进一步而言，并不需要在多晶硅制成之充填之例子中为了避免半导体衬底之伤害所提供之蚀刻停止层。
根据本发明的方法因此包括两基本要件。首先，一抗蚀剂层用作为充填材料，其中，抗蚀剂层可以在温和条件下再次被移除。第二，一低温ALD方法用于陶瓷层之制造，所以仅需接受低热负荷。
任何所需之低温ALD方法可自然地用于陶瓷材料之沉积。藉由自由基之形成而加以活化之至少一前体化合物的方法系为适合者，举例而言。所产生之自由基接着非常迅速地与吸附于衬底表厌之其它前体化合物进行反应，为此，半导体衬底系首先被配置在一反应空间中，并且，一个循环系接续地加以实施，该循环具有下列步骤：
导入至少一第一前体化合物进入该反应空间中，该第一前体化合物系吸附于该衬底之该表面上；
导入至少一第二前体化合物进入该反应空间，该第二前体化合物系吸附于该衬底之该表面上；
自该反应空间移除未键结之该第二前体化合物；
而产生源自至少一部分该第一前体化合物及/或至少一部分该第二前体化合物之自由基，其中该自由基系与吸附于该衬底表面之该前体化合物进行反应；以及该循环系加以重复，直到该陶瓷层所需之所需厚度达成为止。
于制造该陶瓷层时系需要至少两前体化合物。在金属氧化物的例子中，举例而言，该第一前体化合物系包括一金属化合物，而同时该第二前体化合物系包括氧。若该氧化物层系意欲于包括复数种金属，则该循环系藉由对应数目之步骤而加以延长，其中对应之前体化合物系被导入该反应空间中。根据本发明的方法因此亦使得产生图案化之陶瓷层，举例而言，包括混合之氧化物，也就是说，包括多余一种金属，成为可能。在此例子中，该混合之金属可以在该陶瓷层之整个体积皆具有同质之组成，其亦有可能一层一层地沉积个别金属氧化物层，以藉此获得一层堆栈，举例而言，包括由氧化铝制成以及二氧化硅制成之层。
该自由基较佳地是以一等离子体之帮助而加以产生。在此例子中，该自由基可以产生于整个反应空间中，或是与反应空间分开之反应室亦可以提供作为该自由基之产生，其中，该反应室中自由基系接着被馈至该反应空间。所以，根据本发明的方法可以使用惯用之ALD设备再提供以用于产生等离子体之装置而加以实现，等离子体之产生系同样以惯用的方法加以实施，在这个例子中，条件系加以选择，所以为了达到前体化合物之足够高沉积率，即使在低温，足够数量之自由基系加以产生，因此，分别前体化合物之连续之单分子层系形成于是于工业应用之时间周期。
上述循环之一前体化合物系被导入于该反应空间中并沉积之一个别步骤亦可再进一步的细分。在这个例子中，该分别之前体化合物系在一循环中加以沉积，其具有下列步骤：
将该前体化合物导入该反应空间中；
自该前体化合物之至少一部份产生自由基，该自由基系与沉积于该衬底表面之其它前体化合物进行反应；以及
自该反应空间移除未键结之前体化合物，
而该循环系至少重复一次。
该自由基辅助低温ALD法(radical-assisted low temperature)系使得沉积大量之陶瓷材料，如氧化物或氮化物，成为可能。若该陶瓷层系建构自氧化铝(Al2O3)时，此方法系特别较佳地加以使用。
关于一更进一步之实施例，该低温ALD方法系使用一催化剂而加以实现。在此催化剂ALD法之例子中，相同的，该半导体衬底一开始系被配置于一反应空间中，接着实行一循环，其包括下列步骤：
将至少一第一前体化合物导入该反应空间中，该第一前体化合物系被吸附于该衬底之该表面之上；
自该反应空间移除未键结之该第一前体化合物；
将至少一第二前体化合物导入该反应空间之中，该第二前体化合物系被吸附于该衬底之该表面之上；
自该反应空间移除未键结之该第二前体化合物；
添加催化剂至该第一前体化合物及/或该第二前体化合物。
此沉积可以仅该前体化合物之其中之一之沉积受到催化剂之催化，或是所有前体化合物之沉积接受到催化剂之催化之方式而加以实现。在此，相同的具有该陶瓷材料，举例而言，在此例子中为氧化物，可仅包含一单一金属之事实，然而，其亦有可能提供在陶瓷材料中提供复数种金属。因此该陶瓷材料系在此例子中形成为混合之氧化物。
一路易士碱(Lewis base)，较佳地是一芳香环含氮盐基(aromaticnitrogen base)，系使用作为催化剂，在此芳香环含氮盐基的例子中，氮系较佳的配置于环中，啶系特别较佳地是使用作为芳香环含氮盐基。
催化反映之低温ALD法亦使得沉积大量之陶瓷材料成为可能，如氮化金属或氧化金属，该陶瓷材料系特别较佳地建构自SiO2、Si3N4、Al2O3、或这些化合物之组合，若使用这些化合物之组合，该陶瓷层可同质地加以建构，或建构为在每一层中天性同质之层堆栈。
为了定义该图案化陶瓷层之终端，该起伏轮廓系仅以该抗蚀剂加以填满至将被制造之该图案化陶瓷层之下缘，在此例子中，程序较佳的是该起伏轮廓首先以该抗蚀剂完全加以填满，然后，该抗蚀剂层接着被移除至特定起伏轮廓深度，在此法中，该起伏轮廓深度可以被高度准确地加以控制。
为了能够在所有起伏轮廓之图案花样(cutout)中设定均匀之起伏轮廓深度，在一较佳实施例中，所获得之抗蚀剂系首先于该起伏轮廓被完全被该抗蚀剂填满之后加以平坦化，惯用之CMP(Chemical mechanicalpolishing，化学机械研磨)方法系用于此目的。
为了再次移除该抗蚀剂层至所想向之起伏轮廓深度，该抗蚀剂较佳地是藉由一含氧等离子体而加以移除，此干化学加工(dry-chemical process)仅增加可轻易自该反应空间中被释放之气态产品，也就是说，亦不污染衬底或反应空间。
为了在加工期间反抗在该抗蚀剂层中之改变，该抗蚀剂层系较佳地在沉积该陶瓷层之前先硬烤(baked)，残留之溶剂仍然包含于该抗蚀剂中，并且，更甚者，该抗蚀剂之易挥发成分系于加工中被驱赶出去。
为了改善该图案化陶瓷层之品质，则在移除该抗蚀剂层之后实施致密化该陶瓷层之热处理步骤。仍然剩余在陶瓷材料中之活性取代基可于该热处理步骤期间加以移除，而因为该陶瓷层系更进一步藉由该热处理步骤而致密化，所以发生于完整之电容器中之漏电流可以被降低至一非常低的程度。
根据本发明的方法系特别适合于制造一沟渠电容器之氧化物颈圈。为了制造如此之沟渠电容器，所以，具有高深宽比(high aspect ratio)之沟渠系为了该起伏轮廓而形成于衬底之中，而如此沟渠之深宽比系较佳地被选择为大于5∶1，特别是大于50∶1。
正如上述所解释，根据本发明的方法的必要特征系为使用低温ALD方法，为了抵抗在抗蚀剂层中之变化，该陶瓷层之沉积系因此较佳地在一低于100℃的温度下进行，该陶瓷层系特别较佳地在室温下加以沉积。
本发明将以伴随之图是做为参考而于之后有更详细之说明，在此例子中，相同物体系提供以相同之参考符号。
附图说明
图1系显示在实施根据本发明用于制造一氧化物颈圈的方法时之工作步骤之图式说明；
图2系显示用于实现一催化作用之低温ALD法之概略举例说明；
图3系显示催化作用之ALD法的加工执行之的图例举例说明；
图4系显示用于实现伊甸将加强ALD法之装置的概略式举例说明；以及
图5系显示店将加强ALD法之加工顺序的概略式举例说明。
具体实施方式
图1系概略式地显示在制造沟渠中氧化物颈圈期间，根据本发明的方法的必要工作步骤流程。此举例说明在每个例子中系显示一半导体衬底1之剖面侧视，而在其中一沟渠2系被导入。该半导体衬底1系由一覆盖层3所加以覆盖于其顶侧，该覆盖层，举例而言，系由氮化硅所加以建构。初始状态系在第1-1图中举例说明。首先，该沟渠系接着完全由一抗蚀剂4所加以填满，如第2-2图所示，在此例子中之抗蚀剂层一般并不会在该渠2之下缘终结，而该抗蚀剂层亦被配置于该半导体衬底1之顶侧或该覆盖层3之上。为了在回蚀加工期间达到对该抗蚀剂层4均匀之移除至一想象的起伏轮廓深度，该抗蚀剂层4系首先被平坦化，此可藉由惯用之CMP法而加以完成。在如图1-3中所举例说明排列中，该抗蚀剂层系被向下移除至该覆盖层3之顶侧，然而，该抗蚀剂层4之平面化亦可以更早终结，所以，一均匀厚度之抗蚀剂层亦可遗留在该覆盖层3之顶侧，该抗蚀剂层4系接着藉由氧等离子体而被等向性地加以回蚀至与一起伏轮廓深度5一样之深度，在该起伏轮廓深度5之下，该沟渠2之壁2a系由该抗蚀剂层4所加以覆盖，而同时该沟渠壁a系在该起伏轮廓深度之尚未被覆盖。一保角(conformal)氧化物层6则接着被沉积于该未覆盖层之上，正如图1-5所示，根据本发明，一低温ALD法系用于此一目的。为了形成该氧化颈圈，该氧化物层配置于该覆盖层之顶测以及该抗蚀剂层4之顶侧之部分系接着在一非等向性蚀刻步骤中被移除，而在此蚀刻步骤之后，正如第1-6图所示，仅垂直于该氧化物层6之部分剩余在该沟渠2之壁2a。在此例子中，垂直于该氧化物层6之区段之下部终结处系藉由该抗蚀剂层4之顶侧而加以定义，在在该抗蚀剂层4之顶侧之该陶瓷层6已经被移除之后，该抗蚀剂层4可以被移除，举例而言，一氧包含等离子体可被用于此一目的，而此等离子体系转换该抗蚀剂层4之组成份，通常为一有机聚合物，成为气相成分。在移除该抗蚀剂层4之后，该沟渠2，如第1-7图所示，系更接近其下部区段，所以，该沟渠壁系为未覆盖，而一颈圈7系配置于该沟渠2之上部区段，该沟渠之更进一步制造系以惯用之方式加以达成。因此，举例而言，该沟渠2之下部区段系可以藉一蚀刻方法(湿瓶蚀刻，wet bottleetching)而扩展，在完整电容器中形成底部电极之掺杂之区域8亦可藉由气相掺杂而加以产生，此概略性之建构系举例说明于第1-8图。该沟渠2在其上部区段系具有一由陶瓷材料所制程之颈圈7，而该沟渠于其下部区段已加以扩张，一掺杂已被导入于毗邻该沟渠壁之区段8中，完成该沟渠电容器之程序系以一惯用之方式进行。在沟渠2中，首先，一介电质系以一薄层之形式加以沉积，然后，一对电极系接着藉由被如多晶硅(未显示)所填满之沟渠2之剩余腔而加以产生。
图2系概略式地显示藉由催化作用之低温ALD法而沉积陶瓷层之装置的部分必要组成。一半导体衬底10系配置于一反应空间9中，而在该半导体衬底之上系已导入一起伏轮廓，举例而言，以沟渠之形式。该反应空间9亦可配备有一加热装置(未举例说明)，而藉此，该半导体衬底10可以被加热至所需之温度。其亦有可能使用惯用之加热装置，因此，用于固定半导体衬底10之装置给被提供以一加热装置。然而，其亦有可能提供照射器，所以该半导体衬底可透过光之辐射而被加热至所需之温度。该反应空间9可以藉由泵浦11之帮助而排空，而该泵浦可以连接至该反应空间9或经由一第一阀5而与其间切断。前体化合物可经由一馈料线13而被馈至该反应空间9，供给第一前体化合物14、第二前体化合物15以及催化剂16之容器系为了此目的而加以提供，该供给容器可以经由第二至第四阀17、18、19而连接至该馈料线13，在混合反应室中20，个别的成分可以在他们接续地被导入该反应空间9之前可先加以混合。
有关沉积之进程系以第3图做为参考而加以解释。第一至第四阀12、17、18、19之开启状态在此系分别加以举例说明。在此例子中之状态1系对应一开启的阀，当状态0系对应一关闭之阀，在每个例子中之时间系绘于X轴，并且，此举例说明包括一循环。在此例子中，图3-1系对应该阀12之开关状态，而图3-2系对应阀17之开关状态，图3-3系对应阀18之开关状态，图3-4系对应阀19之开关状态。
在开始一个循环之后，该反应空间9系首先被排空，也就是说，阀12系为开启，所以，该泵浦系连接至该反应室9，在阀12关闭之后，阀17及19系被开启，因此来自供给容器14之第一前体化合物，以及来自供给容器16之催化剂可以流入该馈料线13而于该混合反应室20中加以混合。之后，该混合物流入该反应空间9，该第一前体化合物责备吸附于该逼版10之表面，该阀17以及19则接着再次被关闭，并且该阀12则被开启，因此，则为被吸附之该第一前体化合物会自该反应室9被抽走。来自供给容器15之第二前体化合物以及来自供给容器16之催化剂则接着流入该馈料线13并于他们被导入该反应空间9之前，先在该混合反应室20中加以混合，该第二前体化合物接着可以被沉积于该衬底10之表面之上，在此，其系与先前所沉积之第一前体化合物进行反应已在催化剂之作用下形成该陶瓷层。在下一个循环之一开始，为了自该反应空间9移除为键结之第二前体化合物以及催化剂，阀18及19系接着被再次关闭而阀12则被开启。
在以图2及图3做为参考而加以解释的方法之每个例子中，为了移除过量之前体化合物，在个别生产步骤间，该反应空间系加以排空。另一个选择是，该反应空间亦可以在个别生产步骤间，以一冲洗惰性气体加以冲洗，如氮气，此方法对用于生产之较大设备装置而言特别具有优势，因此，以此方法，未反应之前体化合物可以一非常简单之方式，藉由对应之适合的冲洗时间而完全的自该反应空间被移除。在以一冲洗气体进行冲洗的例子中，其特别具有优势的是，其可以避免再反应空间中之压力变动。而在此例子中，陶瓷层之沉积系以在所有生产步骤中，反应空间10中普遍相同压力之方式而加以达成，该冲洗气体系接着自该反应空间藉由前体化合物之导入而加以驱散，然而，无庸置疑地是，该冲洗步骤亦可以在该冲洗步骤结束时藉由自该反应空间9之排空而移除剩余之冲洗气体以及接着仅将分别之前体化合物导入该反应空间9之方式而加以达成。
用于在低温沉积陶瓷层之更进一步可能性在于藉由产生自由基而加速沉积之进行。是于实行一等离子体加强ALD法之装置的部分必要组成系概略式举例说明于第4图中。在此，半导体衬底10系被配置于一反应空间9中，在此，同样的，如在第2图的例子中所解释的一样，一加热装置(未举例说明)系加以提供，而藉此该半导体衬底10可以被加热至所需之温度，一泵浦11系经由一第一阀12而连接至该反应空间9，该泵浦11可以连接至该反应空间或在其间被切断。第一前体化合物以及第二前体化合物可经由一馈料线13而被馈至该反应空间9，该第一前体化合物所对应之供给容器21以及该第二前体化合物所对应之供给容器22系为此目的而加以提供。该供给容器21及22系经由阀23、24而连接至该馈料线13，一用于产生等离子体之等离子体反应室23系更进一步加以提供，自该等离子体反应室23，所产生之等离子体系经由该馈料线24而馈至该反应空间9。
更详细的方法顺序将以图5做为参考而加以解释说明。在此例子中，图5-1系显示该阀12之开关状态，而图5-2系显示阀23之开关状态，图5-3系显示阀24之开关状态，图5-4系显示一无线频率线圈(radio frequencycoil)之开关状态，并界此一等离子体可被产生于该等离子体反应室23中。在每个例子中系举例说明一个循环。状态1对应于一开启之阀或一开启之RF线圈，状态1对应一关闭之阀或一关闭之RF线圈。
首先该反应空间系藉由开启该阀12而加以排空，因此，该反应空间9系连接至该泵浦11，然后，由于该阀12系加以关闭以及阀23倍开启，所以来自该供给容器21之第一前体化合物则可以经由该馈料线13而流入该懒应空间9之中，同时，该等离子体反应室23之该RF线圈系加以开启，所以一等离子体系加以产生，该等离子体系自该第一前体化合物产生自由基，该自由基系吸附于该衬底10之表面并予以在该表面上之取代基进行反应，然后，阀23被关闭，而为了自该反应空间9移除未键结之第一前体化合物，该等离子体反应室23之RF线圈系被关闭，并且阀12亦加以开启，在下一个步骤中，该阀12再次被关闭而该阀24则被开启，因此，来自该供给容器之第二前体化合物系经由该馈料线13而被导入该反应空间9之中，在此同时，该等离子体反应室10中之该RF线圈系被开启，所以等离子体将再次被产生，产生自该第二前体化合物之自由基系予以吸附于该衬底10之表面上之第一前体化合物进行反应，因而产生一陶瓷材料，到此结束一个循环。在下一个循环之开始，该阀23系加以关闭，而该等离子体反应室23之线圈系被关闭，而阀12则加以开启，所以，未键结之第二前体化合物系自该反应空间9被移除。
在图3及图5中所示之循环系于每个例子中不断重复，直到达到所需之陶瓷层厚度为止。
在此，相同的，如在图2及图3的例子中所解释的一样，将未反应之前体化合物吸走亦可以藉由冲洗步骤而加以取代，其中该反应空间9系在每个例子中被一惰性冲洗气体所冲洗，如氮气或惰性气体。在此，相同的，在此法中系有可能避免在反应空间9中之压力变动。

Claims (17)

1.一种用于在实质上与一衬底表面垂直配置之起伏轮廓之区域上制造图案化陶瓷层的方法，其具有下列步骤；
提供一半导体衬底，而于该衬底之顶侧之上形成一起伏轮廓，其系具有实质上与一衬底表面垂直配置之区域；
以一抗蚀剂充填该起伏轮廓至一特定之起伏轮廓深度，而获得一抗蚀剂层；
藉由一低温ALD(atomic layer deposition，原子层沉积)法沉积由一陶瓷材料所建构成之一陶瓷层，该低温ALD法系于低于该抗蚀剂之软化温度的温度下加以执行；
非等向性蚀刻该陶瓷层，因此残留于与该衬底之该顶侧垂直配置的区域以及于配置于该陶瓷层之下之该抗蚀剂层之一顶侧之该陶瓷层系至少成段未被覆盖；以及
移除该抗蚀剂层。
2.如权利要求1所述的方法，其中该陶瓷层系藉由一自由基辅助ALD方法(radical-assisted ALD method)而加以沉积，其中该半导体衬底系加以配置于一反应空间之中，并加以实施一具有下列步骤之循环：
将至少一第一前体化合物导入该反应空间中，该第一前体化合物系被吸附于该衬底之该表面之上；
自该反应空间移除未键结之该第一前体化合物；
将至少一第二前体化合物导入该反应空间之中，该第二前体化合物系被吸附于该衬底之该表面之上；
自该反应空间移除未键结之该第二前体化合物；
自该第一前体化合物之至少一部份及/或该第二前体化合物之至少一部份产生自由基，其中该自由基系与吸附于该衬底之该表面上之该前体化合物进行反应以形成该陶瓷材料；以及
该循环系加以重复直到达到该陶瓷层之一所需层厚度为止。
3.如权利要求2所述的方法，其中该自由基系藉由一等离子体而加以产生。
4.如权利要求1或2所述的方法，其中该前体化合物系在一具有下列步骤之循环中加以沉积：
将该前体化合物导入该反应空间之中；
自该前体化合物之至少一部份产生自由基，其中该自由基系与沉积于该衬底表面上之该前体化合物进行反应；以及
自该反应空间移除未键结之前体化合物，
该循环系至少重复一次。
5.如权利要求2至4中任一权利要求所述的方法，其中该陶瓷层系由Al2O3所加以建构。
6.如权利要求1所述的方法，其中该陶瓷层系藉由一催化作用之ALD法所产生，其中该半导体衬底系被配置于一反应空间之中，并由具有至少下列步骤之一循环系加以实施：
将至少一第一前体化合物导入该反应空间中，该第一前体化合物系被吸附于该衬底之该表面之上；
自该反应空间移除未键结之该第一前体化合物；
将至少一第二前体化合物导入该反应空间之中，该第二前体化合物系被吸附于该衬底之该表面之上；
自该反应空间移除未键结之该第二前体化合物；以及
添加催化剂至该第一前体化合物及/或该第二前体化合物，其中该催化剂系催化一前体化合物与其它前体化合物之反应。
7.如权利要求6所述的方法，其中该催化剂系为一芳香环含氮盐基(aromatic nitrogen base)。
8.如权利要求7所述的方法，其中该芳香环含氮盐基系为吡啶(pyridine)。
9.如权利要求6至8中任一权利要求所述的方法，其中该陶瓷层系由SiO2、Si3N4、Al2O3或这些化合物之结合所加以建构。
10.如前述任一权利要求所述的方法，其中该起伏轮廓系首先被该抗蚀剂所完全填满，而该抗蚀剂层系接着被移除至该特定起伏轮廓深度。
11.如前述任一权利要求所述的方法，其中在该起伏轮廓被该抗蚀剂完全填满之后，该抗蚀剂层系加以平坦化。
12.如前述任一权利要求所述的方法，其中该抗蚀剂系藉由一含氧等离子体(oxygen-containing plasma)而加以移除。
13.如前述任一权利要求所述的方法，其中在沉积该陶瓷层之前，该抗蚀剂层系加以硬烤(baked)。
14.如前述任一权利要求所述的方法，其中在移除该抗蚀剂层之后，用于致密化该陶瓷层之一热处理步骤系加以实施。
15.如前述任一权利要求所述的方法，其中该起伏轮廓系具有一高深宽比(high aspect ratio)之沟渠系形成于该衬底之中。
16.如前述任一权利要求所述的方法，其中该陶瓷层之沉积系于低于100℃之温度下实施。
17.如前述任一权利要求所述的方法，其中该沟渠系功能性地加以形成以作为电容器。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050221557A1 (en) * 2004-03-30 2005-10-06 Infineon Technologies Ag Method for producing a deep trench capacitor in a semiconductor substrate
US20050250345A1 (en) * 2004-05-06 2005-11-10 Chien-Jung Sun Method for fabricating a bottle-shaped deep trench
DE102004052626B3 (de) * 2004-10-29 2006-08-03 Infineon Technologies Ag Verfahren zum Bestimmen einer Kantenabdeckung bei Beschichtungsprozessen und Vorrichtung zur Durchführung des Verfahrens
TWI277202B (en) * 2005-09-27 2007-03-21 Promos Technologies Inc Bottle-shaped trench and method of fabricating the same
US7749574B2 (en) 2006-11-14 2010-07-06 Applied Materials, Inc. Low temperature ALD SiO2
US7776395B2 (en) * 2006-11-14 2010-08-17 Applied Materials, Inc. Method of depositing catalyst assisted silicates of high-k materials
TWI668126B (zh) * 2018-08-02 2019-08-11 三勝文具廠股份有限公司 印章的覆蓋組件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6342277B1 (en) * 1996-08-16 2002-01-29 Licensee For Microelectronics: Asm America, Inc. Sequential chemical vapor deposition
US5916365A (en) * 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
DE19842665C2 (de) * 1998-09-17 2001-10-11 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
CN1123921C (zh) * 1999-04-16 2003-10-08 国际商业机器公司 高选择性颈圈氧化物腐蚀工艺
DE19956078B4 (de) * 1999-11-22 2006-12-28 Infineon Technologies Ag Verfahren zur Herstellung eines Isolationskragens in einem Grabenkondensators
US6689220B1 (en) * 2000-11-22 2004-02-10 Simplus Systems Corporation Plasma enhanced pulsed layer deposition
DE10113187C1 (de) * 2001-03-19 2002-08-29 Infineon Technologies Ag Verfahren zur Herstellung eines Grabenkondensators einer Speicherzelle eines Halbleiterspeichers

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