CN1505837A - 高密度mram单元阵列 - Google Patents

Abstract

制造MRAM单元(10)的方法包含在半导体基底(11)上提供隔离晶体管(12)，以及在基底上形成与晶体管的一个端子连通的互连堆叠(13)。在堆叠的上端形成通孔(14)，以便从数元线(15)下面的位置延伸到数元线上面的位置。通孔还在电介质层(20)的上表面上延伸以提供对准键。MTJ存储器单元位于与通孔接触的上表面，并且使用侧壁隔层和选择性蚀刻从磁材料的栓固边缘的端部分隔磁材料自由层的端部。

Description

高密度MRAM单元阵列

技术领域

本发明涉及提高存储器阵列中MRAM单元密度的装置和方法。

背景技术

磁阻随机访问存储器(MRAM)的体系结构由多个存储器单元或存储器单元阵列，和多个数元(digit)与位(bit)线交点组成。通常使用的磁阻存储器单元由磁隧道结(MTJ)，隔离晶体管和数元与位线的交点组成。隔离晶体管通常是n沟道场效应晶体管(FET)。互连堆叠将隔离晶体管连接到MTJ器件，位线(bit line)和被用来产生用于对MRAM单元进行编程的磁场部分的数元线(digit line)。使用平面互连后端的标准CMOS工艺通常被用于集成MRAM单元。在使用钨柱或嵌刻铜互连的体系结构中可以发现平面后端互连模式。CMOS工艺的互连堆叠可以是Al-Cu或铜基互连材料。根据具体存储器和涉及相同芯片上制造的存储器的器件，可以改变CMOS工艺中的的互连层数量。由于存储器包含数十万单元，在各个单元中即使节省很小的面积也会大大提高存储器密度。

发明内容

因此非常期望提供通过降低各个MRAM单元的面积来提高存储器阵列中MRAM单元密度的装置和方法。

附图说明

参照附图：

图1是MRAM单元的互连的剖视图，其中图解了标准CMOS工艺在线路和堆叠形成中的使用；

图2是类似于图1的、关于MRAM单元的互连的剖视图，其中图解了本发明的新颖步骤在线路和堆叠形成中的使用；

图3是类似于图2的剖视图，其中图解了根据本发明的新颖工艺的堆叠形成中的其它步骤；

图4、5和6是一系列关于MTJ存储器单元的剖视图，其中图解了磁层端部的均匀间隔的重要性；

图7-13是剖视图和顶视图，其中图解了本发明制造MTJ存储器单元的工艺中的顺序步骤；

图14是从图13中的切线14-14得到的剖视图；而

图15是根据本发明的完全紧凑磁阻随机访问存储器单元的简化剖视图。

具体实施方式

具体参照图1，图1图解了MRAM单元10的互连的剖视图，其中在线路和堆叠形成中使用了标准CMOS工艺。单元10包含半导体基底11，半导体基底11上形成有隔离晶体管12。根据标准和众所周知的CMOS工艺，形成通孔和金属化层的互连堆叠13，以便为集成电路和包含单元10的存储器单元阵列提供互连。通过全部以众所周知的方式提供电介质层、掩模和蚀刻、以及金属沉积，形成互连堆叠13。根据标准和众所周知的工艺，包含隔离晶体管12的源极和漏极端子上的第一通孔的金属被称作接触层(CNT)。形成第一互连层的金属化层被称作第一金属化层(M1)。层M1上形成的通孔被称作第一通孔层(Via1)，下一个金属化层是第二金属化层(M2)，其后顺序跟有通孔层Via2，第三金属化层M3，以及附加通孔层和金属化层，附加通孔层和金属化层的数量与为具体装置和应用提供期望互连所需的数量一样多，或者多于或少于该数量。

提供层BVia中的最终通孔14，以便将隔离晶体管12连接到这里将要说明的磁隧道结(MTJ)位元。另一个金属化层MDL包含与MTJ位元(未示出)相关的数元线15。对此，标准的做法是使用相同的平版印刷步骤在金属化层MDL中提供针对通孔14和数元线15的金属化连接16。这个过程的主要问题是，由于印制出数元线15，连接16的尺寸或面积受到平版印刷工艺的下限或最小面积值的限制。通常，当线路和连接被包含在相同平版印刷步骤中时，最小长度是最小宽度的2倍。并且，连接16与数元线15之间必须间隔最小距离17。连接16的最小面积值严重限制了MRAM单元10可以减少的尺寸。在相同层上印制的部件的最小距离间隔优于不同平版印刷层上部件之间的间隔。其根本原因在于，相同层上印制的部件之间没有覆盖误差。

现在参照图2，图2是类似于图1的剖视图，其中根据本发明图解了MRAM单元10′的互连。在图2中，使用类似的编号表示与图1中部件类似的部件，并且对所有编号均加上单引号以表明是不同的实施例。在这个实施例中，包含位于互连堆叠13′上端的通孔14′，并且通孔14′与金属化层M3连接，但是该工艺不包含金属化连接16(图1)。形成穿过所有中间层的存储器通孔18′以连接通孔14′，存储器通孔18′也被表示成M-Via。以独立于互连堆叠13′的方式形成数元线15′。由于数元线15′平版印刷步骤不包含最小面积值的通孔18′，可以使数元线15′和通孔18′成为最小平版印刷。因此，唯一的限制是到达互连堆叠13′的距离17′。

当以独立于线路15′的方式印制通孔18′时，长宽比可以为1，于是部件需要的面积被最小化。

当完成数元线15′时，沉积出最终的电介质层20′，并且通过某些适当的方法，例如机械抛光等等使上表面平滑。使电介质层20′比标准隔层电介质薄得多，以便提高数元线15′与电介质20′的顶端表面上沉积的磁性元件之间的磁耦合。由于电介质层20′较薄，通孔18′的纵横比基本保持在标准的最小纵横比上，因此能够印制和填充最小几何形状的通孔18′。在电路中位于存储器核心(未示出)外部的其它部分内，数元线15′仍然需要连接到通孔14′。由于会将MDL与电路的其它部分断开，所以通孔18′(MVia)不能连接到M3。由于通孔18′(MVia)的使用和部件尺寸受到限制(部件尺寸保持固定)，可以优化平版印刷工艺以印制这个类似于通孔的小型部件。不能优化平版印刷工艺以并行印制最小部件和较大的部件。

继续制造MRAM单元10′的过程，在MTJ位元(未示出)的制程的第一步骤中，在电介质层20′的平滑上表面沉积覆盖材料层。通常，覆盖层会被金属化以便将堆叠13′的互连通孔18′连接到MTJ位元。如果覆盖层被沉积和平滑化以允许沉积MTJ位元部件，则某些对准键或部件必须被放到该层上，以允许为后续的掩模和蚀刻步骤进行适当的对准。以这种方式提供对准键需要附加步骤，并且引入附加的对准容差，这种对准容差会在后续步骤中加重失准。为了克服这个问题，如图3所示，本发明提供了一种暴露对准键的新颖工艺。

具体参照图3，清除上部电介质层20′的薄层，使得在相同金属化层中被印制和处理成通孔18′的对准键略微突出到上表面的上面。虽然通孔18′突出到电介质层20′的表面上面的量值主要取决于清除和后续对准中使用的工艺，然而已经发现，接近接近300的量值足够得到清晰的对准信号。通过任何包含选择性蚀刻、机械抛光等等的适当方法可以清除少量的电介质层20′。在清除一部分电介质层20′以便通孔18′略微突出的情况下，沉积出覆盖连接金属化层22′。通孔18′在层22′中产生凸起23′，凸起23′在后续步骤中被用作对准键。通过在后续步骤中对准到通孔18′，这种对准比通过在层23′中形成附加对准键所得到的对准更加精确。并且，增加清除一部分层20′的步骤不会根本增加制程的复杂度，因为已经针对层20′包含了抛光或平滑步骤，并且这个步骤仅在附加的短时间段内完成。

现在参照图4、5和6，图4、5和6图解了一系列关于MTJ存储器单元30的剖视图，以便说明磁层端部的均匀间隔的重要性。具体如图4所示，MTJ存储器单元30包含非磁性导体32，非磁性导体32形成MTJ存储器单元30的弱电接触。注意，在上述描述中，图3的层23′通常与图4中的导体32相同。MTJ存储器单元30还包含栓固磁层34，位于层34上面的隧道屏蔽层35，和位于层35上面的自由磁层36。在1998年3月31日发布，标题为″Multi-Layer Magnetic Tunneling Junction MemoryCells″的专利5,702,831中可以发现关于MTJ存储器单元的制造和操作的更多信息，这里参考引用了该专利。

应当注意，自由磁层36和栓固磁层34的图案转印对于MTJ存储器单元30的参数是重要的。也就是说，如图5所示，当自由磁层36的端部的位置与栓固磁层34的端部距离基本相等时，磁通线(如图5中的箭头37所示)是相等的，这表明自由磁层36和栓固磁层34之间存在均衡耦合。如图6所示，当端部之间的距离不等时，制程期间的覆盖或位置不正会造成非均衡磁耦合。非均衡磁耦合会在MTJ存储器单元的磁滞回线中产生偏移，本领域的技术人员可以理解，这会在单元的读取和写入电平中产生差。

现在参照图7至图14，其中示出了图解根据本发明的MTJ存储器单元制程中的顺序步骤的一系列剖视图和顶视图。这里应当理解，为了方便只图解了单个存储器单元，但是通常会同时形成整个单元阵列(或各个单元阵列)。具体参照图7和8，MTJ存储器单元40包含非磁性导体42，非磁性导体42形成MTJ存储器单元40的针对通孔41的弱电接触。数元线43在垂直于图7的方向延伸并进出纸面，其中如上所述，通常在电介质层47中形成通孔41和数元线43。MTJ存储器单元40还包含栓固磁层44，位于层44上面的隧道屏蔽层35，和位于层45上面的自由磁层46。层42、44和45均被沉积成覆盖层，并且自由磁层46以众所周知的方式被光刻到覆盖层45上。在图7的侧视图中图解了自由磁层46，并且在图8的顶视图中自由磁层46被旋转90度。

如图9的剖视图和图10的顶视图所示，通过在相对于通孔41和数元线43的期望位置沉积自由磁层46，在顶部金属层46的所有4边上形成侧壁隔层50。可以使用任何众所周知的侧壁形成工艺形成侧壁隔层50，并且如本领域中所知的，在加工期间可以通过各种方式调节侧壁50提供的厚度或间隔。如图11所示，在MTJ存储器单元40的整个区域上沉积薄阻蚀层52以作为覆盖层。图12中图解了沿图11中的切线12-12得到的剖视图。

具体参照图13和14，在阻蚀层52上，在MTJ存储器单元40的整个区域上沉积覆盖硬掩模层55。通过使用标准掩模和蚀刻技术，形成硬掩模层55以便只覆盖或限定MTJ存储器单元40的期望部分。这里可以理解，硬掩模层55可以包含能够相对于阻蚀层52被有选择地蚀刻的任何材料。例如，硬掩模层55可以包含氮化铝(AlN)等等，其中通过对阻蚀层52影响很小或没有影响的湿蚀刻或氯化学蚀刻可以方便地蚀刻硬掩模层55。阻蚀层52可以包含氧化硅等等，其中通过对硬掩模层55影响很小或没有影响的蚀刻可以方便地蚀刻阻蚀层52，以及覆盖层45、44和42。于是，沉积和蚀刻硬掩模层55以限定MTJ存储器单元40的限制，并且硬掩模层55接着被用作硬掩模以蚀刻层52、45、44和42，从而实际形成MTJ存储器单元40。在这个处理中，侧壁隔层50被用来具体定位自由磁层46的端部，使得其端部与栓固磁层44的端部之间的距离基本相等。

具体参照图15，其中示出了根据本发明的紧凑MRAM单元40(各个单元类似于图13和14的单元40)的完整阵列60的简化剖视图。如上所述，各个MRAM单元40均具有与其相关的、全部在基底11′上形成并且由基底11′支持的互连堆叠13′和隔离晶体管12′。各个互连堆叠13′与延伸的通孔14′端接(通常如上所述)，通孔14′穿过至少两个材料层，并且消除了通常使用的金属化连接或线路端接。与阵列60的各个行(或列)相关的位线62通过延伸通孔和互连堆叠64连接到隔离晶体管12′中的一个。这里应当理解，一个数元线43与阵列60的每个列(或行)相关。虽然为了说明的方便，在这里线路43被称作″数元线″而线路62被称作″位线″，但可以理解，这些术语在具体应用(例如编程线路)中可以互换使用，并且不对本发明产生限制。

于是，公开了制造紧凑磁阻随机访问存储器单元和/或单元阵列的方法。该方法包含将互连堆叠与穿过若干层的通孔端接，以避免使用线路端接或金属化连接。由于金属化连接或线路端接对平版印刷工艺的下限或最小面积值有要求，延伸通孔的新颖使用减少了每个存储器单元的面积，因此根本上减少了存储器单元阵列的总体面积。并且，通孔的上端被暴露并且被用来形成对准键，这消除了形成对准键通常所需的若干步骤，并且减少了对准容差，从而允许更好地对准每个存储器单元内的部件。此外，各个MTJ存储器单元中自由磁层的端部与栓固磁层的端部之间的距离基本相等，使得始终得到自由磁层和栓固磁层之间的均衡耦合。通过使用侧壁隔层和选择性蚀刻实现端部的相等距离。

虽然已经示出和描述了本发明的具体实施例，然而本领域的技术人员会想到其它修改和改进。因此应当理解，本发明不局限于示出的具体形式，我们期望通过所附权利要求书覆盖不偏离本发明的宗旨和范围的所有修改。

Claims (16)

1.一种制造紧凑磁阻随机访问存储器单元的方法，包括的步骤有：

提供在其上具有隔离晶体管的半导体基底；

在基底上形成与晶体管的一个端子连通的互连堆叠；

在与互连堆叠的上端相邻的位置设置位线；和

在互连堆叠的上端形成通孔，以便从位线下面的位置延伸到位线上面的位置。

2.如权利要求1所述的制造紧凑磁阻随机访问存储器单元的方法，其中形成通孔的步骤包含延伸通孔穿过至少两个材料层。

3.如权利要求1所述的制造紧凑磁阻随机访问存储器单元的方法，其中形成通孔的步骤包含提供覆盖位线并且环绕通孔上端的电介质材料层，电介质材料层具有上表面。

4.如权利要求3所述的制造紧凑磁阻随机访问存储器单元的方法，其中提供电介质材料层的步骤包含形成电介质材料层，使得通孔的上端在电介质材料层的上表面上面延伸，从而提供对准键。

5.如权利要求4所述的制造紧凑磁阻随机访问存储器单元的方法，其中还包含将磁隧道结存储器单元设置在电介质材料层的上表面上的步骤。

6.如权利要求5所述的制造紧凑磁阻随机访问存储器单元的方法，其中在层的堆叠中形成磁隧道结存储器单元，并且在磁隧道结下面的层中形成编程线路。

7.如权利要求6所述的制造紧凑磁阻随机访问存储器单元的方法，其中将磁隧道结存储器单元设置在电介质材料层的上表面上的步骤包含将非磁性导体设置在电介质材料层的上表面上，并且与通孔接触。

8.如权利要求7所述的制造紧凑磁阻随机访问存储器单元的方法，其中将磁隧道结存储器单元设置在电介质材料层的上表面上的步骤还包含将磁材料栓固层设置在非磁性导体上的步骤，将隧道屏蔽设置在磁材料栓固层上的步骤，和将磁材料自由层设置在隧道屏蔽上的步骤。

9.如权利要求5所述的制造紧凑磁阻随机访问存储器单元的方法，其中将磁隧道结存储器单元设置在电介质材料层的上表面上的步骤包含的步骤有：

将导电非磁材料覆盖层沉积在电介质材料层的上表面上，并且与通孔接触；

将磁材料覆盖层沉积在导电非磁材料覆盖层上；

将隧道隔离材料覆盖层沉积在磁材料覆盖层上；

在隧道隔离材料覆盖层上形成自由磁材料层，和自由磁层的顶部的顶部金属层，自由磁材料层的位置与位线具有覆盖关系，而顶部金属层具有第一和第二端部和边缘，第一和第二端部和边缘限定磁隧道结存储器单元的区域的范围；

在顶部金属层的边缘形成侧壁隔层；

形成覆盖顶部金属层和至少部分侧壁隔层的硬掩模，硬掩模延伸超出自由磁材料层的边缘；和

使用硬掩模蚀刻隧道隔离材料覆盖层，磁材料覆盖层和导电非磁材料覆盖层以提供具有边缘的磁材料覆盖层，所述边缘以基本相等的距离延伸超出自由磁材料层的第一和第二端部。

10.如权利要求9所述的制造紧凑磁阻随机访问存储器单元的方法，其中形成硬掩模的步骤包含沉积与自由磁材料层和侧壁隔层具有覆盖关系的阻蚀材料覆盖层的步骤，沉积硬掩模材料覆盖层的步骤，和使用保护侧壁隔层的阻蚀层掩模和蚀刻硬掩模材料层的步骤。

11.如权利要求10所述的制造紧凑磁阻随机访问存储器单元的方法，其中蚀刻隧道隔离材料覆盖层的步骤包含使用硬掩模蚀刻阻蚀层。

12.如权利要求10所述的制造紧凑磁阻随机访问存储器单元的方法，其中形成自由磁材料层的步骤包含在自由磁材料层的上表面上沉积非磁性导电材料接触层。

13.如权利要求12所述的制造紧凑磁阻随机访问存储器单元的方法，还包含形成穿过硬掩模的通孔的步骤，和形成另一个与硬掩模具有覆盖关系并且通过通孔与非磁性导电材料接触层接触的位线和数元线。

14.一种制造紧凑磁隧道结存储器单元的方法，包括的步骤有：

提供磁材料覆盖层；

将隧道隔离材料覆盖层沉积在磁材料覆盖层上；

在隧道隔离材料覆盖层上形成自由磁材料层，自由磁材料层具有限定磁隧道结存储器单元的区域的范围的第一和第二端部和边缘；

在自由磁层上形成具有边缘的顶部金属层；

在顶部金属层的边缘形成侧壁隔层；

形成覆盖自由磁层和至少部分侧壁隔层的硬掩模，硬掩模延伸超出顶部金属层的边缘；和

使用硬掩模蚀刻隧道隔离材料覆盖层和磁材料覆盖层以提供具有边缘的磁材料覆盖层，所述边缘以基本相等的距离延伸超出自由磁材料层的第一和第二端部。

15.一种制造紧凑磁阻随机访问存储器单元的方法，包括的步骤有：

提供在其上具有隔离晶体管的半导体基底；

在基底上形成与晶体管的一个端子连通的互连堆叠，互连堆叠至少部分由电介质材料形成；

在与电介质材料中的互连堆叠的上端相邻的位置设置位线；

在电介质材料层的上表面上沉积与互连堆叠连通的导电非磁材料覆盖层；

将磁材料覆盖层沉积在导电非磁材料覆盖层上；

将隧道隔离材料覆盖层沉积在磁材料覆盖层上；

在隧道隔离材料覆盖层上形成自由磁材料层，并且在自由磁层上形成顶部金属层，自由磁材料层的位置与位线具有覆盖关系，而顶部金属层具有第一和第二端部和边缘，第一和第二端部和边缘限定磁隧道结存储器单元的区域的范围；

在顶部金属层的边缘形成侧壁隔层；

形成覆盖自由磁层和至少部分侧壁隔层的硬掩模，硬掩模延伸超出自由磁材料层的边缘；和

使用硬掩模蚀刻隧道隔离材料覆盖层，磁材料覆盖层和导电非磁材料覆盖层以提供具有边缘的磁材料覆盖层，所述边缘以基本相等的距离延伸超出自由磁材料层的第一和第二端部。

16.一种紧凑磁阻随机访问存储器单元，包括：

其中具有隔离晶体管的半导体基底；

在基底上形成并且被连接到晶体管的一个端子的互连堆叠；

位置与互连堆叠的上端相邻的位线；和

在互连堆叠的上端上形成并且从位线下面的位置延伸到位线上面的位置的通孔。

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