CN1495884A - 薄膜半导体集成电路及其制造方法 - Google Patents

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Abstract

在一半导体集成电路中，在具有绝缘表面的同一基片上形成多个薄膜晶体管(TFT)。由于形成在TFT中的栅极相互电绝缘，所以阳极氧化期间在电解液中独立地向栅极施加电压，至少在每个栅极的两侧形成阳极氧化层。根据TFT的特性改变阳极氧化厚度。利用具有所期望厚度的阳极氧化层作为掩模，通过离子掺杂改变在每个TFT的有源层中形成的高阻区宽度。

Description

薄膜半导体集成电路及其制造方法
本发明涉及一种薄膜状集成电路，该电路包括多个形成在绝缘表面上的薄膜绝缘栅半导体器件如薄膜晶体管(TFT)，还涉及制造集成电路的方法。根据本发明的半导体器件可以用于诸如液晶显示的电一光器件的有源矩阵电路，用于图象传感器的驱动电路，SOI集成电路以及传统的半导体集成电路(如微处理器、微控制器、微型计算机、半导体存储器等)。更具体地讲，本发明涉及一种单片式薄膜集成电路，它包括在同一基片上形成的有源矩阵电路和驱动该电路的驱动器，或在同一基片上形成的存储器和CPU，并涉及制造单片式薄膜集成电路的方法。
近年来，对在绝缘基片或绝缘表面上制造绝缘栅半导体器件(MISFET)的方法进行了研究。通过厚的绝缘膜把绝缘表面与半导体表面绝缘开来。其中半导体层(有源层)为薄膜状的半导体器件被称为薄膜晶体管(TFT)。由于很难获得与单晶半导体的结晶性相对应的良好的结晶性，因此，通常采用非单晶半导体。
这种非单晶半导体在性能上要比单晶半导体低劣。特别是，当在栅电极施加反向电压(对N沟道TFT是负电压，对P沟道TFT是正电压)时，源与漏之间的泄漏电流增大，TFT的迁移率下降。因此，必须在源/漏区与棚极之间形成本征的或P-或N-型高阻区。
例如，在形成高阻区的情形，通过阳极化或其它方法至少使栅绝缘膜的侧表面氧化，并且通过自对准用氧化物或者其微量进行掺杂。按此方式，可获得具有均匀宽度的高阻区。
然而，这种高阻区还起到以串联方式插入源极与漏极之间的电阻器的作用。所以，在同一绝缘表面上形成具有不同性能的TFT时就会产生问题。在需要高速工作时，这些区是不必要的。对于有源矩阵电路和驱动该有源矩阵电路的驱动器均形成于同一基片上的单片式电路，最好有源矩阵电路具有低的泄漏电流。所以，期望TFT具有宽的高阻区。另一方面，驱动器需要工作在高速状态下。结果，期望TFT具有窄的高阻区。但是，通过相同的处理在同一基片上形成的高阻区具有均匀的宽度，因而很难根据需要来改善高阻区的宽度。此外，很难制造单片式有源矩阵电路和单片式集成电路。
本发明的目的是解决上述问题。
根据本发明，提供了一种半导体集成电路，包括基片；形成于基片上并包含多个薄膜晶体管的有源矩阵电路，每个晶体管具有第一高阻区；用于驱动该有源矩阵电路的驱动装置，它形成于基片上并包含具有第二高阻区的至少另一个薄膜晶体管；其中第一高阻区的宽度大于第二高阻区的宽度。
根据本发明，提供了一种半导体集成电路，包括基片；至少一个形成于基片上并具有第一高阻区的薄膜晶体管；至少另一个形成于基片上并具有第二高阻区的薄膜晶体管；其中第一高阻区的宽度大于第二高阻区的宽度。
根据本发明，提供了一种半导体器件，包括具有绝缘表面的基片；形成于绝缘表面上并且每个至少具有一个有源层的多个半导体区；覆盖半导体区的绝缘膜；穿过绝缘膜在每个有源层上形成的栅极；至少在每个栅极的两侧形成的至少一个阳极氧化层；其中形成于一个栅极的一个阳极氧化层的厚度不同于形成在另一栅极的另一阳极氧化层的厚度。
根据本发明，提供了一种半导体器件，包括具有绝缘表面的基片；形成在绝缘表面上并且每个至少具有一个有源层的多个半导体区；覆盖半导体区的绝缘膜；通过绝缘膜在每个有源层上形成的栅极；至少在每个栅极的两侧形成的至少一个阳极氧化层；其中在一个栅极上形成的一个阳极氧化层的厚度不同于在另一栅电极上形成的另一阳极氧化层。
根据本发明，提供了一种制造半导体器件的方法，包括以下步骤：在绝缘表面上形成多个半导体区；在半导体区上形成绝缘膜；在每个半导体区上形成至少一个栅极，通过绝缘膜，其中至少两个栅极相互电绝缘；通过在电解液中对每个栅电极施加电压，至少在每个栅极的两侧形成至少一个阳极氧化层，其中对一个栅极施加电压的时间不同于另一个栅极。
根据本发明，提供了一种制造半导体器件的方法，包括以下步骤：在绝缘表面上形成每个具有至少一个有源层的多个半导体区；在半导体区上形成绝缘膜；通过该绝缘层在每个有源层上形成一栅极；至少在每个栅极的两侧形成至少一个阳极氧化层；利用每个栅极和每个阳极氧化层作为掩模，向每个有源层引入杂质，在每个有源层形成高阻区。
根据本发明，提供了一种制造半导体集成电路的方法，包括以下步骤：在基片上形成有源矩阵电路，其中包括均具有第一高阻区的多个薄膜晶体管；在基片上形成用于驱动有源矩阵电路的驱动器，该驱动器包括至少另一个具有第二高阻区的薄膜晶体管，其中第一高阻区的宽度大于第二高阻区的宽度。
根据本发明，提供了一种制造半导体集成电路的方法，包括以下步骤：在基片上形成至少一个具有第一高阻区的薄膜晶体管；在基片上形成至少另一个具有第二高阻区的薄膜晶体管，其中第一高阻区的宽度大于第二高阻区的宽度。
根据本发明，提供了一种制造半导体器件的方法，包括以下步骤：在绝缘表面上形成均具有至少一个有源层的多个半导体区；在半导体区上形成绝缘膜；通过该绝缘膜在每个有源层上形成一栅极；至少在每个栅电极的两侧形成至少一个阳极氧化层，其中在一个栅极上形成的一个阳极氧化层的厚度不同于在另一栅电极上形成的另一阳极氧化层的厚度。
根据本发明，提供了一种制造半导体器件的方法，包括以下步骤：在绝缘表面上形成均具有至少一个有源层的多个半导体区；在半导体区上形成绝缘膜；通过该绝缘膜在每个有源层上形成一栅极；在每个栅极形成至少一个阳极氧化层，其中在一个栅极上形成的一个阳极氧化厚度不同于在另一栅极形成的另一阳极氧化厚度；利用每个栅极和每个阳极氧化层作为掩模，向每个有源层引入杂质，在每个有源层形成高阻区。
根据本发明，提供了一种制造半导体集成电路的方法，包括以下步骤：在绝缘表面上形成至少一个含有高阻区的薄膜晶体管，该高阻区具有至少两个不同宽度中的一个宽度；在绝缘表面上形成至少另一个含有高阻区的薄膜晶体管，该高阻区具有至少两个不同宽度中的另一个宽度。
图1A至1E是根据本发明的实施例1的TFT电路的剖面图。
图2A至2C是根据实施例1的TFT电路的顶视图。
图3A至3F是根据本发明第2实施例的TFT电路的剖面图。
图4A至4C是根据实施例2的TFT电路的顶视图。
图5A至5E是根据本发明第3实施例的TFT的剖面图。
图6是根据本发明的集成电路的方框图。
本发明提供一种半导体集成电路，其中根据所需的性能、TFT的可靠性及电路来调整高阻区的宽度，并且提供了制造这种半导体集成电路的方法。
在阳极氧化处理中根据TFT来改变阳极氧化时间，由此改变高阻区的宽度。在单片式有源矩阵电路中，构成用于低关断电流/低频二作的有源矩阵电路的TFT的高阻区宽于构成用于大电流/高频工作的驱动器的TFT的高阻区，并且宽于构成用于低功率损耗/高频工作的解码器的TFT的高阻区。此外，N沟道TFT(NTFT)的高阻区宽于P沟道TFT(PTFT)。
构成单片式有源矩阵电路的TFT的高阻区具有0.4至1μm的宽度。构成驱动器的NTFT的高阻区具有0.2至0.3μm的宽度。PTFT的高阻区具有0至0.2μm的宽度。构成用于CPU或其它逻辑工作器件/电路的解码器的NTFT具有0.3至0.4μm的宽度。应用相同的PTFT具有0至0.2μm的宽度。此例中，构成有源矩阵电路的TFT的高阻区宽于构成驱动器和解码器的TFT。NTFT的高阻区宽于PTFT。
构成有源矩阵电路的TFT的高阻区宽于构成驱动器和解码器的TFT的宽度，这是因为要求有源矩阵电路的泄漏电流低，而要求驱动器和解码器能高速工作。在驱动器和解码器中，由于以下原因，高阻区的宽度在NTFT与PTFT之间变化。如果在NTFT形成薄弱的N型高阻区，围绕漏极的电场被降低。这就抑制了由于热载流子造成的恶化程度。对于PTFT，由于热载流子造成的恶化程度较小，因此形成高阻区是不必要的。或者说，高阻区的存在降低了TFT的工作速度。由于PTFT的迁移率小于NTFT，所以期望使PTFT的高阻区变窄。因此，NTFT的高阻区宽于PTFT的高阻区。
实施例1
用于制造具有不同类型的TFT的集成电路的工艺可见图1A至1E和2A至3C。图2A至2C中由长短交替的阴影线表示的剖面分别对应于图1A、1C和1E。Corning 7059制成的基片101的尺寸为300×300mm或100×100mm。采用溅射或等离子CVD(PCVD)方法在基片101上形成厚1000至3000的氧化硅膜102。
采用PCVD或低压CVD(LPCVD)方法沉积非晶硅膜，厚度为300至1500，最好为500至1000。对非晶硅膜进行制图，形成岛形硅区103和104。利用溅射或PCVD，形成氧化硅膜，厚度为200至1500，最好为500至1000。氧化硅膜还起到栅绝缘膜的作用。采用PCVD时，在150至400℃、最好是200至250℃的温度下，采用氧气和原料气体产生RF放电。TEOS被分解并且沉积。TEOS压强与氧气压强的比例是1∶1至1∶3。压强是0.05至0.5乇。RF功率为100至250W。在150至400℃、最好是200至250℃的基片温度下，通过LPCVD或大气压强CVD，采用TEOS和臭氧气体沉积TEOS。
KrF激发物激光的照射，使硅区103晶化，波长为248nm，脉冲宽度为20ns。能量密度为200至400mJ/cm2，最好为250至300mJ/cm2。激光照射期间，把基片加热至300至500℃。上述激光也可采用波长为308nm的Xecl激发物激光或者其它激光。区104仍保持为非晶态。
接着，采用电子束蒸发，形成厚度为2000A至5μm、如6000的铝膜。对此膜制图，形成栅极106、107和109以及内连接(导线)108。如果用0.05至0.3％重量的钪(Sc)对铝膜掺杂，则可抑制由于加热而异常折出的产生。图2A中，栅极109与内连接108相互电气连接。栅极106和107(这里标为A序列)与栅极109和内连接接108(标为B序列)电气绝缘。
然后，把层叠基片浸入含1至3％酒石酸的乙二醇溶液中。溶液的PH值约为7。以铂作为阴极，栅极为阳极，进行阳极氧化。采用这种中性溶液获得的阳极氧化通称为阻挡型的。这种氧化层是致密的且具有优异的耐压性能。
采用两个电压源，在阳极氧化期间独立地调节电压。电压源分别与A和B序列连接。首先，在序列A和B施加，以2至5V/min的速率升至50至150V(本例为100V)的电压V1。之后，施加电压V1保持1小时，随后，将施加于A序列的电压保持在V1，而把施加于B序列的电压以2至5V/min的速率升高至100至250V(本例为200V)的电压V2。由于采用两级阳极氧化处理，在A序列的栅极的顶表面和侧表面上形成的阳极氧化厚度不同于B序列。后者的阳极氧化厚度较厚。结果，厚约1200的阳极氧化层110和111形成于栅极106和107。厚2400的阳极氧化层112和113形成于栅极109和内连接108(图1B)。
然后，采用CMOS技术或者自对准杂质引入技术，通过离子掺杂(等离子掺杂)，把杂质离子如磷和硼引入TFT的岛形硅膜。掺杂气体采用磷化氢(PH3)和乙硼烷(B2H6)。剂量为2×1015至8×1015cm-2。结果，形成N型杂质(磷)区114、116和P型杂质(硼)区115。
KrF激发物激光的照射，激活该区114、115和116。激光波长为248nm，脉冲宽度为20ns，能量密度为150至400mJ/cm2，最好为200至250mJ/cm2。因此，恶化部位的结晶性由于引入杂质而得到改善。这些部位的表面电阻是200至800Ω/平方。本处理可通过RTA(快速执退火)进行(图1C和2B)。
通过上述处理来确定每个TFT的偏置区(高阻区)的宽度。TFT126和127的阳极氧化层110和111的厚度约为1200。考虑到离子掺杂期间掺杂剂离子的非直线运动，偏置宽度X1和X3约为1000。TFT128的阳极氧化层113的厚度约为2400，因此，偏置宽度X2约为2000。
TFT126和127的偏置宽度X1和X3必须小于TFT128的偏置宽度X2，TFT128要求具有小的关断电流。然而，NTFT的偏置宽度大于PTFT的偏置宽度(X3＞X1)，这是因为NTFT易于被热载流子所恶化，所述热载流子是由于施加在漏区的反向偏置所产生的。TFT128具有大的偏置宽度(X2＞X3)，其偏置电流较小且被施加有高的漏区电压。
接着，栅极和内连接被切断。采用TEOS(原料气体)和氧气通过PCVD，或者采用TEOS和臭氧通过LPCVD或大气压CVD，在150至400℃、最好200至300℃的基片温度下，形成厚3000至10000(如6000)的氧化硅作为层间绝缘117。此时，如果氟与六氟化二碳(C2H6)反应，并添加至氧化硅，则可改善台阶覆盖。通过溅射来沉积ITO膜，并制成象素电极118。位于内连接108之上的层间绝缘117和阳极氧化层112被蚀刻形成接触孔119(图1D)。
对层间绝缘117和栅极绝缘膜105进行蚀刻，形成源和漏区的接触孔。同时，对阳极氧化层110和111进行蚀刻，在栅极106和107形成接触孔(图2C)。
在形成具有氮化钛和铝的多层内连接120至125之后，内连接124与象素电极118连接。借助形成的接触孔，内连接125与栅极106和107连接。在200至300℃，在氢气中对层叠基片进行0.1至2小时的退火，由此完成硅的氢化。 以此方法制成集成电路(图1E和2C)。
本例中，对阳极氧化层113进行蚀刻以完成形成接触孔的处理。是与形成其它接触孔的处理单独进行的。也可以同时完成这些处理。本例中，由于以下原因，是分别形成这两种接触孔的。阳极氧化层113的厚度比阳极氧化层110和111大1200。阻挡型阳极氧化层的蚀刻速率比氧化硅等的蚀刻速率要小得多。如果同时蚀刻它们，则由易于腐蚀的氧化硅膜覆盖的源和漏中的接触孔会过腐蚀。结果这些孔进入源极和漏极。
按此方法，由于在同一基片上形成不同类型的TFT，TFT126和127的激活层由结晶硅制成并具有窄的高阻区(偏置区)，所以这些TFT适用于高速工作。由于TFT128的激活层由非晶硅制成并具有宽的高阻区，所以该TFT可用作泄漏电流小的TFT。如果TFT128的激活层由结晶度小于TFT126和127的结晶硅制成，则可获得同样的优点。如果用同样的工艺制造单片式有源矩阵电路，则前述TFT可用作驱动器。后者TFT可用作有源矩阵电路。
NTFT常常因热载流子而导致恶化。然而，对于具有宽沟道(具有偏置宽度X4)的驱动器TFT来说，很少发生这种恶化。用于需要工作于高频的解码器、特别是移位寄存器、CPU、存储器及其它电路的NTFT(具有偏置宽度X4)必须具有小的沟道宽度和小的沟道长度。因此，在这些TFT中，漏电压和恶化均小于有源矩阵电路的TFT128(具有偏置宽度X2)。所以必须满足关系式X4＜X3＜X2。由于用作驱动器TFT和其它电路的PTFT很难恶化，就这些具有偏置宽度X1的PTFT而言，有关系式X1≤X4。
实施例2
本实施例可参见图3A至3F、4A至4C。图3A至3F是图4A至4C中长短阴影线所代表的部位的剖面图。由Corning 7059制成的基片201，尺寸为300×400mm或100×100mm。采用氧气氛中的溅射，在基片201上沉积厚1000至3000如2000的氧化硅作为基底氧化膜202。为了提高生产率，也可使用由通过PCVD分解及沉积TEOS而形成的膜。
然后，通过PCVD或LPCVD，形成厚300至5000、最好是500至1000的非晶硅膜。在还原(脱氧)气氛中使层叠基片于550至600℃持续24小时，使非晶硅膜晶化。该处理也可采用激光照射来进行。把结晶硅膜制成岛状有源层区203和204。此外，由溅射形成厚700至1500的氧化硅膜205。
采用电子束蒸发或溅射，形成厚1000至3μm如6000的铝膜。铝膜含有1％重量的Si或者0.1至0.3％重量的钪(Sc)。通过旋转涂覆，形成例如由Tokyo Ohka有限公司制造的OFPR800/30CP的光刻胶膜。如果在光刻胶膜形成之前，由阳极氧化形成厚100至1000的氧化铝膜，则可改善对光刻胶膜的粘着性。而且，还可抑制由光刻胶泄漏的电流。因此，对在后续的阳极氧化处理中形成阳极氧化物来说，这种氧化铝膜是有效的。对光刻胶膜和铝膜制图蚀刻之后，形成内连接206和209以及棚极207、208和210(图3A)
以位于内连接和栅极之上的光刻胶膜作为防止阳极氧化的掩模。栅极207和208以及内连接209(称为A2序列)与内连接206及栅极210(称为B2序列)电绝缘(图4A)。
通过在电解液中施加5至30V(本例为8V)电压达20至240分钟，仅对B2序列进行阳极氧化。电解液是3至20％的柠檬酸、草酸、磷酸、铬酸、硫酸的酸性溶液，本例中为草酸溶液(30至80℃)。在内连接和栅极的侧表面形成厚3000至25μm如0.5mm的多孔阳极氧化层211和212。通过控制阳极氧化的时间和温度来调节阳极氧化层厚度。由于A2序列不进行阳极氧化，所以在栅极207和208及内连接209上元阳极氧化形成(图3B和4B)。
除去光刻胶之后，在电解液中(含3至10％的酒石酸、硼酸或硝酸的乙二醇溶液)对A2和B2序列施加电压。电解液的PH值约为7。由此，在栅极和内连接206至210的顶表面及侧表面上形成阻挡型阳极氧化层213至217。溶液温度约为10℃，如果温度低于室温，则可获得高质量的氧化膜。阳极氧化层213至217的厚度与所加电压成比例。当加上100V的电压时，则可形成厚1200的阳极氧化层。本发明中，由于所加电压高达100V，所以阳极氧化厚度为1200。如果阻挡型阳极氧化太薄，在多孔阳极氧化的腐蚀期间，铝就会溶解。因此，阻挡型阳极氧化的厚度最好在500以上。在后续处理中，不在多孔阳极氧化之外形成阻挡型阳极氧化，但在多孔阳极氧化与栅电极之间，以及在多孔阳极氧化与内连接之间形成阻挡型阳极氧化(图3C)。
利用栅极部位(包括栅极及其周围的阳极氧化膜)和栅绝缘膜作为掩模，通过自对准法把杂质引入区203和204。结果，形成杂质区(源/漏)218、219和220。采用磷化氢(PH3)和乙硼烷(B2H6)作为掺杂气体。剂量为5×1014至5×1015cm-2。加速能量是50至90Kev。把N型杂质引入区218和220。把P型杂质引入区219。由此，分别由区218、219和220形成NTFT228、PTFT229和NTFT230。
对于互补型TFT228和229，栅极侧表面的阳极氧化214和215的厚度约为1200。栅极未与杂质区搭接的区(偏置区)具有宽度X1和X3。考虑到离子掺杂期间的离子非直线运动，偏置宽度X1和X3约为1000。对于TFT230，由于阳极氧化层212和217的厚度总和约为6200，偏置宽度约为6000。
采用磷酸、醋酸和硝酸的混合酸，以600/分左右的腐蚀速率对阳极氧化层211和212进行蚀刻。阳极氧化层213至217及氧化硅膜205保持未蚀刻然后照射KrF激发物激光器，激活有源层内引入的杂质(图3E)。激光波长为248nm，脉冲宽度为20ns。栅极和内连接是分离的(图4C)。
形成厚6000的氧化硅膜作为内连接绝缘221。通过溅射形成厚800的ITO膜并制成象素电极222。之后，对内连接绝缘层221和栅绝缘膜205进行蚀刻，在源和漏形成接触孔。同时，对内连接绝缘层221和阳极氧化层213至217进行蚀刻，在栅极和内连接中形成接触孔。与实施例1不同的是A2和B2序列在阳极氧化厚度上几乎相同。因此，它们可同时蚀刻。这样，与实施例1相比，本例仅具有较少的光刻蚀处理。形成内连接和电极223至226之后，在200至400℃进行氢气退火。
内连接223使内连接206与互补型NTFT的源相连接。内连接225使互补型PTFT的源与内连接209连接。内连接224和226使互补型TFT的输出端(NTFT和PTFT的漏)与TFT230的漏连接。内连接227使TFT230的漏与象素电极222连接。按此方式，完成集成电路(图3F)。
对于A2序列，由于驱动器工作于大电流，所以PTFT和NTFT恶化较小，其高阻区分别具有宽度X1和X4。解码器、CPU、移位寄存器、存储器及其它电路仅消耗少量电功率，且工作于高频。它们的沟道宽度和沟道长度较小。易于产生由于热载流子引起的恶化。在这些电路使用的NTFT的高阻区的宽度X3必须大于PTFT的高阻区宽度X1。由于要求施加高电压的有源矩阵电路的NTFT(高阻区宽度X2)具有小的迁移率，所以这些NTFT易于受损。为了改善可靠性，必须获得下列关系：X2＞X3＞X4≥X1。例如X2为0.5至1μm，X3为0.2至0.3μm，X4为0至0.2μm，X1为0至0.1μm。移位寄存器可工作于1至50MHz。
本例中，用于控制象素电极的TFT230的偏置区足够地宽于实施例1的TFT的偏置区。因此，泄漏电流可被极大的抑制。
实施例3
图5A至5E展示了本实施例的单片式有源矩阵液晶显示器。驱动器由互补型TFT构成。有源矩阵电路包括用于控制象素的TFT。采用溅射或PCVD，于氧气氛中在基片301上沉积厚2000的氧化硅膜作为基底氧化膜302。基片由Corning 7059制成，尺寸为300×400mm。
然后，通过PCVD或LPCVD，形成厚300至5000最好为500至1000的非晶硅膜。在还原气氛中、550至600℃下使层叠基片持续24小时，使非晶硅膜晶化。把结晶硅膜制成岛状区303和304。此外，由溅射形成厚700至1500的氧化硅膜305。
通过溅射形成铝膜，厚度为1000至3μm，如6000。铝膜含有0.1至0.3％重量的钪(Sc)。按与实施例2相同的方式，通过旋转涂覆在铝膜上形成光刻胶膜(图3A至3C)。在形成光刻胶膜之前，通过阳极氧化形成厚100至1000的氧化铝膜。对光刻胶膜和铝膜进行制图蚀刻之后，形成栅极306、307和308及内连接309。栅极306、307和308在电气上相互独立。栅电极308与内连接309电气连接。
通过在电解液中施加5至30V(本例中为8V)的电压约20至140分钟来进行阳极氧化，形成厚3000至25μm的多孔阳极氧化层。电解液是3至20％的柠檬酸、草酸、磷酸、铬酸或硫酸的酸性水溶液，本例中是柠檬酸溶液(30℃)。通过阳极氧化时间来调节阳极氧化层厚度。在栅极306和307上形成厚500至2000如1000的薄阳极氧化层。在栅极308和内连接309上形成厚3000至9000如5000的厚阳极氧化层。
除去光刻胶之后，在电解液中(含3至10％酒石酸、硼酸或硝酸的乙二醇溶液)把上述电压施加于栅极和内连接(导线)。电解液的PH值约为7。在栅极和内连接的顶表面和侧表面上形成厚1000的阻挡型阳极氧化层(图5A)。
通过干法腐蚀，例如各向同性腐蚀的等离子模式或者各向异异性腐蚀的反应离子腐蚀模式，对氧化硅膜305进行蚀刻。重要的是要使硅与氧化硅之间的选择比例足够的大，避免有源层被深度腐蚀。如果CF4用作腐蚀气体，则阳极氧化层不被腐蚀。因此，位于栅极306、307、308及内连接309之下的氧化硅膜305的那些部位不被腐蚀，且余下作为栅绝缘膜310、311和312及绝缘膜313(图5B)。
采用磷酸、醋酸和硝酸的混合酸来腐蚀多孔阳极氧化层。利用栅极部位和栅绝缘膜作为掩模，在离子掺杂处理中通过自对准方式把杂质引入区303和304。如果加速电压为50至90KV，剂量为1×1013至5×1014cm-2，则大多数杂质离子通过区314至316。由于基底层中的杂质浓度最大，所以区314和316的掺杂非常轻，且杂质浓度非常低。另一方面，由于栅绝缘膜310至312的存在使高速杂质离子被减速，所以可认为区317至319具有最大杂质浓度。然而，由于剂量较小，区317至319被轻微掺杂并且杂质浓度低。
如果加速电压为5至30KV，剂量为5×1014至5×1015cm-2，由于大量杂质离子被引入区314至316，所以区314至316被高度掺杂且杂质浓度高。另一方面，由于栅绝缘膜310至312阻碍了低速杂质离子的引入，所以引入区317至319的离子量较小。结果，区317至319被轻微掺杂且杂质浓度较低。在这两种方法中，区317至319均被轻微掺杂。
通过离子掺杂形成区317至319之后，照射KrF激发物激光，其波长为248nm，脉冲宽度为20ns，以此激活引入在有源层中的杂质离子。本处理也可由RTP(快速热处理)来进行(图5C)。
结果，在每个TFT中高阻区(轻掺杂区和偏置区)具有不同的宽度。驱动器NTFT的宽度X1是偏置区宽度1000与轻度掺杂区宽度1000之和，即2000。驱动器PTFT的宽度X2只是轻度掺杂区的宽度，即1000。象素控制TFT的宽度X3是偏置宽度1000与轻度掺杂区宽度5000之和，即6000。
而且，形成金属膜如钛、镍、钼、钨、钯膜。例如，通过溅射形成厚50至500的钛膜320。结果，钛膜320与区314至316接触(图5D)。
照射波长为248nm、脉冲宽度为20ns的KrF激发物激光，使钛膜与有源层中的硅反应，由此形成金属硅化物(硅化钛)区330至332。能量密度为200至400mJ/cm2，最好为250至300mJ/cm2。如果激光照射期间基片温度为200至500℃，则可抑制钛膜剥落。所用激光并不限于激发物激光，也可使用其它激光。如果采用连续振荡激光，则照射时间要长。结果，被照物体可能热膨胀并剥落。所以，希望使用脉冲激光。
就脉冲激光而言，可使用红外激光如Nd:YAG激光(最好是Q转换脉冲振荡)、采用这种红外激光的二次谐波的可见光、各种紫外激光如激发物激光(如KrF、XeCl、ArF激光)。当由上述金属照射激光时，激光的波长必须不被金属膜反射。当金属膜非常薄时，几乎不会产生问题。当由基片侧面照射激光时，激光光线必须穿过硅膜。
此外，也可采用可见光或者近红外光的灯退火。当采用灯退火时，把被照物表面温度调节在600至1000℃左右。温度为600℃时，灯照射需要持续几分钟。温度为1000℃时，灯照射需要持续几十秒。  采用近红外线(如1.2μm的红外线)进行退火时，近红外线被硅半导体选择地吸收，不会使玻璃基片加热太高。而且，由于每次照射时间短，所以能抑制玻璃基片的加热。
采用由过氧化氢、氨和水按比例5∶2∶2混合而成的腐蚀液，对钛膜(存在于栅绝缘膜和阳极氧化层)进行腐蚀，与曝露的有源层接触的那些部位除外。硅化钛区330至332保持不腐蚀。区330至332的表面电阻为10至50Ω/平方，而区317至319的表面电阻为10至100KΩ/平方。
在NTFT337上形成厚500至3000、如1000的氮化硅膜322。由于氮化硅膜332趋于俘获(捕截)正电空穴，所以在防止栅绝缘膜充电方面这种氮化硅膜322是有效的，在有源矩阵电路的TFT中，上述充电通常是由热载流子的注入而产生的热电子所导致的，而且在上述TFT中易于产生热载流子。对于PTFT，会产生相反的效应。最好是不在互补电路上形成氮化硅膜。因此，仅在有源矩阵电路上保留氮化硅膜。
采用CVD沉积厚2000至1μm如5000的氧化硅膜作为层间绝缘321。在内连接309处形成孔324，使氮化硅膜322暴露。通过溅射形成ITO膜，然后蚀刻制成象素电极323。象素电极323通过采用在孔324中的内连接309，把阻挡型阳极氧化层(厚1000)和氮化硅膜(厚1000)夹在中间，由此形成静电电容器。由于阳极氧化膜和氧化硅膜较薄且具有大的介电常数，所以可在小面积上获得大电容量。该电容被用作固定电容，并与由有源矩阵电路的一个象素与相对的电极形成电容并联设置。内连接309位于与相对电极相同的电位。
对内连接绝缘层321进行蚀刻，在源/漏区和栅极形成接触孔。形成厚2000至1μm如500的多层内连接(氮化钛和铝)及电极325至329(图5E)。
构成有源矩阵电路的NTFT337、用于解码器、CPU、存储器的NTFT，工作于高频且仅消耗少量电能的其它NTFT，用于大功率驱动器的NTFT和PTFT均具有与实施例2相同的高阻区宽度。在具有单片式电一光器件的薄膜集成电路中，对NTFT和PTFT的高阻区宽度可进行优化。
实施例4
图6是使用集成电路的电一光系统的方框图，其中具有的玻璃基片上形成有显示器、CPU、存储器及其它部件。在实施例1至3中，仅说明了有源矩阵电路和X-及Y-解码器/驱动器。采用本实施例可构成更高级的电路和系统。
图6所示的电一光系统65包括液晶显示部分64、输入口70、校正存储器71、CPU72、存储器73、背景光源单位74以及X-Y分频器75。显示部分64具有有源矩阵电路66、X-解码器1驱动器和Y-解码器/驱动器81。有源矩阵电路66包括TFT61、液晶62和电容器63。
输入口70接收来自外部器件如主计算机系统(未示出)的输入信号如图象信号。校正存储器71为固定存储器，并存有数据用于根据有源矩阵电路66的特性对输入信号进行校正。存储器71还存储有每个象素的本征信息。有源矩阵电路64的某些象素具有点缺陷，基于围绕有缺陷象素而置的象素，CPU72读出来自校正存储器71的相应校正数据，并通过X-Y分频器75把校正数据输出至显示部分64。按此方式，可消除点缺陷。如果有缺陷象素比周围的象素暗，CPU72从校正存储器71读出如下的亮点数据，即使有缺陷象素的亮度与周围象素的亮度一致。然后把亮度数据输出至显示部分64。
按与传统计算机系统相似的方式设计CPU72和存储器73。存储器73存储对应于每个象素的图象数据作为RAM。CPU72还对根据图象信息从有源矩阵电路66的背面进行照亮的背景光源单元74进行控制。
为了使每个电路具有适当的高阻区宽度，要形成3至10个内连接系统。通过改变阳极氧化条件，可以改进沟道长度、沟道宽度及高阻宽度。例如，在有源矩阵电路中，沟道长度为10μm，高阻区宽度为0.4至1μm，如0.6μm。在驱动器NTFT中，沟道长度为8μm，沟道宽度为200μm，高阻区宽度为0.2至0.3μm，如0.25μm。在驱动器PTFT中，沟道长度为5μm，沟道宽度为500μm，高阻区宽度为0至0.2μm，如0.1μm。在解码器NTFT中，沟道长度为8μm，沟道宽度为10μm，高阻区宽度为0.3至0.4μm，如0.35μm。在解码器PTFT中，沟道长度为5μm，沟道宽度为10μm，高阻区宽度为0至0.2μm，如0.1μm。按与高频工作的低功率消耗的解码器相同的方式，对构成CPU、输入口、校正存储器及其它存储器的NTFT和PTFT的高阻区宽度进行优化。因此，可在具有绝缘表面的同一基片上制成电—光系统65。
在本发明中，可对高阻区宽度进行多样地改进，但并不要求高阻区的制成材料及导电类型与沟道形成区相同。在每个NTFT中添加微量的N型杂质。在每个PTFT中添加微量的P型杂质。此外，可以选择地加入碳、氧、氮或其它材料来形成高阻区。这有利于消除在由于热载流子可引起的恶化、可靠性、频率特性及关断电流之间的折衷。
按此方式，根据本发明，依据所需的TFT特性及可靠性，可在同一基片上制成具有其宽度优化的高阻区的TFT。结果，可以制成具有大自由度的大规模集成电路。因此，本发明可用于超薄单板个人计算机、便携式终端等。亦即，在一个大面积基片上形成TFT。这些TFT用作有源矩阵电路、驱动器、CPU和存储器，以此形成电—光系统。此外，本电—光系统可灵活地与采用其它单晶半导体的CPU、计算机系统或图象处理系统配合。

Claims (6)

1.一种制造半导体器件的方法，包括以下步骤：
在一个绝缘表面上形成第一和第二半导体区；
在半导体区上形成绝缘膜；
在半导体区上形成分别穿过绝缘膜的栅极；
仅在第一半导体区上形成的栅极的两侧形成多孔的阳极氧化层；
在第一和第二半导体区上形成的栅极的至少两侧形成具有相同厚度的阻挡阳极氧化层；以及
利用栅极、多孔的阳极氧化层和阻挡阳极氧化层作为掩模，把杂质引入第一和第二半导体区，以便在第一半导体区和第二半导体区之间形成宽度不同的第一和第二半导体区中的偏置区。
2.根据权利要求1的方法，其特征在于通过在酸性电解液中进行阳极氧化形成所述多孔的阳极氧化层。
3.根据权利要求1的方法，其特征在于通过在基本中性的电解液中进行阳极氧化形成所述阻挡阳极氧化层。
4.根据权利要求1的方法，其特征在于阻挡阳极氧化层的密度大于所述多孔的阳极氧化层。
5.一种制造半导体器件的方法，包括以下步骤：
在像素区的一个绝缘衬底上形成第一半导体区；
在外围电路区的绝缘衬底上形成第二半导体区；
在第一和第二半导体区上形成绝缘膜；
在第一和第二半导体区上形成分别穿过绝缘膜的栅极；
仅在第一半导体区上形成的栅极的至少两侧形成多孔的阳极氧化层；
在第一和第二半导体区上形成的栅极的至少两侧形成阻挡阳极氧化层；
利用栅极、多孔的阳极氧化层和阻挡阳极氧化层作为掩模，把杂质引入第一和第二半导体区，以便在第一半导体区和第二半导体区之间形成宽度不同的第一和第二半导体区中的偏置区，
其中在第一半导体区中形成的偏置区在两侧具有相同的宽度，以及在第二半导体区中形成的偏置区在两侧具有相同的宽度。
6.一种制造半导体器件的方法，包括以下步骤：
在一个绝缘表面上形成第一和第二半导体区；
在半导体区上形成绝缘膜；
在半导体区上形成分别穿过绝缘膜的栅极；
在第一和第二半导体区上形成的栅极的两侧形成厚度不同的多孔的阳极氧化层；以及
仅在第二半导体区上形成的栅极的至少两侧形成阻挡阳极氧化层；
利用多孔的阳极氧化层、阻挡阳极氧化层和栅极作为掩模，蚀刻一部分绝缘膜，使绝缘膜形成两个岛；
通过蚀刻去除多孔的阳极氧化层；以及
利用栅极、两个岛和阻挡阳极氧化层作为掩模，把杂质引入第一和第二半导体区，以便在第一半导体区和第二半导体区之间形成宽度不同的第一和第二半导体区中的轻掺杂区，和仅在第二半导体区中形成偏置区。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0171923B1 (ko) * 1993-02-15 1999-02-01 순페이 야마자끼 반도체장치 제작방법
US6997985B1 (en) 1993-02-15 2006-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor, semiconductor device, and method for fabricating the same
US5663077A (en) 1993-07-27 1997-09-02 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films
JPH07335904A (ja) 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
US6433361B1 (en) 1994-04-29 2002-08-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor integrated circuit and method for forming the same
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置
US6906383B1 (en) * 1994-07-14 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacture thereof
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP3472024B2 (ja) * 1996-02-26 2003-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7298447B1 (en) 1996-06-25 2007-11-20 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display panel
JP3640224B2 (ja) 1996-06-25 2005-04-20 株式会社半導体エネルギー研究所 液晶表示パネル
US6288764B1 (en) * 1996-06-25 2001-09-11 Semiconductor Energy Laboratory Co., Ltd. Display device or electronic device having liquid crystal display panel
TW548686B (en) 1996-07-11 2003-08-21 Semiconductor Energy Lab CMOS semiconductor device and apparatus using the same
US8603870B2 (en) 1996-07-11 2013-12-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4086925B2 (ja) 1996-12-27 2008-05-14 株式会社半導体エネルギー研究所 アクティブマトリクスディスプレイ
JPH10198292A (ja) * 1996-12-30 1998-07-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3180700B2 (ja) * 1997-02-03 2001-06-25 日本電気株式会社 半導体集積回路装置
JPH10229197A (ja) * 1997-02-17 1998-08-25 Sanyo Electric Co Ltd 薄膜トランジスタ、薄膜トランジスタの製造方法
US6927826B2 (en) 1997-03-26 2005-08-09 Semiconductor Energy Labaratory Co., Ltd. Display device
JPH10268360A (ja) 1997-03-26 1998-10-09 Semiconductor Energy Lab Co Ltd 表示装置
US6133075A (en) 1997-04-25 2000-10-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6222271B1 (en) 1997-07-15 2001-04-24 Micron Technology, Inc. Method of using hydrogen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom
US5969423A (en) 1997-07-15 1999-10-19 Micron Technology, Inc. Aluminum-containing films derived from using hydrogen and oxygen gas in sputter deposition
JP3107024B2 (ja) * 1997-12-09 2000-11-06 日本電気株式会社 薄膜トランジスタの製造方法
US6057238A (en) * 1998-03-20 2000-05-02 Micron Technology, Inc. Method of using hydrogen and oxygen gas in sputter deposition of aluminum-containing films and aluminum-containing films derived therefrom
JPH11307782A (ja) 1998-04-24 1999-11-05 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
EP2264771A3 (en) * 1998-12-03 2015-04-29 Semiconductor Energy Laboratory Co., Ltd. MOS thin film transistor and method of fabricating same
US6524895B2 (en) * 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6593592B1 (en) * 1999-01-29 2003-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having thin film transistors
US6674136B1 (en) * 1999-03-04 2004-01-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having driver circuit and pixel section provided over same substrate
US6475836B1 (en) * 1999-03-29 2002-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US7122835B1 (en) 1999-04-07 2006-10-17 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and a method of manufacturing the same
TW518637B (en) * 1999-04-15 2003-01-21 Semiconductor Energy Lab Electro-optical device and electronic equipment
JP4298131B2 (ja) 1999-05-14 2009-07-15 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
US6680487B1 (en) 1999-05-14 2004-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor comprising a TFT provided on a substrate having an insulating surface and method of fabricating the same
US6541294B1 (en) * 1999-07-22 2003-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2001053283A (ja) * 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW544727B (en) * 1999-08-13 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
JP3579316B2 (ja) * 1999-10-19 2004-10-20 三洋電機株式会社 半導体装置の製造方法
GB2358083B (en) 2000-01-07 2004-02-18 Seiko Epson Corp Thin-film transistor and its manufacturing method
GB2358082B (en) * 2000-01-07 2003-11-12 Seiko Epson Corp Semiconductor transistor
US7071041B2 (en) 2000-01-20 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
TW503439B (en) * 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
US7023021B2 (en) 2000-02-22 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4118484B2 (ja) * 2000-03-06 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2001257350A (ja) 2000-03-08 2001-09-21 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US7098084B2 (en) * 2000-03-08 2006-08-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4700160B2 (ja) 2000-03-13 2011-06-15 株式会社半導体エネルギー研究所 半導体装置
JP4118485B2 (ja) * 2000-03-13 2008-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6538282B1 (en) 2000-03-14 2003-03-25 Oki Electric Industry Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP4683688B2 (ja) * 2000-03-16 2011-05-18 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
JP4393662B2 (ja) 2000-03-17 2010-01-06 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
US6789910B2 (en) 2000-04-12 2004-09-14 Semiconductor Energy Laboratory, Co., Ltd. Illumination apparatus
US6900084B1 (en) 2000-05-09 2005-05-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a display device
US6506678B1 (en) * 2000-05-19 2003-01-14 Lsi Logic Corporation Integrated circuit structures having low k porous aluminum oxide dielectric material separating aluminum lines, and method of making same
JP2002057339A (ja) * 2000-08-10 2002-02-22 Sony Corp 薄膜半導体装置
DE10045264A1 (de) * 2000-09-13 2002-03-21 Zeiss Carl Verfahren zum Aufheizen eines Werkstückes, insbesondere eines optischen Elementes
US6509616B2 (en) 2000-09-29 2003-01-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and its manufacturing method
US6599818B2 (en) * 2000-10-10 2003-07-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device manufacturing method, heat treatment apparatus, and heat treatment method
JP2002176000A (ja) * 2000-12-05 2002-06-21 Semiconductor Energy Lab Co Ltd 熱処理装置及び半導体装置の製造方法
US7534977B2 (en) * 2000-12-28 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Heat treatment apparatus and method of manufacturing a semiconductor device
US7071037B2 (en) * 2001-03-06 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TW490858B (en) * 2001-04-26 2002-06-11 Samsung Electronics Co Ltd Polycrystalline thin film transistor for liquid crystal device(LCD) and method of manufacturing the same
TWI261358B (en) * 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TW200302511A (en) 2002-01-28 2003-08-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
CN101299412B (zh) * 2002-01-28 2011-03-23 株式会社半导体能源研究所 半导体器件及其制造方法
US7749818B2 (en) 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
KR100979926B1 (ko) * 2002-03-05 2010-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체소자 및 그것을 사용한 반도체장치
DE10229642B4 (de) * 2002-07-02 2007-03-22 Infineon Technologies Ag Verfahren zum lokalen Erhitzen eines in einem Halbleitersubstrat angeordneten vergrabenen Bereichs
JP3949027B2 (ja) * 2002-08-06 2007-07-25 富士通株式会社 アナログスイッチ回路
DE10248722A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
DE10248723A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren
US7250720B2 (en) 2003-04-25 2007-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2006064606A1 (ja) * 2004-12-14 2006-06-22 Sharp Kabushiki Kaisha 半導体装置及びその製造方法
US7179676B2 (en) * 2005-03-28 2007-02-20 Kenet, Inc. Manufacturing CCDs in a conventional CMOS process
US7279721B2 (en) * 2005-04-13 2007-10-09 Applied Materials, Inc. Dual wavelength thermal flux laser anneal
TWI271867B (en) * 2005-06-20 2007-01-21 Au Optronics Corp Pixel structure and fabrication method thereof
US20080105825A1 (en) * 2006-11-08 2008-05-08 Taejoon Han Laser scanning apparatus and method using diffractive optical elements
US7768008B2 (en) * 2007-11-13 2010-08-03 Toppan Printing Co., Ltd. Thin film transistor, method for manufacturing the same and display using the same
JP5955658B2 (ja) * 2012-06-15 2016-07-20 株式会社Ｓｃｒｅｅｎホールディングス 熱処理方法および熱処理装置

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2247975C3 (de) * 1972-09-29 1979-11-15 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren
US4409724A (en) 1980-11-03 1983-10-18 Texas Instruments Incorporated Method of fabricating display with semiconductor circuits on monolithic structure and flat panel display produced thereby
JPS59132674A (ja) 1983-01-19 1984-07-30 Seiko Epson Corp 半導体装置の製造方法
US4757026A (en) * 1986-11-04 1988-07-12 Intel Corporation Source drain doping technique
JPS6435959A (en) 1987-07-30 1989-02-07 Ricoh Kk Thin film transistor
US4876213A (en) * 1988-10-31 1989-10-24 Motorola, Inc. Salicided source/drain structure
JPH02140915A (ja) 1988-11-22 1990-05-30 Seiko Epson Corp 半導体装置の製造方法
JP2941908B2 (ja) * 1989-07-31 1999-08-30 キヤノン株式会社 薄膜トランジスタ及びその製造方法並びにそれを有する装置
JP3009438B2 (ja) * 1989-08-14 2000-02-14 株式会社日立製作所 液晶表示装置
JP3070062B2 (ja) 1990-03-29 2000-07-24 ソニー株式会社 液晶表示装置及びその製造方法
JP2622183B2 (ja) * 1990-04-05 1997-06-18 シャープ株式会社 アクティブマトリクス表示装置
JPH0411226A (ja) 1990-04-27 1992-01-16 Seiko Epson Corp 表示装置の製造方法
JP2907344B2 (ja) * 1990-06-27 1999-06-21 株式会社東芝 半導体装置およびその製造方法
JPH04139882A (ja) 1990-10-01 1992-05-13 Nec Corp 薄膜トランジスタ
US5514879A (en) * 1990-11-20 1996-05-07 Semiconductor Energy Laboratory Co., Ltd. Gate insulated field effect transistors and method of manufacturing the same
JP2618534B2 (ja) 1990-12-20 1997-06-11 シャープ株式会社 アクティブマトリクス表示装置の製造方法
JP2794678B2 (ja) * 1991-08-26 1998-09-10 株式会社 半導体エネルギー研究所 絶縁ゲイト型半導体装置およびその作製方法
JPH04333828A (ja) 1991-05-09 1992-11-20 Sony Corp 液晶表示装置
JPH04340725A (ja) 1991-05-17 1992-11-27 Seiko Epson Corp 薄膜トランジスタの製造方法
JP3106566B2 (ja) 1991-07-26 2000-11-06 ソニー株式会社 液晶表示装置および製造方法
JPH0548107A (ja) 1991-08-16 1993-02-26 Fuji Xerox Co Ltd 薄膜電界効果トランジスタ及びその製造方法並びに高耐圧薄膜電界効果トランジスタ
JPH0582553A (ja) 1991-09-18 1993-04-02 Sony Corp 薄膜トランジスタのアニール処理方法
US6979840B1 (en) 1991-09-25 2005-12-27 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having anodized metal film between the gate wiring and drain wiring
JP2781706B2 (ja) 1991-09-25 1998-07-30 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US5495121A (en) * 1991-09-30 1996-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2650543B2 (ja) * 1991-11-25 1997-09-03 カシオ計算機株式会社 マトリクス回路駆動装置
JP3072637B2 (ja) 1991-12-25 2000-07-31 セイコーエプソン株式会社 アクティブマトリクス基板
JPH05183131A (ja) 1991-12-27 1993-07-23 Nec Corp 薄膜トランジスタ
JPH05218326A (ja) 1992-01-31 1993-08-27 Canon Inc 半導体装置及び液晶表示装置
JP3191061B2 (ja) * 1992-01-31 2001-07-23 キヤノン株式会社 半導体装置及び液晶表示装置
US5485019A (en) * 1992-02-05 1996-01-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP2809247B2 (ja) 1992-02-12 1998-10-08 シャープ株式会社 薄膜半導体素子の製造方法
JP3133140B2 (ja) * 1992-04-01 2001-02-05 株式会社半導体エネルギー研究所 表示装置
JP2666103B2 (ja) * 1992-06-03 1997-10-22 カシオ計算機株式会社 薄膜半導体装置
JP3516166B2 (ja) 1992-09-14 2004-04-05 カシオ計算機株式会社 薄膜トランジスタの製造方法
DE69327028T2 (de) * 1992-09-25 2000-05-31 Sony Corp Flüssigkristall-Anzeigevorrichtung
JP3291038B2 (ja) 1992-09-28 2002-06-10 株式会社半導体エネルギー研究所 半導体回路の作製方法
JPH06140422A (ja) 1992-10-26 1994-05-20 Sony Corp 電界効果トランジスタの製造方法
JP2924506B2 (ja) * 1992-10-27 1999-07-26 日本電気株式会社 アクティブマトリックス型液晶表示装置の画素構造
US5359219A (en) * 1992-12-04 1994-10-25 Texas Instruments Incorporated Silicon on insulator device comprising improved substrate doping
JP3437863B2 (ja) 1993-01-18 2003-08-18 株式会社半導体エネルギー研究所 Ｍｉｓ型半導体装置の作製方法
JPH06260497A (ja) * 1993-03-05 1994-09-16 Nippon Steel Corp 半導体装置及びその製造方法
US6413805B1 (en) * 1993-03-12 2002-07-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device forming method
JP3598121B2 (ja) 1993-03-19 2004-12-08 ソニー株式会社 薄膜トランジスタの製造方法
JPH07335904A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜半導体集積回路
KR100319332B1 (ko) 1993-12-22 2002-04-22 야마자끼 순페이 반도체장치및전자광학장치
KR100284948B1 (ko) * 1994-05-31 2001-03-15 야마자끼 순페이 액티브 매트릭스형 액정표시장치
CN1230919C (zh) * 1994-06-02 2005-12-07 株式会社半导体能源研究所 有源矩阵显示器和电光元件
JP3312083B2 (ja) * 1994-06-13 2002-08-05 株式会社半導体エネルギー研究所 表示装置

Also Published As

Publication number Publication date
US20020079488A1 (en) 2002-06-27
US6690063B2 (en) 2004-02-10
JPH07335904A (ja) 1995-12-22
US6160269A (en) 2000-12-12
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US5739549A (en) 1998-04-14

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