CN1490870A - 引线框及其制造方法，以及用该引线框制造的半导体器件 - Google Patents

引线框及其制造方法，以及用该引线框制造的半导体器件 Download PDF

Info

Publication number
CN1490870A
CN1490870A CNA031582001A CN03158200A CN1490870A CN 1490870 A CN1490870 A CN 1490870A CN A031582001 A CNA031582001 A CN A031582001A CN 03158200 A CN03158200 A CN 03158200A CN 1490870 A CN1490870 A CN 1490870A
Authority
CN
China
Prior art keywords
lead
end parts
external cabling
lead bonding
cabling end
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA031582001A
Other languages
English (en)
Inventor
����һ
笠原哲一郎
阿部安芸信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Co Ltd
Original Assignee
Shinko Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Co Ltd filed Critical Shinko Electric Co Ltd
Publication of CN1490870A publication Critical patent/CN1490870A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4828—Etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49433—Connecting portions the connecting portions being staggered outside the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H01L2224/85005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part

Abstract

一种引线框及其制造方法，以及用该引线框制造的半导体器件。在引线框(20)中，管芯焊垫部分(23)限定了待安装半导体元件的范围，多个导线键合部分(24)在最终将分割成半导体器件管芯焊垫部分(23)的区域内，沿着管芯焊垫部分(23)的边缘布置，且多个陆面状的外部接线端部分(25)布置在导线键合部分(24)外部的区域内。此外，所形成的多个线性连接引线部分(26)将导线键合部分(24)整合连接到各自相应的外部接线端部分(25)上。管芯焊垫部分(23)、导线键合部分(24)、外部接线端部分(25)和连接引线部分(26)均由黏带(28)支持。

Description

引线框及其制造方法，以及 用该引线框制造的半导体器件
技术领域
本发明涉及用作封装(半导体器件)衬底的引线框，其上安装有半导体元件。特别地，本发明涉及在无引线封装，如四列扁平无引线封装(QFN)，中使用的引线框，其形状适合于增加引脚的数量和降低连接半导体元件与外部接线端(引脚)的导线的长度，本发明还涉及制造该引线框的方法以及使用它的半导体器件。
背景技术
在尺寸与半导体元件(芯片)几乎相等的、被称作芯片尺寸封装或芯片级封装(CSP)的封装当中，有一种封装，其外部接线端暴露在该封装的背面，从而呈扁平状，如QFN或球栅阵列(ball gridarray)(BGA)。
图1A和1B概要地显示了现有技术中具有QFN封装结构的半导体器件的构造。图1A以剖面图的形式显示了半导体器件10的构造，而图1B显示了半导体器件10从背面(安装面)观察的构造。在半导体器件10中，指代数字11表示安装在管芯焊垫部分1上的半导体元件(芯片)；指代数字12表示连接半导体元件11每一个电极接线端与相应的引线部分(外连接线端)2的键合丝；而指代数字13表示用于保护半导体元件11、键合丝12及类似物的密封树脂。
引线部分2暴露在半导体器件10的安装面的一侧，并且沿着半导体器件10的边缘布置，如图所示。布置在附近的管芯焊垫部分1和引线部分2由通过蚀刻金属板或类似物而获得的引线框的一部分构成，并且限定了待安装在该引线框上的半导体元件的范围。换言之，图1所示的QFN(半导体器件10)利用该引线框作为其衬底。
因为现有技术中的QFN是利用上述引线框的封装(半导体器件)，所以它具有如下优势，即其制造成本低于衬底类型的封装(半导体器件)，如利用多层导线电路板或类似物作为封装衬底的BGA，该多层导线电路板包括交替堆叠的绝缘层和导体层(导线层)。
然而，在现有技术的QFN当中(图1)，不允许将外连接线端(引线部分2)布置在半导体元件11安装面(管芯焊垫部分1)的下面，且外连接线端的布置被限定在封装(半导体器件10)的边缘。
因此，当外部接线端的数目(引脚数目)进一步增加时，需要同时缩小每个引线部分的宽度和引线部分之间的间隔，或者在保持每个引线部分或类似物的尺寸的同时增大封装的尺寸。
然而，缩小每个引线宽度的技术在技术方面(蚀刻引线框或类似的技术上)存在困难。另一方面，增大封装尺寸的技术也具有缺点，即构建引线框的材料(铜(Cu)、铜基合金或类似物的金属板)的成本会增加。在现有技术的QFN中，如图1A和1B所示，存在如下问题，即不一定能够满足增加引脚数目(接线端数目)的需要。
作为一种增加引脚数目的方法，人们设计出，例如使引线部分(外连接线端)以多行形式围绕管芯焊垫部分布置。其中一个实例如图2A和2B所示。
图2A和2B概要地显示了现有技术中另一种具有QFN封装结构的半导体器件的构造。与图1A和1B相似，图2A已剖面图的形式显示了半导体器件10a的构造，而图2B显示了半导体器件10a从背面(安装面)观察的构造。该半导体器件10a与图1A和1B所示的半导体器件10的不同之处在于，引线部分2a和2b成两行围绕管芯焊垫部分1布置，且半导体元件11的电极接线端通过键合丝12a和12b分别与内侧行的引线部分2a和外侧行的引线部分2b相连。
根据该封装(半导体器件10a)的构造，能够增加引脚的数目。然而，封装的尺寸需要随着引脚数目的增加(引线部分数目的增加)而增加，同时连接半导体元件11电极接线端与外侧引线部分2b的键合丝也要相应的加长。当封装尺寸增加时，会存在如下缺点，即如上所述，引线框材料的成本会增加。
而且，如果导线加长，在封装的装配过程中，树脂对半导体元件进行密封(浇注)的时候，邻近的导线可能会由于树脂的流动力而相互接触，从而导致短路而降低产品的可靠性。结果导致产量降低。此外，由于使用相对昂贵的材料如金(Au)导线作为键合丝，还会存在增加其材料成本的缺点。
发明内容
本发明的一个目的在于提供一种引线框，其能够增加引脚的数目，同时缩短连接待安装半导体元件与外部接线端的导线的长度，从而有利于增加产量和降低成本。本发明的目的还在于提供一种制造该引线框的方法，以及一种使用该引线框的半导体器件。
为了实现上述目的，根据本发明的第一方案，提供了一种引线框包括：管芯焊垫部分，其限定了待安装半导体元件的范围；多个导线键合部分，其在最终将分割成半导体器件管芯焊垫部分的区域内，沿着管芯焊垫部分的边缘布置；多个陆面状(land-like)的外部接线端部分，其布置在导线键合部分外部的区域内；和多个线性连接引线部分，其每一个都将每个导线键合部分整合连接到相应的一个外部接线端部分上，其中管芯焊垫部分、导线键合部分和外部接线端部分均由黏带支持。
根据第一方案的引线框的构造，多个用作外连接线端的陆面状的外部接线端部分，布置在导线键合部分外部的区域内，该导线键合部分沿着限定了待安装半导体元件范围的管芯焊垫部分的边缘布置。因此，相对于先前的技术(图1A和1B)，即外连接线端(引线部分)成行地沿着封装的边缘布置，接线端的数目能够相对地增加(实现了具有更多引脚数目的封装)。
而且，在现有技术中用作QFN衬底的引线框内，键合丝所连接的部分只是刚刚高于各自构成外连接线端的引线部分(其上表面)(图1A和1B，及图2A和2B)。与此相反，在根据本发明的引线框中，键合丝所连接的部分与用作外连接线端的部分彼此分离地布置，且两个部分通过各自的线性连接引线部分整合连接在一起。在此情况中，导线键合部分沿着管芯焊垫部分的周边(即在接近待安装半导体元件电极接线端的位置处)布置。
因此，半导体元件与外部接线端之间的导线长度(即与外部接线端部分相连的导线键合部分)能够缩短。从而，能够消除现有技术中存在的缺点，比如导线间的短路，或者可靠性的降低，因此能够增加产量和降低成本。
此外，根据本发明的第二方案，提供了一种引线框，包括：多个导线键合部分，其布置在最终将分割为半导体器件待安装半导体元件的区域内，并沿着该区域的外周布置；多个陆面状的外部接线端部分，其布置在导线键合部分内部的区域内；和多个线性连接的引线部分，其每一个都将每个导线键合部分整合连接到相应的一个外部接线端部分上，其中导线键合部分和外部接线端部分均由黏带支持。
根据第二方案的引线框的构造，多个用作外连接线端的陆面状的外部接线端部分，布置在导线键合部分内部的区域内，该导线键合部分沿着最终将分割成半导体器件待安装半导体元件的区域的外周布置。因此，相对于先前的技术(图1A和1B，及图2A和2B)，即外连接线端不能够布置在半导体元件安装面的下面，接线端的数目能够相对地增加(实现了具有更多引脚数目的封装)。
而且，与上述根据第一方案的引线框的构造类似，导线键合部分与外部接线端部分彼此分离布置，且两个部分通过各自的线性连接引线部分彼此整合连接在一起。在此情况中，导线键合部分沿着最终将分割成半导体器件待安装半导体元件的区域的外周布置(即布置在接近待安装半导体元件电极接线端的位置处)。因此，连接半导体元件与外部接线端的导线的长度能够类似于第一方案地缩短，从而能够增加产量和降低成本。
此外，根据本发明的另一个方案，提供了一种制造根据上述第一或第二方案的引线框的方法。
制造根据第一方案的引线框的方法包括如下步骤：通过蚀刻金属板形成底框，该底框包括多个导线键合部分、多个陆面状的外部接线端部分和多个线性连接引线部分，其布置在管芯焊垫部分与待安装半导体元件的框部分之间的区域内，该多个导线键合部分沿着管芯焊垫部分的边缘定位并与管芯焊垫部分相连，该多个外部接线端部分定位在导线键合部分的外部并且彼此相连，该多个连接引线部分，其每一个都将每个导线键合部分整合连接到相应的一个外部接线端部分上；通过半蚀刻(half etching)形成凹陷部分，其位于如下部分，即底框的一个表面上除了管芯焊垫部分、导线键合连接部分、外部接线端部分和框部分以外的区域内；将黏带粘着在形成了凹陷部分的底框表面上；和在形成凹陷部分的底框部分中切去如下部分，即连接管芯焊垫部分与导线键合部分的部分以及使外部接线端部分彼此相连的部分。
另一方面，制造根据第二方案的引线框的方法包括如下步骤：通过蚀刻金属板形成底框，该底框包括多个导线键合部分、多个陆面状的外部接线端部分和多个线性连接引线部分，其布置由待安装半导体元件的框部分包围的区域内，该多个导线键合部分沿着该区域的外周定位并与框部分相连，该多个外部接线端部分定位在导线键合部分的内部并且彼此相连，该多个连接引线部分，其每一个都将每个导线键合部分整合连接到相应的一个外部接线端部分上；通过半蚀刻形成凹陷部分，其位于如下部分，即在底框的一个表面上除了外部接线端部分、导线键合部分和框部分以外的部分内；将黏带粘着在形成了凹陷部分的底框表面上；和在形成了凹陷部分的底框部分中，切去使外部接线端部分彼此相连的部分。
此外，根据本发明的另一个方案，提供了一种用根据上述第一和第二方案的引线框制造的半导体器件。
使用根据第一方案的引线框的半导体器件包括：管芯焊垫部分；多个沿管芯焊垫部分边缘布置的导线键合部分；多个布置在导线键合部分外部的陆面状的外部接线端部分；多个线性连接引线部分，其每一个都将每个导线键合部分整合连接到相应的一个外部接线端部分上；和安装在管芯焊垫部分上的半导体元件，其中半导体元件的每一个电极接线端均通过键合丝与相应的一个导线键合部分的顶面连接，半导体元件、键合丝、导线键合部分、外部接线端部分和连接引线部分均用密封树脂密封，而外部接线端部分的底面与导线键合部分的底面一起，暴露在密封树脂的表面上。
另一方面，使用根据第二方案的引线框的半导体器件包括：多个沿着器件边缘布置的导线键合部分；多个布置在导线键合部分内部的陆面状的外部接线端部分；多个线性连接引线部分，其每一个都将每个导线键合部分整合连接到相应的一个外部接线端部分上；和半导体元件，其安装在该多个外部接线端部分中所需数目的外部接线端部分上，并保持与所需数目的外部接线端部分绝缘，其中该半导体元件的每一个电极接线端均通过键合丝与相应的一个导线键合部分的顶面相连，半导体元件、键合丝、导线键合部分、外部接线端部分和连接引线部分均用密封树脂密封，而外部接线端部分的底面与导线键合部分的底面一起，暴露在密封树脂的表面上。
附图说明
图1A和1B是显示现有技术中具有QFN封装结构的半导体器件构造的简图；
图2A和2B是显示现有技术中另一种具有QFN封装结构的半导体器件构造的简图；
图3A和3B是显示根据本发明第一实施例的引线框构造的简图；
图4是显示图3A和3B中引线框的制造过程实例的平面图；
图5A-5D是显示图4中制造过程的步骤的剖面图；
图6A-6C是显示图3A和3B中引线框的制造过程另一个实例(其中的一部分)的剖面图；
图7A和7B是显示用图3A和3B中的引线框制造的具有QFN封装结构的半导体器件构造的简图；
图8A-8E是显示图7A和7B中的半导体器件制造过程的剖面图；
图9A和9B是显示根据本发明第二实施例的引线框的构造的简图；
图10是显示图9A和9B中的引线框制造过程实例的平面图；
图11A-11D是显示图10中制造过程的步骤的剖面图；
图12A和12B是显示用图9A和9B中的引线框制造的具有QFN封装结构的半导体器件构造的简图；和
图13A-13E是显示图12A和12B中半导体器件制造过程的剖面图。
具体实施方式
图3A和3B概要地显示了根据本发明第一实施例的引线框的构造。图3A以平面图的形式显示了该引线框一部分的构造，而图3B显示了沿图3A中A-A’线获得的引线框的剖面结构。
在图3A和3B中，指代数字20表示用作无引线封装(半导体器件)如QFN衬底的引线框的一部分。该引线框20基本上由通过蚀刻金属板而获得的底框21构成。在底框21中，指代数字22表示框部分。对于每一个待安装半导体元件(芯片)，待安装半导体元件(芯片)的四角形管芯焊垫部分23，位于由框部分22的相应部分限定的开口的中心。管芯焊垫部分23由四个支撑条SB支持，该支撑条从框部分22的相应部分的四个角延伸过来。指代数字24表示沿着管芯焊垫部分23的边缘布置的导线键合部分；指代数字25表示类接线盘的外部接线端部分，其布置在导线键合部分24外部的区域内；而指代数字26表示线性连接引线部分，其将导线键合部分24整合连接到相应的外部接线端部分25上。外部接线端部分25的布置数目根据待安装半导体元件(芯片)的尺寸或者元件所需的外连接线端的数目而适当地加以选择。
此外，在底框21的整个表面上形成金属膜27，且黏带28粘着在底框21的表面上(在图3B的实例中是下表面)，与安装半导体元件(芯片)的一侧相对。黏带28支持框部分22、管芯焊垫部分23、导线键合部分24和外部接线端部分25。此外，黏带28还具有支持各个外部接线端部分25的作用，各个外部接线端部分与框部分22分离，从而在随后即将说明的引线框20的制造过程中，当切除连接管芯焊垫部分23与各个导线键合部分24的部分和使相邻的外部接线端部分25彼此相连的部分时，它们不会脱落。黏带28的粘着(缠缚)是作为一种对策而执行的，即为了在下一阶段中执行的封装装配过程的浇注中，防止密封树脂泄露到框的背面(也称作“冲模”(moldflush))。
此外，指代数字29表示通过后面将说明的半蚀刻而形成的凹陷部分。形成各凹陷部分29的位置选择在除了管芯焊垫部分23、导线键合部分24、外部接线端部分25和框部分22以外的部分，也就是位于如下位置，即连接管芯焊垫部分23与各个导线键合部分24的部分、连接框部分22与各个外部接线端部分25的部分、使相邻外部接线端部分25彼此相连的部分和各个连接引线部分26处。
图3A中的虚线CL表示分割线，其限定了最终将分割成半导体器件管芯焊垫部分23的区域。如后面所述，引线框20沿着分割线CL分割成封装(半导体器件)。
本实施例的引线框20的特点在于，键合丝所连接的部分(导线键合部分24)和用作外连接线端的部分(外部接线端部分25)彼此分离布置，而且两个部分通过线性连接引线部分26彼此整合连接。此处，所形成的连接引线部分26比导线键合部分24和外部接线端部分25更薄。导线键合部分24和外部接线端部分25具有相同的厚度，如图3B所示。
接着，将参考图4和图5A-5D对根据本实施例的引线框20的制造方法加以说明，这些图顺次显示了该引线框制造过程的实例。图5A-5D显示的是沿着图4的A-A’线得到的剖面结构。
首先，在第一步中(见图4)，对金属板进行蚀刻而形成底框21。
如图4中所概要显示的，待形成的底框21具有如下的结构。在管芯焊垫部分23，其限定了每个待安装半导体元件的范围，和框部分22之间的区域内，布置有多个导线键合部分24、多个陆面状的外部接线端部分25和线性连接引线部分26。此处，该多个导线键合部分24沿着管芯焊垫部分23的边缘布置，并且与管芯焊垫部分23相连。该多个外部接线端部分25位于导线键合部分24的外部，并且彼此相连。每一个连接引线部分26都将每个导线键合部分24整合连接到相应的外部接线端部分25上。而且，还布置有连接管芯焊垫部分23与框部分22的支撑条SB。
作为金属板的材料，可以使用例如铜(Cu)、铜基合金、铁-镍(Fe-Ni)、铁-镍基合金，或者类似物。金属板(底框21)所选用的厚度为大约200μm。
在下一步中(见图5A)，通过半蚀刻在底框21一个表面(在例证实例中是下表面)的预先确定的部位处形成凹陷部分29。
预先确定的部位(形成凹陷部分29的部位)在如下部分中选择，即除了管芯焊垫部分23、导线键合部分24、外部接线端部分25和框部分22之外的部分。换言之，凹陷部分29在如下部分形成，即连接管芯焊垫部分23与导线键合部分24的部分、连接框部分22与外部接线端部分25的部分、使外部接线端部分25彼此相连的部分和连接引线部分26。
半蚀刻可以通过，例如当底框21除了上述预先确定的部分之外均被掩模(未显示)覆盖之后，通过湿刻而执行。所形成的凹陷部分29的深度大约为150μm。
在下一步中(见图5B)，通过电镀在已经形成凹陷部分29的底框21的整个表面上形成金属膜27。
例如，利用底框21作为电供应层，对底框21的表面用镍(Ni)进行电镀以改善粘着力，然后在Ni层上电镀钯以改善导电性，接着在Pd层上用金(Au)闪蒸(gold flash)进行电镀，从而形成了金属膜(Ni/Pd/Au)27。
在本实施例中，金属膜27在引线框20制造过程的中间形成，如上所述，但是金属膜27的形成并不仅限于这一阶段。例如，在封装(半导体器件)装配过程中进行完树脂密封之后，并且在引线框20的支持黏带被剥离之后(如下文所述)，可以通过非电解镀层、印刷或类似的方法在从密封树脂中暴露出的金属部分(外接线端部分、导线键合部分，及类似部分)上形成焊料膜(金属膜)。
在下一步中(见图5C)，将含有环氧树脂或聚酰亚胺树脂的黏带28粘着(缠缚)在已经形成了凹陷部分29的底框21的表面上(在例证实例中是下表面)。
在最后一步中(见图5D)，在形成了凹陷部分29的底框21的部分中，如下部分，即连接管芯焊垫部分23与导线键合部分24的部分和使外部接线端部分25彼此相连的部分，通过例如用冲模(冲孔)、刀片或类似物冲孔而切除。这样便制造出了根据本实施例的引线框20(图3A和3B)。
在制造根据上述实施例的引线框20的方法中(图4和图5A-5D)，底框21(图4)和凹陷部分29(图5A)在不同的步骤中形成。然而，底框21和凹陷部分29也能够在同一个步骤中形成。这种制造过程的实例(一部分)如图6A-6C所示。
在图6A-6C所解释的方法中，首先，金属板MP(例如，Cu或Cu基合金板)的两个表面都涂覆抗蚀剂，而后用掩模(未显示)将抗蚀剂构图成预先确定的形状，从而形成抗蚀图RP1和RP2(图6A)。
在此情况下，对于上侧(待安装半导体元件的一侧)的抗蚀图RP1，抗蚀剂被构图成使金属板MP的某些区域暴露的形状，这些区域相应于连接管芯焊垫部分23和导线键合部分24的部分，以及使外部接线端部分彼此相连的部分。另一方面，对于下侧的抗蚀图RP2，抗蚀剂被构图成使金属板MP的某些区域暴露的形状，这些区域相应于待成为凹陷部分29的部分。
在金属板MP的两个表面都被抗蚀图RP1和RP2覆盖之后，该图案如图4所示(管芯焊垫部分23、导线键合部分24、外部接线端部分25、连接引线部分26等等)，同时凹陷部分29通过蚀刻(例如湿蚀刻)而形成(图6B)。
进一步，除去抗蚀剂(RP1、RP2)获得具有图5A所示结构的底框21，(图6C)。随后的步骤与图5B所示步骤之后的步骤相同。
根据图6A-6C所说明的方法，因为底框21和凹陷部分29在同一个步骤中形成，所以该过程相对于根据前述实施例的制造方法的情况案(图5和图5A-5D)要简化。
图7A和7B概要地显示了利用根据上述实施例的引线框20制造的具有QFN封装结构的半导体器件的构造。图7A以剖面图的形式显示了半导体器件30的构造。图7B显示了从背面(安装面)观察的半导体器件30的构造。
在所说明的半导体器件30中，指代数字31表示安装在管芯焊垫部分23上的半导体元件(芯片)；指代数字32表示将半导体元件31的每个电极接线端连接到每个导线键合部分24的表面上的键合丝，该导线键合部分沿着管芯焊垫部分23的周边布置；而指代数字33表示用于保护半导体元件31、键合丝32和类似部分的密封树脂。外部接线端部分25的底面，其通过连接引线部分26整合连接在各自的导线键合部分24上，与导线键合部分24的底面一起暴露在密封树脂33的表面上。此处，该封装(QFN)称作“扇出型”封装，其中外部接线端部分25布置在安装了半导体元件31的区域的外部。
下面，参考图8A-8E对半导体器件30的制造方法进行说明，这些图显示了该半导体器件的制造过程。
首先，在第一步中(见图8A)，引线框20用固定装置(未显示)固定，其粘着黏带18的表面在下方，且半导体元件(芯片)31安装在引线框20的管芯焊垫23上。具体地讲，管芯焊垫部分23用粘合剂如环氧树脂涂覆，且在半导体元件31的背面(即与形成电极接线端的一侧相对的表面)在下面的同时，将半导体元件31用粘合剂粘着(安装)在管芯焊垫部分23上。图解实例显示的状态，简而言之，是一个半导体元件31安装在一个管芯焊垫部分23上。
在下一步中(见图8B)，半导体元件31的每一个电极接线端和相应的导线键合部分24都用一个键合丝32电连接。
在下一步骤中(见图8C)，引线框20安装了半导体元件31的一侧的整个表面都通过集中浇注(mass molding)用密封树脂33密封起来。虽然没有显示，但引线框20放置在一对铸模的下模上，然后上模从上面将其夹在中间，而且在用密封树脂填充铸模时，对其进行加热和加压。作为一种密封技术，可以使用例如传递模塑法。
在下一步骤中(见图8D)，将用密封树脂33密封的引线框20(图8C)从铸模中取出，然后将黏带28从引线框20上剥去。
在最后一步中(见图8E)，引线框用切块机(dicer)或类似的方法沿着虚线所示的分割线D-D’分割成封装，从而使每一个封装都包含有一个半导体元件31，这样便获得了半导体器件30(图7A)。附图所示的分割线D-D’相应于图3A中虚线所示的分割线CL。
如上所述，根据本发明的第一实施例(引线框20及其制造方法以及用该引线框20制造的半导体器件30)，多个用作外连接线端的类接线盘的外部接线端部分25布置在导线键合部分24外部的区域内，该导线键合部分沿着限定了每一个待安装半导体元件31的范围的管芯焊垫部分23的外周布置。因此，相对于先前的技术(图1A和1B)，即引线部分(外连接线端)2成行地沿着每个封装的周边布置，接线端的数量能够增加。
此外，键合丝所连接的部分(导线键合部分24)和用作外连接线端的部分(外部接线端部分25)彼此分离地布置，且两个部分通过各自的线性连接引线部分26整合连接在一起。在此情况中，因为导线键合部分24沿着管芯焊垫部分23的周边布置(即位于接近待安装半导体元件31的电极接线端的位置)。所以，连接半导体元件31和导线键合部分24的导线32的长度(即外部接线端部分25)可以缩小。因此，能够消除如下在现有技术中会遇到缺点，例如导线间的短路或较低的可靠性。结果，产量能够上升，而成本能够降低。
图9A和9B概要地显示了根据本发明第二实施例的引线框的构造。图9A以平面图的形式显示了该引线框一部分的构造，而图9B显示了该引线框沿图9A中的A-A’线获得的剖面结构。
在图9A和9B中，指代数字40表示引线框(一部分)，指代数字41表示底框，指代数字42表示框部分，指代数字44表示导线键合部分，指代数字45表示外部接线端部分，指代数字46表示连接引线部分，指代数字47表示金属膜，指代数字48表示黏带，指代数字49表示凹陷部分。它们分别相应于图3中的引线框20、底框21、框部分22、导线键合部分24、外部接线端部分25、连接引线部分26、金属膜27、黏带28和凹陷部分29。
根据本实施例的引线框40与根据图3中实施例的引线框20在如下方面不同。未提供管芯焊垫部分23。未提供支撑条SB。多个导线键合部分44在最终将分割成半导体器件每一个待安装半导体元件的区域内(即在由图中虚线表示的分割线CL所限定的区域内)，沿着该区域的外周布置。多个类接线盘的外部接线端部分45布置在导线键合部分44内部的区域内。至于其它的结构，引线框40基本上与图3中实施例的情况相同，因此在此处省略了对它们的说明。
下面，参考图10和图11A-11D对根据本实施例的引线框40的制造方法进行说明，这些图顺次显示了其制造过程的实例。图11A-11D显示了沿着图10中A-A’线获得的剖面结构。
首先，在第一步中(见图10)，对金属板进行蚀刻而形成底框41。
如图10所概要显示的，待形成的底框41具有如下结构。对于每一个待安装半导体器件，在被框部分42包围的区域内，都布置着多个导线键合部分44、多个类接线盘的外部接线端部分45和线性连接引线部分46。此处，该多个导线键合部分44沿着该区域的外周定位并与框部分42相连。该多个外部接线端部分45位于导线键合部分44的内部并且彼此相连。每一个连接引线部分46都将每个导线键合部分44整合连接到相应的外部接线端部分45上。作为金属板的材料，与第一实施例的情况相似，Cu、Cu基合金、Fe-Ni、Fe-Ni基合金或者类似物都可以使用。金属板所选用的厚度为大约200μm。
在下一步中(见图11A)，通过半蚀刻在底框41一个表面上(附图中实例的下表面)的预先确定部位处形成凹陷部分49。
预先确定的部分(形成凹陷部分49的部分)选择在除了导线键合部分44、外部接线端部分45和框部分42之外的部分，也就是位于如下部分，即连接框部分42与导线键合部分44的部分，使外部接线端部分45彼此相连的部分，和连接引线部分46。与第一实施例的情况相似，半蚀刻能够在底框41除了上述预先确定部分之外的部分都被掩模(未显示)覆盖之后，通过湿蚀刻而进行。
在下一步骤中(见图11B)，在形成了凹陷部分49的底框41的整个表面上形成金属膜47。该形成金属膜47的方法与第一实施例的情况(图5B的步骤)相似。
在下一步骤中(见图11C)，包含环氧树脂或聚酰亚胺的黏带48粘着(缠缚)在形成了凹陷部分49的底框41的表面上(附图实例的下表面)。
最后一步(见图11D)，在形成了凹陷部分49的底框部分中，用冲模(冲床)、刀片或类似物切去使外部接线端部分45彼此相连的部分。这样便制成了根据本实施例的引线框40(图9A和9B)。
同样在该根据第二实施例的引线框40的制造方法中(图10和图11A-11D)(其未在附图中显示)，底框41和凹陷部分49能够在一个步骤中形成，如图6A-6C所解释的制造过程的情况。
图12A和12B概要地显示了用根据第二实施例的引线框40制造的具有QFN封装结构的半导体器件的构造。图12A以剖面图的形式显示了半导体器件50的构造，而图12B显示了从背面(安装面)观察的半导体器件50的构造。
在例证的半导体器件50中，指代数字51表示半导体元件(芯片)，其安装在多个外部接线端部分45中所需数量的外部接线端部分45上，并保持与该所需数量的外部接线端部分绝缘。指代数字52表示连接半导体元件51每个电极接线端与每个导线键合部分44上表面的键合丝，该键合丝沿着半导体元件51的边缘布置。指代数字53表示用于保护半导体元件51、键合丝52及类似部分的密封树脂。外部接线端部分45的底面，其通过连接引线部分46整合连接到各自的导线键合部分44上，与导线键合部分44的底面一起暴露在密封树脂53的表面。此处，在安装了半导体元件51的区域的内部含有外部接线端部分45的封装(QFN)称作“扇入型”封装。
下面，参考图13A-13E对半导体器件50的制造方法进行说明，这些图显示了其制造过程。
首先，在第一步中(见图13A)，用固定装置(未显示)固定引线框40，并使其粘着了黏带48的表面处在下方，且半导体元件51安装在引线框40所需数量的外部接线端部分45上。安装方法与第一实施例情况中(图8A中的步骤)的相同。
在下一步中(见图13B)，半导体元件51的每一个电极接线端和相应的导线键合部分44用一条键合丝52电连接。
在下一步中(见图13C)，引线框40安装了半导体元件51的一侧的整个表面，通过集中浇注用密封树脂53密封。密封方法与第一实施例情况中(图8C中的步骤)的相同。
在下一步中(见图13D)，将用密封树脂53密封的引线框40(图13C)从铸模中取出，然后将黏带48从引线框40上剥去。
在最后一步中(见图13E)，用切块机或类似的方法将引线框沿着虚线所示的分割线D-D’分割成封装，从而每一个封装都含有一个半导体元件51，这样便获得了半导体器件50(图12A)。附图所示的分割线D-D’相应于图9A中虚线所示的分割线CL。
如上所述，根据本发明的第二实施例(引线框40及其制造方法，以及用该引线框40制造的半导体器件50)，用作外部接线端的多个类接线盘的外部接线端部分45布置在导线键合部分44内部的区域内，而导线键合部分沿着最终将分割成半导体器件待安装半导体元件51的区域的外周布置。因此，相对于先前的技术(图1A、1B和图2A、2B)，即不允许外连接线端(引线部分)布置在半导体元件安装面的下面，接线端的数目能够增加。
而且，与第一实施例的情况相似，导线键合部分44和外部接线端部分45彼此分离地布置，且两个部分通过线性连接引线部分46彼此整合连接在一起。在本情况中，导线键合部分44沿着最终将分割成半导体器件待安装半导体元件51的区域的外周布置(即布置在接近待安装半导体元件51的电极接线端的位置)。因此，连接半导体元件51和导线键合部分44的导线52的长度(即外部接线端部分45)能够缩小。从而，能够增加产量，并且降低成本。
而且，根据第二实施例的“扇入型”QFN还具有如下优点，即相对根据第一实施例的“扇出型”QFN，当两者外部接线端部分的数目彼此相同时，“扇入型”QFN封装的尺寸能够缩小。

Claims (16)

1.一种引线框(20)，包括：
管芯焊垫部分(23)，其限定待安装的半导体元件；
多个导线键合部分(24)，其在最终将分割成用于管芯焊盘部分的半导体器件的区域内沿着管芯焊垫部分的周边布置；
多个陆面状的外部接线端部分(25)，其布置在导线键合部分外部的区域内；和
多个线性连接引线部分(26)，其每一个将导线键合部分的每一个整合连接到相应的一个外部接线端部分上，
其中，管芯焊垫部分、导线键合部分和外部接线端部分都由黏带(28)支持。
2.根据权利要求1的引线框，其中所形成的每一个连接引线部分(26)都比每个导线键合部分(24)和每个外部接线端部分(25)要薄，而所形成的每一个导线键合部分的厚度都与每个外部接线端部分相同。
3.一种引线框(40)，包括：
多个导线键合部分(44)，其布置在最终将分割成用于待安装的半导体元件的半导体器件的区域内，并沿着该区域的外周布置；
多个类接线盘的外部接线端部分(45)，其布置在导线键合部分内部的区域内；和
多个线性连接引线部分(46)，其每一个将导线键合部分的每一个整合连接到相应的一个外部接线端部分上，
其中导线键合部分和外部接线端部分都由黏带(48)支持。
4.根据权利要求3的引线框，其中所形成的每一个连接引线部分(46)都比每个导线键合部分(44)和每个外部接线端部分(45)要薄，而所形成的每一个导线键合部分的厚度都与每个外部接线端部分相同。
5.一种制造引线框的方法，包括如下步骤：
通过蚀刻金属板(MP)形成底框(21)，该底框包括布置在管芯焊垫部分(23)与用于待安装半导体元件的框部分(22)之间的区域内的多个导线键合部分(24)、多个陆面状的外部接线端部分(25)和多个线性连接引线部分(26)，该多个导线键合部分沿着管芯焊垫部分的周边定位并且与管芯焊垫部分相连，该多个外部接线端部分定位在导线键合部分的外部并且彼此相连，该多个连接引线部分的每一个将导线键合部分的每一个整合连接到相应的一个外部接线端部分上；
通过半蚀刻形成凹陷部分(29)，其位置在底框一个表面上除了管芯焊垫部分(23)、导线键合连接部分(24)、外部接线端部分(25)和框部分(22)之外的部分内；
将黏带(28)粘着到形成了凹陷部分(29)的底框表面上；和
在形成了凹陷部分(29)的底框部分中切去如下部分，即连接管芯焊垫部分(23)和导线键合部分(24)的部分，和使外部接线端部分(25)彼此相连的部分。
6.根据权利要求5的方法，进一步包括如下步骤，即在形成了凹陷部分(29)之后、粘着黏带(28)之前，在底框的整个表面上形成金属膜(27)。
7.一种制造引线框的方法，包括如下步骤：
用分别构图成预定形状的抗蚀剂(PR1，PR2)对金属板(MP)的两个表面同时进行蚀刻而形成底框(21)，该底框包括多个导线键合部分(24)、多个陆面状的外部接线端部分(25)和多个线性连接引线部分(26)，布置在管芯焊垫部分(23)和用于待安装半导体元件的框部分(22)之间的区域内，该多个导线键合部分沿着管芯焊垫部分的边缘定位并且与管芯焊垫部分相连，该多个外部接线端部分定位在导线键合部分的外部并且彼此相连，该多个连接引线部分的每一个将导线键合部分的每一个整合连接到相应一个外部接线端部分上，并且同时在底框一个表面的如下位置上形成凹陷部分(29)，即在除了管芯焊垫部分(23)、导线键合连接部分(24)、外部接线端部分(25)和框部分(22)之外的部分中；
将黏带(28)粘着到形成了凹陷部分(29)的底框表面上；和
在形成了凹陷部分(29)的底框部分中将如下部分切去，即连接管芯焊垫部分(23)与导线键合部分(24)的部分，和使外部接线端部分(25)彼此相连的部分。
8.根据权利要求7的方法，进一步包括如下步骤，即在凹陷部分(29)形成之后、粘着黏带(28)之前，在底框的整个表面上形成金属膜(27)。
9.一种制造引线框的方法，包括如下步骤：
通过蚀刻金属板(MP)形成底框(41)，该底框包括多个导线键合部分(44)、多个陆面状的外部接线端部分(45)和多个线性连接引线部分(46)，布置在用于待安装半导体元件的框部分(42)所包围的区域内，该多个导线键合部分沿着该区域的外周定位并且与框部分相连，该多个外部接线端部分定位在导线键合部分的内部并且彼此相连，该多个连接引线部分的每一个将导线键合部分的每一个整合连接到相应的一个外部接线端部分上；
通过半蚀刻形成凹陷部分(49)，其位置在底框一个表面上除了外部接线端部分(45)、导线键合连接部分(44)和框部分(42)之外的部分内；
将黏带(48)粘着到形成了凹陷部分(49)的底框表面上；和
在形成了凹陷部分(49)的底框部分中切去使外部接线端部分(45)彼此相连的部分。
10.根据权利要求9的方法，进一步包括如下步骤，即在形成了凹陷部分(49)之后、粘着黏带(48)之前，在底框的整个表面上形成金属膜(47)。
11.一种制造引线框的方法，包括如下步骤：
用分别构图成预定形状的抗蚀剂(RP1，RP2)对金属板(MP)的两个表面同时进行蚀刻而形成底框(41)，该底框包括多个导线键合部分(44)、多个陆面状的外部接线端部分(45)和多个线性连接引线部分(46)，布置在用于待安装半导体元件的框部分(42)所包围的区域内，该多个导线键合部分沿着该区域的外周定位并且与框部分相连，该多个外部接线端部分定位在导线键合部分的内部并且彼此相连，该多个连接引线部分的每一个将导线键合部分的每一个整合连接到相应一个外部接线端部分上，并且同时在底框一个表面的如下位置处形成凹陷部分(49)，即在除了外部接线端部分(45)、导线键合连接部分(44)和框部分(42)之外的部分内；
将黏带(48)粘着到形成了凹陷部分(49)的底框表面上；和
在形成了凹陷部分(49)的底框部分中切去使外部接线端部分(25)彼此相连的部分。
12.根据权利要求11的方法，进一步包括如下步骤，即在凹陷部分(49)形成之后、粘着黏带(48)之前，在底框的整个表面上形成金属膜(47)。
13.一种半导体器件(30)，包括：
管芯焊垫部分(23)；
多个导线键合部分(24)，其沿着管芯焊垫部分的周边布置；
多个陆面状的外部接线端部分(25)，其布置在导线键合部分的外部；
多个线性连接引线部分(26)，其每一个将导线键合部分的每一个整合连接到相应的一个外部接线端部分上；和
半导体元件(31)，其安装在管芯焊垫部分上，
其中半导体元件的每一个电极接线端均通过键合丝(32)与相应的一个导线键合部分的顶面相连，
半导体元件、键合丝、导线键合部分、外部接线端部分和连接引线部分都用密封树脂(33)密封，且
外部接线端部分的底面与导线键合部分的底面一起暴露在密封树脂的表面上。
14.根据权利要求13的半导体器件，其中所形成的每一个连接引线部分(26)都比每个导线键合部分(24)和每个外部接线端部分(25)要薄，且所形成的每一个导线键合部分的厚度都与每一个外部接线端部分相同。
15.一种半导体器件(50)，包括：
多个导线键合部分(44)，其沿着该器件的周边布置；
多个陆面状的外部接线端部分(45)，其布置在导线键合部分的内部；
多个线性连接引线部分(46)，其每一个将导线键合部分的每一个整合连接到相应的一个外部接线端部分上；和
半导体元件(51)，其安装在该多个外部接线端部分中所需数目的外部接线端部分上，同时保持与所需数目的外部接线端部分隔离，
其中半导体元件的每一个电极接线端均通过键合丝(52)与相应的一个导线键合部分的顶面相连，
半导体元件、键合丝、导线键合部分、外部接线端部分和连接引线部分都用密封树脂(53)密封，且
外部接线端部分的底面与导线键合部分的顶面一起暴露在密封树脂的表面上。
16.根据权利要求15的半导体器件，其中所形成的每一个连接引线部分(46)都比每个导线键合部分(44)和每个外部接线端部分(45)要薄，且所形成的每个导线键合部分的厚度与每个外部接线端部分相同。
CNA031582001A 2002-09-17 2003-09-17 引线框及其制造方法，以及用该引线框制造的半导体器件 Pending CN1490870A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002269903 2002-09-17
JP2002269903 2002-09-17

Publications (1)

Publication Number Publication Date
CN1490870A true CN1490870A (zh) 2004-04-21

Family

ID=32104912

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA031582001A Pending CN1490870A (zh) 2002-09-17 2003-09-17 引线框及其制造方法，以及用该引线框制造的半导体器件

Country Status (4)

Country Link
US (1) US20040080025A1 (zh)
KR (1) KR20040030297A (zh)
CN (1) CN1490870A (zh)
TW (1) TW200405488A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437953C (zh) * 2004-09-16 2008-11-26 日月光半导体制造股份有限公司 无外引脚式半导体封装构造及其制造方法
CN102844860A (zh) * 2010-04-12 2012-12-26 德克萨斯仪器股份有限公司 具有组装在半蚀刻的金属引线框架上的芯片的球栅阵列器件
CN101142675B (zh) * 2005-02-23 2013-01-02 泰萨拉知识产权公司 集成电路封装器件、引线框和电子装置
CN101355042B (zh) * 2007-07-25 2013-01-30 嘉盛马来西亚公司 具有暴露金属管芯座的薄塑料无引线封装
CN105702651A (zh) * 2014-12-11 2016-06-22 意法半导体公司 具有暴露的接触焊垫和支撑集成电路裸片的引线的集成电路器件以及形成器件的方法
CN105720035A (zh) * 2016-03-25 2016-06-29 上海凯虹科技电子有限公司 引线框架及采用该引线框架的封装体
CN107393896A (zh) * 2017-08-09 2017-11-24 林英洪 引线框制作方法
CN112133694A (zh) * 2019-06-24 2020-12-25 联发科技股份有限公司 半导体封装和电子系统

Families Citing this family (91)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
US7144517B1 (en) * 2003-11-07 2006-12-05 Amkor Technology, Inc. Manufacturing method for leadframe and for semiconductor package using the leadframe
US20070001291A1 (en) * 2005-06-30 2007-01-04 Infineon Technologies Ag Anti-warp heat spreader for semiconductor devices
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
TWI286375B (en) * 2006-03-24 2007-09-01 Chipmos Technologies Inc Leadless semiconductor package with electroplated layer embedded in encapsulant and the method for fabricating the same
US8461694B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8460970B1 (en) 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
US8492906B2 (en) 2006-04-28 2013-07-23 Utac Thai Limited Lead frame ball grid array with traces under die
US8487451B2 (en) * 2006-04-28 2013-07-16 Utac Thai Limited Lead frame land grid array with routing connector trace under unit
US8310060B1 (en) 2006-04-28 2012-11-13 Utac Thai Limited Lead frame land grid array
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US8013437B1 (en) 2006-09-26 2011-09-06 Utac Thai Limited Package with heat transfer
US8125077B2 (en) * 2006-09-26 2012-02-28 Utac Thai Limited Package with heat transfer
US9761435B1 (en) 2006-12-14 2017-09-12 Utac Thai Limited Flip chip cavity package
US9082607B1 (en) 2006-12-14 2015-07-14 Utac Thai Limited Molded leadframe substrate semiconductor package
US8178982B2 (en) 2006-12-30 2012-05-15 Stats Chippac Ltd. Dual molded multi-chip package system
TW200849521A (en) * 2007-06-06 2008-12-16 Advanced Semiconductor Eng Leadframe with die pad and leads corresponding there to
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7790512B1 (en) 2007-11-06 2010-09-07 Utac Thai Limited Molded leadframe substrate semiconductor package
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8063470B1 (en) 2008-05-22 2011-11-22 Utac Thai Limited Method and apparatus for no lead semiconductor package
US8039303B2 (en) 2008-06-11 2011-10-18 Stats Chippac, Ltd. Method of forming stress relief layer between die and interconnect structure
JP4991637B2 (ja) * 2008-06-12 2012-08-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7888184B2 (en) * 2008-06-20 2011-02-15 Stats Chippac Ltd. Integrated circuit packaging system with embedded circuitry and post, and method of manufacture thereof
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US9947605B2 (en) * 2008-09-04 2018-04-17 UTAC Headquarters Pte. Ltd. Flip chip cavity package
US8546189B2 (en) * 2008-09-22 2013-10-01 Stats Chippac, Ltd. Semiconductor device and method of forming a wafer level package with top and bottom solder bump interconnection
US7888181B2 (en) * 2008-09-22 2011-02-15 Stats Chippac, Ltd. Method of forming a wafer level package with RDL interconnection over encapsulant between bump and semiconductor die
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
US8569877B2 (en) * 2009-03-12 2013-10-29 Utac Thai Limited Metallic solderability preservation coating on metal part of semiconductor package to prevent oxide
JP5407474B2 (ja) * 2009-03-25 2014-02-05 凸版印刷株式会社 半導体素子基板の製造方法
US8575742B1 (en) 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
TWI570820B (zh) * 2009-06-09 2017-02-11 史達晶片有限公司 半導體元件和在晶粒及互連結構之間形成應力減輕層之方法
US9449900B2 (en) 2009-07-23 2016-09-20 UTAC Headquarters Pte. Ltd. Leadframe feature to minimize flip-chip semiconductor die collapse during flip-chip reflow
US8368189B2 (en) * 2009-12-04 2013-02-05 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
US9355940B1 (en) 2009-12-04 2016-05-31 Utac Thai Limited Auxiliary leadframe member for stabilizing the bond wire process
TWI392066B (zh) * 2009-12-28 2013-04-01 矽品精密工業股份有限公司 封裝結構及其製法
US8241956B2 (en) * 2010-03-08 2012-08-14 Stats Chippac, Ltd. Semiconductor device and method of forming wafer level multi-row etched lead package
US8575732B2 (en) * 2010-03-11 2013-11-05 Utac Thai Limited Leadframe based multi terminal IC package
US8871571B2 (en) 2010-04-02 2014-10-28 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8866278B1 (en) * 2011-10-10 2014-10-21 Amkor Technology, Inc. Semiconductor device with increased I/O configuration
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
US9449905B2 (en) * 2012-05-10 2016-09-20 Utac Thai Limited Plated terminals with routing interconnections semiconductor device
US9029198B2 (en) 2012-05-10 2015-05-12 Utac Thai Limited Methods of manufacturing semiconductor devices including terminals with internal routing interconnections
US8633575B1 (en) * 2012-05-24 2014-01-21 Amkor Technology, Inc. IC package with integrated electrostatic discharge protection
US9006034B1 (en) 2012-06-11 2015-04-14 Utac Thai Limited Post-mold for semiconductor package having exposed traces
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US8981541B2 (en) * 2013-07-10 2015-03-17 Freescale Semiconductor, Inc. Quad flat semiconductor device with additional contacts
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US10242953B1 (en) 2015-05-27 2019-03-26 Utac Headquarters PTE. Ltd Semiconductor package with plated metal shielding and a method thereof
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
US10242934B1 (en) 2014-05-07 2019-03-26 Utac Headquarters Pte Ltd. Semiconductor package with full plating on contact side surfaces and methods thereof
US9589906B2 (en) * 2015-02-27 2017-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
KR101684150B1 (ko) * 2015-07-15 2016-12-07 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US9373569B1 (en) * 2015-09-01 2016-06-21 Texas Instruments Incorporation Flat no-lead packages with electroplated edges
US9922843B1 (en) 2015-11-10 2018-03-20 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple molding routing layers and a method of manufacturing the same
TWM523189U (zh) * 2016-03-14 2016-06-01 Chang Wah Technology Co Ltd 導線架預成形體及導線架封裝結構
KR101747226B1 (ko) * 2016-03-16 2017-06-27 해성디에스 주식회사 반도체 패키지 기판 및 그 제조 방법
US11211305B2 (en) 2016-04-01 2021-12-28 Texas Instruments Incorporated Apparatus and method to support thermal management of semiconductor-based components
US10861796B2 (en) * 2016-05-10 2020-12-08 Texas Instruments Incorporated Floating die package
US10276477B1 (en) 2016-05-20 2019-04-30 UTAC Headquarters Pte. Ltd. Semiconductor package with multiple stacked leadframes and a method of manufacturing the same
US9929110B1 (en) 2016-12-30 2018-03-27 Texas Instruments Incorporated Integrated circuit wave device and method
US10074639B2 (en) 2016-12-30 2018-09-11 Texas Instruments Incorporated Isolator integrated circuits with package structure cavity and fabrication methods
JP6828959B2 (ja) * 2017-01-17 2021-02-10 大口マテリアル株式会社 リードフレームおよびその製造方法
US10121847B2 (en) 2017-03-17 2018-11-06 Texas Instruments Incorporated Galvanic isolation device
US11393774B2 (en) * 2019-08-21 2022-07-19 Stmicroelectronics, Inc. Semiconductor device having cavities at an interface of an encapsulant and a die pad or leads

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100437953C (zh) * 2004-09-16 2008-11-26 日月光半导体制造股份有限公司 无外引脚式半导体封装构造及其制造方法
CN101142675B (zh) * 2005-02-23 2013-01-02 泰萨拉知识产权公司 集成电路封装器件、引线框和电子装置
US9691688B2 (en) 2007-07-25 2017-06-27 Carsem (M) Sdn. Bhd. Thin plastic leadless package with exposed metal die paddle
CN101355042B (zh) * 2007-07-25 2013-01-30 嘉盛马来西亚公司 具有暴露金属管芯座的薄塑料无引线封装
US9190385B2 (en) 2007-07-25 2015-11-17 Carsem (M) Sdn. Bhd. Thin plastic leadless package with exposed metal die paddle
CN102844860A (zh) * 2010-04-12 2012-12-26 德克萨斯仪器股份有限公司 具有组装在半蚀刻的金属引线框架上的芯片的球栅阵列器件
CN105702651B (zh) * 2014-12-11 2019-03-12 意法半导体公司 具有暴露的接触焊垫和支撑集成电路裸片的引线的集成电路器件以及形成器件的方法
CN105702651A (zh) * 2014-12-11 2016-06-22 意法半导体公司 具有暴露的接触焊垫和支撑集成电路裸片的引线的集成电路器件以及形成器件的方法
CN105720035A (zh) * 2016-03-25 2016-06-29 上海凯虹科技电子有限公司 引线框架及采用该引线框架的封装体
CN107393896A (zh) * 2017-08-09 2017-11-24 林英洪 引线框制作方法
CN107393896B (zh) * 2017-08-09 2019-08-23 林英洪 引线框制作方法
CN112133694A (zh) * 2019-06-24 2020-12-25 联发科技股份有限公司 半导体封装和电子系统
CN112133694B (zh) * 2019-06-24 2023-05-09 联发科技股份有限公司 半导体封装和电子系统

Also Published As

Publication number Publication date
TW200405488A (en) 2004-04-01
US20040080025A1 (en) 2004-04-29
KR20040030297A (ko) 2004-04-09

Similar Documents

Publication Publication Date Title
CN1490870A (zh) 引线框及其制造方法，以及用该引线框制造的半导体器件
US7429500B2 (en) Method of manufacturing a semiconductor device
KR101117848B1 (ko) 반도체 장치 및 그 제조 방법
US7439097B2 (en) Taped lead frames and methods of making and using the same in semiconductor packaging
CN1266764C (zh) 半导体器件及其制造方法
CN1163963C (zh) 引线架及树脂封装型半导体器件的制造方法
KR100859624B1 (ko) 반도체 장치의 제조 방법
CN1412843A (zh) 引线框架、其制造方法及使用它的半导体器件的制造方法
CN1412842A (zh) 引线框架以及利用该引线框架制造半导体装置的方法
CN1481019A (zh) 引线框架及其制造方法
US20110291253A1 (en) Lead frame, electronic component including the lead frame, and manufacturing method thereof
JP2005191240A (ja) 半導体装置及びその製造方法
CN1842906A (zh) 可颠倒无引线封装及其制造和使用方法
CN1685498A (zh) 用于整体成型组件的热增强封装
US8115288B2 (en) Lead frame for semiconductor device
TW200818458A (en) Stackable packages for three-dimensional packaging of semiconductor dice
CN101060087A (zh) 电极及其制造方法,以及具有该电极的半导体器件
KR20060042872A (ko) 반도체장치의 실장 방법
JP3470111B2 (ja) 樹脂封止型半導体装置の製造方法
KR20020025669A (ko) 반도체장치의 제조방법
CN1574331A (zh) 半导体器件
KR100831481B1 (ko) 반도체 장치와 그것을 이용한 반도체 패키지 및 회로 장치
JP2006210941A (ja) 半導体装置
US7732259B2 (en) Non-leaded semiconductor package and a method to assemble the same
JP3938525B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication