CN1378665A - 编程概念 - Google Patents

Abstract

本发明涉及彼此间排列可变化的基本单元结构。本发明尤其给出了为此目的及带着那样的基本单元结构的序列是如何以及用哪些单元进行分割的。

Description

编程概念

发明的目的与应用领域

本发明延伸到可编程算术的和/或逻辑模块(VPU)的领域，尤其它能在运行过程中重新编程，具有多个算术和/逻辑单元，其互相的连结也能在运行期间予以编程或重新编程。那样的逻辑模块可从多个制造商处得到，通常名为FPGA(Field-Programmable Gate Array-现场可编程门阵列)。此外，已公开的若干专利，揭示了具有自动数据同步和改善的算术数据处理能力的特殊算术模块。

所有上述模块具有二维或多维的逻辑和/或算术单元(处理阵列单元-PAES)的结构，它们能通过总线系统互连。

按照本发明，这些模块的特征是，它们或者具有下面所列的单元或者这些单元被编程或被加上(包括外加)，用于按本发明的用途：

1、至少一个单元(CT)用于加载配置数据；

2、PAES；

3、至少一个对一个或多个存储器和/或外围设备的接口。

本发明的目的是提供一个编程方法，采用该方法使得上述模块以已知的高级编程语言有效地编程，使得最大程度地实现自动、完全和有效地使用由多个单元获得的上述模块的平行功能。

背景信息

在序言中提到的类型的模块大多数使用通常的数据流语言编程。这产生了两个基本问题：

1、以数据流语言编程需要由程序员所习惯；多层顺序任务只能以复杂的方式描述；

2、大的应用和顺序描述仅在一定的程度上能用现有的翻译工具(综合工具)映射到所希望的目标技术(综合的)。

通常，应用(application)被分割成多个子应用，它们然后分别综合到目标技术(图1)。每个单独的二进制码随后被加载到一个模块。本发明的基本前提是在德国专利44 16 881中描述的方法，它使得有可能通过分析时间的依赖关系，在单个模块中使用多个被分割的子应用，通过控制信号从高层加载单元顺序地请求所需的子应用程序，随后加载单元将子应用加载到模块中。

现有的综合工具仅在一定程度上能将程序循环映射到模块上(图2 0201)。FOR循环(0202)常常通过转出循环到目标模块的资源仅作为原始循环而被支持。

与FOR循环相反，WHILE循环(0203)不具有定常的退出值。相反，一旦中断发生，使用一个条件予以计算。因此，通常(当条件不是常数时)去综合时不知道何时退出循环。由于它们的动态特点，这些综合工具不能将这些循环映射到硬件上，即以固定的方式将它们转移到目标模块上。

递归，如果递归深度未知，即在综合时不是常数，则按照有关技术使用综合工具基本上不能将递归映射的硬件上。在使用递归时，随着每次新的递归层分配新的资源。这意味着，必须做出新的硬件适用于每个递归层，但是，这在动态上是不可能的。

当目标模块足够大，即提供了足够的资源，则即使简单的基本结构也只能通过综合工具映射。

简单的时间依赖关系(0301)用当今的综合工具不分割成多个子应用，因而只能整个转移到一个目标模块。

有条件的执行(0302)和根据条件循环(0303)只有在目标模块中存在足够资源的情况才能够被映射。

按本发明的方法

在德国专利44 16 881中描述的方法允许在运行时间在上述模块的硬件结构中识别条件，并使得有可能动态地响应那样的条件，使硬件的功能按照所接收的条件予以修改，它基本上是通过配置一个新的结构实现的。

在按本发明的方法中的一个重要步骤是将图(应用)分割成时间依赖关系的子图S(子应用)。

术语“时间依赖关系”是那样定义的，使得在两个子应用之间传输的数据被任何设计的存储器(即包括简单的寄存器)所分开。尤其是在两个子图之间存在带有限的和最少数量的信号的一个清楚的接口的图的点上这是可能的。

此外，在具有下列特征的图中的点尤其适用：

1、在节点之间几乎没有信号或变量；

2、少量的数据借助信号或变量发送；

3、没有反馈，即没有信号或变量以互相反向的方向发送。

在大图的情况下，时间依赖关系能够通过引入特定的、明确确定的接口来达到，接口尽可能简单地将数据存入缓冲器(见图4中的Sn)。

相对于其他算法而言，循环常常具有很强的时间依赖关系，因为它们长时间针对(大多数)局限在循环中的变量值运作，且仅当进入或离开该循环时传送操作数或结果。

用时间依赖关系可以实现，在一个子应用被完全执行以后，后续的子应用能被加载而不必发生任何进一步的依赖关系或影响。当数据存入上述命名的存储器中时，能产生一个状态信号(触发，见PACT08)，它请求高层加载单元，加载下一个子应用。当简单的寄存器用作存储器时，在数据写入该寄存器时总能产生触发。当使用存储器，尤其使用按FIFO(先进先出)原则操作的存储器时，触发根据多个条件产生。例如下列那些条件或其组合能产生触发：

一结果存储器满

一操作数存储器空

一没有新的操作数

一在子应用中产生的任何条件，如由

·比较器(等于，大于，等)

·计数器(溢出)

·加法器(溢出)

下面，子应用也称作为模块，以便从传统编程的观点看改善可理解性。由于同样的理由，下文中信号也称之为变量。这些变量在一个重要方面区别于传统的变量：示出该变量是否具有合理值的状态信号(Ready-就绪)赋予每个变量。如果一个信号具有一个合理(已计算的)值，状态信号是就绪(Ready)；如果该信号有非合理值(计算尚未完成)，状态信号为非就绪(Not-Ready)。此原理在专利P196 51 075.9中详细描述。

总之，下面的功能可以赋予触发：

1、作为单独的PAES的状态的数据处理的控制；

2、PAES的重新配置(子应用的时间顺序)的控制。

尤其是，循环(WHILE)和递归的退出准则和在子应用中的条件跳转由触发来实现。

在情况1，触发在PAES之间交换；在情况2，触发由PAES发送到CT。对本发明重要的是在情况1和情况2之间的转移基本上取决于在PAES的矩阵中在那时运行的子应用的数目。换言之，触发通常在PAE上执行时被送到子应用。如果子应用未被配置，该触发被送到CT。重要的是，如果此子应用也被配置，对应的触发将被直接送到对应的PAE。

这就导致计算性能随着增加PAE的规模即随着多个PAE矩阵的级联而自动地放大。不需要更多的重新配置时间，但是该触发被直接送到已经被配置的PAES。

波动(WAVE)重新配置

多个模块能使用合适的硬件架构互相叠加(见图10/11)。这意味着多个模块在PAE中同时预配置而且各配置之间的切换能花费最少的时间完成，使得在对每个PAE的多个配置中只有一个配置是起作用的。

重要的是在预配置模块A和模块B的数个PAE中，一部分数目能使用A部分起作用而同时另一部分数目能使用B部分起作用。两部分的区分恰恰是由其中发生A和B之间切换的PAE给出的。这意味着，从某个时间点起B在所有PAE中起作用，而在此时间点以前A对这些PAE起作用，而且在此时间点以后A仍然在所有其他PAE中起作用。随着增加时间，B在越来越多的PAE中起作用。

切换根据由数据计算得出的特定数据、状态而发生，或根据任何外部产生的其他事件或由如CT那样的事件发生。

其结果是，在一个数据包被处理以后发生到另一个配置的切换。同时/另一方面，能给CT发一个信号(RECONFIG-TRIGGER-重配置触发)，引起由CT预加载新的配置。预加载能加到其他PAES，后者能依赖当前的数据处理或与其无关。通过将起作用的配置与可用于重配置的配置(见图10/11)隔离，新的配置甚至能加到当前运行的(起作用的)PAES中，特别是也能加到产生RECONFIG-TRIGGER(重配置触发)信号的PAE中。这就允许一个配置与数据处理重叠。

图13示出波动重新配置(WRC)的基本原理。这是根据PAES的一行(PAE1-PAE9)，数据通过该行如通过管线那样跑。特别需要指出的是，WRC不限于管线方式，PAES的互连和分组可以采取任何希望的形式。选择该图示只是为了易于理解示出简单的例子。

在图13a中，数据包在PAE1中跑。PAE具有四种可能的配置(A、F、H、C)，可使用合适的硬件(见图10/11)选择。对当前的数据包在PAE1中配置F起作用(阴影线区)。

在下一个周期，数据包跑到PAE2，且在PAE1出现一个新的数据包。F也在PAE2中起作用。与数据包一起在PAE1中出现一个事件(↑1)。一旦PAE接收到任何外部事件(如一个状态标志或一个触发)就发生该事件，或者它在PAE中由完成的计算产生。

在图13c中，由于事件(↑1)，配置H在PAE1中起作用；同时，出现新的事件(↑2)，引起配置A在下面的周期起作用(图13d)。

在图13e中，在PAE1中接收(↑3)，引起F被G改写(图13f)。随着接收(↑4)G起作用(图13g)。(↑5)导致K被加载以替代C(图13h，i)，且(↑6)加载并起动F以替代H(图13j)。

图13g^*)到13j^*)示出，当运行波动重配置时，不是所有的PAE需要按照同样的样式运行。一个PAE由波动重配置所配置的方式主要解决于其自己的配置。这里应该提到的是PAE4到PAE6被配置，使得它们响应分别从其他PAE来的事件。例如，在图13g^*)中，H替代A起作用以响应事件↑2(见图13g)中的事件↑3而加载G，配置F保持而A起作用。在图13^*)中，对PAE7示出，事件↑3又将引起G被加载。在PAE4中，事件↑4引起F替代配置G而起作用(见图13j)。

在图13中重配置的波动响应事件穿过一系列PAEs运动，它可以具有二维或多维的设计。

发生一次的重配置不是绝对必须在整个流动过程中发生。例如，响应事件(↑2)A起作用的重配置可以只在PAE1到3及PAR7的局部中发生，而H继续保持在所有其他PAE中起作用。换言之：

a)有可能一个事件只局部地发生，因而作为结果只有局部的重新起作用；

b)全局的事件可以对某些PAE没有任何影响，取决于所执行的算法。

在(↑2)之后仍继续保持H起作用的PAE中，接收事件(↑3)当然可以有完全不同的效果，(i)如使C起作用而不去加载G；(ii)而且(↑3)可以对这些PAE完全没有任何影响。

处理器模型

在以后的图形中示出图总具有〔一个〕模块作为一个图的节点，认为多个模块可以映射到一个目标模块。这就意味着，虽然所有的模块在时间上是互相独立的，只有在用垂直线和Δt标记的模块中完成重配置和/或插入数据存储设备。此点称为重配置时间。

重配置时间取决于某些数据或从某些数据处理得出的状态。

总之，这意味着：

1.大的模块能在适当的点分割并分解成时间互相无关的小模块，并以最优的方式归入PAE陈列中。

2.在能够一起映射到一个目标模块的小模块的情况，时间的互相无关是不需要的，这就节省了配置的步骤并加速了数据处理。

3.按照目标模块的资源(设置配置的次数。这就使得以任何希望的方式放大图的长度成为可能。

4.模块能重叠配置。

5.模块的重配置通过数据本身或通过数据处理的结果加以控制。

6.由模块产生的数据被储存，且时间上后续的模块从此存储器读出该数据并转而将结果存入一个存储器或将最终结果输出到外围设备。

处理器模型的状态信息

为了确定图中的状态，使得独立单元(PAE)的状态寄存器通过存在于数据总线(0801)以外的自由可进行路由选择和可分段的状态总线(0802)为所有的其他算术单元所用(图8b)。这就意味着一个单元(PAEX)能估算另外单元(PAEY)的状态信息并据此处理数据。为了示出相对于现有的并行计算系统的差别，图8a以处理器通过一个公共的数据总线(0803)互连的多处理器形式示出有关的技术。对数据和状态的同步交换不存在明确的总线系统。

换言之，状态信息(0802)的网络表示为一个自由地和特定地分布的单个传统处理器(或一个SMP计算机的多处理器)的状态寄存器。每个单独的ALU(即每个单独的处理器)的状态，尤其是每个单独的状态信息片可为需要该信息的ALU或若干ALU(处理器)所用。没有另外的程序运行时间或通信运行时间(除了信号运行时间)用于在ALU(处理器)之间交换信息。

总之，应该注意到，根据任务能按照上面描述的方法处理数据流图表和控制流图表。

虚拟机模型

按照以前的章节，使用VPU模块数据处理的原理主要是数据定向的流动。但是，为了执行带有合理性能的顺序程序，必须可用一个须序的数据处理模型，对此在各个PAE中的定序器往往是不够的。

但是，VPU的架构基本上允许任何所希望的复杂的定序器从单独的PAE中形成。这意味着：

1.能够配置精确地对应于算法需要的复杂的定序器。

2.通过适当的配置，数据流能够精确地表示算法的计算步骤。

因此特别对应于算法的顺序需要的虚拟机能在VPU上实现。

VPU架构的主要优点在于一个算法能由一个编译器不解，使得数据流部分被提出(并且)用一个“最优”的数据流表示，在此一个调节后的数据流被配置，且通过配置一个调节后的定序器，算法的顺序部分由一个“最优”的定序器来表示。多个排序和数据流能同时在一个VPU上互相适应，这仅仅取决于可用的资源。

由于大量的PAE，在运行期间在VPU中有大量的局部状态。在改变任务或调用一个子程序(中断)时，这些状态必须保存(对标准的处理器见PUSH/POP)。但是由于大量的状态，这实际上做不到的。

为了将状态数减少到可以管理的数目，必须在两类状态之间作出区分。

1.机器模型的状态信息(MACHINE-STATE-机器状态)。此状态信息仅在执行特定模块中有效且也仅局部地使用在此特定模块的定序器及数据流单元。这就意味着这些机器状态表示在按照有关技术的处理器的硬件背景上发生的状态，它们隐含在命令和处理步骤中并在执行一条命令以后对后续的命令不再有更多的信息。那样的状态不需要保存。对此的条件是，中断应仅在完成所有当前起作用的模块的执行以后被执行。如果引起对执行的中断，不加载新的模块；此外，如果算法允许，不发送新的操作数到起作用的模块。因此一个模块成为不可分割的不可中断的单元，可与按有关技术的处理器的一条指令相比较。

2.数据处理的状态(数据状态一DATA STATUS)。当按有关技术的处理器模块发生一个中断时，与数据有关的状态必须保存并写入存储器。这些是特定需要的寄存器和标志；或按VPU技术的术语称为触发。

在数据状态的情况，处理能根据算法进一步简化，下面将详细解释两个基本策略：

1.状态信息的伴随跑动

所有在以后时间需要的有关状态信息如在正常地在管线中实现的那样从一个模块传递到下一个模块。然后该状态信息与数据一起隐含地存入存储器，使得在数据被调用时状态也可以被使用。因此，不发生状态信息的明确的处理，特别在使用PUSH和POP情况更加如此，这就根据算法大大地加速了处理并导致简化的编程。状态信息可以与相应的数据包一起储存，或仅在中断事件中存储并专门标记。

2.保存重入地址

在处理大量储存在存储器中的数据时，将刚处理过的数据包的至少一个操作数的地址与数据包一起通过PAEs是有利的。在此情况地址是不修改的，但当数据包作为指向最后处理的操作的指针写入RAM时是可用的。

此指针能与对应的数据包一起储存，或仅在一个中断的情况储存并专门标记。特别是，如果对操作的所有指针使用一个地址(或一组地址)计算，只保存一个地址(或一组地址)是有利的。

“ULIM”-“UCISC”模型

为了理解非常类似于一个按照有关技术的处理器的这个模型，VPU加构的概念必须扩展。虚拟机器模型作为基础使用。PAEs(PA)陈列被认为是一个带可配置架构的算术单元。CT(s)表示一个对操作码的加载单元(LOAD-UNIT)。IOAG(s)取代总线接口和/或寄存器组。

此安排允许两个能够使用的基本操作模式在运行期间相混合：

1.配置一组PAEs(也能是一个PAE)执行一条复杂命令或命令序列，且然后处理与此命令相关的数据(可以是单个数据字)。然后此组重配置处理下一条命令。该组的大小与排列可以改变。按照以前提到的分割技术建立尽可能优化的组是编译器的责任。组作为命令由CT“加载”在模块上，因此该方法可与已知的VLIW相比较，其不同处是管理多得多的算术单元并在算术单元之间的互连结构也能由指令字(Ultra Large Instruction Word＝″ULIW″-超大指令字)承担。这就允许实现很高指令级的并行性(ILP)，(也见图27)。一个指令字在这里对应一个模块。多个模块能同时处理，只要数据的依赖关系允许且在此模块中有足够的资源可用。如在VLIW指令的情况那样，通常在该指令字被执行完以后下一个指令字立即被加载。为了借助时间关系优化此过程，下一个指令字甚至能在指令执行期间被预加载(见图10)。在多个可能的后续指令字的情况，能预加载一个以上的指令字，而正确的指令字在执行以前例如由触发信号来选择(见图4a B1/B2，图15 ID C/IDK，图36 A/B/C)。

2.配置一个PAE组(也能是一个PAE)执行频繁使用的命令序列。在此情况也能是单个数据字的数据当需要时被送到该组并被该组所接收。此须在多个周期中保持而不必重配置。此安排可与在按相关技术的处理器(如MMX)中的专门算术单元相比较，后者为专门的任务所提供关只在需要时使用。用此方法，可按照CISC原理产生专门的命令，其优点是这些命令能配置成针对应用的(Ultra-CISC＝UCISC)。

RDY/ACK协议的扩展(见PACT02)

PACT02描述了RDY/ACK的标准协议，它描述了按照关于典型的数据流应用的德国专利44 16 881的同步过程的主要需要。此协议的缺点是只有数据能发送且接收被认可。虽然数据被请求发送被认可的(以后称之为REQ/ACK)用同样的双线协议在电路上能实现。它不是在语义上被检测。当REQ/ACK和DRY/ACK以混合操作方式使用时，这尤其正确。

因此，在协议之间作出清楚的区分；

DRY：在发送器处数据对接收器可用；

REQ：接收器从发送器请求数据；

ACK：对完成的接收和发送通常的认可。

(原则上，在对RDY的ACK和对REQ的ACK之间也可以作出区别，但是ACK的语义通常隐含在协议中)。

存储器模型

存储器(一个或多个)能集成在VPU中并如在PAE的情况那样编址。下面将描述一个存储器模型，它同时表示一个到外部外围设备和/或外部存储器的接口。

一个在带有如PAE总线功能的VPU中的存储器可以代表各种存储器模式：

1.标准存储器(随机访问)

2.高速缓存(作为标准存储器的扩展)

3.查找(LOOKUP)表

4.FIFO(先进先出)

5.LIFO(堆栈-后进先出)

一个一次写入存储器区或从中读出一个字或一个块的可控制接口与存储器相连接。

产生下列使用选项：

1.数据流的隔离(FIFO)

2.较快访问所选的外部存储器区域，所者代表如高速缓存那样的功能(标准存储器，查找表)。

3.可变深度堆栈(LIFO)

可以使用该接口，但这不是绝对必要的，例如，如果数据只在VPU中局部地使用且在内部存储器的空余存储器已足够就是此情况。

堆栈模型

能够通过命名用REQ/ACK协议和LIFO模式的内部存储器设计一个简单的堆栈处理器。在此模式中，临时数据由PAEs写到堆栈并在需要时从堆栈中取出。需要的编译器的技术是众所周知的。由于可变的堆栈深度，堆栈可以象所需要的那样大，它可以通过内部存储器与外部存储器的数据交换来达到。

累加器模型

每个PAE能代表按累加器原理的算术单元。如从PACT02得知，输出寄存器可以循环回到PA遥输入。这就产生一个相关技术的累加器。简单的累加器处理器能按照图11与定序器共同设计。

寄存器模型

简单的寄存器处理器能通过使用REQ/ACK协议和标准存储器模式的内部存储器设计。寄存器的地址由一组PAE产生，而另一组PAE负责处理数据。

存储器架构

存储器具有两个接口：第一个接口将存储器连到阵列，第二个接口将存储器与IO单元相连。为了改善访问时间，存储器应设计成双口RAM，它允许读和写的访问互相独立地进行。

第一接口是传统的PAE接口(PAE1)，它保证访问到阵列的总线系统并确保同步与触发处理。能使用触发来显示存储器的不同状态，或者在存储器中强迫运转，例如：

1.空/满：当作为FIFO使用时，显示FIFO状态“满”，“几乎满”，“空”，“几乎空”；

2.堆栈溢出/下溢：当作为堆栈用时，堆栈溢出及下溢时发信号；

3.高速缓存找到/未找到：在高速缓存模式中，显示在高速缓存中是否找到地址。

4.高速缓存刷新：由触发信号强制将高速缓存的内容写入外部RAM。

一个控制不同操作模式的可配置的状态机与PAE接口相连结。一个计数器与状机相连结以便产生FIFO和LIFO模式的地址。地址通过一个多路复用器送到存储器，使在阵列中产生的附加地址能提供给存储器。

第二个接口用于连结一个IO单元(IOI)。IO单元设计成具有外部接口的可配置的控制器。控制器每次从存储器读出一个字或一个块的数据或写入其中。数据与IO单元交换。使用一个附加的TAG存储器，控制器也支持不同的高速缓存功能。

IOI和PAEI互相同步，所以不发生两个接口的碰撞。根据运行的模式不同同步是不同的；例如，虽然在标准的存储器或堆栈模式操作中，无论是IOI或PAEI可以在任何时间访问整个存储器。在FIFO模式同步是逐行的，即当IOI访问行X时，PAEI在同时能访问除X以外的任何其他行。

IO单元是按外围设备的要求配置的，例如：

1.SDRAM控制器

2.RDRAM控制器

3.DSP总线控制器

4.PCI控制器

5.串行控制器(如NGIO)

6.专用控制器(SCSI，Ethernet，USB等)

一个VPU可以具有任何希望的存储器单元，它们具有任何希望的IO单元，在单个VPU中可以使用不同的IO单元。

操作模式

1.标准存储器

1.1.内部/局部

数据和地址通过PAEI与存储器交换。可编址存储器的大小受存储器大小的限止。

1.2外部/存储器映射窗

数据和地址通过PAEI与存储器交换。在IOI控制器中规定外部存储器的基地址。控制器从外存储器地址中一次读出一个块并写入(内部)存储器，随着每次读或写操作内部和外部地址增加(或减少)，直到整个内部存储器被传送或达到预定的限制。阵列用局部数据工作，直到数据又一次被控制器写入外部存储器。写操作类似于上面描述的读操作一样发生。

由控制器的读和写可由下列事件起动：

a)由一个触发或

b)通过阵列访问非局部存储的地址。如果阵列访问那样的地址，开始内部存储器内容被写到外部存储器，然后存储器块用所希望的地址重新加载。

对一个寄存器处理器此操作模式尤其与应用一个寄存器组有关。在此情况，带着外存储器的寄存器组的PUSH/POP能使用触发实现，用于改变任务或前后关系的切换。

1.3外部/查找表

查找表功能是1.2的功能的简化。在此情况，通过CT调用或从外部RAM到内部RAM的触发数据被一次或数次读出。阵列从内部存储器读数据，但不写数据到内部存储器。外存储器的基地址由CT或阵列存入控制器，且在运行时间可以修改。从外存储器的加载由CT或者由从阵列的触发所发动且也能在运行时间进行。

1.4外部/高速缓存

在此模式中，阵列可选地访问存储器。存储器作为对按有关技术的外部存储器的高速缓冲存储器操作，通过从阵列的触发或通过CT，高速缓存能变成空的(即高速缓存能完全写入外部存储器)。

2.FIFO

当数据流从外面送到VPU时通常使用FIFO模式。然后使用FIFO将外面的数据处理与VPU中的数据处理隔离开来，到FIFO的写操作从外面发生而读操作由VPU完成或者相反。FIFO的状态由触发向阵列发信号，或者如果需要发到外面，FIFO本身按有关技术带着不同的读和写指针实现。

3.堆栈/内部

内部堆栈由一个编址寄存器构成，根据由阵列每次对存储器的写访问的模式，寄存器是(a)增加或(b)减少。相反，在从阵列读访问的情况，寄存器是(a)减少和(b)增加。寄存器使所需的地址对每次访问可用。堆栈受存储器大小的限止。错误(溢出/下溢)由触发指出。

4.堆栈/外部

如果内部存储器太小不能形成堆栈，它可以转移到外部存储器。为此目的在控制器中可用一个对外部堆栈地址的地址计数器。如果在内部堆栈中超出一定数量的记录，若干记录每次一块地写到外部堆栈上。堆栈是从未端，即最老的记录向外写，若干最新的记录不写到外部存储器，而留在内部。外部地址记数器(ERC)每次修改一行。

在内部堆栈留出空间以后，堆栈的余下由容必须移到堆栈的开始；内部堆栈地址随之调整。

一个更有效的方案是将堆栈配置成环形存储器(见PACT04)。通过增加或去除堆栈的内容而修改内部地址计数器。一旦内部地址计数器(IAC)超出存储器的顶端，它就指向最低地址。如果IAC小于最低地址，它指向最高位置。一个附加计数器(FC)指出存储器的满状态，即计数器随着写每个字而增加，随读每个字而减少。使用FC能够确定何时存储器满或空。此技术是从FIFO得知的。因此，如果将一个块写入外部存储器，调整FC对更新堆栈是足够了。外部地址计数器(EAC)永远指向在内部存储器中的最老的记录，因此在IAC对面的堆栈未端。若发生下列情况，则修改EAC：

(a)数据写到外部堆栈；然后它跑向IAC；

(b)数据从外部堆栈读出；然后从IAC移开。

通过监视FC保证FC和IAC不冲突。

ERC是根据外部堆栈操作修改(增大或缩减)。

MMU

MMU能与外部存储器接口连接。MMU完成两项功能：

1.重算内部地址到外部地址以支持现代操作系统；

2.监视器访问外部地址，例如若外部堆栈溢出或下溢产生一个错误信号作为触发。

编译器

按本发明的VPU技术编程原则包括分割顺序的程序码并将它们分解成最大可能数量的小的和独立的子算法，而数据流码的子算法被直接映射到VPU。

VPU程序码和标准程序码之间的区别

下面用C++表示在相关技术中所有可能的编译器(Pascal Java Fortran等)可以定义一个特定的扩展(VC＝VPUC)，它包含能特别好地映射到VPU技术去的语言结构和类型。只有在不使用其他结构或类型的方法和函数中VC能被程序员使用。这些方法和函数能直接映射到VPU，并运行得特别有效。编辑器在预处理器中提取VC并将其直接送至VC后端处理(VCBP)。

可关行化的编译器程序的提取

在下面步骤中，编译器分析余下的C++程序码并提取那些不需要使用定序器而能容易地平行化并映射到VPU技术去的部分(MC＝可映射的C)。每个独立的MC放入虚拟阵列并确定路径。然后分析空间的需求和预期的性能。为此目的，调用VCBP且单独的MCs与VC一起被分割，后者在所有情况下能被映射。

其VPU的应用达到最高性能增长的MCs被接收，而其他进入到如C++那样编辑器的下一个阶段。

优化定序器发生器

这个编译器阶段能以不同的方式实现，取决于VPU系统的架构。

1.设有定序器或外部处理器的VPU所有余下的C++程序对外部处理器编译。

2.只具有定序器的VPU

2.1在PAEs中定序器

所有余下的C++程序对PAE的定序器编译。

2.2在阵列中的可配置的定序器

余下的C++程序对每个独立的模块分析。从数据库中选择最适合定序器的方案并作为VC程序码(SVC)存入。此步骤大多数是迭代的，即选择一个定序器方案，程序被编译，分析并与其他定序器方案的编译后的程序码作比较。最终，对选定的SVC产生C++程序的目标程序码。

2.3同时使用2.1和2.2

操作模式对应于2.2的模式。专门的静态定序器模型在PAEs中的定序器的数据库中可以得到。

3.具有定序器和外部处理器的VPU

此操作模式也对应于2.2。专门的静态定序器模型在外部处理器的数据库中可得到。

连接程序

连接程序连接各个模块(VC，MC，SVC和SVCD)，形成执行程序。为此目的，它使用VCBP放置各个模块并确定路径，并确定时间的分割。如果需要，连接程序还加入各个模块之间的通讯结构，加入寄存器和存储器。在分析控制结构和各个模块的依赖关系的基础上加上对重新配置的情况储存阵列和定序器内部状的结构。

有关处理器模型的注释

使用的机器模型能以任何希望的方式在VPU中间结合。在一个算法内也可能从一个模型切换到另一个，取决于哪个模型最好。

如果一个附加的存储器被加到从中读出操作数并写入结果的寄存器处理器，则可以建立加载/存储处理器。借助分别处理各个操作数和结果可以分配多个不同的存储器。

然后这些存储器或多或少地象加载/存储单元那样操作，并对外部存储器表示为一种类型的高速缓存器。地址由与数据处理无关的PAES计算。

指针重排序

如C/C++那样的高级语言常常使用指针，它很难由管线处理。如果直到该指针，它很难由管线处理。如果直到该指向的数据结构被使用以前还未被计算，则管线常常不能快速地充分充满而处理是低效率的，尤其在VPU中更如此。

如果可能的话在编程VPU时不使用任何指是很好的；但是这常是不可能的。

总是是通过由编译器重新排序指针结构而得以解决，使指针的地址在使用以前尽可能早地被计算。同时，在指针和它所指向的数据之间应有尽可能少的直接依赖关系。

PAEs的扩展(与专利196 51 075.9和196 54 846.2比较)

专利196 51 075.9和196 54 846.2确定了与基本单元(PAEs)的配置特征相关的有关技术。

我们将详细讨论两个特征：

1.按照专利196 51 075.9包含配置的一组配置寄存器与一个PAE(0903)相连接(图9a)；

2.按照专利196 54 846.2一组PAEs(0902)能访问一个存储器存入或读出数据(图9b)。

其目标是

a)提供一个加速PAEs的重配置的方法，将其在时间上与高级加载单元分离，且

b)设计一个方法，使得提供同时排序多于一个配置的可能性，且

c)在一个PAE中同时保持多个配置，其中之一总有是起作用的，且在不同的配置之间能快速切换。

配置寄存器的隔离

借助使用一组多个配置寄存器(1001)，配置寄存器与高层加载单元(CT)(图10)隔离。确切地说总是有一个配置寄存器可选择地确定PAE的功能。能过多路复用器(1002)选择该活动的寄存器。CT能自由地写入每个配置寄存器，只要该配置寄存器不确定当前PAE的配置，即不是活动的。使用在PACT10中描述的方法，写到活动的寄存器原则上是可能的。

由1002选择的配置寄存器能由不同的来源确定：

1.任何一个或一组状态信号通过总线学线(0802)提供给1002(图10a)。该状态信号由PAE任何产生或通过模块的外部连接程序成为可用(见图8)。

2.由1001/1002配置的PAE的状态信号被用于选择(图10b)

3.由高层CT产生的信号被用于选择(图10c)。

可选地，进入的信号(1003)能使用寄存器储存一段时间并可选地在需要时被调用。

通过使用多个寄存器，CT在时间上被隔离。这意味着CT能“预加载”多个配置而无需存在直接的时间依赖关系。

如果选中的/活动的1001中的寄存器尚未被加载，直到CT加载寄器时PAE的配置才被显示。为确定寄存器是否具有有效的信息，例如可以将由CT设置的“有效位”(1004)插入每个寄存器。如果在选中的寄存器中0906未被设置，通过一个信号请求CT尽可能快地配置该寄存器。

在图10中描述的方法能容易地扩展到定序器(图11)。为此目的，使用具有指令解码器(1101)的定序器触发多路复用器(1002)的选择信号。作为当前选择的配置(1102)的功能和附加的状态信息部分(1103/1104)，定序器确定下面将选择的配置。

状态信息可以是：

a)由1001/1002配置的PAE的状态信号的状态(图11a)。

b)能过0802提供的任何所希望的状态信号(图11b)

c)(a)和(b)的组合。

1001也能设计成存储器，命令由1101而不是1002确定地址。此处选扯取决于命令本射和取决于状态寄存器。在这方面，其结构对应于“冯.诺依曼-VonNeumann”机器的结构，区别是：

(a)通用可应用性的区别，即不使用定序器(见图10)。

(b)状态信号不需要由与定序器连接的算术单元(PAE)产生，但可以任何其他算术单元来(见图11b)

重要的是定序器能执行跳转，尤其是也执行在1001中的条件跳转。

对于在VPUs中建立定序器的另外的附加或其他方法(图12)是使用内部数据存储设备。在此情况，存储器的数据输出连接到一个或多个PAE(1202)的配置输入或数据输入。对1201的地址(1203)能由同样的PAE/PAEs或任何一个或多个其他的PAE(s)产生。

在此方法中，定序器不是固定的实现，而是由一个或一组PAE模仿。内部存储器能从外部存储器重新加载(见按本发明的存储器系统)。

为存储局部数据(例如为了迭代计算和作为对定序器的寄存器)，对PAE提供一个附加的寄存器组，其单独的寄存器或由配置确定连接到ALU或由ALU写入；或者它们能由一个实现的定序器(寄存器模式)的命令组自由地使用。这些寄存器中之一也可作为累加器(累加器模式)使用。如果PAE作为充满特色的机器使用，最好使用其中一个寄存器作为对外部数据地址的地址计数器。

为了管理PAE以外的堆栈的累加器(例如，在接本发明的存储器中)，使用以前描述的RDY/ACK REQ/ACK同步模型。

有关技术的PAEs(见PACT02)不是很好的地适用于处理位方式的操作，同为集成的ALU不特别支持位操作，即它具有局限的设计(1，2，4位宽)，通过用FPGA核心(LC)替代ALU核心保证单独位或信号的有效处理，FPGA按照其配置执行逻辑操作。LC能按其功能和内部的连接自由地配置。能使用有关技术的LCs。对某些操作最好分配一个存储器到LC的内部。在FC和阵列配一个存储器到LC的内部。在FC和阵列总线之间的接口模块只是略为调整到FC，但基本上保持。但是为了以更灵活的方式配置FC的时间响应，最好是在接口模块的寄存器配置成使它们能关掉。

附图说明

图4a示出按本发明的方法的某些基本特征：

类型A的模块连接成一个组，最终具有到B1或到B2的条件眺转。在此位置(0401)插入重配置点，因为将条件跳转的每个分支处理成分离的组是有用的(情况1)。但是，如果两个B分支(B1和B2)与A一起适合目标模块(情况2)，在0402仅插入一个重配置点是更加方便，因为这样减少了配置的数目并增加了处理速度。两个分支(B1和B2)在0402跳转到C。

在目标模块的基本单元配置图示于图4b。单独图的节点的功能映射到目标模块的基本单元。每条线表示一个配置。在新线上的虚线箭头指出一个重配置。Sn是每个希望的设计(寄存器，存储器等)的数据存储基本单元。SnI是接收数据的存储器，而SnO是输出数据的存储器。存储器Sn对同样的n是相同的；I和O识别数据传输的方向。

示出条件跳转的两种情况(情况1，情况2)

图4的模型对应于数据流模型，但是带有那里达到的重配置点和图形分割的重要的扩展。在各分割部分之间发送的数据被缓存。

在图5a的模型中，一个图Bn，从一系列任何个数的图B及这此图的组合(0501)被调用。B执行以后数据返回到0501。

如果在0501中应用足够大的定序器(A)，十分相似于典型的处理器的原理能用此模型实现。在此情况，数据流向。

1.定序器A，它将其译解码成命令并按照“冯.诺依曼”原理对它作出响应；

2.定序器A，作为数据处理，并流向固定配置的算术单元C用于计算。

图形B可选择地做成可用的专门算术单元和/或对某些功能的专门操作码，另外可用于加速C。例如，B1能是一个完成矩阵乘法的优化算法，B2表示FIR滤波器，而B3是一个图案识别。按照由0501译码的操作三调用适当的，即对应的图B。

图5b图示了到单独基本单元的映射，管线型算术单元在0502中用符号标记。

虽然在图4的重配置点最好引入较大的存储器用于数据的暂时存储，数据的简单同步在图5的重配置点是足够了，这是因为数据流最好作为整体跑过图B，且图B不再进一步分割；因此，数据的暂时存储是过多的。

图6a示出不同的循环。循环基本上能以三种不同的方法处理。

1.硬件方法：循环映射到完全转出为目标硬件(0601a/b)。如前所解释，这仅对少量类型的循环是可能的；

2.数据流方法：循环在数据流中的多个基本单元上形成(0602a/b)。循环的终点回到循环的起点。

3.定序器方法：具有最小命令组的定序器执行此循环(0603a/b)。目标模块的基本单元被配置成使最它们包含对应的定序器(见图11a/b)。

有时候循环的执行能通过以适当的方式分解它们而优化：

1.使用有关技术的优化方法，循环体，即重复执行的部分强常能够通过从循环中去掉某些操作并将其放到循环的前面或后面而加以优化(0604a/b)。因此被排序的命令数目大大减少。被去掉的操作在循环执行的前面或后面只执行一次。

2.另外一个优化的选择方法是特循环分解成多个较小或较短的循环。分解是这样做的，使得得到多个并行的或顺序的(0605a/b)循环。

图7示出递归的实现。在对每个递归层(1-3)的基本单元的形式中使用同样的资源(0701)。每个递归层(1-3)的结果被写入建立起来(0711：)的堆栈型的存储器(0702)。堆栈随着层的卸除(tear-down)(0712：)也被撤除。

图14示出虚似机模型。数据(1401)和与此数据有关的状态(1402)被从外部存储器读入到VPU(1403)。通过由VPU产生的地址1404选择1401/1402。PAE组合起来形成VPU中的组(1405，1406，1407)。每个组具有一个数据处理部分(1408)，它具有当地的隐含状态(1409)，后者对周围的组不起作用。然而数据处理部分的状态不被送到组的外部。但是它可以取决于外部的状态。另外部分(1410)产生对周围的组起作用的状态。

结果的数据和状态存入另外的存储器(1411，1412)。同时，操作数的地址(14004[SIC])作为指针(1413)存入。为了时间同步1404能通过寄存器(1414)。

为清楚起，见图14示出一个简单的模型。互连及组合比它们在此模型中要复杂得多。状态和数据也能发送到下面提到的模块以外的模块。数据发送到与状态不同的模块。某个模块的数据和状态可以被多个不同的模块接收。1408，1409，1410可以出现在一个组中。根据算法各个部分也可以不出现(如1410和1409出现，但1410不出现)。

图15示出如何从一个处理图中提取子应用。图形被分解，使得长的图形分成合适的较小的部分，并映射到子应用中(H，A，C，K)。跳转以后形成新的子图形S(C，K)，对每个跳转形成分别的子图形。

在ULIW模型中，每个子图由CT分别加载(见PACT10)。重要的是子图能由PACT10的机制管理。这些尤其包括子应用的智能配置，执行/起动，和删除。

1503引起在应用K执行的同时加载或配置子应用A。因此，

a)如果PAEs具有一个以上的配置寄存器，在子应用K被完全执行时A已经在PAEs中配置；

b)如果PAEs只有一个配置寄存器，在子应用K被完全执行时A已经加载到CT。

1504开始子应用K的执行。

这意味着在运行时间，在当前程序运行的同时下一个需要的程序部分被独立地加载。这就比通常的高速缓存机制产生有效得多的程序码的处理。

示出子应用A的别外特殊的特征。原则上比较结果的两个可能分支(C，K)可以想象地被预配置。仍设对此空余的可用的配置寄存器的数目不够，配置两个分支中最有可能的那个(1506)。这也节省了配置时间，当执行示配置的分支时，程序执行被中断(因为配置尚未加载到配置寄存器)直到该分支被配置。

原则上未配置的子应用也能执行(1505)；在此情况，如前所述它们必须在执行以前加载。

FETCH命令能通过它自己的ID由一个触发起动。这就允许根据阵列的状态预加载子应用。

ULIW模型主要在下列方面与VLIW模型不同：

1.也包括数据的路径；

2.形成较大的指令字。

上述的分割方法也能根据RISC/CISC原理由编辑器对现有的标准化处理器使用。在那样的情况，如果按照PACT10的单元(CT)用于控制命令高速缓存器，它也能大为优化并加速。

为此目的，“正常”程序以适当的方式分割成子应用。按照PACT10，插入对可能的后续子应用的引用(1501，1502)。于是一个CT触需要子应用以前将它们预加载到高速缓冲器中。在跳转的情况，只有作出跳转的子应用被执行；其他的新的子应用在其后改写。除了智能预加载以外，该方法还有附加的优点，即子应用的大小在加载时已知。因此在访问存储器时由CT执行优化字符组，转而又大大加速了存储器的访问。

图16示出堆栈处理器的结构。为了写入存储器(1602)或从中读出，由PAE阵列(1601)产生协议。对写使用RDY/ACK协议，而对读使用REQ/ACK协议。由CT(1603)配置互连及操作模式。1602能将其内容传送到外部存储器(1604)。

在此实施例中一个PAEs阵列作为寄存器处理器操作(图17)。每个PAE由一个算术单元(1701)和一个累加器(1702)组成，1701的结果又循环回到该累加器(1703)。因此，在此实施例中，每个PAE表示一个累加器处理器。PAE(1705)读出数据并将其写入配置成标准存储器的RAM(1704)。另外的PAE(1706)产生寄存器地址。

常常建议对读数据使用分别的PAE。这样，1705只写而PAE1707只读。为了产生读地址增加另外的PAE(1708，以下面的虚线示出)

不是绝对需要使用分别的PAEs产生地址。寄存器常是隐含的并配置成常数，因而能由数据处理PAEs发送。

作为一个倒子示出使用累加器处理器作为寄存器处理器。也能使用没有累加器的PAEs来建立寄存器处理器。在图17中示出的架构能用于激活寄存器，用于激活加载/存储单元。

当用作加载/存储单元时，几乎总倾向于下方连接外部RAM(1709)，使得1704只表示1709的临时部分，类似于一个高速缓存器。

当1704也用作为寄存器组时，在某些情况建议下方连接一个外部存储器。因此将寄存器的内容写到存储器或从中读出的按有关技术的PUSH/POP操作能够完成。

作为一个例子图18示出一个复杂的机器，其中PAE阵列(1801)控制一个带有一个下方RAM(1803)加载/存储单元，并也具有一个带有下方RAM(1805)的寄存器组。1802和1804能由一个PAE，每个PAE或PAEs的任何组合激活。该单元由一个CT(1806)按VPU的原理加以控制。

重要的是在加载/存储单元(1802)和寄存器组之间及它们的激活机制之间没有根本的差别。

图19，20，21示出按本发明的内部存储器，同时表示具有外部存储器和/或外围设备的通讯单元。各个图示出同一存储器的不同操作模式。配置了各操作模式及各个详细的设置。

图19a示出按本发明以“寄存器/高速缓存”模式的存储器。在按本发明的存储器(1901)中，存储通常较大和较慢的外部存储器(1902)的数据字。

在1901，1902和通过总线(1903)连接的PAEs(未示出)之间的数据交换如下述那样发生，在两种操作模式之间作出区分：

a)由PAEs从主存储器1902中的数据读出或发送的数据使用高速缓存技术被缓存在1901中。可以使用任何已各的高速缓存技术。

b)某些地址的数据通过加载/存储单元在1902和1901之间发送。某些地址在1902和1901中预先确定，通常对1902和1901使用不同的地址。各个地址由常数或通过PAEs中的计算产生。在此操作模式中存储器1901作为寄存器组操作。

在1901和1902之间的地址以任何希望的方式分配，它只取决于两种操作模式的对应算法。

在图19b中对应的机器作为一个方块图示出。作为加载/存储单元(1904)(按照有关技术)或作为高速缓存控制器(按照有关技术)的控制单元(1904)与1901和1902之间的总线相连结。若需要，一个带有地址翻译及地址校核的内存管理单元(MMU)能与此单元连结。1904和1905均能由PAEs激活。于是，例如对MMU编程，设置加载/存储地址，或触发高速缓存刷新。

图20示出存储器(2001)以FIFO模式的使用，其中数据流按照已知的FIFO原则被隔离。典型的应用是在写(2001a)或读(2001b)接口中，在此情况在连接到内部总线系统(2002)和外围总线(2003)的PAEs之间数据在时间上隔离。

提供一个将写和读的FIFO指针作为2003和2002的总线操作的函数来控制的单元(2004)来控制FIFO。

图21示出按照本发明以堆栈模式的存储器的操作原理。一个堆栈(按有关技术)是一个存储器，其最上/最下单元是在当前的一个活动单元。数据总是挂在顶部/底部，且数据似乎从顶部/底部取是，这就意味着最后写入的数据也是最先读出的数据(后进先出)。一个堆栈是向上延伸还是向下延伸是不相干的，这取决于实施方法。在下面的实施例中将讨论向上延伸的堆栈。

当前的数据保持在内部存储器2101中；最新的记录(2107)位于2101的最顶部。老的记录转移到外部存储器2102。如果堆栈不断增长，内部存储器2101的空间将不够。当达到一定量的数据时，2101的部分作为一个数据块写到2102中的堆栈的最新论(2103)，达到一定量可以用一个(自由可选择的)2101的地址或一个记录计数器的(自由可选择的)值来表示。这部分是最老的因此是离当前最远数据(2104)。接着，在2101中的余下的数据被移位，使得在2101中考贝到2102中的数据被余下的数据(2105)改写，因此形成了足够的存储器(2106)用于新的堆栈输入。

如果堆栈减少，在某(自由可选择的)点开始在2101中的数据被移位，使得出最老和离当前最远的数据之后形成了空余的存储器。一个存储块从2102考贝到空余的存储器，且随后在2102中删除。

换言之，2101和2102表示单堆栈，当前的记录位于2101中，较早的和远离当前的记录被转移到2102中。此方法表示对堆栈的拟高速缓存方法。数据块最好用块操作发送；因此，2101和2102之间数据传输能以现代存储器(SDRAM，RAMBUS等)的快速二进制位组操作模式完成。

需要再次提到的是在图21的实弥例中堆栈是向延上延伸的。如果堆栈向下延伸(常常使用的方法)，在存储器中数据移动的位置顶部/底部和方向正好相反。

内部堆栈2101最好设计成环形存储器类型。在环的一端的数据在PAEs和2101之间传输，在环的另一端数据在2101和2102之间传输。其优点在于数据能容易地在2101和2102之间转移而对在2101中的内部地址没有任何影响。只需高速底部和顶部数据的位置指针及充满状态计数器。在2101和2102之间的数据传输触由已知的环形存储器标志“几乎满”/“满”/“几乎空”/“空”触发。

所需的硬件在图21b中作为方块图示出。一个用于管理指针和计算器的单元(2110)与内部堆栈2101相连结。一个用于控制数据传输的单元(2111)环接到2101和2102之间的总线(2114)。一个按有关技术具有相关的测试系统和地址翻译的MMU(2112)能与此单地相连结。

PAEs和2101之间的连结由总线系统2113实现。

图22示出一个图的重新排序的例子。左手到(22..a)示出未经优化的命令排列。加载了指针A(2207a)和B(2211a)。在所有情况下一个循环以后需要这些指针值(2208a，2212a)。此依赖关系太短以致于不能有效地执行，因为需要一定的时间(2220a，2221a)从存储器加载。通过重新排序这些指令(22..b)时间周期增加到最大(2220b，2221b)，虽然在2210和2208需要A的指针值，2208放在2210之后，因为以这样方式对于计算B赢得更多时间。例如，为了对存储器访问赢得更多的时间，与指针(2203，2204，2206)无关的计算可以插在2211和2212之间。一个编译器或汇编器能使用表示访问时间的系统参数实现对应的优化。

图23示出图4-7的特殊情况，算法常常由数据流部分和顺序部组成，甚至包含在循环中。那样的结构能够按上面叙述的方法使用在PACT07中描述的总线系统有效地构成。为此目的，总线系统的RDY/ACK协议开始由REQ/ACK协议按本发明扩燕尾服。各个PAEs的寄存器内容能由一个或多个其他的PAE或由CT专门地询问。现在，一个循环(2305)至少被分成两个图：第一个(2301)表示数据流部分，第二个(2302)表示顺序部分。

条件跳转选择两个图之一。专门的特征是现在2302需要知道2301对于执行的内部状态2301反之亦然，2301必须知道2302的状态。

这可借助将状态存入一次，即存入高性能数据流图(2301)的PAEs的寄存器中来实现。

如果在2302完成一次跳转，定序器在需要时使用PACT07的总线系统从(2303)读出对应寄存器的状态。定序器完成其操作并将所有经修改的状态写回(2304)到寄存器(再次通过PACT07的总线系统)。最终必须提到，上面提及的图不必然须要是窄的循环(2305)。该方法能常可应用到在程序运行时多次执行(重入的)的任何子算法，并或顺序运行或并行地运行(数据流类型)；状态必须在顺序部分和并行部分之间转换。

波动重配置特别对简单的顺序部分提供关于配置速度方式的相当大的优点。

此处理方法的一个基本特征是定序器也能设计成一个外部微处理器。这就意味着一个处理器通过数据通道连结到阵到，并与阵列通过总线系统交换局部的，暂时的数据。不能映射到PAEs阵列的算法的所有顺序部分在该处理器上运行。

在三个总线系统之间必须作出区分：

1.管理在VPU和处理之间(处理的)数据交换的数据总线；

2.使能访问VPU寄存器因而保证在2302和2301之间数据交换(2302，2304)的寄存器总线；

3.配置那些配置VPU阵列的数据总线。

图24示出随时间变化的效果。

单阴影线的区域表示数据处理PAEs，2401示出重配置以后的PAEs，2403示出在重配置以前的PAEs。交叉阴影线的区域(2402)示出正在重配置或等待重配置的PAEs。

图24a示出在简单顺序算法上彼动重配置的效果。此外精确地重配置那些指定新任务的PAEs恰恰是可能的。因为一个PAE在每个周期接收一个新任务，这能有效地，即同时地完成。

作为一个例子示出从一个VPU的所有PAEs的矩阵来的一行PAEs。给出在周期以后的周期中的状态，带着一个周期的延迟。

图24b示出大的部分的重配置随时间变化的效果。作为例子示出一个VPU的一系列的PAEs。在周期t以后的周期中的状态以不同的多个周期的延迟给出。

虽然开始只有小部分的PAEs被重配置或等待重配置，这个区域随时间变得越来越大，直到所有的PAEs被重配置。区域的扩大意味着由于重配置的时间延迟，越来越多的PAEs将等待重配置(2402)，导致计算能力的降低。

因而提供在CT(尤其是CT的存储器)和PAEs之间使用较宽的总线系统，它提供足够的线用于在一个周期内同时的重配置多个PAEs。

图25示出VPU技术的可扩大性。可扩大性基本上从一个没有时间顺序的图形分割成各个子应用的转出而得出。作为例子选择图4的算法。在图25a中各图顺序地转换到VPU，而B₁和B₂被加载。在图25b中，所有子图转换到一系列的VPU并通过总线系统互相连结。因此大量数据能有效地处理而没有重配置的负面影响。

图26示出用于加速PAEs(重)配置时间的线路。同时，该线路能用于处理顺序算法。PAEs的阵列(2605)被分割成多个部分(2603)。用于(重)配置的独立单元(2602)与每个部分相连结。接有关技术(见PACT10)CT(2601)处在比这些单元更高的层并转而连结到其他的CT或存储器(2604)。CT将该算法加载到配置单元(2602)。2602自动地将配置数据加载到与它们连结的PAEs。

图27示出配置单元的结构。该单元的核心是一个定序器(2701)，它具有一系列命令。

最重要的命令是：

Wait(trg#)

等待从阵列接收某个独发，该触发指出将加载哪个配置。

Loolup(trg#)

返回由接收到的触发调用的子程序的地址。

Jmp(adr)

跳转到该地址

call(adr)

跳转到该地址。返回跳转的地址存入堆栈。

Jmp(cond)(adr)

条件跳转到该地址

call(cond)(adr)

条件跳转到该地址。返回跳转的地址存入堆栈。

ret

返回跳转到存在堆栈中的返回跳转地址。

mov(target)(soeurce)

将数据字从源传送到目标，源和目标每个都可以是外围设备地址或在存储器中。

命令基本上从PACT10，即CT的描述中得知，基本的差别是在2602的实现中，只有非常简单的命令用于数据管理，使用不完整的微控制器。

命令组的一个重要扩展是用于配置PAEs的“pabm”命令，可以用两个命令(pabmr，pabmm)，它们具有下列结构：

a)

pabmr	regno	count
			pa_adr0		pa_dta0
pa_adr1		pa_dta1
			…		…
pa_adrcount		pa_dtacount

b)

pabmr	0	count
			偏移
pa_adr0		pa_dta0
			pa_adr1		pa_dta1
…		…
			pa_adrcount		pa_dtacount

b)

pabmr	regno	count
			memref

pabmm	0	count
			偏移
memref

这些命令将PAE地址和PAE数据的有关数据块从存储器拷贝到PAE阵列。数据块或者直接附在操作码之后，或者通过指定第一存储器地址(memref)引用(b)。

每个pa_adr_n-pa_dta_n行表示对一个PAE的配置。Pa_adr_n指定地址而pa_dta_n指定PAE的配置字。

从PACT10知道RDY/ACK-REJ协议。如果配置数据被一个PAE接收到，该PAE用一个ACK认可该发送的数据。但是，如果一个PAE因为不在可重配置的状态不能接收配置数据，它返回一个REJ。于是该子算法的配置失败。

用REJ排斥的pa_adn_n-pa_dta_n行的位置被储存。在较后时间该命再次调用(见PACT10，FILMO)。如果命令执完成，即未发生REJ，该命令不再完成另外的配置而立即结束。如果发生REJ，命令直接跳转到被排斥的pa_adn_n-pa_dta_n行的位置。根据该命令，以不同的方法存储该位置：

pabmr：地址存入名为<regno>的寄存器中；

padmm：地址直接存入命令中存储器位置<offset>处。

命令可以借助DMA结构作为按有关技术的存储器/IO传输来实现。DMAs借助一个用于监视进入的ACK/REJ的逻辑而加以扩展。起始地址由<regno>或<offset>确定。数据块的最后地址通过命令地址加其操作码长度减1加pa_adn_n_pa_dta_n行的数目计算得到。

由上面提到的命令扩展在PACT10中描述的线路也是有用的。

图27击出2602单元的结构。该单元具有寄存器组2701，一个简单的ALU与其连结用于堆栈操作(2702)。该结构包括地址寄存器和堆栈指针。可选地可以使用高性能ALU。一个具有最小带宽的总线系统(2703)连结寄存器和ALU。带宽是使得实际上能表示简单的控制流命令或简单的ALU操作。也支持上述的PABM命令和按照PACT10的命令。寄存器和ALU由定序器2706控制，后者通过它的命令执行表示一个完整的微控制器。

 一个接收并认可从有关PAEs来的触发并将触发在适当时发送到PAEs的单元2704被连接到2703。进入的触发在定序器2706中引起一个中断，或由WAIT命令询问。可选地，一个到有关PAEs的数据总线的接口(2705)连结到2703以便能将数据发送到PAEs。例如，一个在PAEs中实现的定序器的汇编程序码通过2705发送。该接口在需要时包含一个转换器，用于调整不同的总线宽度。2701到2706的单元通过多路复用器/信号分离器(2707)连接到多信带宽并进到存储器(2709)的总线系统(2708)。2707由地址/堆栈寄存器的低位地址激活；高位地址直接导向RAM(2711)。总线系统2708导向接口(2709)，后者由PA命令控制并导向PAEs的配置总线。2708设计成其带宽足以能通过2709在每周期单元发送尽可能多的配置。一个附加的接口(2710)将该总线连结到高层CT，后者用2602交换配置数据和控制数据。接口2710和2709已经在PACT10，PACT？？中反复地描述。

重要的是2706具有一个减缩的最小的命令集，它对任务，主要对PA命令，跳转，中断和查的命令是优化的。此外，通过2707转换到窄带总线系统的优化的宽带总线系统2708，对单元的重配置速度具有特殊的重要性。

图27a是图27的特殊方案。接口2705用于将汇编程度码发送到在PAE阵列中配置的定序器。定序器的处理能力主要取决于接口2705的速度及它的存储器访问速度。在图27a中2705用具有直接存储器访问(2720n)的DMA功能替代。2720n完成它自己的存储器访问并具有它自己的带有适当总线带宽调节(2721n)的总线系统(2722n)；总线对于加载宽的命令序列(ULIW)能相对地宽，使得在限定的情况完全可完不需要2721n。为了时一步提高速度，存储器已在特理上分成2711a和2711b，穿过2711a和2711b的地址空间仍为线性，但是2701，2701和2706能独立地并同时地访问两个存储器块；2720n能只访问2711bn。2720n，2721n，和2711b能作为多个单元(n)实现，使能够同时和理多于1个的定序器。为此目的，2711bn能再次划分成多个物理上独立的存储区域。在图28中描述了对2720n实现的例子。

图28示出了复杂程序的结构。程序的基本模块是复杂的配置(2801)，包括一个和多个PAEs的配置及对应的总线和触发的配置。2801由一个可以具有附加参数(2803)的操作码(2802)表示。这些参数可以具有常数数据值，可变的起始值或甚至特殊的配置。根据其功能有一个参数，多个参数，或没有参数。

多个操作码使用共同的复杂配置组形成一个操作码组(2805)。一个组的不同操作码由该复杂配置的特殊方案而互相不同。为此目的使用鉴别(differentiaion)单元，它或者包含附加的配置字或者改写发生在2801的配置字。

如果不需要鉴别单元，复杂的配置直接由操作码(2806)调用。程序(2804)由一串具有对应参数的操作码组成。

复杂的功能可以一次加载到阵列中，然后由不同的参数或鉴别再次重配置。只有配置的可变部分重配置。不同的操作码组使用不同的复杂配置(2805a，...2805n)。

不同的层(复杂配置，鉴别，操作码，程序)在不同的CT层(见PACT10中的CT层次结构)中运行。不同的层示于2810中，1代表最低层N代表最高层。可以构造具有任意深度的层次结构的CTs(见PACT10)。

在2801中作出两类程序码之间的区别：

1.将一个算法映射到PAEs阵列的配置字。算法能设计成定序器。配置通过接口2709发生。配置字由硬件确定。

2.算法专用程序码，它取决于一个排序顺或一个算法的可能的配置。这些程序码由程序员或编译器确定并用于激活一个算法。例如，如果配置280作为在PAEs中的定序器，这些程序码表示280微处理器的操作码。算法专用的程序码通过2708被发送到PAEs的阵列。

图29示出PAE可能的基本结构。2901和2902分别表示数据的输入和输出寄存器。连结到阵列的数据总线(2920，2921)的完全的互连逻辑与这些寄存器相连结(见PACT02)。按PACT08的触发线由2903从触发总线(292)引出并通过2904连结到触发总线(2923)。任何希望的配置的ALU连结在2901和2902之间。存储局部数据的寄存器组(2915)与数据总线(2906，2907)相连并与ALU相连。数据总线和触发总线的RDY/ACK同步信号被提供(2908)给一个状态机(或一个定序器)(2910)或由单元(2909)产生。

CT可选地使用系统(2912)，通过接口单元(2911)访问多个配置寄存器(2913)。2910通过多路复回器(2914)选择某个配置或通过多个随后表示对定序器的命令的配置字排序。

因为VPU技术主要以管线方式操作，额外地为2901和2903组或2902和2904组或两个组提供FIFOs机制是有利的。这能防止管线被简单的延迟(如在同步方面)所堵塞。

2920是可选的总线访问，通过它CT的存储器中的一个(见图27，2720)或一个传统的内部存储器能连结到的定序器2910而不连到配置寄存器。这就允许大的顺序程序能在一个PAE中执行。切换多路复用器2914使得它只连结到内部存储器。

地址是

a)对CT存储器由图38的线路产生；

b)对内部存储器直接由2910产生；

图30示出为了允许CT或其他连结的微处理器访问该数据存储器PAE可能的扩展。由附加的数据总线(3001)扩展地址空间和总线单元的接口(以前是2911，现在是3003)。一个通过它3003能将数据经总线3001写入寄存器的多路复用器(3002)被连接到每个寄存器的上方。寄存器的输出经3001循环回到3003。3003发送数据到CT2912。作为另一种选择方案(3003a)，数据能经过附加的接口(3004)发送到与CT无关的总线(3005)，以便将该数据发送到CT。

图31示出PAEs的阵列(3101)到高级微控制器的连结。按本发明3101(包括)按存储器方工的所有IO通道。此架构如图23中那样操作。图31a中的2912按照图30为配置数据和寄存数据提供总线。数据总线分别地由3104示出。3102表示CT，它在图31中也表示微处理器。

对所有的总线系统，有下列到处理器的连结模式，它们可根据编程模型及收支价格及性能未选择。

1.寄存器模型

在寄存器模型中对应的总线通过寄存器选址，后者直接集成到处理器的寄存器组中并由汇编器作为一个寄存器或一个寄存器组选址。当少量寄存器对数据交换足够时，该模型是最有效的。

2.IO模型

对应的总线位于处理器的IO区域。这通常是最简单及最节省成本的方案。

3.共享存储器模型

处理器和对应的总线共享在数据存储器存储设计中的一个存储器区域。这对大的数据量是有效的方案。

4.共享存储器-DMA模型

如在以前的模型那样，处理器和总线共享同一个存储器。有快速DMA进一步加速(见图38)，它承担总线和存储器之间的数据交换。

为增加发送速度，对应的存储器应在物理上与其他存储器(多个存储器组)分开，使得处理器和VPU能独立地访问他们的存储器。

在图31b中，CT(3102)完成阵列的配置，而一个专用的处理器(3103)借助经过3006与阵列交换数据经过3104交换传统的数据，通过3006保证按照图23的编程模型。

图31c/d对应于图31a/b，但选择共享存储器(3105)用于在对应的处理器和3101之间交换数据。

图32示出一个线路，它使得按本发明的存储器单元联合访问一个或一组存储器；该组的每个单独的存储器能够单独地唯一地选址。为此目的，单独的存储器单元(3201)连结到一个总线系统，其中每个3201具有它自己的总线。总线可以是双向的或用两股单方向的总线实现。对每个存储器有一个地址/数据多路复用器，它将总线连结到存储器。为此目的，每个总线的邻近地址被译码(3207)，然后由仲裁器(3208)在每个时间单位选择(3204)一个总线。对应的数据和地址传输到相应的存储器总线(3205a)，由一个状态机(3206)产生所需的协议。如果根据读请求从存储器接受到数据，对应的状态机将存储器地址送到请求数据的总线。所有进入的总线的地址由多路复用单元对总线系统(3202)中的每个总线计算，并传输的对应的总线。计算是对应于输出数据的计算而发生，即对每个输个总线(3205b)的译码器(3209)传导一个信号给一个仲裁器(3210)，由它激活数据多路复用器。因此，不同的输入总线在每个时间单位连结到总线系统(3202)。

在图33中，用自由可编程的状态机/定序器(3301)替代固定的状态机/定序器2910，用于更简单更灵活地计算触发和RDY/ACK信号。3301的全部功能在由CT执行算法以前由配置寄存器(2913)确定。3301的加载由CT接口(3302)控制，后者相对于2911由3301的管理而被扩展。3301的优点在于它允许以比固定实现的2910灵活得多的方式处理不同的触发和RDY/ACK信号。其缺点是3301的尺寸。

在极大灵活性和合理的尺寸之间的折衷是由一个按3301设计的单元计算触发和RDY/ACK信号并在PAE中由按2910设计的固定实现的单元控制所有固定的过程。

在图34中示出按本发明用于处理逻辑功能的PAE。该单元的核心是在下面描述用于选通各个信号的单元(3401)。总线信号经过已知的寄存器2901，2902，2903，2904连结到3401。为此目的寄存器借助装入模式扩展，它可选地交换总线和3401之间的各个信号而不在同一周期存储它们(寄存器)。多路复用器(3402)和配置寄存器(3403)调整到3401的不同配置。CT的接口(3404)也相应地配置。

图35示出3401的可能实施例。全局数据总线将逻辑基本单元3501和3502连接到寄存器2901，2902，2903，2904。3504经过总线切换连接到那些逻辑基本单元，它们可以设计成多路复用器，门，发送门，或简单的晶体管。逻辑基本单元可以设计成完全等同或可以具有不同的功能(3501，3502)。3503表示一个RAM。

逻辑基本单元的可能设计包括：

查代表

逻辑

多路复用器

寄存器

功能和互连的选择或者能通过SRAM灵活编程，或者使用只读ROMs或半静态闪态ROMs。

为了加速不同于并行化的顺序算法，推测的设计是带传统处理器的有关技术。图36中示出VPUs的并行方案。操作数(3601)在同一时间传到子算法的多个可能的路径(3602a，3602b，3602c)。子算法可以有不同的存储区域及执行时间的要求。根据子算法，数据按本发明在重配置后被下一个子算法处理(3603)以前被存储(3612a，3612b，3612c)。各个子算法的重配置的次数也互相无关，子算法本身(3603，3614)的数目也如此。一旦确定了哪个路径被选中，该路径经过一个总线或一个多路复用器被结合。由条件产生OS触发信号(见PACT08)(3606)确定选中哪个路径并进入下一个算法。

图37示出高级语言编译器的设计，它将普通的顺序高级语言(C，pascal，Jave)翻译到VPU系统。从并行的程序码(3708)分割顺序的程序码(3711)，而3708直接在PAEs阵列中处理。

对3711有三种设计选择：

1.在PAE(2910)的一个定序器中。

2.通过在VPU中配置以定序器。为了这样做，编译器直接产生一个为该任务优化的定序器，以及算法专用的定序器程序码(见2801)。

3.在传统的外部处理器(3103)上。

所选的选项取决于VPU的，计算机系统的以及算法的架构。

程序码(3701)开始在预处理器中(3702)被分割成数据流程序码(3716)(以有关编程语言的专门版本书写并为数据流优化的)，和通常的顺序程序码(3717)。3717针对可并行化子算法(3703)进行校核，且消除顺序的子算法(3718)。可并行化子算法暂时地作为宏命令被置并指定路径。

在一个迭代过程中，该宏命令与以数据流优化程序码(3713)一起被置，指定路径及分割(3705)。一个统计单元(3706)计算各个宏命令以及在考虑到效率、考虑到时间和考虑到用于影响到效率计算的重配置的起源的基础上计算它们的分割。无效的宏命令被除去并作为顺序程序码(3714)被分割。

余下的并行程序码(3715)与3716一起被编译和汇编(3707)，并输出VPU目标程序码(3708)。

涉及所产生的程序码及各个宏命令(包括用3714)去除的那些)的效率的统计被输出(3709)；因此程序码员接收有关程序的速度优化的重要信息。

余下的顺序程序码的每个命令被校验其复杂性和需要(3720)。从数据库中选择合适的排序顺，这取决于VPU架构及计算机系统(3719)，并作为VPU程序码(3721)输出。编译器(3721)产生并输出(3711)对由3720选择的定序器的对应宏命令的汇编程序码。3710和3720紧密地连结。此过程能以迭代方式地发生以便找到带有最少和最快的汇编程序码的最合适的定序器。

一个连接程序(3722)结合了这些汇编程序码(3708，3711，3721)，并产生可执行的目标程序码(3723)。

图38示出2720的内部结构。线路的核心是一个可加载的向上/向下计数器(3801)，它从经适当设置的多路复用器3802的图27的线路的总线3803(对应于2703)得到其初始值。该计数器用作对有关定序器的程序计数器(PC)；起始值是要执行程序的第一个地址。3801的值经过加法器(3805)和3802循环回到该计数器。一个从PC减去或加到PC的偏移量经总线3804由定序器送到3805。因此能够有效地实现相对跳转。PC通过总线3811提供给PAE阵列并对调用(call)操作能存在堆栈中。对返回(ret)操作将PC经过3804和3802从堆栈送到3801。

由PAE阵列提供的PC或堆栈指针(3807)经多路复用器3806提供给加法器(3808)。这里存入寄存器3809并经过3803写的偏移量从该值减去或加到该值上。3808允许该程序被移入存储器2711。这就使得垃圾收集器(garbage collector)功能能够清除存储器(见PACT10)。通过调节在3809中的偏移量来补偿由于垃圾收集器而发生的地址移位。

图38a是图38的一个变化，其中也结合了堆栈指针(3820)。对于相对跳转(3804a)只有偏移量经过3804被提供给3805。堆栈指针是类似于3801的向上/向下计数器，其起始值表示堆栈的开始并经过3803加载。在发生调用(call)操作时PC直接被送到对存储器的数据总线以便经过多路复用器写到堆栈上。存储器的数据总线经3821和3802循环回到3801以完成返回(ret)操作。

图39示出存储器的操作模式。存储器(3901)通过多路复回器(3902)寻址。在标准模工，查找模式，和寄存器模式中，地址从阵列(3903)直接提供到3901。在堆栈模式和FIFO模式中，地址在一个向上/向下计数器(3904)中产生。在此情况，地址通过另外的向上/向下计数器(3905)提供到IO处。对外部RAM(或IO)的地址由又一个向上/向下计数器(3906)产生；从寄存器(3907)加载基地址。该寄存器由CT或一个外部的主处理器设置。一个状态机(3908)接管整个控制。3908在向上/向下计数器内读出存储器产状态(满，空，半满，等)计数器计算在存储器中的字的数目。如果存储器逐块地修改(将堆栈写到外部堆栈或从外部堆栈读入)，则块的大小作常数提供给加法器/减法器，3909的计数循环回到那里。结果被加载到3909。

因上计数能迅速地调整到逐块改变(当然，也可能用每次以快操作写或读字来修改计算器)。对高速缓存操作，可用一个按有关技术的高速缓存控制器(3911)，它与一个标识符(tag)存储器(3912)相关。根据操作模式，作为地址经过多路复用器(3913)送出3911或3906的值(3914)。数据经过总线3915送出，且数据经过总线3916与阵列交换。

为说明子算法的程序例子

一个模块能以下面方式说明，例如：

　　module example1
				
				<dp n="d35"/>
　　input(var1，var2：ty1；var3：ty2)

　　output(res1，res2：ty3)

　　begin

　　… 

　　register＜regname1＞(res1)

　　register＜regname2＞(res2)

　　terminate@(res1 &amp; res2；1)

　　end

module标识模块的开始。

Input/output定义tyn类型的输入/输出变量。

begin...end标识模块体。

trgister<regname1/2>将结果传输到输出，结果暂时存储在以<regname1/2>指定的寄存器中，<regname1/2>是对某个寄存器的全局引用。

例如可用下列存储器类型作为到输出的附加传输模式。

fifo<fifoname>，其中数据发送到以FIFO原理操作的存储器。<fifoname>是对以FIFO原理操作的特定存储器的全局引用。terminated@由参数“fifo full”扩展，该参数是表示存储器已满的信号。Stack<stackname>，其中将数据发送到以堆栈原理操作的存储器，<stackname>是对以堆栈模式操作的特定存储器的全局引用。

terminate@区分按本发明方法的编程与传统的顺序编程。该命令确定模块的退出准则。结果变量rest1和rest2不由terminate@对它们的实际值计算而只校验这些变量(即它们的状态信号)的有效性。为此目的，两个信号res1和res2通过AND，OR或XOR操作互相逻辑上选通。如果两个变量有效，模块带着值1结束。这意味着具有值上的信号进入到高层加载单元，随后高层的载单元加载下一个模块。

　　module example2

　　input(var1，var2：ty3；var3：ty2).

　　output(res1：ty4)

　　begin

　　register＜regname1＞(var1，var2)
				
				<dp n="d36"/>
　　…

　　fifo＜fifoname1＞(res1，256)

　　terminate@(fifofull(＜fifoname1＞)；1)

　　end

在此例子中通过输入定义register。这里<regname1>与例1中相同，这就使得在例1中接收输出数据的寄存器对例2提供输入数据。

fifo对输出数据res1确定了深度为256的FIFO存储器。FIFO存储器的满标志(fifo full)用作为在terminate@中的退出准则。

　　module main

　　input(in1，in2：ty1；in3：ty2)

　　output(out1：ty4)

　　begin

　　define＜regname1＞：register(234)

　　define＜regname2＞：register(26)

　　define＜fifoname1＞：fifo(256，4)∥FIFO depth 256

　　…

　　(var12，var72)＝call example1(in1，in2，in3)

　　…

　　(out1)＝call exmaple2(varl2，var72，var243)

　　… 

　　signal(out1)

　　terminate@(example2)

　　end

define定义了对数据(寄存器，存储器，等)的接口。用此定义规定了所需的资源和接口的名字。因为每个资源只可用一次，它们必须明确地指定。因此定义是全局的，即名字对整个程序有效。

Call调用一个模块作为子程序。

Signal定义一个信号为输出信号，不使用缓冲器。

一旦子程序example2结束，模块主体由terminate@(example2)命令终止。

原则上，，由于全局说明“define...”，那样定义的输入/输出信号不需要包括在该模块的接口说明中。

Claims (181)

1.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，提取程序的数据流图及控制流图。

2.如权利要求1所述的方法，其特征在于，将所述图分解成多个子图，使得在各所述子图之间得到尽可能少的连结。

3.如权利要求1所述的方法，其特征在于，将所述图分解成多个子图，使得在各所述子图之间传送尽可能少的数据。

4.如权利要求1所述的方法，其特征在于，将所述图表被分解成多个子图表，使得尽可能在各所述子图之间不存在返回循环(loop-back)。

5.如权利要求1所述的方法，其特征在于，将所述图分解成多个子图，使得所述子图被调整到尽可能准确的模块资源。

6.如权利要求1所述的方法，其特征在于，在各子图之间插入存储器单元，用于保存数据和状态。

7.如权利要求1所述的方法，其特征在于，在子图的各节点之间发送状态信号，使得每个单独节点的状态可用于每个其他节点。

8.如权利要求1和7所述的方法，其特征在于，向控制基本单元的配置的高层单元发送一系列状态信号，以便触发重配置。

9.如权利要求1和7的方法，其特征在于，向控制基本单元的配置的高层单元发送一系列的状态信号，以便将一个状态发送到不加载到该基本单元结构的子图。

10.如权利要求1所述的方法，其特征在于，在多个模块之间分配所述子图。

11.如权利要求1所述的方法，其特征在于，一条指令(IF，CASE)的多个路径中根据指令的计算总有一条路径被执行，这些路径被分解，使得每条路径产生一个子图。

12.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，指示信号是否有效(RDY)的状态与每个数据信号有关。

13.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，指示信号是否有效(RDY)的状态与每个状态信号有关。

14.如权利要求12和13所述的方法，其特征在于，有效信号的接收器确认接收(ACK)。

15.如权利要求12和13所述的方法，其特征在于，所述接收器指出，它要求一个信号(REQ)。

16.如权利要求15所述的方法，其特征在于，所述发送器指出它在发送所要求的信号。

17.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，所述基本单元结构的第一部分计算一个子图，并逐步地终止其计算；一旦一个或多个基本单元终止了所述计算，它们被重配置而成所述基本单元结构的第二部分，使得第三部分与经重配置的基本单元同时〔计算〕新的子图(波动重配置)。

18.如权利要求17所述的方法，基特征在于，基本单元的多个配置寄存器同时存储不同子图的不同配置。

19.如权利要求17和18所述的方法，其特征在于，在多个配置中一个配置是活动的。

20.如权利要求17和18所述的方法，其特征在于，特别标出未经配置的配置寄存器。

21.如权利要求17所述的方法，其特征在于，对应的配置是由基本单元结构产生的状态信号选择的。

22.如权利要求17所述的方法，其特征在于，对应的配置是由高层加载单元产生的状态信号选择的。

23.如权利要求17所述的方法，其特征在于，对应的配置是由外部产生的状态信号选择的。

24.如权利要求17以及21至23所述的方法，其特征在于，每个基本单元按照其配置单独地计算状态信号，并激活对应的配置。

25.如权利要求17和20到24所述的方法，其特征在于，当未经配置的配置寄存器被激活时，则从高层加载单元请求配置，并在该配置被完全加载以前，子图的执行被挂起。

26.如权利要求17所述的方法，其特征在于，配置的加载由所述基本单元结构产生的状态信号触发。

27.如权利要求17所述的方法，其特征在于，由高层加载单元来触发配置的加载。

28.如权利要求17所述的方法，其特征在于，由外部产生的状态信号触发配置的加载。

29.如权利要求17和26到28的方法，其特征在于，每个基本单元根据其配置单独计算状态信号并导致加载对应的配置。

30.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，选址该配置寄存器并执行存储在该配置寄存器中的程序的定序器被集成在该基本单元之中。

31.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，选址与该基本单元结构有关的存储器并执行存储在该存储器中的程序的定序器被集成在该基本单元之中。

32.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，根据要执行的程序配置的定序器是通过将多个基本单元互连起来而形成的。

33.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，一个外部处理器耦合到该模块，以便执行顺序子图。

34.如权利要求33所述的方法，其特征在于，高层加载单元也被用作处理器，用于执行顺序子图。

35.如权利要求30到34所述的方法，其特征在于，所述定序器访问多个基本单元的数据寄存器。

35.(原文如此)如权利要求30至34所述的方法，其特征在于，余下的子图按照它们对应的设计被配置成定序器。

36.如权利要求30到35所述的方法，其特征在于，余下的子图按照它们对应的设计被重配置成定序器。

37.如权利要求30到34所述的方法，其特征在于，与CISC模型对应的标准算术单元被配置成定序器。

38.如权利要求30到34及37所述的方法，其特征在于，由编译器产生激活所述标准算术单元的适当命令，并将多个所述子图映射到一个标准的算术单元。

39.如权利要求30到34及37到38所述的方法，其特征在于，由编译器产生用于标准算术单元的外部连结的适当的命令，且将多个子图映射到一个标准的算术单元。

40.如权利要求30到34和37到38所述的方法，其特征在于，由编译器产生用于标准算术单元的内部连结的适当的命令，且将所述多个子图映射到一个标准的算术单元。

41.如权利要求30到34和37到40所述的方法，其特征在于，所述命令由程序计数器确定而被周期性地加载。

42.如权利要求30到34所述的方法，其特征在于，所述定序器管理其对一个堆栈的操作数，并代表一个堆栈处理器。

43.如权利要求30到34所述的方法，其特征在于，所述定序器管理其在累加器中的操作数，并代表一个累加器处理器。

44.如权利要求30到34所述的方法，其特征在于，所述定序器管理其在寄存器组中的操作数，并代表一个寄存器处理器。

45.如权利要求30到34所述的方法，其特征在于，所述定序器管理其在存储器中的操作数，并代表一个加载/存储处理器。

46.如权利要求30到34和42到45所述的方法，其特征在于，所述定序器同时实现适合于执行该程序的不同过程。

47.如权利要求30到34和42到46所述的方法，其特征在于，多个不同设计的定序器在该基本单元结构中同时被配置。

48.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，在程序中出现的指针重新分类，使得它们具有最大可能的时间独立性，即，使尽可能多的不依赖一个指针的命令位于两个指针之间。

49.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，在程序中出现的指针被重新分类，使得由指针引用的数据在以后尽可能从该指针的计算中被用在下游中。

50.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，在发生跳转和比较时，所有可能的子图在该基本单元结构中被同时配置和计算，直到知道由跳转或比较选中哪一个子图为止。

51.如权利要求50所述的方法，其特征在于，忽略所有未选中的子图的数据和状态，且只有被选中的子图的数据和状态被进一步处理。

52.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，一个或多个存储器与该基本单元结构相关联。

53.如权利要求52所述的方法，其特征在于，该存储器象所希望那样自由地进行选址(随机访问)。

54.如权利要求52所述的方法，其特征在于，所述存储器用作查找表。

55.如权利要求52所述的方法，其特征在于，所述存储器用作FIFO存储器，用于隔离数据流。

56.如权利要求52所述的方法，其特征在于，该存储器用作定序器的堆栈。

57.如权利要求52所述的方法，其特征在于，该存储器用作定序器的寄存器组。

58.如权利要求52到54和56到57的方法，其特征在于，该存储器代表外部存储器的一部分。

59.如权利要求52到53所述的方法，其特征在于，该存储器作为对外部存储器的一个高速缓存而运作。

60.如权利要求52所述的方法，其特征在于，该存储器由一个来自该基本单元结构的信号而写入该外部存储器。

61.如权利要求52所述的方法，其特征在于，该存储器由一个来自高层加载单元的信号而写入该外部存储器。

62.如权利要求52所述的方法，其特征在于，该存储器由一个来自该基本单元结构的信号而从外部存储器读取。

63.如权利要求52所述的方法，其特征在于，该存储器由一个来自高层加载单元的信号从外部存储器读取。

64.如权利要求52和60到63所述的方法，其特征在于，基地址在外部存储器中与该基本单元结构无关而被设置。

65.如权利要求52和60到63所述的方法，其特征在于，基地址在外部存储器中与该高层加载单元无关而被设置。

66.如权利要求52和60到63所述的方法，其特征在于，基地址在外部存储器中与外部单元无关而被设置。

66、(原文如此)如权利要求52，57和60到66所述的方法，其特征在于，从一个子图到另一个子图的切换(用PUSH/POP上下切换)由该寄存器组写入外部存储器或从中读出来执行。

67.如权利要求52和56所述的方法，其特征在于，该栈大于那个存储器，因而堆栈的一些部分被传送到外部存储器。

68.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，该高层加载单元具有一个层次结构。

69.如权利要求68所述的方法，其特征在于，该配置程序的不同部分在每个层次结构的层上存储和/或运行。

70.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，该高层加载单元具有一些宽存储器，用于快速传送配置数据。

71.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，用于高层加载单元定序器的存储器宽度通过多路复用器而减少。

72.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，高层加载单元具有用于逐块传送配置数据的命令。

73.如权利要求72所述的方法，其特征在于，逐块传输配置数据的命令按DMA原理实现。

74.如权利要求72所述的方法，其特征在于，用于配置数据的存储器独立于其他存储器并与其同时被访问。

75.如权利要求72所述的方法，其特征在于，存在多个单元用于逐块传输配置数据。

76.如权利要求72和75所述的方法，其特征在于，对用于各个单元的配置数据的存储器的独立访问是同时发生的。

77.如权利要求72所述的方法，其特征在于，当配置一个不可配置的基本单元时，该命令退出。

78.如权利要求72和77所述的方法，其特征在于，该命令存储该不可配置的基本单元的配置数据的地址。

79.如权利要求72和77到78所述的方法，其特征在于，在未配置的基本单元的配置数据的位置处发生新执行时该命令继续操作。

80.如权利要求72和77到79所述的方法，其特征在于，仅在一个基本单元不能被配置时该命令再次被执行。

81.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，该高层加载单元在配置调用以前将这些配置加载到它们的内部存储器内。

82.如权利要求81所述的方法，其特征在于，加载是通过一条命令来执行的。

83.如权利要求81所述的方法，其特征在于，加载是通过一个状态信号执行的。

84.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，配置互相结合形成编组。

85.如权利要求84所述的方法，其特征在于，一个编组在调用时可变地定制。

86.如权利要求84到85所述的方法，其特征在于，这些组和它们的定制结果被存入较低层次的高层加载单元上。

87.如权利要求84到86所述的方法，其特征在于，这些编组的调用被存在较高层次的高层加载单元上。

88.如权利要求84到87所述的方法，其特征在于，程序由多个那样的调用组成。

89.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，定序器的配置和命令序列存入高层加载单元。

90.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，定序器的命令序列包含在内部和/或外部存储器中。

91.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，定序器的内部状态和数据处理的状态之间作出区别。

92.如权利要求91所述的方法，其特征在于，数据处理的状态伴随基本单元结构中的数据。

93.如权利要求91到92所述的方法，其特征在于，数据处理的状态与数据一起被保存起来。

94.如权利要求91到93所述的方法，其特征在于，数据处理的状态与每个存储的数据字一起保存起来。

95.如权利要求91到93所述的方法，其特征在于，数据处理的状态与在重配置前最后存储的数据字一起保存起来。

96.一种对具有一维或多维的基本单元结构的模块进行编程的方法，其特征在于，最后处理的操作数的地址在重配置之前被保存起来。

97.如权利要求96所述的方法，其特征在于，最后操作数据处理状态在重配置之前被保存起来。

98.如权利要求91所述的方法，其特征在于，定序器的内部状态是不保存的。

99.一种对具有一维或多维的基本单元结构的模块程序进行编译的方法，其特征在于，在四类程序码之间作出区分：

a)并行程序码

b)能有效地并行化的程序码

c)不能有效地并行化的程序码

d)顺序程序码。

100.如权利要求99所述的方法，其特征在于，从中取出并行的程序码。(原文如此)

101.如权利要求99到100所述的方法，其特征在于，提取的程序码被放置并指定路径。

102.如权利要求99到101所述的方法，其特征在于，通过放置与指定路径迭代地完成分割。

103.如权利要求99所述的方法，其特征在于，提取可并行化的程序码。

104.如权利要求99和103所述的方法，其特征在于，提取的程序码被放置并指定路径。

105.如权利要求99和103到104所述的方法，其特征在于，通过放置和指定路径迭代地完成分割。

106.如权利要求99和103到105所述的方法，其特征在于，相对应有效性分析每个程序码，且分离不能有效工作的程序码。

107.如权利要求99和103到106所述的方法，其特征在于，对哪些程序码是有效的而哪些程序码是无效的作出统计，并向程序员提供适当的指令，用于进行更有效地编程。

108.如权利要求99和106所述的方法，其特征在于，分析顺序的和被分离的程序码，并对每个单独的程序码选择适当的定序器。

a)在数据库内预确定的一系列可能的定序器；

b)可能具有的单个定序器(处理器)

109.如权利要求108所述的方法，其特征在于，翻译对有关选定的定序器的程序码。

110.如权利要求108和109所述的方法，其特征在于，定序器的选择和翻译是迭代发生的，因为每次翻译关于其有效性进行分析，并选择其翻译的程序码是最有效的定序器。

111.如权利要求99到111所述的方法，其特征在于，该翻译的程序码和分割的程序码由连接程序组合且插入需要的通信结构。

112.如权利要求111所述的方法，其特征在于，该连接程序插入所需的存储器。

113.如权利要求111和112所述的方法，其特征在于，该连接程序插入用于保存该基本单元结构的内部状态的结构。

114.一种对具有一维或多维的基本单元结构的模块进行操作的方法，其特征在于，一个或多个存储器直接连接到该基本单元结构。

115.如权利要求114所述的方法，其特征在于，该存储器是使用逐字寻址来进行访问的。

116.如权利要求114所述的方法，其特征在于，该存储器工作时如同是一个查找表。

117.如权利要求114所述的方法，其特征在于，该存储器工作时如同是一个定序器的堆栈。

118.如权利要求114所述的方法，其特征在于，该存储器工作时如同是一个定序器的寄存器组。

119.如权利要求114到118所述的方法，其特征在于，外围设备或外部存储器的接口与该存储器相连接或集成在该存储器内。

120.如权利要求114到119所述的方法，其特征在于，该存储器按照FIFO原理工作，因此它将在该基本单元结构中的数据流与外部数据流隔离。

121.如权利要求114和119所述的方法，其特征在于，该存储器工作时如同是一个在基本单元结构和外部存储器之间的高速缓存。

122.如权利要求114和121所述的方法，其特征在于，该存储器存储该基本单元阵列中实现的定序器的程序码。

122.(原文如此)如权利要求114所述的方法，其特征在于，多个存储器访问一条共同的外围总线。

123.如权利要求114和122所述的方法，其特征在于，一个仲裁器总是每个共同总线准确地选择一个存储器，并经过多路复用器将其连结到该总线。

124.如权利要求114所述的方法，其特征在于，状态信号使存储器的内容写入外部存储器内。

125.如权利要求114所述的方法，其特征在于，状态信号使得从外部存储器读取该存储器的内容。

126.如权利要求114和124到125所述的方法，其特征在于，外部存储器的基地址存在寄存器中。

127.如权利要求114和124到126所述的方法，其特征在于，该寄存器是由该基本单元结构设置的。

128.如权利要求114和124到126所述的方法，其特征在于，该寄存器由高层加载单元设置。

129.如权利要求114和124到126所述的方法，其特征在于，该寄存器由外围设备设置。

130.如权利要求117所述的方法，其特征在于，该堆栈具有可变的大小，使外部存储器被用来放大该堆栈。

131.如权利要求117和130所述的方法，其特征在于，该堆栈的最老部分在堆栈超限以前写入到外部存储器中的堆栈上。

132.如权利要求117和130所述的方法，其特征在于，该堆栈最新的部分在堆栈欠载运行以前从在外部存储器的堆栈中读入。

133.如权利要求114所述的方法，其特征在于，该存储器通过状态信号提供其状态。

134.如权利要求114和121所述的方法，其特征在于，TAG存储器与该存储器相连结用作高速缓存功能。

135.如权利要求114和119所述的方法，其特征在于，所述外围设备的接口与基本单元结构的接口是同步的。

136.如权利要求114和119所述的方法，其特征在于，用于监视地址的单元与到外围设备的接口相连结。

137.如权利要求114和119所述的方法，其特征在于，用于翻译地址的单元与外围设备的接口相连结。

138.如权利要求114所述的方法，其特征在于，该存储器设计成环形存储器。

139.如权利要求114和119和138所述的方法，其特征在于，该基本单元结构和外围设备均具有位置指针。

140.如权利要求114和138所述的方法，其特征在于，寄存器提供存储器中一系列的记录。

141.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元的状态被传送到所有其他的基本单元。

142.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元具有多个配置寄存器。

143.如权利要求142所述的方法，其特征在于，在运行时间选择一个配置寄存器。

144.如权利要求142所述的方法，其特征在于，该选择通过在该基本单元结构中的状态信号进行。

145.如权利要求142所述的方法，其特征在于，该选择通过该基本单元的状态信号进行。

146.如权利要求142到143所述的方法，其特征在于，该选择通过来自高层加载单元来的信号进行。

147.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，定序器集成在该基本单元中。

148.如权利要求142和147所述的方法，其特征在于，所述基本单元中实现的定序器选择所述配置寄存器。

149.如权利要求142和147所述的方法，其特征在于，所述定序器将所述配置字作为命令来进行分析。

150.如权利要求147所述的方法，其特征在于，所述定序器响应所述基本单元结构的状态信号。

151.如权利要求147所述的方法，其特征在于，所述定序器响应于所述基本单元的状态信号。

152.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元作为累加器处理器进行操作。

153.如权利要求152所述的方法，其特征在于，累加器被集成在所述基本单元中。

154.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元作为寄存器处理器进行操作。

155.如权利要求154所述的方法，其特征在于，寄存器组被集成在所述基本单元内。

156.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元作为堆栈处理器进行操作。

157.如权利要求156所述的方法，其特征在于，所述堆栈集成在与所述基本单元结构相关的存储器中。

158.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，一组基本单元构成累加器处理器。

159.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，一组基本单元构成堆栈处理器。

160.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，一组基本单元构成寄存器处理器。

161.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，一组基本单元构成加载/存储处理器。

162.如权利要求158到161所述的方法，其特征在于，与所述基本单元结构连结的存储器与该组相连结。

163.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，这些基本单元的数据寄存器由高层加载单元进行访问。

164.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，这些基本单元的数据寄存器由高层处理器进行访问。

165.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，这些基本单元的数据寄存器由配置成处理器的另外一个基本单元来进行访问。

166.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，这些基本单元的数据寄存器由配置成诸处理器的其他诸基本单元进行访问。

167.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，在基本单元中实现一个寄存器组。

168.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，该基本单元输入寄存器以FIFO方式提供。

169.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，该基本单元的输出寄存器以FIFO方式提供。

170.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，该基本单元能连接到与该基本单元结构相连的存储器，使得对在该基本单元中实现的定序器的程序码从连接的存储器加载。

171.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，该基本单元能连接到高层加载单元的存储器，使得对在该基本单元中实现的定序器的程序码从高层加载单元的存储器加载。

172.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，一个基本单元的状态机是可编程的。

173.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元的状态机是部分可编程的。

174.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元的状态机被设计成可编程逻辑。

175.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，基本单元的状态机和算术逻辑被设计成可编程逻辑。

176.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，对于该基本单元结构的高层加载单元，提供一个用于产生由定序器访问的程序码的地址的单元。

177.一种操作具有一维或多维的基本单元结构的模块的方法，其特征在于，对于该基本单元结构的高层加载单元，提供一个用于产生由定序器访问的堆栈地址的单元。

178.如权利要求176至177所述的方法，其特征在于，地址的翻译由被偏移而移位的存储器中的记录而进行。

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