CN1362745A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供源/漏区上边的接触面积大且器件隔离特性良好而与晶体管的微细化无关的半导体器件。采用把栅极侧壁绝缘膜的截面形状L形和倒L形并使得把栅极电极附近的硅衬底表面的一部分被覆起来,使从源/漏区选择性地外延生长的单晶硅层延伸到把硅衬底表面的一部分被覆起来的栅极侧壁绝缘膜的上表面上的办法,与晶体管的微细化无关地确保源/漏区上边的接触面积,降低晶体管的串联电阻,提供由升高式源/漏构造的高性能的MOS晶体管构成的半导体器件。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，特别是涉及具备升高式(elevated)源/漏构造的NMOS/PMOS型晶体管的构造和制造方法。
背景技术
现有的CMOS型半导体器件接受高速化、高性能化的要求向微细化发展，并与此相对应地谋求栅和源/漏接触间距离的按比例缩小。其次，用附图说明与现有的具有硅化物电极的高性能的MOS晶体管的微细化有关的问题。
图6(a)的剖面图示出了具备硅化物电极的现有的高性能MOS晶体管的构造。图6(a)所示的MOS晶体管，由硅衬底101、浅沟隔离(shallowtrench isolation，以下，简称为STI)的器件隔离绝缘膜102、中间存在着栅极绝缘膜105地在硅衬底上边形成的由多晶硅构成的栅极电极、采用以之为掩模进行离子注入的办法形成的浅的源/漏扩散层107、在栅极电极的侧壁上形成的栅极侧壁绝缘膜109、采用以具备栅极侧壁绝缘膜109的栅极电极为掩模进行离子注入的办法形成的高浓度的深的源/漏扩散层111、在由该高浓度的深的源/漏扩散层111的露出面和多晶硅106构成的栅极电极上边形成的钴硅化物等的金属硅化物112构成。在这里，Si是表示把高浓度的深的源/漏扩散层111被覆起来的金属硅化物的栅极长度方向的扩展的长度。
在进行半导体器件的微细化之际，虽然根据比例缩小规则使栅极侧壁绝缘膜109的宽度微细化是必不可少的，但是如果考虑表面硅化的高浓度的深的源/漏扩散层111与构成的101之间的结面上的漏电流的发生，则必须要某种程度地加大高浓度的深的源/漏扩散层111的深度。如果减小这时的栅极侧壁绝缘膜109的宽度，由于就不可能抑制由高浓度的深的源/漏扩散层111产生的短沟道效应，故在具备现有的硅化物电极的高性能的MOS晶体管中，要用比例缩小规则使栅极侧壁宽度微细化是困难的。
另一方面，如果用比例缩小规则缩小从栅极侧壁绝缘膜109的端部到STI器件隔离绝缘膜102的源/漏一侧的边缘部分2距离S1，则在高浓度的深的源/漏扩散层上边形成的金属硅化物的面积将减少，增加寄生电阻。特别是在使用把接触孔设置在源/漏形成区域的拐角部分处的拐角接触式的MOS晶体管构造的情况下，该寄生电阻的增加将成为一个大问题。
其次，与上述问题相关连地用图6(b)对把具备硅化物电极的高性能MOS晶体管的源/漏区域和半导体衬底上边的布线连接起来的接触孔的形成方法及其一些问题，详细地进行说明。
图6(b)的剖面图示出了在具备硅化物电极的高性能MOS晶体管上形成接触孔的工序。把层间绝缘膜118形成为使得把用STI的器件隔离绝缘膜102彼此隔离且具备硅化物电极的高性能MOS晶体管被覆起来，用光刻胶(未画出来)和光刻，与高浓度的深的源/漏扩散层上边的金属硅化物112进行掩模对准后，在层间绝缘膜118上形成接触孔119。
这时，如果用比例缩小规则缩小图6(a)的S1，则就会像图6(b)那样地产生掩模对准的偏移使得接触孔119设置到一部分栅极侧壁绝缘膜上，使相当于与金属硅化物之间的接触面积的距离S2变得极其之小。半导体衬底上边的金属布线(未画出来)与金属硅化物112之间的连接，由于采用把由金属材料构成的接触塞埋入到接触孔119内的办法进行，故S2越小，则MOS晶体管的源/漏间的寄生电阻就越增加，动作速度就越下降。
此外，随着半导体器件开发的世代更迭，不仅MOS晶体管的浅的源/漏扩散层107要形成得浅，高浓度的深的源/漏扩散层111也必须形成得浅才行。但是，如先前所说的那样，如果把高浓度的深的源/漏扩散层111形成得浅，则在形成硅化物112之际结漏电流的发生和与之相伴而来的CMOS电路的功耗的增加就会成为问题。作为其对策，以往曾提出了升高式源/漏构造的方案：采用在高浓度的深的源/漏扩散区域上边选择性地外延生长单晶硅层，包括该单晶硅层在内使硅衬底表面高浓度化的办法，使硅衬底上的高浓度扩散实质上形成得浅。倘使用该构造，由于可以使借助于选择外延生长法在源/漏扩散区域上边生长的单晶硅层的表面硅化，故可以避免结漏电流的发生。
在使用升高式源/漏构造之际，要作成为使得仅仅在源/漏扩散区域的上表面上选择性地生长单晶硅层，在STI的器件隔离绝缘膜102和栅极侧壁绝缘膜109的上表面上完全不生长单晶硅层，以确保STI的器件隔离特性这种做法，在使CMOS电路正常地动作方面是一种必须的条件。但是，在隔离宽度小的STI的情况下，在把器件隔离绝缘膜102埋入到沟槽中去之际，起因于埋入特性变坏，在沟槽宽度的中央部分沿着沟槽的长边方向会发生器件隔离绝缘膜的接缝(seam)，在在源/漏扩散区域区域上边选择性地外延生长单晶硅层时，该接缝部分将会成为生长核使得在STI的宽度方向的中央部分产生硅粒。
其次，用图7更为详细地对升高式源/漏构造的器件隔离绝特性不良的发生进行说明。图7(a)的剖面图示出了现有的升高式源/漏构造的正常的STI构造。图7(a)所示的STI的器件隔离绝缘膜102，由于沟槽宽度宽，故器件隔离绝缘膜102的埋入特性是良好的，没有发现STI的中央部分的接缝的发生。因此，如果在硅衬底101上边选择性地外延生长单晶硅层110，则虽然在STI与构成的101相邻的器件隔离绝缘膜102的边缘部分上会生长单晶硅层110，但是在器件隔离绝缘膜102的中央部分处由于不会生长硅，故可以保持良好的器件隔离特性。
但是，如图7(b)所示，如果沟槽宽度窄，则由器件隔离绝缘膜116形成的沟槽的埋入特性将变成为不良，沿着沟槽的长边方向，在沟槽宽度的中央部分处就会产生器件隔离绝缘膜116的接缝117。如上所述，已经发生了接缝117的器件隔离绝缘膜116的表面，在外延生长过程中，与硅衬底表面之间的面选择性降低，产生以接缝117为生长核的单晶硅粒110a。为此，器件隔离绝缘膜116的表面的漏电流就会增加，STI的器件隔离特性降低，以致于产生短路。另外，在图7(a)、图7(b)的说明中，为了易于观看省略了高浓度的深的源/漏扩散层111。
发明内容
如上所述，尽管采用利用现有升高式源/漏构造的办法来谋求MOS晶体管的高性能化，但是由于难于实施用栅极侧壁绝缘膜的比例缩小规则形成的微细化，故仍存在着源/漏区域上边的接触的面积变小，与由接触孔进行的布线之间的连接变得困难起来的问题。此外，还存在着这样的问题：随着STI的微细化，在进行沟槽填埋之际，在器件隔离绝缘膜上会发生接缝，如果在源/漏扩散层上边选择性地外延生长单晶硅层，则在接缝将变成为生长核，因而会在器件隔离绝缘膜上边产生硅晶粒，使STI的器件隔离特性恶化。
本发明就是为解决上述那些问题而发明的，目的在于提供可以确保源/漏区域上边的接触面积而与由比例缩小规则得到的晶体管构造的微细化无关的半导体器件及其制造方法。此外，本发明另外的目的还在于提供可以在被埋入到STI中的器件隔离绝缘膜的表面与源/漏扩散层上边的衬底表面之间确保高的面选择性，可以在维持STI的良好的器件隔离特性的同时实现升高式源/漏构造的半导体器件及其制造方法。
本发明的半导体器件，在升高式源/漏构造的高性能MOS晶体管中，其特征在于：采用作成为使得把栅极侧壁绝缘膜的截面形状作成为L形/倒L形把栅极电极附近的硅衬底表面的一部分被覆起来，使从源/漏区域外延生长的单晶硅层延伸到把上述硅衬底表面的一部分被覆起来的栅极侧壁绝缘膜的上表面上的办法，与晶体管的微细化无关地确保源/漏区域上边的硅化物面积，此外，还要把STI构成为使得不会在表面上形成接缝，与STI的微细化无关地维持STI的器件隔离特性。
具体地说，本发明的半导体器件，其特征在于：包括在半导体衬底上边形成的栅极电极；在栅极电极的两侧形成的源/漏扩散层；把源/漏扩散层一侧的栅极电极侧壁和栅极电极附近的半导体衬底上表面的一部分被覆起来的L形/倒L形截面形状的栅极侧壁绝缘膜；至少在源/漏扩散层上边形成且延伸到把栅极电极附近的半导体衬底上表面的一部分被覆起来的栅极侧壁绝缘膜上边的半导体层。
理想地说，本发明的半导体器件，其特征在于：还包括与源/漏扩散层的外缘部分相邻，由已埋入了绝缘膜的沟槽构成的埋入器件隔离区域。上述半导体层，其特征在于：由硅层构成，硅层具备至少在表面部分上形成的硅化物层，此外，上述半导体层被连接到接触塞上。
理想地说，上述埋入器件隔离区域，其特征在于：由在半导体衬底上表面上形成的沟槽、沿着沟槽的内壁形成的第1埋入绝缘膜、被形成为被覆第1埋入绝缘膜的第2埋入绝缘膜构成，第1埋入绝缘膜被形成为从沟槽的开口面到规定的深度为止把沟槽的下方填埋起来，第2埋入绝缘膜被形成为在沟槽的上方把第1埋入绝缘膜被覆起来。
此外，本发明的半导体器件，其特征在于：包括由在半导体衬底上表面上形成的沟槽、沿着沟槽的内壁形成的第1埋入绝缘膜、被形成为把第1埋入绝缘膜被覆起来的第2埋入绝缘膜构成的埋入器件隔离区域，第1埋入绝缘膜被形成为从沟槽的开口面到规定的深度为止把沟槽的下方填埋起来，第2埋入绝缘膜被形成为在沟槽的上方把第1埋入绝缘膜被覆起来。此外，从上述沟槽的开口面算起的规定的深度的值，定为比上述沟槽的开口部分的最小直径还小。
本发明的半导体器件的制造方法，其特征在于：具有下述工序：在半导体衬底上边中间存在着栅极绝缘膜地形成栅极电极的工序；采用以栅极电极为掩模进行离子注入的办法，在栅极电极的两侧的半导体衬底上形成浅的源/漏扩散层的工序；在形成了浅的源/漏扩散层后的半导体衬底上边形成第1侧壁绝缘膜的工序；在第1侧壁绝缘膜上边再形成第2侧壁绝缘膜的工序；刻蚀由第1侧壁绝缘膜和第2侧壁绝缘膜构成的叠层膜的工序；采用除去在栅极电极的侧壁上残存的第2侧壁绝缘膜的办法，形成由把栅极电极侧壁部分和栅极电极附近的半导体衬底上表面的一部分被覆起来的第1侧壁绝缘膜构成的L形/倒L形截面形状的侧壁构造的工序；采用在半导体衬底上边选择外延生长比第1侧壁绝缘膜的厚度还厚的半导体层的办法，在被覆半导体衬底上表面的一部分的第1侧壁绝缘膜上边形成半导体层的延伸部分的工序；采用以具备侧壁构造的栅极电极为掩模进行离子注入的办法，在栅极电极的两侧的半导体衬底上形成深的源/漏扩散层的工序。
理想地说，本发明的半导体器件的制造方法，其特征在于：还包括形成与深的源/漏扩散层的外缘部分相邻，由已埋入了绝缘膜的沟槽构成的埋入器件隔离区域的工序，上述形成埋入器件隔离区域的工序，包括：
在半导体衬底上形成沟槽的工序；
沿着上述沟槽的内壁埋入在上述沟槽宽度的中央部分中含有接缝的第1绝缘膜的工序；除去淀积在沟槽的外部上的第1绝缘膜使之平坦化的工序；借助于刻蚀使第1绝缘膜进一步后退的工序；埋入第2绝缘膜使得把残存在沟槽的底部上的第1绝缘膜被覆起来的工序；除去淀积到沟槽的外部的第2绝缘膜的工序。
附图说明
图1的剖面图示出了实施例1的半导体器件的制造工序。
图2的剖面图示出了实施例1的半导体器件的制造工序的后续部分。
图3的剖面图示出了实施例2的STI的构造。
图4的剖面图示出了实施例2的STI的制造工序。
图5的剖面图示出了实施例2的STI的制造工序的后续部分。
图6的剖面图说明现有的升高式源/漏MOS晶体管的构造和存在的问题。
图7的剖面图说明现有的STI的构造和存在的问题。
具体实施方式
以下，参看附图详细地说明本发明的实施例。
图1和图2的剖面图示出了构成本发明的实施例1的半导体器件的升高式源/漏构造的高性能MOS晶体管的制造工序。
如图1(a)所示，采用向在p型或n型硅衬底1上形成的深度200nm到350nm的浅沟槽内埋入器件隔离绝缘膜2的办法，形成STI。向图1(a)所示的STI之间的有源器件部分的硅衬底1的表面上，形成厚度20nm以下的氧化膜后进行形成阱区3和沟道区4的离子注入，用RTA(RapidThermal Annealing，快速热退火)进行已注入杂质的活化热处理。代表性的离子注入条件是对于n阱区3来说以加速能量500keV、剂量3.0E13cm-2的条件注入磷(P)，对于沟道区4则以加速能量50keV、剂量1.5E13cm-2的条件注入硼(B)，对于p阱区来说以加速能量260keV、剂量2.0E13cm-2的条件注入B，对于p阱区内的沟道区则以加速能量130keV、剂量1.5E13cm-2的条件注入P。
其次，在除去了衬底表面的氧化膜之后，用热氧化或LPCVD(LowPressure Chemical Vapor Deposition，低压化学汽相淀积)法形成厚度1.5nm到6nm的栅极氧化膜5，向其上边淀积厚度100nm到200nm的多晶硅，使用光、X射线或电子束光刻进行栅极长度20nm到150nm的栅极电极的图形化，采用用RIE法进行刻蚀的办法形成由多晶硅6构成的栅极电极。作为栅极绝缘膜，除去由SiO2构成的上述栅极氧化膜5之外，还可以使用SiON、SiN或例如Ta2O5之类的高电介质膜。此外，还可以不使用多晶硅6而代之以使用以TiN、WN等为势垒金属，以电导率高的钨(W)等为栅极电极材料的金属栅极构造。
其次，作为后氧化形成厚度2nm到6nm的热氧化膜，以栅极电极为掩模向栅极电极的两侧进行浅的源/漏扩散层7的离子注入，用RTA(RapidThermal Annealing，快速热退火)进行已注入杂质的活化热处理。代表性的离子注入条件是对于n型浅扩散层来说以加速能量1.0keV到5.0keV、剂量5.0E14cm-2到1.0E14cm-2的条件注入砷(As)，对于p型浅扩散层则以加速能量1.0keV到3.0keV、剂量5.0E14cm-2到1.0E14cm-2的条件注入BF2。
其次，在除去了由后氧化形成的热氧化膜之后，采用使用LPCVD法向中间存在着栅极氧化膜地形成了栅极电极的硅衬底1的整个面上淀积硅氮化膜8和硅氧化膜9，用RIE法对由硅氮化膜8和硅氧化膜9构成的叠层膜一直到除去栅极电极上边和硅衬底1上边的叠层膜为止进行深刻蚀的办法，如图1(b)所示，形成由硅氮化膜8和硅氧化膜9构成的栅极侧壁绝缘膜。另外，还可以考虑在硅氮化膜8的下边也形成硅氧化膜的构造。
这时，浅的源/漏扩散层7的硅衬底1的上表面，由于RIE的处理中将被暴露在外，故损伤层或碳层将混入到硅衬底里边来。于是，为了得到没有损伤的硅衬底1的表面，在进行了用O2 RIE实施的硅衬底1的表面氧化之后，要用稀氟酸除去被氧化的表面层。
接着，用稀氟酸除去被覆硅氮化膜8的硅氧化膜9，如图1(c)所示，形成由L形和左右反转后的倒L形截面形状的硅氮化膜8构成的栅极侧壁绝缘膜。然后为了除去自然氧化膜，在氢气气氛中进行高温处理，在浅的源/漏扩散层7的上边露出来的硅衬底1的表面上选择外延生长硅层10。
外延生长工序，可以采用这样的办法进行：在800℃以上的高温中在氢气气氛中加热硅衬底等，与氢气一起向硅衬底上边供给SiH4、SiH2Cl2、SiHCl3等的反应气体，在浅的源/漏扩散层7的上边露出来的硅衬底1的表面上边，或者在栅极电极的上表面上露出来的多晶硅6的上边选择性地生长硅层10。
这时，也可以作成为在由多晶硅6构成的栅极电极上边以绝缘膜为覆盖膜，使得仅仅在浅的源/漏扩散层7的上边生长硅层10，而在栅极电极上边不生长硅层10。作为在硅层10的选择外延生长中使用的器件，有纵向式、筒式、组式等的器件，作为加热方式，有电阻加热、高频加热、灯泡加热等，此外，作为晶片处理方式虽然分类为单片式和成批式，但是不论哪一种都可以在本发明中使用。
在实施例1中，如图1(c)所示，采用把在浅的源/漏扩散层7的上边生长硅层10的厚度设定为比由硅氮化膜8构成的栅极侧壁绝缘膜的厚度还厚的办法，把硅层10生长为使得上述硅层10骑坐到由多晶硅6构成的栅极电极附近的硅衬底上表面的一部分被覆起来的L形和倒L形硅氮化膜8的上部那样的形状。这时，由于硅层10也在埋入到STI中的器件隔离绝缘膜2的周边部分上也生长，故可以扩大硅层10形成区域的面积。
其次，如图2(d)所示，就可以以具备由硅氮化膜8构成的栅极侧壁绝缘膜的栅极电极为掩模，采用从硅层10的上边进行离子注入的办法，形成深的源/漏扩散层11，形成升高式源/漏构造。另外，也可以在上述的制造工序中，在形成了深的源/漏扩散层11之后，再生长硅层10。
在这里，高浓度源/漏扩散层的深度和被栅极侧壁绝缘膜掩盖起来的栅极电极附近的尺寸之间存在着如下的关系。就是说，虽然由L形和倒L形硅氮化膜8构成的栅极侧壁绝缘膜，被形成为分别把栅极电极附近的半导体衬底上表面(源/漏区的上表面)的一部分被覆起来，但是这时如果设被栅极侧壁绝缘膜被覆起来的半导体衬底上表面的栅极长度方向的长度(L形的下边的长度)为SW，设深的高浓度源/漏扩散层11的结深度为Xj，则为了抑制MOS晶体管的短沟道效应，理想的是把SW设定在Xj×0.4≤SW≤Xj×0.8的范围内。
其次，如图2(e)所示，自对准地形成硅化物层12。例如，在整个面上形成Ti、Co、Ni等的金属膜，并借助于热处理使硅层变换成金属硅化物层12，然后采用除去未反应的金属膜的办法，就可以得到电极部分的串联电阻小的升高式源/漏构造的MOS晶体管。这时，对于那种为了进一步减小栅极电阻，在栅极电极上边可以不形成硅化物层12而代之以在多晶硅6的上边作为势垒金属形成TiN或WN，在其上边淀积上导电率高的W的多晶金属构造，也可以使用本发明。
其次，作为层间绝缘膜(未画出来)淀积TEOS、BPSG、SiN等，并借助于CMP使之平坦化。其次，采用使用光刻胶掩模和RIE法与源/漏区的硅化物层12对准后形成接触孔，在接触孔的内壁上形成Ti、TiN等的势垒金属，使得把接触孔填埋起来那样地覆盖或选择生长W并进行CMP的办法，形成把布线和源/漏区连接起来的接触塞。最后，在淀积上布线用的金属之后，采用进行布线的图形化的办法，完成实施例1的高性能的半导体器件。
实施例1的半导体器件，即便是MOS晶体管微细化，由于作为源/漏电极的被硅化的硅层10的面积大，故连接在布线上的接触孔的掩模对准的余裕也大，因而可以容易地实现寄生电阻小的半导体器件。另外，在以上的说明中，硅层10虽然在源/漏区上露出来的硅衬底1的上边会进行单晶化，但是在硅氮化膜8、器件隔离绝缘膜2和多晶硅6的上边，但却并非一定要单晶化，有时候也会多晶化。在实施例1中，硅层10的一部分将会多晶化这种情况不会特别成为问题。
其次，用图3到图8，对本发明的实施例2的半导体器件的STI构造及其制造工序进行说明。
图3的剖面图示出了STI的埋入器件隔离绝缘膜及其周边部分的构造。图3所示的构造，由下述部分构成：硅衬底1、由多晶硅6等构成的栅极电极、例如由硅氧化膜9构成的栅极侧壁绝缘膜、在源/漏区(未画出来)和栅极电极的上边形成的硅层10、被埋入到要形成STI的沟槽的底部上的第1器件隔离绝缘膜16、在沟槽中在第1器件隔离绝缘膜16的内部产生的接缝17、被埋入到沟槽的开口部分上方的不含有接缝的第2器件隔离绝缘膜18。另外，第1器件隔离绝缘膜16，取决于STI的隔离宽度或刻蚀量，有时候也不含有接缝。
在实施例2的情况下，由于要说明要埋入STI的第1、第2器件隔离绝缘膜16、18的构成和在硅衬底1的表面上外延生长硅层10之际的STI表面的面选择性，故为了便于观看起见，被STI进行隔离的晶体管的构造已经简化。
如先前用图7(b)说明的那样，如果STI的隔离宽度因微细化而变小，则沿着STI的长边方向在隔离宽度的中央部分上会发生器件隔离绝缘膜的接缝，以接缝为生长核产生硅的晶粒，使器件隔离特性恶化。但是，如图3所示，实施例2的STI，虽然由于沟槽的开口部分已经被不含有接缝的平坦的第2器件隔离绝缘膜18被覆起来，故在选择外延生长硅层10之际，会生长为使得从硅衬底1的表面生长的硅层10骑坐在周边部分上，但是，在隔离宽度的中央部分上不会发生晶粒，因而可以确保良好的STI隔离特性。
其次，用图4和图5，说明实施例2的STI的制造工序。
如图4(a)所示，在p型或n型硅衬底1上形成厚度6nm到10nm的硅氧化膜(未画出来)，接着用LPCVD法形成厚度100nm到150nm的硅氮化膜13和厚度100nm到150nm的硅氧化膜14。其次，用光刻和RIE刻蚀形成STI的沟槽15，在温度1000℃的氧、氮中进行厚度13nm到15nm的表面氧化。借助于该表面氧化使STI构造的边缘部分变圆，具有在半导体器件的动作时可以缓和边缘部分的电场集中的效果。
其次，如图4(b)所示，用LPCVD法、或PECVD(Plasma EnhancedChemical Vapor deposition，等离子体增强型化学汽相淀积)法，淀积由SiO2或O3-TEOS等构成的第1器件隔离绝缘膜16使得把沟槽15被覆起来。这时，当归因于半导体器件的微细化，沟槽15的开口宽度减小，提供沟槽15的深度和开口宽度之比的纵横比变大时，从沟槽的内壁生长起来的第1器件隔离绝缘膜16的表面彼此间在隔离宽度的中央部分处就彼此接连，借助于此，在沟槽15的内部就从外观上把第1器件隔离绝缘膜淀积为使得进行折返。
其次，用CMP法使表面平坦化，如图4(c)所示，借助于湿法刻蚀除去硅氧化膜14。但是，在图4(b)的工序中在第1器件隔离绝缘膜16上发生的表面彼此间的接合部分，不能用该平坦化和除去工序去除，如图4(c)所示，变成为接缝17残存在埋入到沟槽15内的第1器件隔离绝缘膜16的中央部分上。特别是在STI的隔离宽度小时就更为显著。如上所述，由于接缝17在硅层10的选择外延生长工序中将变成为单晶硅粒的生长核，成为产生选择混乱的原因，故接着要进行以下的处理使得接缝17不会在器件隔离绝缘膜的表面上出现。
就是说，如图4(c)所示，用稀氟酸对已经埋入到沟槽15内的由SiO2或O3-TEOS等构成的第1器件隔离绝缘膜16的表面进行刻蚀，使之后退大约100nm。第1器件隔离绝缘膜16的表面刻蚀，也可以使用RIE法。其次，如图5(d)所示，采用使第1器件隔离绝缘膜16的表面后退的办法，用由SiO2或O3-TEOS等构成的第2器件隔离绝缘膜18被覆在沟槽15的开口部分上产生的沟。这时，由于沟的纵横比比图4(a)所示的沟槽15的纵横比小，故即便是STI的隔离宽度小，第2器件隔离绝缘膜18对沟的埋入性也会变成为良好。
如上所述，采用使第1器件隔离绝缘膜16的表面从沟槽的开口面后退的办法，如果在开口部分上产生的沟的深度比上述沟槽的开口部分的最小直径(STI的隔离宽度)还小，则第2器件隔离绝缘膜18对沟的埋入性将变成为良好，对沟进行埋入的第2器件隔离绝缘膜18，也可以作成为对于许多绝缘膜的种类和膜质以及生长条件来说在中央部分上不含有接缝。
其次，如图5(e)所示，如果以硅氮化膜13为阻挡层对表面进行CMP，使第2器件隔离绝缘膜18的表面平坦化，则可以变成为在表面上不会出现接缝17。最后，如图5(f)所示，用刻蚀除去硅氮化膜13，就可以形成在表面上不存在接缝17的STI构造。然后，用在实施例1中所述的制造工序形成由CMOS电路构成的半导体器件，则在升高式源/漏构造的形成中必要硅层的选择外延生长过程中，就可以避免因选择混乱而产生的器件隔离特性的不良。
另外，本发明并不受限于上述实施例。例如在实施例2中，也可以使其表面后退到不会剩下在第1器件隔离绝缘膜的内部产生的接缝的那种程度。在该情况下，对于图3所示的构造，虽然变成为第1器件隔离绝缘膜内部的接缝被除去的STI构造，但是在把第2器件隔离绝缘膜埋入到第1器件隔离绝缘膜的上方的沟槽内中去之际，只要可以把沟的纵横比作成为小到使得在第2器件隔离绝缘膜表面是不会出现接缝的那种程度，在要得到的STI构造的器件隔离特性方面就不会特别地产生问题。在不偏离本发明的要旨的范围内可以进行种种的变形后实施。
如上所述，倘采用本发明的半导体器件，由于可以确保源/漏区上边的接触面积而与由比例缩小规则得到的晶体管的构造的微细化无关，故由接触孔进行的与布线之间的连接将变得容易起来，且可以降低MOS晶体管的串联电阻。此外，由于在器件隔离绝缘膜的表面与源/漏扩散层上边的衬底表面之间可以确保高的面选择性而与STI的微细化无关，故可以提供由器件隔离特性良好的高性能的MOS晶体管构成的半导体器件。

Claims (9)

1.一种半导体器件，包括：
在半导体衬底上边形成的栅极电极；
在上述栅极电极的两侧形成的源/漏扩散层；
将上述源/漏扩散层一侧的上述栅极电极侧壁和上述栅极电极附近的上述半导体衬底上表面的一部分被覆起来的L形/倒L形截面形状的栅极侧壁绝缘膜；
至少在上述源/漏扩散层上边形成且延伸到把上述栅极电极附近的上述半导体衬底上表面的一部分被覆起来的上述栅极侧壁绝缘膜上的半导体层。
2.根据权利要求1所述的半导体器件，其特征在于：还包括与上述源/漏扩散层的外缘部分相邻，由埋入了绝缘膜的沟槽构成的埋入器件隔离区域。
3.根据权利要求1或2中的任何一项权利要求所述的半导体器件，其特征在于：上述半导体层由硅层构成，上述硅层具备至少在表面部分上形成的硅化物层。
4.根据权利要求1所述的半导体器件，其特征在于：上述半导体层被连接到接触塞上。
5.根据权利要求2所述的半导体器件，其特征在于：
上述埋入器件隔离区域，由在半导体衬底上表面上形成的沟槽、沿着上述沟槽的内壁形成的第1埋入绝缘膜、和被形成为被覆上述第1埋入绝缘膜的第2埋入绝缘膜构成，
上述第1埋入绝缘膜被形成为从上述沟槽的开口面到规定的深度为止把上述沟槽的下方填埋起来，上述第2埋入绝缘膜被形成为在上述沟槽的上方把上述第1埋入绝缘膜被覆起来。
6.一种半导体器件，具备由在半导体衬底上表面上形成的沟槽、沿着上述沟槽的内壁形成的第1埋入绝缘膜、和被形成为把上述第1埋入绝缘膜被覆起来的第2埋入绝缘膜构成的埋入器件隔离区域，
上述第1埋入绝缘膜被形成为从上述沟槽的开口面到规定的深度为止把上述沟槽的下方填埋起来，上述第2埋入绝缘膜被形成为在上述沟槽的上方把上述第1埋入绝缘膜被覆起来。
7.根据权利要求5或6中的任何一项权利要求所述的半导体器件，其特征在于：从上述沟槽的开口面算起的规定的深度值，定为比上述沟槽的开口部分的最小直径还小。
8.一种半导体器件的制造方法，具有下述工序：
在半导体衬底上边中间存在着栅极绝缘膜地形成栅极电极的工序；
采用以上述栅极电极为掩模进行离子注入的办法，在上述栅极电极的两侧的半导体衬底上形成浅的源/漏扩散层的工序；
在形成了上述浅的源/漏扩散层后的半导体衬底上边形成第1侧壁绝缘膜的工序；
在上述第1侧壁绝缘膜上边再形成第2侧壁绝缘膜的工序；
刻蚀由上述第1侧壁绝缘膜和第2侧壁绝缘膜构成的叠层膜的工序；
采用除去在上述栅极电极的侧壁上残存的上述第2侧壁绝缘膜的办法，形成由把上述栅极电极侧壁部分和上述栅极电极附近的半导体衬底上表面的一部分被覆起来的第1侧壁绝缘膜构成的L形/倒L形截面形状的侧壁构造的工序；
采用在上述半导体衬底上边选择外延生长比上述第1侧壁绝缘膜的厚度还厚的半导体层的办法，在被覆上述半导体衬底上表面的一部分的上述第1侧壁绝缘膜上边形成上述半导体层的延伸部分的工序；
采用以具备上述侧壁构造的栅极电极为掩模进行离子注入的办法，在上述栅极电极的两侧的半导体衬底上形成深的源/漏扩散层的工序。
9.根据权利要求8所述的半导体器件的制造方法，还包括形成与上述深的源/漏扩散层的外缘部分相邻，由埋入了绝缘膜的沟槽构成的埋入器件隔离区域的工序，上述形成埋入器件隔离区域的工序包括：
在半导体衬底上形成沟槽的工序；
沿着上述沟槽的内壁埋入在上述沟槽宽度的中央部分中含有接缝的第1绝缘膜的工序；
除去淀积在上述沟槽的外部上的上述第1绝缘膜使之平坦化的工序；
借助于刻蚀使上述第1绝缘膜进一步后退的工序；
埋入第2绝缘膜使得把残存在上述沟槽的底部上的上述第1绝缘膜被覆起来的工序；
除去淀积到上述沟槽的外部的上述第2绝缘膜的工序。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937848B (zh) * 2009-07-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
CN104517851A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 Pmos器件及其制作方法

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6781189B2 (en) * 2002-01-22 2004-08-24 Micron Technology, Inc. Floating gate transistor with STI
KR100476922B1 (ko) * 2002-05-31 2005-03-17 삼성전자주식회사 반도체 장치의 게이트 패턴 형성 방법
JP3914114B2 (ja) * 2002-08-12 2007-05-16 株式会社東芝 半導体装置およびその製造方法
KR100523839B1 (ko) * 2002-10-07 2005-10-27 한국전자통신연구원 건식 리소그라피 방법 및 이를 이용한 게이트 패턴 형성방법
CN1286157C (zh) * 2002-10-10 2006-11-22 松下电器产业株式会社 半导体装置及其制造方法
US6958302B2 (en) 2002-12-04 2005-10-25 Micron Technology, Inc. Atomic layer deposited Zr-Sn-Ti-O films using TiI4
US7101813B2 (en) 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
KR100517555B1 (ko) * 2003-01-02 2005-09-28 삼성전자주식회사 살리사이드층을 포함하는 반도체 소자 및 그 제조방법
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7132338B2 (en) * 2003-10-10 2006-11-07 Applied Materials, Inc. Methods to fabricate MOSFET devices using selective deposition process
US7247534B2 (en) * 2003-11-19 2007-07-24 International Business Machines Corporation Silicon device on Si:C-OI and SGOI and method of manufacture
KR100567879B1 (ko) * 2003-12-12 2006-04-04 동부아남반도체 주식회사 살리사이드를 갖는 반도체 소자 제조 방법
US7112513B2 (en) * 2004-02-19 2006-09-26 Micron Technology, Inc. Sub-micron space liner and densification process
US7078302B2 (en) * 2004-02-23 2006-07-18 Applied Materials, Inc. Gate electrode dopant activation method for semiconductor manufacturing including a laser anneal
KR100554828B1 (ko) * 2004-04-08 2006-02-22 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR101068140B1 (ko) * 2004-05-12 2011-09-27 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US7175709B2 (en) * 2004-05-17 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxy layer and method of forming the same
US7271464B2 (en) * 2004-08-24 2007-09-18 Micron Technology, Inc. Liner for shallow trench isolation
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
FR2876220B1 (fr) * 2004-10-06 2007-09-28 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
US7682940B2 (en) 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7271463B2 (en) * 2004-12-10 2007-09-18 Micron Technology, Inc. Trench insulation structures including an oxide liner that is thinner along the walls of the trench than along the base
KR100571419B1 (ko) * 2004-12-23 2006-04-14 동부아남반도체 주식회사 얕은 트렌치 분리막을 갖는 반도체 소자 및 그 제조 방법
US7663164B2 (en) * 2005-01-26 2010-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with reduced leakage protection diode
US7438760B2 (en) * 2005-02-04 2008-10-21 Asm America, Inc. Methods of making substitutionally carbon-doped crystalline Si-containing materials by chemical vapor deposition
DE102005013982A1 (de) * 2005-03-26 2006-10-05 Atmel Germany Gmbh Verfahren zur Herstellung eines Bipolartransistors und nach einem derartigen Verfahren hergestellter Bipolartransistor
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
KR101229526B1 (ko) * 2005-04-29 2013-02-04 어드밴스드 마이크로 디바이시즈, 인코포레이티드 개선된 스트레스 전달 효율을 가지는 컨택 절연층 형성 기술
DE102005020133B4 (de) * 2005-04-29 2012-03-29 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Transistorelements mit Technik zur Herstellung einer Kontaktisolationsschicht mit verbesserter Spannungsübertragungseffizienz
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7651955B2 (en) 2005-06-21 2010-01-26 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
WO2007035660A1 (en) * 2005-09-20 2007-03-29 Applied Materials, Inc. Method to form a device on a soi substrate
JP4575274B2 (ja) * 2005-10-31 2010-11-04 富士通セミコンダクター株式会社 パターンレイアウト、レイアウトデータの生成方法及び半導体装置
US7759206B2 (en) * 2005-11-29 2010-07-20 International Business Machines Corporation Methods of forming semiconductor devices using embedded L-shape spacers
US7800184B2 (en) 2006-01-09 2010-09-21 International Business Machines Corporation Integrated circuit structures with silicon germanium film incorporated as local interconnect and/or contact
JP2007221106A (ja) * 2006-01-19 2007-08-30 Toshiba Corp Ｎａｎｄ型半導体記憶装置及びその製造方法
FR2897982B1 (fr) 2006-02-27 2008-07-11 Tracit Technologies Sa Procede de fabrication des structures de type partiellement soi, comportant des zones reliant une couche superficielle et un substrat
US8809907B2 (en) * 2006-03-14 2014-08-19 Northrop Grumman Systems Corporation Leakage barrier for GaN based HEMT active device
US7674337B2 (en) 2006-04-07 2010-03-09 Applied Materials, Inc. Gas manifolds for use during epitaxial film formation
US8278176B2 (en) * 2006-06-07 2012-10-02 Asm America, Inc. Selective epitaxial formation of semiconductor films
KR101160930B1 (ko) 2006-07-31 2012-06-29 어플라이드 머티어리얼스, 인코포레이티드 카본-함유 실리콘 에피택셜 층을 형성하는 방법
JP2008066548A (ja) * 2006-09-08 2008-03-21 Sony Corp 半導体装置および半導体装置の製造方法
FR2910702B1 (fr) * 2006-12-26 2009-04-03 Soitec Silicon On Insulator Procede de fabrication d'un substrat mixte
US7880241B2 (en) * 2007-02-23 2011-02-01 International Business Machines Corporation Low-temperature electrically activated gate electrode and method of fabricating same
US20080227267A1 (en) * 2007-03-14 2008-09-18 Theodorus Gerardus Maria Oosterlaken Stop mechanism for trench reshaping process
KR100858883B1 (ko) * 2007-03-16 2008-09-17 주식회사 하이닉스반도체 반도체 소자의 트랜지스터 및 그 제조 방법
JP4503627B2 (ja) * 2007-03-29 2010-07-14 Ｏｋｉセミコンダクタ株式会社 半導体装置及びその製造方法
EP2191505A1 (en) * 2007-09-05 2010-06-02 Nxp B.V. A transistor and a method of manufacturing the same
EP2191497A2 (en) * 2007-09-05 2010-06-02 Nxp B.V. A transistor and a method of manufacturing the same
JP5178103B2 (ja) * 2007-09-12 2013-04-10 株式会社東芝 半導体装置およびその製造方法
US7759199B2 (en) * 2007-09-19 2010-07-20 Asm America, Inc. Stressor for engineered strain on channel
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
JP4728378B2 (ja) * 2008-11-10 2011-07-20 エルピーダメモリ株式会社 半導体装置の製造方法
US8367528B2 (en) 2009-11-17 2013-02-05 Asm America, Inc. Cyclical epitaxial deposition and etch
US8809170B2 (en) 2011-05-19 2014-08-19 Asm America Inc. High throughput cyclical epitaxial deposition and etch process
JP5944285B2 (ja) * 2012-09-18 2016-07-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9082654B2 (en) * 2013-05-30 2015-07-14 Rohm Co., Ltd. Method of manufacturing non-volatile memory cell with simplified step of forming floating gate
US9099423B2 (en) 2013-07-12 2015-08-04 Asm Ip Holding B.V. Doped semiconductor films and processing
JP5902868B1 (ja) 2014-06-16 2016-04-13 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
CN105448916B (zh) * 2014-08-29 2018-10-16 中芯国际集成电路制造(上海)有限公司 晶体管及其形成方法
US9601565B2 (en) 2014-12-22 2017-03-21 Globalfoundries Inc. Zig-zag trench structure to prevent aspect ratio trapping defect escape
JP6211637B2 (ja) * 2016-02-01 2017-10-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58143548A (ja) 1982-02-22 1983-08-26 Toshiba Corp 半導体装置の製造方法
JPS5958837A (ja) 1982-09-29 1984-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS63197355A (ja) 1987-02-12 1988-08-16 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4791073A (en) 1987-11-17 1988-12-13 Motorola Inc. Trench isolation method for semiconductor devices
US5702986A (en) * 1995-12-05 1997-12-30 Micron Technology, Inc. Low-stress method of fabricating field-effect transistors having silicon nitride spacers on gate electrode edges
KR970054360A (ko) * 1995-12-06 1997-07-31 김주용 반도체소자의 트랜지스터 형성방법
JPH09252049A (ja) 1996-03-15 1997-09-22 Mitsubishi Electric Corp 多層埋め込みトレンチアイソレーション
JP2894283B2 (ja) 1996-06-27 1999-05-24 日本電気株式会社 半導体装置の製造方法
US5739066A (en) * 1996-09-17 1998-04-14 Micron Technology, Inc. Semiconductor processing methods of forming a conductive gate and line
JP2000049348A (ja) * 1998-05-29 2000-02-18 Toshiba Corp エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法
JP2000012678A (ja) * 1998-06-22 2000-01-14 Mitsubishi Electric Corp 半導体装置の構造及び製造方法
US6180472B1 (en) * 1998-07-28 2001-01-30 Matsushita Electrons Corporation Method for fabricating semiconductor device
JP2000223703A (ja) * 1999-01-29 2000-08-11 Toshiba Corp 半導体装置及びその製造方法
JP2000252462A (ja) 1999-03-01 2000-09-14 Toshiba Corp Ｍｉｓ型半導体装置及びその製造方法
JP2000269495A (ja) 1999-03-18 2000-09-29 Toshiba Corp 半導体装置及びその製造方法
KR100312943B1 (ko) 1999-03-18 2001-11-03 김영환 반도체장치 및 그의 제조방법
JP2000332099A (ja) 1999-05-21 2000-11-30 Matsushita Electronics Industry Corp 半導体装置およびその製造方法
KR100564550B1 (ko) * 1999-06-08 2006-03-28 삼성전자주식회사 트랜치형 소자분리막을 구비하는 반도체 장치 및 그 제조방법
US6391732B1 (en) * 2000-06-16 2002-05-21 Chartered Semiconductor Manufacturing Ltd. Method to form self-aligned, L-shaped sidewall spacers

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101937848B (zh) * 2009-07-03 2012-06-06 中芯国际集成电路制造(上海)有限公司 Mos晶体管及其制作方法
CN104517851A (zh) * 2013-09-30 2015-04-15 中芯国际集成电路制造(上海)有限公司 Pmos器件及其制作方法

Also Published As

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US6881633B2 (en) 2005-04-19
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