CN1359536A - 形成金属互连的方法 - Google Patents
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Abstract
本发明提供形成可靠的互连的方法,其中线在插头或通路上的重叠最小化或被消除。在一方面,在通路上淀积包含诸如钨的导电材料的阻挡层插头,在线蚀刻过程中提供蚀刻停止物,并且如果线在通路上不对齐就可防止诸如铜的金属扩散进周围的电介质材料。另外,阻挡层插头防止互连电阻的整体减小,并能用反应离子蚀刻形成金属线。在另一方面,反应离子蚀刻技术用于有选择性地蚀刻金属线和阻挡层,以提供可控制的蚀刻工艺,该工艺对金属线、以及随后对阻挡层、对通路或插头表现出选择性。
Description
本发明涉及在制作集成电路和其它电子器件中形成互连和其它导电部件的方法和装置。更具体地，本发明涉及形成零重叠地互连的方法和装置。
在过去十年内已经观察到在集成电路设计和制作中一致的和完全可预测的改进。成功改进的一个关键是多层互连技术，它在集成电路(IC)器件之间提供导电路径。在非常大规模集成(VLSI)和超大规模集成(ULSI)技术中水平线和垂直触点或通路的尺寸缩小使形成零重叠互连愈发重要。零重叠指线在插头或通路上成直线排列。过去，线宽已比触点或通路的直径更大，以防止因在对线构图和蚀刻时引起的通路和线之间的不对齐。然而，随着电路密度增加和特征尺寸减小，对减小或消除重叠的需求已经变得十分必要。
图1示出在衬底上形成的标准铝互连，衬底位于铝金属层10上。在用于形成此互连的工序中，在电介质中蚀刻孔，随后用金属填充，形成贯穿电介质的导电路径。接着在填充的孔之间通过下述方式形成金属线，首先在电介质和填充的孔上淀积金属层，然后有选择性地蚀刻金属层而在填充的孔之间留下金属线。在衬底上进行加工，在衬底上形成有金属铝层10，并有诸如氧化硅的低电介质常数绝缘体11在其上形成。对通路12构图并蚀刻进电介质层中，使导电金属层10暴露。衬片13在通路里和在低k电介质层区域上共形地淀积，形成粘附层以及核化层，在其上可用化学汽相淀积法(CVD)淀积钨填充通路。使用化学汽相淀积法(CVD)淀积钨作为敷盖层，填充通路并在衬底区域上形成敷盖层。接着进行化学机械磨光(CMP)工艺或钨背蚀工艺，从衬底区域除去钨，留下填充有钨的通路。然后，通过首先淀积钛/氮化钛衬层15，接着在其上淀积搀杂有铜的铝层，由此在衬底区域上形成铝堆(stack)。优选用物理汽相淀积(PVD)技术淀积铝堆。随后，在铝堆上用PVD淀积诸如钛/氮化钛层17的抗反射涂层(ARC)。然后对ARC和铝堆构图并蚀刻，在通路12之上和之间留下线19，通路如下形成。通常，反应离子蚀刻(RIE)用于蚀刻铝堆和ARC形成线，其对铝、钛和氮化钛是有选择性的。已表明在确定具有直侧壁的线方面RIE与铝的效果很好。与钨相反，所用的RIE工艺表现出对这些材料有较高的选择性，由此可把钨用作RIE工艺的蚀刻停止物。
然而，用于形成金属线的RIE步骤通常具有10％非均匀系数，要求金属堆至少被过度蚀刻10％以确保从电介质材料上的衬底区域除去所有的金属。因此，如果通路和线用相同的金属(这是有利的)，若线和通路之间存在不对齐，那么一部分通路也被蚀刻，由此负面地影响互连的可靠性。
为克服蚀刻要求所强加的限制和10％非均匀性，线通常留得比通路直径更宽，RIE工艺在线堆和填充通路的钨之间表现出良好的选择性。这可确保在形成线时通路不会被蚀刻，因为用于形成线的蚀刻工艺对于铝是有选择性的，并当它到达电介质和/或由此伸出的钨时停止。因为在此情况下线比通路直径更宽，任何由构图工艺引起的偏移仍会导致线位于通路之上。另外，与钨相比，蚀刻工艺对铝有更高的选择性。在此情况下，如果线严重地偏移，蚀刻工艺不会进入钨通路。
由于实现器件速度更快的趋势和增加电路密度的要求，已有必要减少甚至消除线和通路之间的重叠，并把材料从钨改变为铝和/或铜。因此，有必要提供一种形成互连的工艺，该互连可适于通路和线都使用相同材料的情况，并且适于减少线和通路之间的重叠。
因此，需要可靠地形成金属互连的方法和装置，该互连可调节通路和线之间的不对齐。
本发明一般地提供形成互连的方法和装置，该互连在线和通路之间具有零重叠。本发明利用金属蚀刻工艺的选择性，以防止在形成线过程中过度蚀刻到通路中。
在一个实施例中，在填充的通路上形成蚀刻阻挡层，用作蚀刻金属线时的蚀刻阻挡层。在此实施例中，对电介质层构图并蚀刻，形成其通路。接着，阻挡层共形地淀积在通路里，以防止金属(如铝和铜，主要关心铜)扩散进周围的电介质材料。然后，金属淀积到阻挡层上的通路中和衬底区域上。优选地，金属用低温工艺如CVD接着PVD或电镀的结合来淀积金属。然后，对金属化学机械磨光或背蚀，从衬底区域除去金属，留下填充有金属的通路。随后，蚀刻阻挡层淀积在通路上，防止金属扩散进后续淀积的电介质材料中，并在形成线的过程中用作蚀刻停止物。蚀刻阻挡层优选用诸如钨的导电材料形成。然后，通过首先淀积阻挡层然后在其上淀积金属层，在通路和衬底区域上淀积金属堆。而后在金属层的上表面上形成抗反射涂层，对线构图并蚀刻进金属堆中。对通路内金属比对蚀刻阻挡层材料，如铜对钨，有更大选择性的蚀刻工艺和化学物，用于蚀刻在阻挡层上的线和停止物。
在另一实施例中，填充通路时淀积在衬底区域上的金属进行充分的化学机械磨光或背蚀，除去通路里的部分金属，并在电介质材料上表面以下的通路上部形成凹穴，在该电介质材料中形成有通路。然后阻挡层材料淀积在衬底上，填充形成在通路上的凹穴，并在通路顶部形成蚀刻阻挡层。对蚀刻阻挡层化学机械磨光或背蚀，使通路上表面和衬底平整化。其后，在金属通路和蚀刻阻挡层及蚀刻的线之上形成金属堆。
在另一实施例中，通路用金属填充，并用CMP或背蚀工艺平整化。然后在填充的通路和衬底区域上形成阻挡层。其后，在阻挡层和蚀刻的线之上形成金属堆。使用首先对ARC层、接着对金属层、再接着对阻挡层有选择性的蚀刻工序。通过控制蚀刻工序和蚀刻工艺的选择性，可通过用不同的化学物蚀刻每一层直到在通路上形成线，这样形成零重叠的互连。
为了实现本发明的上述特征、优点和目的并使之易于理解，通过结合附图和实施例对如以上简单概述的本发明更具体地描述。
然而需注意，附图仅示出本发明的典型实施例，不应被认为是对其范围的限制，对于本发明允许有其它等效实施例。
图1的剖视图示出标准互连；
图2-12的剖视图示出本发明的一个工序，描述在导电性金属层上形成的零重叠工艺；
图13-24的剖视图示出本发明的一个工序，描述在导电性金属层上形成的零重叠工艺；
图25-34的剖视图示出本发明的一个工序，描述在导电性金属层上形成的零重叠工艺；
图35为SEM(扫描电镜照片)，示出根据本发明一个实施例形成的互连。
本发明一般地提供通过使用反应离子蚀刻形成金属线来形成互连的方法和装置。在本发明的一个方面，在通路上淀积并蚀刻形成线之前先在通路上形成蚀刻阻挡层。在此方面，导电性蚀刻阻挡层与有选择性的蚀刻化学物一起用于形成线，当存在微小不对齐时不过度蚀刻进通路。蚀刻阻挡层在填充的通路上形成，为用于形成线的蚀刻工艺提供蚀刻停止物。
在本发明的另一方面，蚀刻工序用于形成线，该工序对各种用于在通路上形成阻挡层和金属堆的材料是有选择性的。至少两种蚀刻化学物既用于在相同室中也用于在单独的室中蚀刻金属，然后蚀刻在通路和衬底区域上形成的阻挡层。
在得到的结构上根据本领域已知技术而淀积钝化层，例如氮化硅(SiN)层或其它的钝化层。
铜上的自对准阻挡层
图2-12示出衬底，描述用于形成根据本发明一实施例的互连的工序。图2示出在导电层或金属层24上形成的电介质层22。通路26在电介质层22中形成，并向下延伸到金属层24。优选地，金属层24由铜制成。但是，其它导电性材料如铝、钨等也可使用。电介质层22优选由低电介质常数材料如氧化硅、掺杂有氟的氧化硅或氟化碳形成。然后在电介质层22表面上和在通路26中淀积共形阻挡层28，如图3所示。阻挡层28优选由本领域已知的诸如钽、氮化钽、钛、氮化钛的材料或其它阻挡层材料制成。优选使用高密度等离子体物理汽相淀积，例如用Santa Clara，California的Applied Materials，Inc.提供的离子化金属等离子体(IMP)，淀积阻挡层28，以获得有高纵横比特征(即高度对宽度的比例)的良好的共形敷盖层。然而，可使用诸如物理汽相淀积、化学汽相淀积、无电极镀敷、电镀等其它技术。阻挡层28防止金属扩散进入周围的电介质材料中，还在周围的电介质上提供良好的粘附层，在该电介质材料上可淀积金属。
然后用诸如铜的金属填充通路26，如图4和5所示。优选使用低温工艺，其中，首先用化学汽相淀积技术淀积金属，在阻挡层28的表面上形成共形湿润金属层30。其次，用物理汽相淀积(PVD)在共形湿润金属层30上淀积金属层32，完全填充通路26。另外，电镀可用来单独地填充通路或与CVD或PVD籽层结合，或与CVD/PVD籽层结合。在优选这些方法时，其它本领域公知的技术也可使用。通路的填充也会导致通路填充材料淀积在衬底区域，即，通路、触点等之间的电介质层的表面上。
接着，在衬底区域上，即在通路之间电介质层22的上表面上，形成的一部分金属，用化学机械磨光或背蚀工艺除去，如图6所示。在从该区域除去金属后，填充有金属的通路33与淀积在填充通路的金属和电介质22之间的阻挡层28一起保留。其次，第二阻挡层34有选择性地淀积在填充有金属的通路33上和阻挡层28的上表面之上，以防止铜扩散进入电介质中。阻挡层34优选由导电性材料例如钨或其它导电性材料制成，且相对于填充通路和线的金属而言蚀刻工艺对于这些导电性材料能表现出良好的选择性。
然后，通过首先淀积诸如钽、氮化钽、钛、氮化钛、或其组合的后续阻挡层36，随后在其上淀积金属层38诸如铜，从而把敷盖金属层淀积在阻挡层34上，如图8和9所示。随后，诸如钽、氮化钽、氮化钨、钛、氮化钛等的抗反射涂层(ARC)40可淀积在金属层38之上，如图10所示。在ARC上金属线42被构图并用反应离子蚀刻技术形成，与在下面形成的通路连接，如图11所示。然后钝化层44，诸如氮化硅层，在装置上共形地淀积，如图12所示。
铜上的带有CMP或背蚀阻挡层的钨敷盖层
图13-24示出衬底，描述用于形成本发明互连的工序的另一实施例。在此实例中，为便于描述，相同的层用相同的编号。图13-16描述了与图2-5公开的相似的步骤，包括在电介质层22内形成通路，在通路中形成共形阻挡层28，在通路中淀积金属来填充通路26。如上所述，两步骤低温工艺为优选技术，然而，也可使用其它已知的淀积技术，包括电镀、CVD和PVD。
然后，对在衬底上形成的金属层30、32和在衬底区域上形成的阻挡层28用反应离子蚀刻或化学机械磨光进行背蚀，直到电介质层22。在反应离子蚀刻的情况下，当检测到终点时，即在所有材料从区域蚀刻掉后，蚀刻工艺继续过度蚀刻通路26，并在通路上表面形成凹穴31，如图17所示。如果使用CMP，就调整工况使得在通路中发生过度磨光，在其上部形成凹穴。如图18所示，在凹穴31里和在衬底区域上淀积优选包含钨的第二阻挡层34作为敷盖层以填充空穴。接着，对第二阻挡层34进行化学机械磨光，使表面平整化，并在通路上表面形成的凹穴留下阻挡层插头35，同时从区域除去阻挡层材料，如图19所示。随后，如图20所示，阻挡层28在插头35和衬底区域上形成。然后，如图21所示并参照图9所述，在阻挡层28和阻挡层插头35上形成金属层38。接着，在金属层38上淀积抗反射涂层40(如图22所示)，用反应离子蚀刻蚀刻该结合体形成线42(如图23所示)。接着优选在线上淀积钝化层44，诸如氮化硅层，如图24所示。
在钽和铜上的堆蚀刻停止物(stack etching stop)
图25-34示出衬底，描述用于形成本发明互连的工序的另一实施例。在此实例中，为便于描述，相同的层用相同的编号。图25-28描述了与图3-6相似的步骤，包括在电介质层22内形成通路，在通路中形成共形阻挡层28，在其中淀积金属来填充通路26。如上所述，两步骤低温工艺为优选技术，然而，其它已知的淀积技术也可使用。然后，衬底用CMP进行平整化。接着在衬底表面上形成诸如Ta/TaN层28的阻挡层，该表面包括衬底区域和通路的上表面，如图29所示。然后，包括金属层38和ARC层40的金属堆在阻挡层28上形成，如图31所示和以上所述。
接着，采用至少两种不同的化学物在单个室或两个室中蚀刻金属堆和阻挡层。在铜互连的情况下，对钽或氮化钽上的铜有选择性的氯基反应离子蚀刻工艺用于蚀刻铜线，如图33所示。此化学物对于阻挡层28上的铜和停止物具有选择性，阻挡层28优选由钽或氮化钽制成。一旦铜蚀刻工艺的终点被检测或被确定，用氟基化学物蚀刻阻挡层28，直到电介质材料22和铜通路33。氯基气体实例包括SiCl4、BCl3、HCl和Cl2。氟基气体的实例包括CHF3和CF4。
实例1
以下实例使用可从ASM获得的光刻仪，可从位于Santa Clara，California的Applied Materials Inc.获得的具有IMP PVD Ta/TaN室、CVD Cu室、PVD Cu室以及安装在其上的CVD W室的集成Endura工艺系统，Applied Materials Inc.的Mirra CMP系统以及AppliedMaterials Inc.的Centura DPS RIE金属蚀刻系统
具有在导电层上形成的氧化硅层(SiO2)的衬底用来形成根据本发明一个实施例的互连。在电介质中蚀刻宽0.35μm和高1.2μm的通路。把衬底引入到Endura系统中，并在350℃下脱气大约40秒。
然后把衬底转移到Applied Materials Inc.的预清洁II(Pre-cleanII)室中，在此，从构图的电介质表面除去大约250埃。
随后，把清洁衬底转移到氮化钽高密度等离子体物理汽相淀积(HDP-PVD)室中，在此，包含钽/氮化钽/钽的阻挡层共形地淀积到通路里和衬底区域上。首先在室中形成氩等离子体，并先在衬底上淀积钽。接着氮流入室中，把氮化钽淀积到钽上。然后终止氮供应，随后把钽溅射淀积到氮化钽上。
接着，把衬底转移到铜CVD室中，在此，使用化学汽相淀积(CVD)技术把共形湿润层淀积到通路中。室中压力在大约1-5乇之间，衬底温度保持在大约260℃。用Cu(I)hfac tmvs作铜源。源液体以大约0.25-2.0ml/min流动，且带有如He、H2或Ar的载体气体。
再把衬底转移到铜PVD室中，在此，使用低温(即＜450℃)PVD技术完全填充通路。
然后把衬底移到化学机械抛光系统内，使铜层平整化直到阻挡层，再把阻挡层平整化直到低k电介质。
另一方面，衬底可引入到也可从Applied Materials Inc.获得的DPS背蚀室中，在此，淀积在衬底区域上的铜层和阻挡层可被除去。
随后，将衬底移入WxZ CVD室，在此，把钨阻挡层有选择地淀积到铜通路上和通路里的氮化钽阻挡层上。
再把衬底移到PVD Ta/TaN室中，在此，在衬底上淀积包含钽、氮化钽和钽的另一阻挡层，形成随后在其上形成的铜线的底部阻挡层。
然后，把衬底移到Cu PVD室中，在此，用PVD技术把大约1.2μm的铜敷盖层淀积到阻挡层上。该工艺在大约2-10kW的靶偏压功率和在大约0.1-15毫乇的压力下执行。
随后把衬底移到Ta/TaN PVD室中，在此，抗反射涂层(ARC)淀积在铜敷盖层上，以增加用于对铜线构图的后续光刻步骤中的分辨率。
对ARC用氧化物硬掩模进行构图，并且对ARC和铜敷盖层蚀刻以确定在下面形成的插头上的线。优选地，抛光工艺或背蚀工艺的W∶Cu选择率大于约4∶1。铜线用氯基蚀刻工艺进行蚀刻。
实例2
用在实例1中描述的相同设备执行本实例的工序，不同的是钨CVD室被同样也可从Applied Materials Inc.得到的钨PVD室取代。
用具有形成在导电层上的氧化硅层(SiO2)的衬底形成根据本发明一个实施例的互连。在电介质中蚀刻宽0.35μm和高1.2μm的通路。把衬底引入到Endura系统中，并在350℃下脱气大约40秒。
然后把衬底转移到Applied Materials Inc.的预清洁II(Pre-CleanII)室中，在此，从构图电介质表面除去约250埃，以确保在通路/触点的底部形成的任何氧化物都被除去。
接着，把清洁衬底转移到钽/氮化钽高密度等离子体物理汽相淀积(HDP-PVD)室，在此，包含钽/氮化钽/钽的阻挡层共形地淀积在通路中和衬底区域上。
把衬底转移到铜CVD室，在此，用实例1的化学汽相淀积(CVD)技术在通路里淀积共形湿润层。
再把衬底转移到铜PVD室中，在此，使用低温(即＜450℃)PVD技术完全填充通路。
然后，把衬底引入到同样可从Applied Materials Inc.获得的背蚀室中，在此除去衬底区域上的铜层。蚀刻工艺继续过度蚀刻通路并在通路上表面形成凹穴。
接着，对衬底脱气，并在Applied Materials Inc.的预清洁II室中预清洁。
随后，衬底移到钨PVD室中，在此，在铜通路上和在衬底区域上的氮化钽阻挡层之上淀积钨阻挡层。该工艺使用钨靶并且在大约1-50sccm的氩流速下和在大约500W-16kW的靶偏压下执行。
然后，衬底移入CMP系统，在此，W从衬底区域除去，在通路内所形成的凹穴形成薄钨插头。
然后，衬底移到TaN PVD室中，在此，用如实例1的PVD技术在钨插头和区域上淀积TaN层。
接着，衬底移到Cu PVD室中，在此，然后用如实例1的PVD技术在TaN层上淀积铜敷盖层。
而后，衬底移到Ta/TaN PVD室或WN CVD室中，在此，抗反射涂层(ARC)淀积在铜敷盖层上，以增加用于对铜线构图的后续光刻步骤的分辨率。
对ARC构图，并且蚀刻ARC和铜敷盖层以确定在下面形成的插头上的线。所得到的结构如图30所示。
实例3
用与实例1中所述的相同的设备执行本实例的工序，不同的是钨CVD室由同样可从Applied Materials Inc.得到的钨PVD室取代。
具有形成在导电层上的氧化硅层(SiO2)的衬底，用于形成根据本发明一个实施例的互连。在电介质中蚀刻宽0.35μm和高1.2μm的通路。衬底引入到Endura系统中，并在350℃下脱气大约40秒。
然后把衬底转移到Applied Materials Inc.的预清洁II室中，在此，从构图电介质表面除去约250埃。
接着，把清洁衬底转移到钽/氮化钽高密度等离子体物理汽相淀积(HDP-PVD)室(即IMP室)，在此，包含钽/氮化钽/钽的阻挡层共形地淀积在通路里和上述衬底区域上。
衬底转移到铜CVD室，在此，在通路里用上述化学汽相淀积(CVD)技术淀积共形湿润层。
再把衬底转移到铜PVD室中，在此，用低温(即＜450℃)PVD技术完全填充通路。
然后，衬底引入到同样来自Applied Materials Inc.的Mirra CMP系统中，在此除去衬底区域上的铜层。
接着，对衬底脱气，并在Applied Materials Inc.的预清洁II室中预清洁。
随后，衬底移到钽/氮化钽PVD室中，在此，在衬底和铜通路上淀积钽/氮化钽阻挡层。
然后，把衬底移入Cu PVD室中，在此，在TaN层上用PVD技术淀积铜敷盖层。
然后，衬底移到Ta/TaN PVD室或WN CVD室中，在此，在铜敷盖层上淀积抗反射涂层(ARC)，以增加用于对铜线构图的后续光刻步骤的分辨率。
对ARC构图，并且使用包含SiCl4、HCl和BCl3的氯基化学物、以大约50-250sccm的混合流速蚀刻ARC和铜敷盖层，在区域上形成铜线。压力保持在大约5-50毫乇，衬底维持在大约150-350℃温度。范围在100-900W的偏压功率和800-1800W的源功率传送到室中。然后，使用包含CHF3或CF4的氟基化学物，并使用与氯基蚀刻工艺中所使用的相同工艺参数，除去区域上的钽/氮化钽阻挡层。
尽管前述是本发明的优选实施例，但只要不偏离本发明基本范围，可创造出本发明其它的和进一步的实施例，本发明范围由下述权利要求确定。
Claims (21)
1.一种在通路上形成线的方法，其中包括：
a)在通路的上部形成蚀刻阻挡层；
b)在蚀刻阻挡层和通路上淀积金属层；以及
c)蚀刻线。
2.如权利要求1的方法，其中通过在通路上淀积金属而形成蚀刻阻挡层。
3.如权利要求2的方法，其中金属为钨。
4.如权利要求3的方法，其中有选择性地在通路上淀积钨。
5.如权利要求1的方法，其中蚀刻阻挡层如下形成：除去通路上表面的一部分在其中形成凹穴，在凹穴中淀积导电材料，然后对衬底的上表面平整化以在凹穴中形成阻挡层。
6.如权利要求5的方法，其中用蚀刻工艺形成凹穴。
7.如权利要求5的方法，其中用化学机械工艺形成凹穴。
8.如权利要求6的方法，其中衬底上表面用化学机械磨光平整化。
9.如权利要求7的方法，其中衬底上表面用化学机械磨光平整化。
10.如权利要求8的方法，其中通路和线包含铜。
11.如权利要求9的方法，其中通路和线包含铜。
12.一种在衬底上形成互连的方法，其中包括：
a)在衬底区域上和在衬底上形成的通路内淀积金属；
b)从衬底区域上除去金属；
c)在通路上淀积导电阻挡层；
d)在导电阻挡层和衬底区域上淀积敷盖金属层；以及
e)在敷盖金属层内蚀刻线。
13.如权利要求12的方法，其中有选择性地在通路上淀积导电阻挡层。
14.如权利要求12的方法，其中在通路上淀积导电阻挡层之前还包括在通路顶部形成凹穴的步骤。
15.如权利要求14的方法，其中在导电阻挡层已淀积在凹穴后还包括对衬底表面平整化的步骤。
16.如权利要求14的方法，其中凹穴用蚀刻工艺形成。
17.如权利要求15的方法，其中凹穴用化学机械工艺形成。
18.如权利要求17的方法，其中通路和线由铜组成。
19.如权利要求12的方法，其中线用适合有选择性地蚀刻两种不同的材料的蚀刻工艺形成。
20.如权利要求12的方法，其中导电阻挡层包括钽且金属包括铜。
21.如权利要求20的方法，其中蚀刻步骤包括首先用氯基化学物蚀刻铜，然后用氟基化学物蚀刻包括钽的阻挡层。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145241B2 (en) | 2002-12-20 | 2006-12-05 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure and fabrication process thereof |
| CN100397614C (zh) * | 2005-06-10 | 2008-06-25 | 海力士半导体有限公司 | 用于在半导体装置中制造金属线的方法 |
| CN101359620A (zh) * | 2007-07-31 | 2009-02-04 | 国际商业机器公司 | 具有减小的金属线路电阻的半导体结构及其制造方法 |
| CN106158724A (zh) * | 2015-03-24 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Families Citing this family (31)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303972B1 (en) | 1998-11-25 | 2001-10-16 | Micron Technology, Inc. | Device including a conductive layer protected against oxidation |
| US7067861B1 (en) * | 1998-11-25 | 2006-06-27 | Micron Technology, Inc. | Device and method for protecting against oxidation of a conductive layer in said device |
| JP3708732B2 (ja) * | 1998-12-25 | 2005-10-19 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6342733B1 (en) * | 1999-07-27 | 2002-01-29 | International Business Machines Corporation | Reduced electromigration and stressed induced migration of Cu wires by surface coating |
| US6610151B1 (en) * | 1999-10-02 | 2003-08-26 | Uri Cohen | Seed layers for interconnects and methods and apparatus for their fabrication |
| US7105434B2 (en) | 1999-10-02 | 2006-09-12 | Uri Cohen | Advanced seed layery for metallic interconnects |
| US6677232B2 (en) * | 2000-12-21 | 2004-01-13 | Texas Instruments Incorporated | Method for fabricating metal conductors and multi-level interconnects in a semiconductor device |
| KR100465761B1 (ko) * | 2002-06-17 | 2005-01-13 | 삼성전자주식회사 | 탄탈륨 질화막을 포함하는 반도체 배선 구조 및 그 형성방법 |
| US7071563B2 (en) * | 2001-09-28 | 2006-07-04 | Agere Systems, Inc. | Barrier layer for interconnect structures of a semiconductor wafer and method for depositing the barrier layer |
| US6821848B2 (en) | 2002-04-02 | 2004-11-23 | Hewlett-Packard Development Company, L.P. | Tunnel-junction structures and methods |
| US6967350B2 (en) * | 2002-04-02 | 2005-11-22 | Hewlett-Packard Development Company, L.P. | Memory structures |
| KR100480891B1 (ko) * | 2002-05-16 | 2005-04-07 | 매그나칩 반도체 유한회사 | 반도체 소자의 구리배선 형성방법 |
| US6774458B2 (en) | 2002-07-23 | 2004-08-10 | Hewlett Packard Development Company, L.P. | Vertical interconnection structure and methods |
| JP3646718B2 (ja) * | 2002-10-04 | 2005-05-11 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6783999B1 (en) * | 2003-06-20 | 2004-08-31 | Infineon Technologies Ag | Subtractive stud formation for MRAM manufacturing |
| US7008871B2 (en) * | 2003-07-03 | 2006-03-07 | International Business Machines Corporation | Selective capping of copper wiring |
| KR101035593B1 (ko) * | 2003-10-13 | 2011-05-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 배선 형성방법 |
| KR100562985B1 (ko) * | 2003-12-30 | 2006-03-23 | 주식회사 하이닉스반도체 | 반도체 소자의 금속배선 형성방법 |
| KR100688055B1 (ko) * | 2004-05-10 | 2007-02-28 | 주식회사 하이닉스반도체 | 저온 장벽금속층을 이용한 금속배선 제조 방법 |
| US7772128B2 (en) * | 2006-06-09 | 2010-08-10 | Lam Research Corporation | Semiconductor system with surface modification |
| US7704885B2 (en) * | 2007-05-24 | 2010-04-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2009026989A (ja) * | 2007-07-20 | 2009-02-05 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2010092987A (ja) * | 2008-10-06 | 2010-04-22 | Toshiba Corp | 半導体装置 |
| US20130224948A1 (en) * | 2012-02-28 | 2013-08-29 | Globalfoundries Inc. | Methods for deposition of tungsten in the fabrication of an integrated circuit |
| US8835248B2 (en) | 2012-05-24 | 2014-09-16 | Sandisk Technologies Inc. | Method for forming metal wire |
| WO2014109830A1 (en) * | 2013-01-08 | 2014-07-17 | Applied Materials, Inc. | Metal oxynitride based heterojunction field effect transistor |
| US10002834B2 (en) | 2015-03-11 | 2018-06-19 | Applied Materials, Inc. | Method and apparatus for protecting metal interconnect from halogen based precursors |
| US10727124B2 (en) | 2018-10-29 | 2020-07-28 | International Business Machines Corporation | Structure and method for forming fully-aligned trench with an up-via integration scheme |
| US11081364B2 (en) * | 2019-02-06 | 2021-08-03 | Micron Technology, Inc. | Reduction of crystal growth resulting from annealing a conductive material |
| US20220108917A1 (en) * | 2020-10-06 | 2022-04-07 | Applied Materials, Inc. | Low resistance and high reliability metallization module |
| US11923244B2 (en) * | 2021-03-05 | 2024-03-05 | Applied Materials, Inc. | Subtractive metals and subtractive metal semiconductor structures |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5070391A (en) | 1989-11-30 | 1991-12-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor contact via structure and method |
| ES2087968T3 (es) | 1990-03-23 | 1996-08-01 | At & T Corp | Interconexion de circuito integrado. |
| JPH0766202A (ja) | 1993-08-27 | 1995-03-10 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| EP0720228B1 (en) * | 1994-12-29 | 2002-07-10 | STMicroelectronics, Inc. | Method of making a semiconductor connection structure |
| JP3304754B2 (ja) * | 1996-04-11 | 2002-07-22 | 三菱電機株式会社 | 集積回路の多段埋め込み配線構造 |
| US5981378A (en) * | 1997-07-25 | 1999-11-09 | Vlsi Technology, Inc. | Reliable interconnect via structures and methods for making the same |
| US6100184A (en) * | 1997-08-20 | 2000-08-08 | Sematech, Inc. | Method of making a dual damascene interconnect structure using low dielectric constant material for an inter-level dielectric layer |
-
1998
- 1998-07-08 US US09/111,657 patent/US6372633B1/en not_active Expired - Fee Related
-
1999
- 1999-06-01 TW TW088109043A patent/TW475248B/zh not_active IP Right Cessation
- 1999-06-23 JP JP2000559591A patent/JP2004513502A/ja not_active Withdrawn
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- 1999-06-23 KR KR1020017000274A patent/KR20010071783A/ko not_active Application Discontinuation
- 1999-06-23 EP EP99930599A patent/EP1103073A1/en not_active Withdrawn
-
2002
- 2002-01-10 US US10/043,422 patent/US20020058408A1/en not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7145241B2 (en) | 2002-12-20 | 2006-12-05 | Fujitsu Limited | Semiconductor device having a multilayer interconnection structure and fabrication process thereof |
| CN100397614C (zh) * | 2005-06-10 | 2008-06-25 | 海力士半导体有限公司 | 用于在半导体装置中制造金属线的方法 |
| CN101359620A (zh) * | 2007-07-31 | 2009-02-04 | 国际商业机器公司 | 具有减小的金属线路电阻的半导体结构及其制造方法 |
| US7960036B2 (en) | 2007-07-31 | 2011-06-14 | International Business Machines Corporation | Semiconductor structure and method of manufacturing same |
| US8298912B2 (en) | 2007-07-31 | 2012-10-30 | International Business Machines Corporation | Semiconductor structure and method of manufacturing same |
| CN106158724A (zh) * | 2015-03-24 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106158724B (zh) * | 2015-03-24 | 2019-03-12 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010071783A (ko) | 2001-07-31 |
| US20020058408A1 (en) | 2002-05-16 |
| JP2004513502A (ja) | 2004-04-30 |
| US6372633B1 (en) | 2002-04-16 |
| TW475248B (en) | 2002-02-01 |
| EP1103073A1 (en) | 2001-05-30 |
| WO2000003431A1 (en) | 2000-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |