CN1312774C - 电容装置及其制造方法 - Google Patents

电容装置及其制造方法 Download PDF

Info

Publication number
CN1312774C
CN1312774C CNB2004100481351A CN200410048135A CN1312774C CN 1312774 C CN1312774 C CN 1312774C CN B2004100481351 A CNB2004100481351 A CN B2004100481351A CN 200410048135 A CN200410048135 A CN 200410048135A CN 1312774 C CN1312774 C CN 1312774C
Authority
CN
China
Prior art keywords
bottom electrode
layer
capacitive means
means according
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2004100481351A
Other languages
English (en)
Other versions
CN1577856A (zh
Inventor
杨育佳
胡正明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN1577856A publication Critical patent/CN1577856A/zh
Application granted granted Critical
Publication of CN1312774C publication Critical patent/CN1312774C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0805—Capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/43—Electric condenser making
    • Y10T29/435—Solid dielectric type

Abstract

本发明揭示一种形成于半导体基底上的去耦合电容装置。上述半导体基底包括一应变硅层；一实质上为平面的下电极形成于部分应变硅层中以及一电容介电层形成于下电极上；一实质上为平面的上电极形成于电容介电层之上；上述上电极连接至第一参考电压线，以及下电极连接至第二参考电压线。

Description

电容装置及其制造方法
技术领域
本发明是有关于一种半导体装置，特别是有关于一种具改良性质的电容装置及其制作方法。
背景技术
在半导体集成电路芯片中的电源供应线是提供电源致使该集成电路的有源及被动组件充/放电。例如，当脉冲产生一转换时，数字的互补式金属氧化物半导体(CMOS)线路导引(draw)一电流。当线路于运作状态时，电源供应线必须维持一具有高相对强度的瞬时电流。并导致一电压噪声于该电源供应在线。当瞬时电流的扰动时间很短时，或当寄生电感或寄生阻抗很大时，于电源供应在线的电压会发生扰动。
于最新技术应用的线路中，集成电路的操作频率的数量级约从几百个百万赫兹(MHz)至，几个十亿万赫兹(GHz)。在此线路中，脉冲讯号的上升时间非常短致使电源供应在线的电压扰动会非常大。于电源供应在线所产生不想要的电压扰动会导致内部讯号上的噪声以及噪声边界(margin)的衰减。此噪声边界(margin)的衰减会导致线路可靠度降低，甚至导致线路的失效。
为了降低电源供应在线的电压扰动，一般采用滤波电容(filteringcapacitor)或去耦合电容(decoupling capacitor)置于两不同的电源供应线的端点之间或置于电源供应线与接地线的端点之间。去耦合电容(decoupling capacitor)的作用是一电荷储存槽，额外地供应电流至电路，当该去耦合电容(decoupling capacitor)需要用来避免供应电压的突然下降。
图1是显示包括这些去耦合电容(decoupling capacitor)的电路图。电容C1是一去耦合电容插入置于电源供应线VDD以及接地线GND之间。大部分的芯片皆采用多于一条的电源供应线，并可能有一不同的电源供应线OVDD供与外部电路接口的输出电路用。电容C2是一去耦合电容插入置于输出电压供应线OVDD以及接地线GND之间。电容C3是一去耦合电容插入置于电源供应线VDD以及输出电压供应线OVDD之间。这些去耦合电容一般尽可能邻近置于瞬时电流源。
去耦合电容是用于块材(bulk)基板或绝缘层上有硅(SOI)基板的集成电路中。然而，去耦合电容于绝缘层上有硅(SOI)基板的集成电路中所占的重要性远大于去耦合电容于块材基板的集成电路中。以下为其原因的解释：藉由位于掺杂阱(doped well)与块材基板之间的内部的耗尽电容(depletion)，制作于块材基板的集成电路芯片能在电源供应电位与接地电位自然的发生去耦合效应。相较于块材基板，制作于绝缘层上有硅(SOI)基板的集成电路芯片具有非常低的去偶合电容在电源供应线与接地线之间。
美国专利第6,558,998号「SOI type integrated circuit with adecoupling capacity and process for embodiment of such a circuit」Belleville等人揭示一去耦合电容，与绝缘层上有硅(SOI)基板一起形成。该去耦合电容可以大面积或大电容形式形成，与绝缘层上有硅(SOI)基板一起形成。此意味着该基板可适用于不同电路设计需求订做。
发明内容
有鉴于此，本发明的目的在于提供一种电容装置及其制作方法。藉由提供一应变半导体层，使得半导体层中的电子及空穴迁移率(mobility)皆明显地改善，提升电容的效能。
根据上述目的，本发明提供一种电容装置，包括：一应变半导体层；一下电极，形成于部分应变半导体层内；一电容介电层，位于该下电极之上；一上电极，位于该电容介电层之上；以及至少一下电极接触区域，形成于应变半导体层内，邻近该下电极，该至少一下电极接触区域被掺杂成第一型导体，其中该下电极操作上是第一型导体形式。
根据上述目的，本发明亦提供一种电容装置，做为电路中的去耦合电容，包括：一半导体基板包含一应变硅层；一实质上平坦的下电极，形成于部分该应变硅内；一电容介电层，位于该下电极之上；以及一实质上平坦的上电极，位于该电容介电层之上；其中该上电极连接至一第一参考电压线以及该下电极连接至一第二参考电压线。
根据上述目的，本发明另提供一种电容装置的制造方法，包括：提供一半导体基板包含一应变半导体层；形成一下电极，形成于部分该应变半导体层内；形成一电容介电层于该下电极之上；形成一上电极于该电容介电层之上；形成一下电极接触区于该应变半导体层内，邻近该下电极；以及将该下电极连接至下电极接触区。
附图说明
图1是显示包括这些去耦合电容(decoupling capacitor)的电路图；
图2是显示根据本发明的一实施例的电容装置；
图3a-图3e是举例显示如何形成一应变层；
图4揭示一使用反型层做为下电极的电容结构的电路模型或等效电路；
图5是显示一能带图说明直接穿隧电流JT穿过电容介电层；
图6是显示本发明的另一实施方式，应变硅层并非形成于一应力松弛的硅锗缓冲层上，而使形成于一绝缘层上；
图7是显示本发明的较佳实施方式的电容装置的上视或布局图；
图8a及图8b是显示根据图7的电容装置的剖面图；
图9a及图9b显示本发明的另一较佳实施方式的电容装置的剖面图；以及
图10a至图10f详细说明本发明的去耦合电容在不同阶段中的制造方法。
符号说明：
C1、C2、C3～电容；
VDD～电源供应线；
GND～接地线；
OVDD～不同的电源供应线；
100～电容装置；
102～半导体基板；
104～应变硅层；
106～上电极；
108～电容介电层；
110、112～下电极接触区；
114～反型层；
116～沟槽隔离区；
118～应力松弛的硅锗层；
120～硅锗缓冲层；
122～硅基板；
130～绝缘层；
132～半导体基板；
134～间隙壁；
136～高应力层；
138、144～层间介电层；
140～接触栓；
142～第一金属层；
146～掩模；
148～沟槽；
L～电容的长度；
W～电容的宽度；
t～电容介电层的理论厚度；
Ee～电子能量；
JT～穿隧电流。
具体实施方式
以下配合图式以及较佳实施例，以更详细地说明本发明。
根据本发明的一较佳实施方式，揭露一电容装置结构至少具有应变电极。例如，该应变电极可为一应变硅。又例如，该应变电极可为一重掺杂的应变硅层或该应变电极可为该应变硅层内的一反型层。
图2是明确地显示本发明的一实施例。图2揭示一半导体基板102，其上有一应变硅层104。一电容装置100，形成于半导体基板102上。电容装置100包括一上电极106覆盖一电容介电层108上。电容装置的下电极是形成于应变硅层104内的该反型层。一或多个掺杂区110(以及112)形成邻近该反型层且电性连接至一反型层114。电容装置100可藉由一沟槽隔离区116与与芯片上其它组件隔离。该应变硅区域可行成于一阱(well)内，该阱可为基板102的一部分。
依据本发明图2的实施方式，电容装置是由上电极106以及下电极104所构成。由于上电极显露于外，因此上电极可容易地进行电性连接。提供下电极接触区110或112以进行电性连接下电极104。在一较佳实施方式中，下电极104与下电极接触区110或112是掺杂成第一导电型。
于另一较佳实施方式中，下电极104与下电极接触区110或112是掺杂成不同的导电型。在此情况下，则提供一反型层114使得于区域104、110及112间产生一接触。例如，接触区110或112是以N型掺杂物(例如砷As或/及磷P)掺杂以及电极区104是以P型掺杂物(例如硼B)掺杂。当上电极连接至一高电压位准时，反型层114便会形成且以N型掺杂的形式出现。在此情况下，下电极接触区110及/或112是以特定的导电型掺杂(于本例中，例如N型)以及该下电极是以第一导电型操作掺杂。在本说明书中，「操作掺杂」意谓着当组件操作时，所处的掺杂位准。此定义排除一晶体管，只有当该晶体管本身开启时，才会处于该掺杂位准。
图3a-图3e是举例说明如何形成一应变层。依据本发明的一较佳实施方式，应变层104是一应变硅。请参阅图3a，该应变硅104是形成于一半导体118上。半导体118(例如应力松弛的硅锗层)的晶格常数大于应力松弛硅的晶格常数。该应力松弛的硅锗层118可覆盖在一硅锗缓冲层120上，硅锗缓冲层120形成于一硅基板上122。应力松弛的硅锗层118可视为一应力子(stressor)，引入应变于硅层104中。于本实施例中，应力子(stressor)被置于应变硅层104之下。
图3b及图3c是显示应力松弛的硅锗层118作用于应变硅层104的虚拟形态效应。图3b显示两半导体于自然状态下具有不同的晶格常数，图3c显示当两半导体层104及118接合在一起时，于硅层104内引发应变。此应变硅层104受一双轴张力作用下。在此双轴张力作用下，于硅中的电子及空穴迁移率(mobility)皆会明显地改善。
迁移率(mobility)的改善理由解释如下。在应力松弛的硅中，电子位于六隅等能阶(six-fold degenerate，Δ6)的导电能谷，如图3d所示。藉由引入双轴张力作用下，该导电能谷分成两能阶(四隅等能阶(four-folddegenerate，Δ4)以及二隅等能阶(two-fold degenerate，Δ2))，如图3e所示。二隅等能阶(two-fold degenerate，Δ2)，相较于四隅等能阶(four-folddegenerate，Δ4)，具较低的能量Ee以及较高的平面内(in-plane)的迁移率。二隅等能阶(two-fold degenerate，Δ2)与四隅等能阶(four-folddegenerate，Δ4)的能量差标示为ΔE。对于应变硅成长于应力松弛的硅锗(Si1-xGex)缓冲层而言，能量差ΔE值为0.67x英时电子伏特(in·eV)。由于大部分的电子皆落于二隅等能阶(two-fold degenerate，Δ2)的导电能谷内，因此平均的电子迁移率会明显改善。
根据本发明的一较佳实施方式，一重掺杂应变硅层或于应变硅层内的反转区域用来做为一电容装置的下电极。该重掺杂应变硅层较佳为以N型掺杂物重掺杂，以及反型层较佳为包括电子，因电子迁移率在应变硅中明显地增加。反型层的电阻与迁移率成反比，高迁移率的反型层具有较低的电阻。因此，藉由在应变硅层中形成低电阻的反型层，并藉以用作电容结构的下电极，此电容结构的电极具有明显改善的导电特性。根据一较佳实施方式，此电容结构可用作去耦合电容，但应了解的是如此形成的电容结构亦可用作其它模拟或数字用途。
图4揭示一电容结构100的电路模型或等效电路。请参阅图4，电容结构100的上电极106一水平杠表示以及连接至一节点，标示为G。电容介电层108以一分布的有效电路方式表示，具有一正规化(normalized)的电容介电层穿隧阻抗rt，以及一正规化(normalized)的电容密度C。一具有低漏电流的电容具有高的rt值。有鉴于此，具有高的rt值为符合发明需求的。
就另一方面来说，反型层114的片电阻rs应尽量的低。因反型层114电性连接至邻近的掺杂层110及112(漏极及源极区域)，此片电阻在电路图的两端连接至节点110及112，如图4所示。反型层114藉由体电阻rb电性连接至阱(well)区域124。此阱(well)区域124代表性地连接至接地电位。体电阻rb值应尽量大，使得在反型层114与阱(well)区域124之间无明显的电流通过。此外，因无显著的净电流流过此电容结构的中心，电路中的各半部可视为一开路的电路端点。
本发明的一较佳实施方式的优点之一为改善了反型层的片电阻rs。根据此实施方式，藉由在一应变硅层中形成反型层并藉以用作下电极，此片电阻rs值较传统地应力松弛硅信道的片电阻rs值小。在电容中，较小的片电阻rs值贡献较小的串联电阻，或贡献较小的电极电阻于此电容的电极之一。较小的电极电阻导致较低的等效串联电阻(ESR)值。等效串联电阻(ESR)值定义为在共振频率下，电容的电阻或阻抗值。在高频电路中，低的等效串联电阻(ESR)值为去耦合电容所必备的条件之一。有鉴于此，较佳的实施方式是于高频电路中，使用一宽的频率范围中具低总和阻抗的去耦合电容是具有显著的优势。
本发明的一较佳实施方式的另一好处为降低了流经电容介电层108的漏电流。请参考图5，藉一能带图用以说明图2中的电容结构沿A-A′线的导电能带图。A-A′线自上电极106通过至电容介电层108，至应变硅层104，至半导体基板102。该半导体基板102较佳是由例如是SiGe所构成。
一电子(以圆126标示)，在应变硅层104中，会看到一位势垒高度为Φb，如图5所示。此电子可为在应变硅层104中的反型层处，或此电子可为在重掺杂的应变硅层中的可移动载流子。此电子的量子力学穿隧，自电容介电层108至上电极106，贡献一不想要的穿隧电流JT。由于应变硅层中导电能带能阶的分裂，在应变硅层中最底层的Δ2能阶，相较于应力松弛硅层的Δ6能阶，退化成能量最低能阶。在此应变硅层中导电能带的退化能阶中的结果使得电子所看到的位势垒相对地更高。此相对高位势垒致使穿隧机率降低以及降低漏电流。因此，一电容结构采用应变硅层做为下电极，相较与采用应力松弛的硅做为下电极，具有较低的漏电流。
图6是显示本发明的另一实施方式，应变硅层104并非形成于一应力松弛的硅锗缓冲层上，而使形成于一绝缘层130上。此基板132亦视为一应变的绝缘层上有硅(SSOI)基板，以及包括一应变硅层104，位于一绝缘层130上，一绝缘层130位于半导体基板132上。另一半导体层(未图示)，例如一硅锗层，可/可不插入应变硅层104及绝缘层130之间。
上述基板132可藉由层转换技术形成，例如藉由转换应变硅层104于具有一绝缘表面的靶晶圆。下电极104可为轻掺杂及电性接触一轻掺杂区域，或下电极104可为可为一高掺杂区域。
请参考图6，电容装置藉由一沟槽隔离116与其它电路组件隔离。应了解的是其它隔离物，例如平台隔离物亦可使用于本实施例中。在使用平台隔离物实施例中，沟槽并非填以介电填充材料然后形成晶体管或电容。在半导体芯片采用平台隔离物中，位于有源组件之间的沟槽并非填以介电材料然后形成有源组件。
根据本发明的一较佳实施方式，电容介电层104可为任意的介电层。例如，电容介电层104可为传统的栅极介电层，例如现有技术的氧化硅、氮氧化硅、氮化硅或前述材料的组合。根据本发明另一较佳实施方式，电容介电层104可包括高介电常数(high-k)的介电材料。介采用高介电常数(high-k)的介电材料做为电容介电层104，电容密度
Figure C20041004813500141
明显地高于采用传统氧化硅介电材料的电容，其中为真空的介电常数ε0，是相对的介电常数εr，以及是tphys电容介电层的理论厚度。
高介电常数(high-k)的介电材料较佳的介电常数大抵大于5，更佳者为大于10，甚佳者为大于20。高介电常数(high-k)的介电材料是氧化铝(Al2O3)、氧化铪(HfO2)、氮氧化铪(HfON)、铪硅酸盐(HfSiO4)、氧化锆(ZrO2)、氮氧化锆(ZrON)、锆硅酸盐(ZrSiO4)或上述材料的组合选用。根据本发明的一较佳实施方式，高介电常数(high-k)的介电材料是氧化铪。电容介电层的氧化硅等效氧化层厚度(equivalent oxide thickness，EOT)较佳者为小于100埃()，更佳者为小于50埃()，甚佳者为小于10埃()。电容介电层的理论厚度大抵小于100埃()，较佳者为小于50埃()，更佳者为小于10埃()。
上电极106包括一导电材料，例如复晶硅、复晶硅锗、金属、金属氮化物、金属硅化物、金属氧化物或上述材料的组合选用。金属，例如钼、钨、钛、钽、铂或铪，可用做为部分的上电极106。金属硅化物亦包含在内，但并非仅限于此，例如硅化镍、硅化钴、硅化钨、硅化钛、硅化钽、硅化铂、硅化铒或上述材料的组合选用。金属氧化物亦包含在内，但并非仅限于此，例如氧化钌、氧化铟锡或上述材料的组合选用。
去耦合电容100可形成于有源区域内，邻近于有源组件区域，例如一晶体管(未图示)。电容介电层的组成材料可与晶体管的栅极介电层相同。
图7是显示本发明的较佳实施方式的电容装置100的上视或布局图。电容装置100具有宽度W及长度L。根据本发明的较佳实施方式，宽度W的维度大抵大于5微米(μm)，较佳者为大于10微米(μm)。根据本发明的较佳实施方式，长度L的维度大抵大于1微米(μm)，较佳者为大于5微米(μm)。根据本发明的较佳实施方式，电容装置的面积大抵大于5平方微米(μm2)。此电容装置的详细构造揭示于A-A′及B-B′线的剖面图，如图8a及图8b所示。
图8a是显示本发明的电容装置沿A-A′线的剖面图。上电极106横向延伸进入隔离区域116。隔离区域116可包括任何现有的隔离物，例如浅沟槽隔离物。浅沟槽隔离物可包括一介电填充材料，例如以化学气相沉积法所形成的氧化硅。浅沟槽隔离物亦可包括一沟槽衬垫氧化物(为简化起见未图示)，位于沟槽的边界处。沟槽衬垫氧化物可/可不含氮成份。
请参阅图8a，上电极具有厚度t，较佳的厚度范围大抵介于200埃()至2000埃()，最佳的典型厚度大抵低于500埃()。此电容结构100可额外地包含多个间隙物134，形成于上电极106的侧边。上电极106的组成材料可与同芯片上的晶体管的栅极材料相同。
图8b是显示本发明的电容装置沿B-B′线的剖面图。下电极104可与邻近的掺杂区域110及112电性连接。于此实施例中，下电极104并非重掺杂。下电极104可包括一反型层114。反型层的形成，可藉在邻近的掺杂区域110及112处提供移动的载流子，以及在上电极与下电极之间施以实质偏压。此实质偏压可为电源供应线VDD以及接地线GND之间的电位、电压供应线OVDD以及接地线GND之间的电位或电源供应线VDD以及输出电压供应线OVDD之间的电位。
为了简化的理由，接触140并未图示于图8a及图8b。这些接触栓140，图示于图9a及图9b，于以下做详细讨论。
图9a及图9b显示本发明的另一较佳实施方式的电容装置，其中应变硅层104形成于部分半导体基板102上。于此实施例中，应力可藉由局部的机械应力所引入，例如受到高应力层136的影响。图9a显示图7的电容装置沿A-A′线的剖面图。图9b是显示图7的电容装置沿B-B′线的剖面图。这些图示包括层间介电层138以及多个接触栓140。接触栓140做为耦合上电极106(图9a中)以及邻近的掺杂区域110及112(图9b中)至第一金属层142的部分区域。此金属层142其上覆以层间介电层144。
层间介电层138或/及144可为化学气相沉积法所形成的介电层，例如氧化硅层。层间介电层138或/及144亦可采用，使用在内联机制程中，具低介电常数(low-k)的介电材料。例如，藉由使用具低介电常数(low-k)的层间介电层138以覆盖电容装置，介于上电极106与位于邻近上电极的金属线142之间的寄生电容可有效地降低。藉由使用具低介电常数(low-k)的层间介电层144以覆盖第一金属层142，介于第一金属层142与第二金属层(位图示)之间的寄生电容亦可有效地降低。
根据本发明的较佳实施方式，低介电常数(low-k)的介电材料的相对介电常数大抵小于3.5，较佳者为小于3.0。例如，低介电常数(low-k)的介电材料可为有机材料，如苯并环丁烯(BCB)、芳香族碳氢化合物(SILK)、掺氟聚对二甲苯醚(FLARE)或其它有机材料。此外，低介电常数(low-k)的介电材料可为无机介电材料，如碳掺杂氧层(MSQ)、氢掺杂氧化层(HSQ)或SiOF。上述的低介电常数(low-k)的介电材料并非用以限定本发明，其它低介电常数(low-k)的介电材料亦可适用于本发明中。
一接触蚀刻停止层136可形成于上电极106以及间隙壁134上，如图9a所示。接触蚀刻停止层136的材质较佳者为氮化硅，但应了解的是其它的材料，具有与层间介电层不同的蚀刻速率，亦可利用于本实施例中。此氮化硅蚀刻停止层136可具有一本质内应力，大小范围在-2十亿帕(GPa)至2十亿帕(GPa)之间，其中负的应力值表示压缩应力而正的应力值表示张力应力。
请参阅图9a，一接触栓140，将上电极106电性连接至一内联机金属导线142。请参阅图9b，另一接触栓140，将半导体层内的掺杂区域110(112)电性连接至一金属导线142。此联机可做为此电容装置的下电极104的电性耦合。
图10a至图10f详细说明本发明的去耦合电容的制造方法。请参阅图10a，提供一半导体基板102，包括一最上层的应变硅层104。例如，一半导体积板102，可包括一应变硅层104形成于应力松弛的硅锗层之上，如图3所示。硅锗层中所含锗成份的含量大抵介于10％至90％之间，较佳者为介于20％至40％之间。应变硅层104的厚度范围较佳者为低于其临界厚度。根据本发明的较佳实施方式，应变硅层104的厚度范围大抵介于20埃()至500埃()。在另一实施例中，该半导体基板可为绝缘基板上有应变硅(SSOI)。
一有源区域掩模146，用以定义半导体层104中的沟槽148。掩模146较佳者为包括氮化硅，更佳者为包括氧化硅层有氮化硅层。藉化学气相沉积法沉积一沟槽填充介电材料，填充该沟槽以形成一隔离区域116。
接着，进行一化学机械研磨制程将前述以完成的组件表面平坦化。接着，以现有的蚀刻技术移除掩模146。图10b是显示完成此阶段步骤的剖面图。
在此阶段中，下电极104可以或可以不是重掺杂区域。若采用具高剂量的离子布植步骤形成半导体层内的有源区域，一重掺杂的下电极亦可在此阶段中，藉由高剂量的离子布植步骤形成。例如，重掺杂的有源区域或下电极所掺杂的浓度范围大抵大于1019cm-3。
然后，形成一电容介电层108，如图10c所示。电容介电层108的理论厚度大抵小于100埃()，较佳者为小于50埃()，更佳者为小于10埃()。电容介电层108可与半导体基板上不同位置处(未图标)晶体管的栅极介电层一并形成。例如，电容介电层108可由热氧化、化学气相沉积法、溅镀法或其它任何现有技术形成栅极介电层的方法。藉由形成电容介电层108与半导体基板上不同位置处的晶体管的栅极介电层一并形成，因此不需额外的制程步骤。如先前所述的介电材料可用于此。电容介电层可由单层或多层的介电材料所组成。
请参阅图10d，上电极材料106可接续形成于电容介电层。上电极材料106可包括传统的复晶硅、复晶硅锗、金属、金属氮化物、金属硅化物、金属氧化物或上述材料的组合选用，如同先前所述。上电极材料106可藉由传统的技术形成，例如化学气相沉积法。上电极材料106亦可藉由沉积硅以及金属层，接续一退火制程，以形成一金属硅化物栅极电极材料。
接着，利用微影制程图案化上电极材料106，接续以电浆蚀刻制程蚀刻以形成栅极电极。上电极材料的沉积步骤可与半导体基板上不同位置处的晶体管的栅极电极层的沉积步骤相同，且上电极材料的蚀刻步骤亦类似上述晶体管的栅极电极层的蚀刻步骤。完成的上电极如图10d所示。电容介电层于电容的部分至少被上电极所覆盖。
在此阶段中，可采用掺杂制程于邻近下电极附近的区域，以形成与下电极电性连接的接触。这些区域的剖面显示于图8b及图9b中(于图10d页面内的上方及下方)。
请参阅图10e，间隙壁134可额外地形成于上电极的侧边。于此步骤前，以另一离子布植步骤掺杂未被间隙壁覆盖的区域。再次地，上述这些掺杂步骤是在半导体基板上不同位置处的晶体管(未图示)的轻掺杂及重掺杂漏极与源极区域形成之后完成。
一接触蚀刻停止层136可形成于上电极106及间隙壁134之上。接触蚀刻停止层136可由一具高应力层，例如具高应力的氮化硅层，藉由电浆辅助化学气相沉积法(PECVD)所形成。此具高应力层可用来增加应变硅层104的应变程度。
接着，形成一层间介电层(ILD)138于该电容上，以及藉由蚀刻层间介电层(ILD)138形成接触窗开口深达电容的上电极及下电极区域。接续以导电材料填充该接触窗开口，以形成上电极以及下电极的电性连接。例如，形成一钨金属层以填充接触窗开口，然后以化学蚀回或化学机械研磨平坦化钨金属层。
虽然本发明所揭示的电容装置是使用于去耦合电容，然而应了解的是，此应用并非限定本发明，利用本发明所形成的电容，亦可应用于其它用途。例如，此电容亦可应用于耦合电容。于另一实施方式中，此电容可用做动态随机处理内存中的电合储存区，或应用在混合讯号线路中，例如模拟-数字转换器或数字～模拟转换器。
特征及效果：
本发明的特征与效果在于提供一电容装置至少包括应变电极层，如应变硅层，而能够使得硅中的电子及空穴迁移率(mobility)皆明显地改善。因电子迁移率在应变硅中明显地增加，反型层的电阻与迁移率成反比，高迁移率的反型层具有较低的电阻。因此，藉由在应变硅层中形成低电阻的反型层，并藉以用作电容结构的下电极，此电容结构的电极具有明显改善的导电特性。此电容结构可用作去耦合电容，应了解的是如此形成的电容结构亦可用作其它模拟或数字用途。
虽然本发明已以多个较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的申请专利范围所界定者为准。

Claims (27)

1.一种电容装置，包括：
一应变半导体层；
一下电极，形成于部分应变该半导体层内；
一电容介电层，位于该下电极之上；
一上电极，位于该电容介电层之上；以及
至少一下电极接触区域，形成于邻近该下电极的应变半导体层内，该至少一下电极接触区域被掺杂成第一型导体，其中该下电极操作上是第一型导体形式。
2.根据权利要求1所述的电容装置，其中该电容是去耦合电容，该上电极是连接至一第一电源供应线且该下电极是连接至一接地线以及该上电极是连接至一第一电源供应线且该下电极是连接至一第二电源供应线。
3.根据权利要求1所述的电容装置，其中更包括一隔离区域邻近于该下电极。
4.根据权利要求1所述的电容装置，其中该应变半导体层是一应变硅层，且该电容装置包括一硅锗层，位于该应变硅层之下。
5.根据权利要求1所述的电容装置，其中更包括一绝缘层，位于该应变半导体层之下。
6.根据权利要求5所述的电容装置，其中该下电极是以平台隔绝的方式与邻近的组件隔离。
7.根据权利要求1所述的电容装置，其中该电容介电层包括高介电常数的介电材料，其介电值大于10。
8.根据权利要求1所述的电容装置，其中更包括多个间隙壁形成于上电极侧边。
9.根据权利要求8所述的电容装置，其中更包括一蚀刻停止层形成于上电极及所述的间隙壁之上。
10.一种电容装置，包括：
一应变半导体层；
一下电极，形成于部分应变该半导体层内；
一电容介电层，位于该下电极之上；
一上电极，位于该电容介电层之上；以及
至少一下电极接触区域，形成于邻近该下电极的应变半导体层内，该至少一下电极接触区域被掺杂成第二型导体，其中该下电极操作上是第一型导体形式。
11.一种电容装置，做为电路中的去耦合电容，包括：
一半导体基板包含一应变硅层；
一实质上平坦的下电极，形成于部分该应变硅层内；
一电容介电层，位于该下电极之上；以及
一实质上平坦的上电极，位于该电容介电层之上；
其中该上电极连接至一第一参考电压线以及该下电极连接至一第二参考电压线。
12.根据权利要求11所述的电容装置，其中该上电极是连接至一第一电源供应线以及该下电极是连接至一接地线。
13.根据权利要求11所述的电容装置，其中该上电极是连接至一第一电源供应线以及该下电极是连接至一第二电源供应线。
14.根据权利要求11所述的电容装置，其中该该半导体基板更包括一硅锗层，位于该应变硅层之下。
15.根据权利要求11所述的电容装置，其中该半导体基板更包括一绝缘层，位于该应变硅层之下。
16.根据权利要求11所述的电容装置，其中该电容介电层包括高介电常数的介电材料，其介电值大于10。
17.根据权利要求11所述的电容装置，其中该下电极具第一导电型以及该电容更包括至少一第二导电型掺杂区域，置于应变半导体层内，邻近该下电极。
18.根据权利要求11所述的电容装置，其中该下电极具第一导电型以及该电容更包括至少一第一导电型掺杂区域，置于应变半导体层内，邻近该下电极。
19.根据权利要求11所述的电容装置，其中更包括一蚀刻停止层形成于上电极上。
20.根据权利要求19所述的电容装置，其中更包括一层间介电层形成于该蚀刻停止层之上，其中该层间介电层包括一介电层，具有介电常数低于3.5。
21.一种电容装置的制造方法，包括：
提供一半导体基板包含一应变硅层；
形成一下电极，形成于部分该应变硅层内；
形成一电容介电层于该下电极之上；
形成一上电极于该电容介电层之上；
形成一下电极接触区于该应变硅层内，邻近该下电极；以及
将下电极电性连接至该下电极连接至下电极接触区。
22.根据权利要求21所述的电容装置的制造方法，其中形成下电极的步骤包括：
形成一有源区域；
形成一隔离区域环绕该有源区域；以及
掺杂该有源区域以形成一下电极。
23.根据权利要求21所述的电容装置的制造方法，其中该形成电容介电层的步骤包括：
形成一层间介电层；以及
形成一高介电常数的介电层。
24.根据权利要求21所述的电容装置的制造方法，其中该形成下电极接触区的步骤包括：
掺杂未被上电极覆盖的部分应变硅层；
形成多个间隙壁于上电极的侧边；以及
掺杂未被上电极及所述的间隙壁覆盖的部分的硅层。
25.根据权利要求24所述的电容装置的制造方法，其中更包括：
沉积一蚀刻停止层于上电极及所述的间隙壁上；
形成一层间介电层于该蚀刻停止层上；
形成一接触窗于该层间介电层内；以及
将一导电金属填入该接触窗以形成一接触插塞。
26.根据权利要求25所述的电容装置的制造方法，其中将一导电金属填入该接触窗的步骤包括形成一第一接触插塞与下电极电性连接以及形成一第二接触插塞与上电极电性连接。
27.根据权利要求21所述的电容装置的制造方法，其中该半导体基板更包括一绝缘层，位于该应变硅层之下。
CNB2004100481351A 2003-07-25 2004-06-16 电容装置及其制造方法 Active CN1312774C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/627,218 2003-07-25
US10/627,218 US6940705B2 (en) 2003-07-25 2003-07-25 Capacitor with enhanced performance and method of manufacture

Publications (2)

Publication Number Publication Date
CN1577856A CN1577856A (zh) 2005-02-09
CN1312774C true CN1312774C (zh) 2007-04-25

Family

ID=34080594

Family Applications (2)

Application Number Title Priority Date Filing Date
CN200420066851.8U Expired - Lifetime CN2739800Y (zh) 2003-07-25 2004-06-16 电容装置
CNB2004100481351A Active CN1312774C (zh) 2003-07-25 2004-06-16 电容装置及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN200420066851.8U Expired - Lifetime CN2739800Y (zh) 2003-07-25 2004-06-16 电容装置

Country Status (4)

Country Link
US (2) US6940705B2 (zh)
CN (2) CN2739800Y (zh)
SG (1) SG118247A1 (zh)
TW (1) TWI230465B (zh)

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6891209B2 (en) * 2001-08-13 2005-05-10 Amberwave Systems Corporation Dynamic random access memory trench capacitors
JP2004296491A (ja) * 2003-03-25 2004-10-21 Sanyo Electric Co Ltd 半導体装置
US6940705B2 (en) * 2003-07-25 2005-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor with enhanced performance and method of manufacture
US6937457B2 (en) * 2003-10-27 2005-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Decoupling capacitor
US6881635B1 (en) * 2004-03-23 2005-04-19 International Business Machines Corporation Strained silicon NMOS devices with embedded source/drain
US7498641B2 (en) * 2004-05-28 2009-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Partial replacement silicide gate
US7250642B2 (en) * 2004-07-29 2007-07-31 Matsushita Electric Industrial Co., Ltd. Field-effect transistor
US7679145B2 (en) * 2004-08-31 2010-03-16 Intel Corporation Transistor performance enhancement using engineered strains
US20080122032A1 (en) * 2006-08-16 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with MIM-type decoupling capacitors and fabrication method thereof
US7880267B2 (en) 2006-08-28 2011-02-01 Micron Technology, Inc. Buried decoupling capacitors, devices and systems including same, and methods of fabrication
US8558278B2 (en) 2007-01-16 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Strained transistor with optimized drive current and method of forming
US7943961B2 (en) 2008-03-13 2011-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Strain bars in stressed layers of MOS devices
US8420460B2 (en) * 2008-03-26 2013-04-16 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US8410554B2 (en) 2008-03-26 2013-04-02 International Business Machines Corporation Method, structure and design structure for customizing history effects of SOI circuits
US7998832B2 (en) 2008-08-27 2011-08-16 Advanced Micro Devices, Inc. Semiconductor device with isolation trench liner, and related fabrication methods
US8436408B2 (en) * 2008-09-17 2013-05-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with decoupling capacitor design
US7808051B2 (en) 2008-09-29 2010-10-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell without OD space effect in Y-direction
US8617949B2 (en) 2009-11-13 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitor and method for making same
WO2011062821A1 (en) * 2009-11-17 2011-05-26 Marvell World Trade Ltd Ground shield capacitor
US8604531B2 (en) 2010-10-15 2013-12-10 Taiwan Semiconductor Manufacturing Company Method and apparatus for improving capacitor capacitance and compatibility
TWI662711B (zh) * 2011-07-19 2019-06-11 聯華電子股份有限公司 半導體元件及其製作方法
US8659121B2 (en) * 2011-07-21 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with orientation-free decoupling capacitors and methods of manufacture thereof
US9583556B2 (en) 2012-07-19 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
US8896096B2 (en) 2012-07-19 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Process-compatible decoupling capacitor and method for making the same
US10160632B2 (en) 2012-08-21 2018-12-25 Robert Bosch Gmbh System and method for forming a buried lower electrode in conjunction with an encapsulated MEMS device
US8742390B1 (en) 2012-11-12 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible RRAM structure and process
US9379202B2 (en) * 2012-11-12 2016-06-28 Nvidia Corporation Decoupling capacitors for interposers
US9231197B2 (en) 2012-11-12 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible RRAM structure and process
US9431604B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) and method of making
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9331277B2 (en) 2013-01-21 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. One transistor and one resistive random access memory (RRAM) structure with spacer
US8908415B2 (en) 2013-03-01 2014-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive memory reset
US9424917B2 (en) 2013-03-07 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method for operating RRAM memory
US8952347B2 (en) 2013-03-08 2015-02-10 Taiwan Semiconductor Manfacturing Company, Ltd. Resistive memory cell array with top electrode bit line
US9478638B2 (en) 2013-03-12 2016-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive switching random access memory with asymmetric source and drain
US9231205B2 (en) 2013-03-13 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Low form voltage resistive random access memory (RRAM)
US9224470B1 (en) 2014-08-05 2015-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of programming memory circuit
KR102235613B1 (ko) * 2014-11-20 2021-04-02 삼성전자주식회사 Mos 커패시터를 구비하는 반도체 소자
US9991124B2 (en) * 2015-01-20 2018-06-05 Taiwan Semiconductor Manufacturing Company Ltd. Metal gate and manufacturing method thereof
US9646963B1 (en) * 2016-06-14 2017-05-09 Globalfoundries Singapore Pte. Ltd. Integrated circuits with capacitors and methods for producing the same
US9859302B1 (en) 2016-06-29 2018-01-02 International Business Machines Corporation Fin-type field-effect transistor
FR3085540B1 (fr) * 2018-08-31 2020-09-25 St Microelectronics Rousset Dispositif integre de mesure temporelle a constante de temps ultra longue et procede de fabrication
CN112670408B (zh) * 2019-10-15 2023-06-02 夏泰鑫半导体(青岛)有限公司 电容器的制备方法及电容器
US20220209750A1 (en) * 2020-12-29 2022-06-30 Texas Instruments Incorporated Quality factor of a parasitic capacitance

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304506A (en) * 1993-03-10 1994-04-19 Micron Semiconductor, Inc. On chip decoupling capacitor
US20030006461A1 (en) * 2001-07-06 2003-01-09 Kabushiki Kaisha Toshiba Integrated circuit device
CN2739800Y (zh) * 2003-07-25 2005-11-09 台湾积体电路制造股份有限公司 电容装置

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US153549A (en) * 1874-07-28 Improvement in automatic gas lighters and extinguishers
US4069094A (en) 1976-12-30 1978-01-17 Rca Corporation Method of manufacturing apertured aluminum oxide substrates
JPS551103A (en) 1978-06-06 1980-01-07 Chiyou Lsi Gijutsu Kenkyu Kumiai Semiconductor resistor
US4497683A (en) 1982-05-03 1985-02-05 At&T Bell Laboratories Process for producing dielectrically isolated silicon devices
US4631803A (en) 1985-02-14 1986-12-30 Texas Instruments Incorporated Method of fabricating defect free trench isolation devices
US4892614A (en) 1986-07-07 1990-01-09 Texas Instruments Incorporated Integrated circuit isolation process
JPH0640583B2 (ja) 1987-07-16 1994-05-25 株式会社東芝 半導体装置の製造方法
US4946799A (en) 1988-07-08 1990-08-07 Texas Instruments, Incorporated Process for making high performance silicon-on-insulator transistor with body node to source node connection
JPH0394479A (ja) 1989-06-30 1991-04-19 Hitachi Ltd 感光性を有する半導体装置
US5155571A (en) 1990-08-06 1992-10-13 The Regents Of The University Of California Complementary field effect transistors having strained superlattice structure
JP3019430B2 (ja) 1991-01-21 2000-03-13 ソニー株式会社 半導体集積回路装置
US5525828A (en) 1991-10-31 1996-06-11 International Business Machines Corporation High speed silicon-based lateral junction photodetectors having recessed electrodes and thick oxide to reduce fringing fields
US5658524A (en) * 1992-01-17 1997-08-19 Viskase Corporation Cellulose article manufacturing method
US5338960A (en) 1992-08-05 1994-08-16 Harris Corporation Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
US5273915A (en) 1992-10-05 1993-12-28 Motorola, Inc. Method for fabricating bipolar junction and MOS transistors on SOI
DE69428658T2 (de) 1993-11-30 2002-06-20 Toshiba Kawasaki Kk Nichtflüchtige Halbleiterspeicheranordnung und Verfahren zur Herstellung
KR950034754A (ko) 1994-05-06 1995-12-28 윌리엄 이. 힐러 폴리실리콘 저항을 형성하는 방법 및 이 방법으로부터 제조된 저항
US5534713A (en) 1994-05-20 1996-07-09 International Business Machines Corporation Complementary metal-oxide semiconductor transistor logic using strained SI/SIGE heterostructure layers
US5479033A (en) 1994-05-27 1995-12-26 Sandia Corporation Complementary junction heterostructure field-effect transistor
US5447884A (en) 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US6433382B1 (en) 1995-04-06 2002-08-13 Motorola, Inc. Split-gate vertically oriented EEPROM device and process
US5629544A (en) 1995-04-25 1997-05-13 International Business Machines Corporation Semiconductor diode with silicide films and trench isolation
US5955766A (en) 1995-06-12 1999-09-21 Kabushiki Kaisha Toshiba Diode with controlled breakdown
US5708288A (en) 1995-11-02 1998-01-13 Motorola, Inc. Thin film silicon on insulator semiconductor integrated circuit with electrostatic damage protection and method
US5872722A (en) * 1996-09-04 1999-02-16 Eaton Corporation Apparatus and method for adjustment and coordination of circuit breaker trip curves through graphical manipulation
US6399970B2 (en) 1996-09-17 2002-06-04 Matsushita Electric Industrial Co., Ltd. FET having a Si/SiGeC heterojunction channel
US5789807A (en) 1996-10-15 1998-08-04 International Business Machines Corporation On-chip power distribution for improved decoupling
US5811857A (en) 1996-10-22 1998-09-22 International Business Machines Corporation Silicon-on-insulator body-coupled gated diode for electrostatic discharge (ESD) and analog applications
US5763315A (en) 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5714777A (en) 1997-02-19 1998-02-03 International Business Machines Corporation Si/SiGe vertical junction field effect transistor
JP4053647B2 (ja) 1997-02-27 2008-02-27 株式会社東芝 半導体記憶装置及びその製造方法
US5906951A (en) 1997-04-30 1999-05-25 International Business Machines Corporation Strained Si/SiGe layers on insulator
DE19720008A1 (de) 1997-05-13 1998-11-19 Siemens Ag Integrierte CMOS-Schaltungsanordnung und Verfahren zu deren Herstellung
US6027988A (en) 1997-05-28 2000-02-22 The Regents Of The University Of California Method of separating films from bulk substrates by plasma immersion ion implantation
US5894152A (en) 1997-06-18 1999-04-13 International Business Machines Corporation SOI/bulk hybrid substrate and method of forming the same
US6107653A (en) 1997-06-24 2000-08-22 Massachusetts Institute Of Technology Controlling threading dislocation densities in Ge on Si using graded GeSi layers and planarization
US6221709B1 (en) 1997-06-30 2001-04-24 Stmicroelectronics, Inc. Method of fabricating a CMOS integrated circuit device with LDD N-channel transistor and non-LDD P-channel transistor
US6103599A (en) 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
EP0923116A1 (en) 1997-12-12 1999-06-16 STMicroelectronics S.r.l. Process for manufacturing integrated multi-crystal silicon resistors in MOS technology and integrated MOS device comprising multi-crystal silicon resistors
US6100153A (en) 1998-01-20 2000-08-08 International Business Machines Corporation Reliable diffusion resistor and diffusion capacitor
US5972722A (en) 1998-04-14 1999-10-26 Texas Instruments Incorporated Adhesion promoting sacrificial etch stop layer in advanced capacitor structures
JP3265569B2 (ja) 1998-04-15 2002-03-11 日本電気株式会社 半導体装置及びその製造方法
TW387099B (en) * 1998-04-23 2000-04-11 United Microelectronics Corp A manufacturing method
US6558998B2 (en) 1998-06-15 2003-05-06 Marc Belleville SOI type integrated circuit with a decoupling capacity and process for embodiment of such a circuit
JP3403076B2 (ja) 1998-06-30 2003-05-06 株式会社東芝 半導体装置及びその製造方法
US6387739B1 (en) 1998-08-07 2002-05-14 International Business Machines Corporation Method and improved SOI body contact structure for transistors
US6008095A (en) 1998-08-07 1999-12-28 Advanced Micro Devices, Inc. Process for formation of isolation trenches with high-K gate dielectrics
US6015993A (en) 1998-08-31 2000-01-18 International Business Machines Corporation Semiconductor diode with depleted polysilicon gate structure and method
JP2000132990A (ja) 1998-10-27 2000-05-12 Fujitsu Ltd 冗長判定回路、半導体記憶装置及び冗長判定方法
US6258239B1 (en) * 1998-12-14 2001-07-10 Ballard Power Systems Inc. Process for the manufacture of an electrode for a solid polymer fuel cell
US5965917A (en) 1999-01-04 1999-10-12 Advanced Micro Devices, Inc. Structure and method of formation of body contacts in SOI MOSFETS to elimate floating body effects
US6258664B1 (en) 1999-02-16 2001-07-10 Micron Technology, Inc. Methods of forming silicon-comprising materials having roughened outer surfaces, and methods of forming capacitor constructions
US6358791B1 (en) 1999-06-04 2002-03-19 International Business Machines Corporation Method for increasing a very-large-scale-integrated (VLSI) capacitor size on bulk silicon and silicon-on-insulator (SOI) wafers and structure formed thereby
US6362082B1 (en) 1999-06-28 2002-03-26 Intel Corporation Methodology for control of short channel effects in MOS transistors
US6339232B1 (en) 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
US6303479B1 (en) 1999-12-16 2001-10-16 Spinnaker Semiconductor, Inc. Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts
US7391087B2 (en) 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6255175B1 (en) 2000-01-07 2001-07-03 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with minimized parasitic Miller capacitance
TW503439B (en) 2000-01-21 2002-09-21 United Microelectronics Corp Combination structure of passive element and logic circuit on silicon on insulator wafer
US6475838B1 (en) 2000-03-14 2002-11-05 International Business Machines Corporation Methods for forming decoupling capacitors
JP3504212B2 (ja) 2000-04-04 2004-03-08 シャープ株式会社 Ｓｏｉ構造の半導体装置
US6281059B1 (en) 2000-05-11 2001-08-28 Worldwide Semiconductor Manufacturing Corp. Method of doing ESD protective device ion implant without additional photo mask
DE10025264A1 (de) 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
JP2001338988A (ja) 2000-05-25 2001-12-07 Hitachi Ltd 半導体装置及びその製造方法
US6555839B2 (en) 2000-05-26 2003-04-29 Amberwave Systems Corporation Buried channel strained silicon FET using a supply layer created through ion implantation
JP3843708B2 (ja) 2000-07-14 2006-11-08 日本電気株式会社 半導体装置およびその製造方法ならびに薄膜コンデンサ
US6429061B1 (en) 2000-07-26 2002-08-06 International Business Machines Corporation Method to fabricate a strained Si CMOS structure using selective epitaxial deposition of Si after device isolation formation
JP4685220B2 (ja) * 2000-07-27 2011-05-18 ボルグワーナー・モールステック・ジャパン株式会社 リンクプレート、該リンクプレートを含むサイレントチェーンおよび該サイレントチェーンの組立方法
FR2812764B1 (fr) 2000-08-02 2003-01-24 St Microelectronics Sa Procede de fabrication d'un substrat de type substrat-sur- isolant ou substrat-sur-vide et dispositif obtenu
JP2002076287A (ja) 2000-08-28 2002-03-15 Nec Kansai Ltd 半導体装置およびその製造方法
JP4044276B2 (ja) 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6413802B1 (en) 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
EP1399970A2 (en) 2000-12-04 2004-03-24 Amberwave Systems Corporation Cmos inverter circuits utilizing strained silicon surface channel mosfets
US6418880B1 (en) * 2000-12-21 2002-07-16 Chui-Wen Chiu Flush toilet for domestic pets
US6414355B1 (en) 2001-01-26 2002-07-02 Advanced Micro Devices, Inc. Silicon-on-insulator (SOI) chip having an active layer of non-uniform thickness
US6894324B2 (en) 2001-02-15 2005-05-17 United Microelectronics Corp. Silicon-on-insulator diodes and ESD protection circuits
US6518610B2 (en) 2001-02-20 2003-02-11 Micron Technology, Inc. Rhodium-rich oxygen barriers
US6475869B1 (en) 2001-02-26 2002-11-05 Advanced Micro Devices, Inc. Method of forming a double gate transistor having an epitaxial silicon/germanium channel region
US6867101B1 (en) 2001-04-04 2005-03-15 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having a nitride/high-k/nitride gate dielectric stack by atomic layer deposition (ALD) and a device thereby formed
US6593181B2 (en) 2001-04-20 2003-07-15 International Business Machines Corporation Tailored insulator properties for devices
US6586311B2 (en) 2001-04-25 2003-07-01 Advanced Micro Devices, Inc. Salicide block for silicon-on-insulator (SOI) applications
JP2002329861A (ja) 2001-05-01 2002-11-15 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6489684B1 (en) 2001-05-14 2002-12-03 Taiwan Semiconductor Manufacturing Company Reduction of electromigration in dual damascene connector
US6952040B2 (en) 2001-06-29 2005-10-04 Intel Corporation Transistor structure and method of fabrication
US6576526B2 (en) 2001-07-09 2003-06-10 Chartered Semiconductor Manufacturing Ltd. Darc layer for MIM process integration
US6891209B2 (en) 2001-08-13 2005-05-10 Amberwave Systems Corporation Dynamic random access memory trench capacitors
US6521952B1 (en) 2001-10-22 2003-02-18 United Microelectronics Corp. Method of forming a silicon controlled rectifier devices in SOI CMOS process for on-chip ESD protection
US6621131B2 (en) 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
JP4173658B2 (ja) * 2001-11-26 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US6657259B2 (en) 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6657276B1 (en) 2001-12-10 2003-12-02 Advanced Micro Devices, Inc. Shallow trench isolation (STI) region with high-K liner and method of formation
US6600170B1 (en) 2001-12-17 2003-07-29 Advanced Micro Devices, Inc. CMOS with strained silicon channel NMOS and silicon germanium channel PMOS
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
US6784101B1 (en) 2002-05-16 2004-08-31 Advanced Micro Devices Inc Formation of high-k gate dielectric layers for MOS devices fabricated on strained lattice semiconductor substrates with minimized stress relaxation
US7138310B2 (en) 2002-06-07 2006-11-21 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US6812103B2 (en) 2002-06-20 2004-11-02 Micron Technology, Inc. Methods of fabricating a dielectric plug in MOSFETS to suppress short-channel effects
US6617643B1 (en) 2002-06-28 2003-09-09 Mcnc Low power tunneling metal-oxide-semiconductor (MOS) device
US6686247B1 (en) 2002-08-22 2004-02-03 Intel Corporation Self-aligned contacts to gates
US6969618B2 (en) 2002-08-23 2005-11-29 Micron Technology, Inc. SOI device having increased reliability and reduced free floating body effects
JP4030383B2 (ja) * 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6573172B1 (en) 2002-09-16 2003-06-03 Advanced Micro Devices, Inc. Methods for improving carrier mobility of PMOS and NMOS devices
US6730957B1 (en) * 2002-11-05 2004-05-04 Winbond Electronics Corporation Non-volatile memory compatible with logic devices and fabrication method thereof
US6720619B1 (en) 2002-12-13 2004-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US6919233B2 (en) 2002-12-31 2005-07-19 Texas Instruments Incorporated MIM capacitors and methods for fabricating same
US6924181B2 (en) * 2003-02-13 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd Strained silicon layer semiconductor product employing strained insulator layer
US6794764B1 (en) 2003-03-05 2004-09-21 Advanced Micro Devices, Inc. Charge-trapping memory arrays resistant to damage from contact hole information
US6762448B1 (en) 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US6891192B2 (en) 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US6872610B1 (en) 2003-11-18 2005-03-29 Texas Instruments Incorporated Method for preventing polysilicon mushrooming during selective epitaxial processing
US7115974B2 (en) * 2004-04-27 2006-10-03 Taiwan Semiconductor Manfacturing Company, Ltd. Silicon oxycarbide and silicon carbonitride based materials for MOS devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5304506A (en) * 1993-03-10 1994-04-19 Micron Semiconductor, Inc. On chip decoupling capacitor
US20030006461A1 (en) * 2001-07-06 2003-01-09 Kabushiki Kaisha Toshiba Integrated circuit device
CN2739800Y (zh) * 2003-07-25 2005-11-09 台湾积体电路制造股份有限公司 电容装置

Also Published As

Publication number Publication date
TW200505032A (en) 2005-02-01
SG118247A1 (en) 2006-01-27
TWI230465B (en) 2005-04-01
US6940705B2 (en) 2005-09-06
US20050018380A1 (en) 2005-01-27
CN2739800Y (zh) 2005-11-09
US20050208717A1 (en) 2005-09-22
CN1577856A (zh) 2005-02-09
US7354843B2 (en) 2008-04-08

Similar Documents

Publication Publication Date Title
CN1312774C (zh) 电容装置及其制造方法
US6936881B2 (en) Capacitor that includes high permittivity capacitor dielectric
US8120086B2 (en) Low leakage capacitors including portions in inter-layer dielectrics
US7193262B2 (en) Low-cost deep trench decoupling capacitor device and process of manufacture
CN101292334B (zh) 源极区和漏极区之间具有box层的应变硅mos器件
US7615440B2 (en) Capacitor and method of manufacturing a capacitor
US8633520B2 (en) Semiconductor device
US20120119296A1 (en) Trench-generated transistor structures, device structures, and design structures
TWI536461B (zh) 射頻裝置及射頻裝置之製造方法
TW201041086A (en) SOI radio frequency switch for reducing high frequency harmonics
US9443943B2 (en) Semiconductor device and fabrication method thereof
US6376296B2 (en) High-voltage device and method for manufacturing high-voltage device
US20140071587A1 (en) Capacitors in Integrated Circuits and Methods of Fabrication Thereof
CN104733430A (zh) 形成金属-绝缘体-金属(mim)电容器结构的机理
US7816762B2 (en) On-chip decoupling capacitor structures
US6285052B1 (en) Integrated capacitor
US10529854B1 (en) Semiconductor device and method for fabricating the same
CN116435289A (zh) 半导体结构及其形成方法
CN105449007A (zh) 一种叠加电容及其制作方法
US7402890B2 (en) Method for symmetric capacitor formation
CN100334730C (zh) 半导体与反相器的结构以及形成半导体结构的方法
CN110233131B (zh) 金属插塞以及金属插塞的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant