CN1289149A - 用于场效应器件的高速复合p沟道Si/SiGe异质结构 - Google Patents

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Abstract

本发明公开了一种形式p沟道场效应晶体管的方法和分层异质结构,该结构包括在半导体衬底上的多个半导体层,第一外延Ge层和第二压应变SiGe层构成的复合沟道结构,该结构有较高的势垒或较深的限制量子阱,因而有极高的空穴迁移率。本发明克服了只用单个压应变SiGe沟道层的p沟道器件中空穴迁移率受限的问题。

Description

用于场效应器件的高速 复合p沟道Si／SiGe异质结构
本发明涉及硅和硅锗基材料系，更具体说涉及一种新颖的外延场效应晶体管结构，该结构能够应用于高速低噪声、微波、亚毫米波和毫米波应用。这种外延场效应晶体管结构较好是包括引入硅、锗和硅锗层形成调制掺杂异质结构的高性能应变p沟道。
在高速和低噪声器件应用中，焦点集中在高电子迁移率晶体管(HEMT)或调制掺杂场效应晶体管(MODFET)的设计和制造，这些晶体管中，在不掺杂的沟道层发生载流子(例如电子，空穴)传导，因而杂质散射不会限制载流子迁移率，可以实现高载流子迁移率。一般情况下，这些高速度电子器件经常用作在微波和rf区工作的低噪声放大器、功率放大器、卫星接收和发射器等，选择的材料通常是较快但更昂贵的III-V族(例如GaAs)材料系统和技术。半导体工业中并不十分希望复杂且高成本的III-V族材料技术，而是更需要与目前的Si技术充分兼容的较便宜的SiGe材料系，更容易与现有的Si-CMOS器件技术集成。
美国专利5019882中记载了与Si技术兼容的材料系的一个例子，该专利于1991年5月28日授予P．M．Solomon，题为“锗沟道硅MOSFET”，该专利现已转让给本申请的受让人。在美国专利5019882中，具有提高的载流子迁移率的沟道包括生长在硅衬底上的硅锗合金层。该合金层保持足够薄以用于没有假晶位错的合适生长。在合金层上形成一层硅，并局部氧化之形成介质层。在二氧化硅上形成栅区。
美国专利5534713中介绍了与Si技术兼容的高性能SiGe器件结构的第二实例，该专利于1996年7月9日授予K．E．Ismail，题为“采用应变Si／SiGe异质结构层的互补金属氧化物半导体晶体管逻辑”，该专利现已转让给本申请的受让人。在美国专利5534713中，介绍了一种硅CMOS晶体管结构，它采用了制造于应变的Si／SiGe异质设计上的压应变下的掩埋SiGe沟道和张应变下的掩埋Si沟道，对于p沟道器件来说掩埋SiGe沟道具有提高的空穴电子迁移率，对于n沟道器件来说掩埋Si沟道具有提高的电子迁移率。另外，在美国专利5534713中，记载了一种所提出的用作p沟道场效应晶体管的p沟道的压应变SiGe层，锗组分的范围为50-100％，较好是80％。到目前为止，IBM公司的利用这种沟道设计和组分的典型SiGe的p沟道MODFET已实现了室温下高达1000cm2／Vs的空穴迁移率，因此，为了实现高于1000cm2／Vs的更高空穴迁移率，提出了一种具有一种由Ge层(15-20埃厚)与Ge占70-80％的SiGe层(70-100埃厚)的复合或双分层结构的p沟道设计，作为最佳p沟道结构设计，从而在SiGe材料系中产生较高的空穴迁移率。
根据本发明，介绍一种用于利用p沟道区中基本上为纯Ge和SiGe层构成的复合或双分层结构的P型场效应晶体管的硅和硅锗基外延结构，用于形成p沟道器件，这种器件包括：半导体衬底；外延形成于衬底上的弛豫Si1-xGex第一层，其中Ge组分x为0．35-0．5；外延形成于第一层上的P掺杂Si1-xGex第二层；外延形成于第二层上的不掺杂Si第三层，使该Si层处于张应变下，保持与第一弛豫Si1-xGex层的上部相当；形成于第三层上的不掺杂Si1-xGex第四层；外延形成于第四层上的不掺杂Ge第五层，使该Ge层处于压应变下，保持与第一弛豫Si1-wGew层的上部相当；外延形成于第五层上的不掺杂Si1-yGey第六层，其中Ge比值w为0．5到小于1．00，w-x＞0．2，从而Si1-wGew层处于压应变下；外延形成于第五层上的不掺杂Si1-xGex第七层。可以在第七层上形成单独形成肖特基势垒的金属层或介质和金属层并构图，从而形成p沟道场效应晶体管的栅，同时通过在栅的两侧按分层结构形成P区，形成漏和源区。这种分层结构设计形成了调制掺杂异质结构，从而供应层或第二P掺杂的Si1-xGex层位于五和六层的有源复合沟道下。另外，在该层状器件结构中，隔开有源沟道和供应层的间隔层采用包括不掺杂的Si第三层和不掺杂的Si1-xGex第四层的双分层结构。
本发明还提供一种其沟道中空穴迁移率提高的p沟道场效应晶体管及其形成方法，该晶体管包括：半导体衬底；外延形成于衬底上的弛豫Si1-xGex第一层，其中x为0．35-0．5；外延形成于第一层上的P掺杂Si1-xGex第二层；外延形成于第二层上的不掺杂Si1-xGex第三层；外延形成于第三层上的不掺杂的Ge第四层，使该Ge层与第一弛豫Si1-wGew层的上部相当；外延形成于第四层上的不掺杂Si1-yGey第五层，使该Ge比值w为0．5到小于1．00，第五Si1-wGew层处于压应变下；外延形成于第五层上的不掺杂Si1-xGex第六层。这种分层结构设计描述了一种调制掺杂异质结构，从而使供应层或P掺杂的Si1-xGex第二层通过Si或Si1-xGex单间隔第三层设计，与第四和第五层的有源复合沟道隔离。
本发明还提供一种其沟道中空穴迁移率提高的p沟道场效应晶体管及其形成方法，该晶体管包括：半导体衬底；外延形成于衬底上的弛豫Si1-xGex第一层，其中x为0．35-0．5；外延形成于第一层上部上的不掺杂Ge第二层，使该Ge层与第一弛豫Si1-xGex层的上部相当；外延形成于第二层上的不掺杂Si1-wGew第三层，其中Ge组分比w为0．5到小于1．00，第三Si1-wGew层处于压应变下；外延形成于第三层上的不掺杂的Si1-xGex第四层；外延形成于第四层上的P掺杂Si1-xGex第五层。这种分层结构设计描述了一种调制掺杂异质结构，使供应层或P掺杂的Si1-xGex第五层位于包括第二和第三层的有源复合沟道之上。同时，除第三和第四层间的，或者是第四和第五层间的Si间隔层外，供应层或P掺杂的Si1-xGex第五层还在第二和三层的有源复合沟道之上被隔离。
本发明还提供一种用于弛豫(大于90％)Si1-xGex缓冲层的结构及其形成方法，该结构包括：半导体衬底；通过阶梯渐变(或线性渐变)外延形成的部分弛豫(小于50％)Si1-xGex第一层，其中这些层中的Ge含量从衬底起阶梯式(或线性)增大，x为0．1-0．9；外延形成于第一层上的Si1-yGey第二层，其中y=x+z，z为0．01-0．1，用于“过弛豫”第二层到等效组分，并具有对应于大于x的组分的晶格间距，外延形成于第二层上的Si1-xGex第三层，其中与原始的部分弛豫Si1-xGex第一层相比，Si1-xGex层被进一步弛豫。这种“过调节”Si1-yGey第二层造成的附加弛豫取决于第二层的厚度，该厚度进而受其在原始部分弛豫的Si1-xGex第一层上的临界厚度的限制。
本发明还提供能在上述分层结构上制备的p型场效应晶体管，其中器件的导电沟道由包括基本为纯Ge层和SiGe层的复合或双分层结构构成。选择去除上阻挡层、导电双层沟道、不掺杂间隔区和p型掺杂区，产生一些区域来隔离场效应晶体管，使二维沟道只形成在隔离的有源器件区。导电条形成的栅极可以直接形成在有源器件区上面的晶片表面上，在位于有源器件区内的栅极的两边与导电双层沟道形成欧姆接触来制备源漏极。
本发明的目的是提供一种p型调制掺杂场效应晶体管(MODFET)，它制备在包括基本为纯Ge层和SiGe层的复合或双分层结构上。
本发明的目的是提供一种分层结构，它可以让p沟道场效应晶体管的沟道形成为具有作为深度函数的独特的组分分布。
本发明的又一个目的是提供p沟道器件，其有源沟道是包括薄Ge层和SiGe层的复合或双分层结构。
本发明的另一目的是提供p沟道器件，其复合沟道结构的优点是较高的压应变和由此带来的高载流子迁移率、以及与单一SiGe层沟道相比对空穴载流子有较高势垒或较深的限制沟道。
本发明的还一个目的是提供Ge层和SiGe层的掩埋复合沟道，其SiGe层处于压应变，以给p沟道器件提供高的载流子迁移率。
本发明的还一目的是提供一种p沟道器件，其中间隔层是包括薄Si层和SiGe层的复合或双分层结构。
本发明还一目的是提供一种分层结构以及制造该结构的工艺，其中所需的弛豫的SiGe层可以通过在渐增组分的SiGe缓冲结构中再增加一层或多层“过调节”层来更彻底地弛豫。
本发明的还一目的是提供比已有技术如体Si p-MOSFET和单沟道SiGe p-MODFET有更高空穴迁移率的p-MODFET。
本发明的还一目的是提供一种p-MODFET，由于高载流子迁移率，它比体Si p-MOSFET或单沟道SiGe p-MODFET有增强的高频工作特性。
结合下面附图及详细说明将会明了本发明的这些特性、目的和优点。
图1是表示本发明一实施例的分层结构的剖面图。
图2是所制备样品的TEM剖面图，表示图1所示的实施例的完全的分层结构。
图3是图示图2中所制备的样品结构中Ge浓度随深度变化的SIMS图，表示本发明的实施例的优选Ge组分分层结构。
图4是图3上部到约1000埃深的放大SIMS图，显示了调制掺杂器件区的B和Ge的浓度。
图5是图2所示的所制备的弛豫分层结构的x光(004)反射的摇摆曲线。
图6是图2所示所制备的样品结构的上器件区的TEM详细剖面图，表示本发明实施例的复合p沟道调制掺杂器件结构。
图7是一器件结构的沟道区的TEM详细剖面图，该器件结构制备在比图1的分层结构有更少弛豫的缓冲层上，展示了有源沟道区存在堆垛层错。
图8是霍尔测量测得的空穴迁移率随温度(K)变化的曲线图，以比较图5所示高质量p-沟道器件结构和图6所示的具有堆垛层错的低质量p-沟道结构的空穴迁移特性。
图9是表示本发明第二实施例的分层结构的剖面图。
图10是场效应晶体管的平面图。
图11是沿图10中的线12-12的剖面图，表示复合p-沟道分层结构。
图12是在复合p-沟道分层结构上的绝缘栅场效应晶体管的剖面图。
图13是制备在图11和12所示的复合p-沟道分层结构上的完成的、自对准的MODFET的一部分的SEM图。
图14和15是用与部分示于图13中的MODFET类似的复合p-沟道分层结构制备的p-MODFET的、用等于-0．6Vt和-1．5V测量的正向电流增益和最大单向增益与频率的数据点曲线。
参见附图，并具体参见图1，该图示出了复合p沟道调制掺杂SiGe异质结构的分层结构的剖面，用于展示本发明的实施例。层12-18外延生长于单晶半导体衬底11上，半导体衬底11可以是利用例如超高真空化学汽相淀积(UHV-CVD)、分子束外延(MBE)、或快速热化学汽相淀积(RTCVD)等外延生长技术的Si、SiGe、Ge、SiC、GaAs、SOS、SOI、键合和背面腐蚀的绝缘体上硅(BESOI)。关于在硅衬底上生长外延Si和Si1-xGex膜的UHV-CVD法，请参见美国专利5298452，该专利于1994年3月29日授予B．S．Meyerson，题为“外延硅层的低温低压化学汽相淀积方法和设备”，这里引用该文献。
图2示出了优选的分层结构20，是图1所示分层结构10的下部。图2示出了包括生长于优选的硅衬底31上的层12A、12B、12C和13-18的所制备分层结构20的剖面TEM图。图3示出了利用次级离子质谱分析法(SIMS)测量得到的图2的SiGe分层结构20的相应Ge组分分布。图3中，纵坐标表示Ge的原子百分比浓度，横坐标用微米表示近似深度。图3中，曲线21’-27’、12B’和12C’对应于图2所示的层21-27、12B和12C的Ge浓度。
图4是图3上部的放大示图，只示出了器件区。图4中，右侧的纵坐标表示Ge的原子百分比浓度，横坐标是用埃表示的近似深度。曲线37表明为近似深度的函数的Ge浓度。图4中，左侧的纵坐标表示硼浓度，单位是原子／cc，曲线39表明为近似深度的函数的硼浓度。
形成于衬底11、31上表面上的弛豫Si1-xGex第一外延层，如图1和2中的层12A，由阶梯渐变的Ge组分分层结构构成，包括层21-27。层21-27具有图3所示的优选剖面，其中应变通过作为产生图2所示的新位错33的机理的改进Frank Read源，在缓冲层21-27中或衬底11、31之下方释放，美国专利5659187中有记载，该专利于1997年8月19日授予F．K Legoues和B．S．Meyerson，这里引用该文献。
缓冲层12包括层12A、12B和12C，可以是原始不掺杂的，弛豫的，并且层12和13间界面19处Ge组分约为30％到约50％，优选为约35％。层12的设计实际由形成于Si衬底11、31上的渐变Ge组分的起始Si1-xGex层12A、随后形成于层12A上的过调节Si1-xGex层12B、最后形成于层12B上的更弛豫Si1-xGex层12C构成，其中y=x+z，z为0．01-0．1，优选值为0．05。基本上说，过调节层12B用于确保高度弛豫，即对于界面19处的上Si1-xGex表面上来说为＞90％。在实现完全弛豫的Si0．65Ge0．35层12C的优选情况下，要求由曲线部分12B’相对于曲线部分21’-27’，采用Si0．60Ge0．40调节层12B，如图3所示。在弛豫Si1-xGex层12C中，平面晶格参数aSiGe(x)由以下方程式(1)给出：
aSiGe(x)=aSi+(aGe-aSi)x(1)
其中x是Ge含量，1-x是Si含量，aSi和aGe分别对应于Si和Ge的晶格常数，因而，在上Si0．65Ge0．35表面层为＞90％弛豫时的优选情况下，层12C的晶格常数大于4．956埃。从结构上说，层12用于弛豫上表面层或弛豫层12C的界面19与底层Si衬底11、31间的晶格失配引起的应变，其中在Ge的晶格间距是单晶Si的晶格间距的1．04倍时，具有4．2％的晶格失配。缓冲层12的厚度为0．2-5微米，但优选厚度为约2．5微米，其中按层21-27，如图2所示，按曲线21’-27’，如图3所示，利用每增加一层0．05Ge的阶梯增量，Ge组分分布从x=0按优选的阶梯方式(与连续线性渐变方式相比)增大到x=0．10到1．0的值，优选值为x=0．35。
为了评估层12实现完全弛豫Si0．65Ge0．35缓冲的能力，采用高分辨率的x射线衍射(XRD)，分析图2所制造的样品结构。图5中(004)反射的x射线摇摆曲线62示出了所测量的波谱，分析后表明，界面19处的SiGe缓冲层12C的上部的晶格参数对应于x=0．35的Ge组分，相对于底层的Si衬底31应变弛豫约95％。图5中，纵坐标表示任意单位的强度，横坐标表示布拉格角。曲线62的曲线部分63示出了复合空穴沟道16和17测量的衍射谱。曲线62的曲线部分64示出了阶梯渐变层12的测量衍射谱。曲线62的曲线部分65示出了过调节层12B的测量衍射谱。曲线62的曲线部分66示出了衬底11的测量衍射谱。
生长硅和含硅膜即Si：B、Si：P、SiGe、SiGe：B、SiGe：P、SiGeC、SiGeC：B、SiGeC：P的优选方法是上述的B．S．Meyerson的美国专利5298452中所介绍的UHV-CVD工艺。适于生长上述硅和含硅膜的UHV-CVD反应器可从德国的Leybold-Heraeus公司、瑞典的Epigress、和美国纽约的Ronkonkoma的CVD设备公司购得。
在复合p沟道调制掺杂SiGe异质结构的分层结构10中，图1所示的P掺杂的弛豫SiGe层13首先形成于层12C上，作为施主或有源沟道下的供应层。层13的厚度可以为1-20nm，优选厚度为4-5nm，应该具有1-3×1012cm-2的电活性施主剂量。层13的P型掺杂剂可以通过在层13的外延生长期间以不同的B2H6流量掺杂引入到SiGe层13中。图3A中示出了SiGe层13的优选硼掺杂剂分布的实例，整体剂量为1．5×1012硼／cm2。不掺杂的应变Si层14外延生长于P掺杂层13之上作为间隔层。层14用于隔离层13中的掺杂剂与将形成于其上的有源沟道层16和17。根据弛豫层12的界面19处的晶格间距，层14的厚度应保持低于硅层的临界厚度。在界面19处的层12为弛豫Si0．65Ge0．35层时，层13的优选厚度为1-2nm。
接着，在层14上外延生长薄弛豫不掺杂SiGe层15，与层14类似，层15用作间隔层，进一步隔离层13中的掺杂剂与包括层16和17的上复合沟道33，以便保持层16和17中的高空穴迁移率。层15的厚度可以从0-10nm，优选厚度为4-5nm。在层15上外延生长压应变Ge层16，用作p沟道场效应晶体管的复合p沟道33的第一部分。关于在硅衬底上生长外延Ge膜的UHV-CVD法的具体介绍，请参见S．Akbar、J．O．Chu和B．Cunningham的美国专利5259918，该专利于1993年11月9日授权，题为“利用UHV-CVD在硅上外延生长锗”，这里引用该文献。为了使层16作为复合p沟道33中的有效成分，外延Ge必须是没有例如堆垛层错和层16和17间的任何界面粗糙度问题等结构缺陷的器件质量层。例如，在层12C为界面19处的弛豫Si0．65Ge0．35层的优选情况下，Ge层16的厚度为0-25埃，优选厚度为20埃，如图6所示。应注意，要保持Ge层16的层厚为20埃，重要的是界面19处的层12必须等于或晶格间距至少等于90％弛豫的Si0．65Ge0．35缓冲层。否则，在Ge层16生长于对应于界面19处的较小弛豫或较低Ge含量的缓冲层12的较小晶格间距上的情况下，其中会发生堆垛层错，如图7所示。
图6示出了Ge层16有104-106个／cm2的堆垛层错。Ge层16中的堆垛层错取向可向上延伸到Si1-wGew层17。Si1-wGew层17还应该具有104-106个／cm2缺陷。在图6中，示出了界面42处层17的上表面的平滑度。堆垛层错由于界面19处的90％弛豫层12减少到106个／cm2缺陷以下。层的弛豫百分比可通过测量晶格常数确定，如通过以上所述的x射线衍射(XRD)。
图7展示了与图6类似的层12-18，但图17中，层12具体说在界面19，晶格常数对应于小于90％的弛豫，导致了106个／cm2以上的堆垛层错，一般为106-108个／cm2缺陷，这是电子器件所不希望的。
在层16上，外延生长压应变SiGe层17，该层用作p沟道场效应晶体管的复合沟道33的第二部分。SiGe层17的Ge组分可以从50％到＜100％，优选组分为80％，厚度为40-100埃。或者，SiGe层17可以具有在SiGe层17中渐变的锗含量，例如从较靠近Ge层16的层下部的0．95Ge降低到SiGe层17的上部的约0．50Ge。
在层17上，生长SiGe帽盖层18，其优选的Ge组分与界面19处的层12C相同，其作用是隔离p沟道33与表面，以限制层16和17中的空穴载流子，层17的厚度可以为2-20nm，优选厚度为10-15nm。在界面19处的层12C的晶格间距等于弛豫Si0．65Ge0．35缓冲层的情况下，层13、15和18可以具有相同的硅和锗组分，以提供相同的晶格间距，其中Ge含量可以从20-50％，优选值为35％。
空穴的沟道限制和其提高的传输迁移率，起因于相对由于纯Ge比Si的晶格常数大4．2％产生的界面19处的弛豫缓冲层12具有两个高Ge含量层的复合沟道结构中较高的压应变。在形成于弛豫SiGe缓冲层12上的SiGe或Ge沟道层中产生和增强压应变的结构能力，可以显著改变p沟道层16和17的导带和价带。另外，p沟道调制掺杂异质结构设计的重要参数是压应变Si1-xGex或Ge沟道层相对于弛豫Si1-x’Gex’外延层12的价带偏移(ΔEv)，该参数由方程(2)给出：
ΔEv=(0．74-0．53x’)x(eV)    (2)
其中x’是弛豫SiGe外延层12中的Ge含量，x是空穴沟道中的Ge含量。这个公式是R．People和J．C．Bean在1986年2月24的48(8)卷《应用物理快报》的538-540页的文章“〈001〉GeySi1-y衬底上相关应变GexSi1-x／Si异质结构的带对准”中报道的，此处引用作为参考。更具体地，当在弛豫Si0．65Ge0．35层12上形成Si0．2Ge0．8沟道时，层17的价带不连续(ΔEv)为443meV，用纯Ge作沟道层16时，在空穴或价带产生约554meV的更大的带偏移，这实质将产生一个更深的量子阱或对空穴限制更有效的势垒。重要的是，SiGe或Ge层中的压应变会将价带分裂为重空穴带和轻空穴带，这样，对于沿应变沟道中的载流子输运，在有较轻空穴质量的上价带输运的空穴将提高空穴的迁移率，使之大大高于Si p沟道场效应晶体管，如下所述，M．Rodder等在IEDM98-623的文章“1．2V、0．1微米栅长的CMOS技术：设计及工艺问题”中报道了Si p沟道场效应晶体管的典型迁移率为75cm2／Vs。因而，当层17是厚度为7到8nm的Si0．2Ge0．8沟道，和层16厚为1．5到2．0nm的Ge沟道时，在复合沟道结构的空穴占据带中测量的空穴迁移率，在300K时为900到1400cm2／Vs，在20K时为5000到10000cm2／Vs。
另外，图8的曲线71表示当Si0．2Ge0．8／Ge复合p沟道33生长在合适弛豫的Si0．65Ge0．35缓冲层12上时，测得的二维空穴气(2DHG)的空穴迁移率的温度曲线，并和曲线72进行比较，曲线72表示与低质量或有缺陷的Si0．2Ge0．8／Ge复合沟道结构生长在低含量的Si0．75Ge0．25缓冲层上时有关的退化的迁移率性质，表明复合p沟道33对层12的设计如组分分布、弛豫度、堆垛层错和失配位错的存在都很敏感。在图8中，纵坐标表示空穴迁移率μh，单位cm2／Vs；横坐标表示温度，单位K。如图7所示，当复合p沟道33构置在比Si0．65Ge0．35层12更少弛豫或低Ge含量的外延层的情况下，曲线72示出的退化迁移率行为是由于Si0．2Ge0．8／Ge复合p沟道33中存在堆垛层错所致。曲线71所示Si0．2Ge0．8／Ge复合p沟道33测得的迁移率是Si p沟道场效应晶体管的6到7倍。曲线71所示复合p沟道33测得的迁移率表示有与图6类似的缺陷密度，一般在104到106个／cm2范围。而曲线72所示复合p沟道33测得的迁移率表示有与图7类似的缺陷密度，通常在106到108个／cm2范围。在300K，在面载流子密度为1．4×1012cm-2时，复合p沟道33的迁移率μh为1360cm2／Vs。在20K，在面载流子密度为3．17×1012cm-2时，复合p沟道33的迁移率μh为9800cm2／Vs。
在图9所示的另一个实施例中，包括层16和17的沟道43形成在缓冲层12上，SiGe层15形成在沟道层43上，Si层14形成在层15上，p掺杂Si1-xGex供应层13形成在Si层14上。如二氧化硅等介质层81形成在SiGe层13上。在图9中，相同的符号用来表示与图1装置相同的功能。
在图1中，间隔层如Si间隔层14或SiGe间隔层15可以从复合p沟道33的分层结构10中省略，而不会对p沟道33中空穴限制和载流子迁移率有太大的退化。
在图9所示调制掺杂器件80的设计中，当希望进一步将p沟道43中的有源载流子与供应层13中的离化空穴施主隔离，来优化载流子在低温(低于20K)的输运时，使用间隔层14和15的厚间隔层更好更重要。尽管如此，从室温输运来说，当只有一个Si间隔层14或者SiGe间隔层15来将调制掺杂器件80的复合沟道43与供应层13隔离时，只能观测到微小的效应(如果有的话)。
在如图9所示的供应层13置于有源沟道43上面的调制掺杂器件80中，复合p沟道层包括薄Ge层16(小于界面19的临界厚度，约10到20埃)和SiGe层17。首先在层12C上形成Ge层16以形成界面19。层16和17作为场效应晶体管的沟道区43。接着在沟道层17上生长包括SiGe间隔层15和Si间隔层14的间隔层，用于将上面的供应层13中的掺杂剂与下面有源沟道层16和17隔离。在间隔层14上，形成p掺杂SiGe供应层13，作为有源沟道层16和17的施主层或供应层。层16、17、15、14和13中锗的组分和厚度可以与图1中相同符号表示的相同，图1表示的是SiGe供应层13在沟道33下面的复合沟道分层结构10。
图10是自对准p型SiGe MODFET器件的平面图。图10中沿线12-12的剖面图示于图11。自对准MODFET设计适于减小肖特基栅器件结构的接入电阻，其工艺通常要求在源／漏欧姆金属化之前进行栅金属化的构图和蒸发。通常制备T形栅，使栅侧凸缘作为源／漏欧姆接触蒸发时的掩模，防止源和漏的欧姆接触与肖特基栅短路。M．Arafa，K．Ismail，J．O．Chu，B．S．Meyerson和I．Adesida在1996年12月17(12)卷的IEEE Elec．Dev．Lett．中的586-588页的文章“70-GHz fT低工作偏置自对准p型SiGe MODFET”中报道了该基本工艺流程，此处引用作为参考。如图11所示，器件由图1所示的分层结构构成，图11中相同的参考符号对应图1中各层。这种分层结构设计描述了一种调制掺杂异质结构，其中作为供应层的p型掺杂层13通过作为间隔层的不掺杂层14和15，与作为导电沟道区的层16和17隔离。在图11中，场效应晶体管100包括隔离区104，它是通过选择性去除层13、14、15、16、17和18使导电复合沟道区只留在有源器件区105中来形成的。隔离区104应该完全包围有源沟道区105，如图10所示。腐蚀后，可以在隔离区104中淀积绝缘材料106如SiOx，来钝化隔离区104。栅结构较好为T形，即底部窄顶部宽，这样对空穴有较高的肖特基势垒、有低的电阻率、与衬底的反应有高的温度势垒等特性。这些特性可以用多级栅堆叠来得到。在优选实施例中，用双层或三层P(MMA-PMAA)抗蚀系统，用电子束光刻来构图栅107，并用Ti／Mo／Pt／Au剥离进行限制。在此情况下，栅107形成在层18上，从下往上，包括Ti层108、Mo层109、Pt层110和Au层111。该工艺可以让栅图形112的尺寸小于0．1微米，实现源到栅和漏到栅的尺寸小达0．1微米。栅107应该形成为窄条在两边将有源器件区完全分割成分离的区域。然后在有源器件区105上蒸发金属形成自对准源漏欧姆接触113和114，使栅107的侧凸级部分115作为掩模，以避免源漏接触113和114与栅107的短路。在优选实施例中，在有源器件区105上蒸发20到30nm厚的Pt层，然后在T=200-400C硅化形成低电阻源和漏接触113和114。
图12示出复合p沟道分层结构上绝缘栅场效应晶体管的剖面图。器件包括图1所示的分层结构，图12中，类似的参考标记用于与图1相应的层。器件还包括绝缘层120，它形成在SiGe层18上。在优选实施例中，层120由SiOx或SixNy构成。器件还包括绝缘区121、栅122、以及按图10类似的方法构成的源和漏123和124。在优选实施例中，栅122形成在绝缘层120上。绝缘侧壁区125构图后，栅122作为形成自对准欧姆源漏接触123和124的掩模。
图13表示制备在图10和图11所示复合p沟道分层结构上的完成的自对准MODFET的一部分的SEM图。该特定器件有0．12微米的栅图形、和0．15微米的源到栅间隔。
图14和15表示自对准复合沟道p-MODFET在两个不同偏置电压下的高频特性图。该器件利用图10和11的设计，有0．09微米的栅图形长和25微米的栅宽。在5到40GHz的频率范围、优化的偏置条件下从微波s参数数据得到其电参数。通过测量开路焊盘几何形状，去除微波焊盘几何形状所致的寄生元件效应，然后从整个系统响应去除实际器件几何形状的响应。
图14示出了源漏偏置电压为Vds=-0．6V时，用数据点126表示的正向电流增益｜h21｜2、用数据点127表示的最大单向增益(MUG)随频率f的变化图。图16示出了源漏偏置电压为Vds=-1．5V时，用数据点128表示的正向电流增益｜h21｜2、用数据点129表示的最大单向增益(MUG)随频率f的变化图。将｜h21｜2随频率曲线以-20dB／10外推直到使｜h21｜2等于一，得到单位电流增益截止频率fT。代表Vds=-0．6V的｜h21｜2的数据点126随频率的外推在图14中用实线130表示。代表Vds=-1．5V的｜h21｜2的数据点128随频率的外推在图15中用实线131表示。类似地，以-20dB／10外推以使MUG高频值为一直到MUG等于一，得到最大振荡频率fmax。代表Vds=-0．6V的MUG的数据点127随频率的外推在图14中用实线122表示。代表Vds=-1．5V的MUG的数据点129随频率的外推在图15中用实线133表示。外推值分别为：Vds=-0．6V时，fT=48GHz，fmax=108GHz，Vds=-1．5V时，fT=46GHz，fmax=116GHz。据发明人所知，fmax是p型场效应晶体管所得到的最大值。fmax在Vds=-0．6V的低偏置下超过100GHz犹为引人注目。这些耗尽模式场效应晶体管器件的高频性能记录、及得到该值的低偏置，是由于图10-11所述的高迁移率复合沟道分层结构、和自对准T栅设计所致。

Claims (72)

1．一种形成p沟道场效应晶体管的分层结构，包括：
单晶衬底，
外延形成在所说衬底上的弛豫Si1-xGex第一层，其中Ge组分比x在0．35到0．5范围，
外延形成在所说第一层上的Si1-xGex第二层，
外延形成在所说第二层上的不掺杂Si第三层，
外延形成在所说第三层上的不掺杂Si1-xGex第四层，
外延形成在所说第四层上的Ge第五层，所说第五层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
外延形成在所说第五层上的Si1-wGew第六层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第六层处于压应变，及
外延形成在所说第六层上的Si1-xGex第七层。
2．如权利要求1的分层结构，还包括处于所说第一层的应变释放结构中的Si1-yGey过调节层，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
3．如权利要求1的分层结构，其特征在于：有源器件区是掩埋复合沟道结构，由所说第五层外延Ge沟道和所说第六层外延Si1-wGew沟道构成，相对单层沟道器件有较高的压应变，以提供更深的量子阱或更高的势垒来更好地限制空穴。
4．如权利要求1的分层结构，其特征在于：所说第五层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
5．如权利要求1的分层结构，其特征在于：在所说第六层中Ge含量w可以渐变，从接近所说第五层的高Ge含量朝所说第六层的上表面的Ge含量逐渐减低。
6．如权利要求1的分层结构，其特征在于：隔离区包括所说应变Si的第三层和所说弛豫Si1-xGex第四层。
7．如权利要求1的分层结构，其特征在于：所说第三层处于张应变，且在与所说第二层的界面处的厚度相对所说第一层小于其临界厚度。
8．如权利要求1的分层结构，其特征在于：所说第二层是p掺杂Si1-xGex层，该层形成在所说第五层和所说第六层的沟道区下面，并通过所说Si第三层和所说Si1-xGex第四层而与之隔开，所说第二层厚度为1到20nm，优选厚度为4到5nm，电活性施主剂量为1到3×1012cm-2。
9．一种形成p沟道场效应晶体管的分层结构，包括：
单晶衬底，
外延形成在所说衬底上的弛豫Si1-xGex第一层，其中Ge组分比x在0．35到0．5范围，
外延形成在所说第一层上的Si1-xGex第二层，
外延形成在所说第二层上的不掺杂Si第三层，
外延形成在所说第三层上的Ge第四层，所说第四层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
外延形成在所说第四层上的Si1-wGew第五层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第五层处于压应变，及
外延形成在所说第五层上的Si1-xGex第六层。
10．如权利要求9的分层结构，还包括处于所说第一层的应变释放结构中的Si1-yGey过调节层，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
11．如权利要求9的分层结构，其特征在于：有源器件区是掩埋复合沟道结构，由所说第四层外延Ge沟道和所说第五层外延Si1-wGew沟道构成，相对单层沟道器件有较高的压应变，以提供更深的量子阱或更高的势垒来更好地限制空穴。
12．如权利要求9的分层结构，其特征在于：所说第四层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
13．如权利要求9的分层结构，其特征在于：在所说第五层中Ge含量w可以渐变，从接近所说第四层的较高Ge含量朝所说第五层的上表面的Ge含量逐渐减低。
14．如权利要求9的分层结构，其特征在于：间隔区是所说第三层构成的单分层结构，其中所说第三层是应变Si。
15．如权利要求9的分层结构，其特征在于：所说第三层处于张应变，且在与所说第二层的界面处的厚度相对所说第一层小于其临界厚度。
16．如权利要求9的分层结构，其特征在于：所说Si第三层可以用有可调节厚度的弛豫Si1-xGex层替换，以便间隔层的厚度可以相应地变化，从而为器件应用使供应剂量优化成为0．4到425K范围内的温度的函数。
17．如权利要求9的分层结构，其特征在于：所说第二层是p掺杂Si1-xGex层，形成在所说第四层和所说第五层的沟道区下面，并通过所说Si第三层而与之隔开。
18．如权利要求16的分层结构，其特征在于：所说第二层的供应层形成在所说第四层和第五层的沟道区下面并通过所说弛豫Si1-xGex层与之隔开。
19．一种形成p沟道场效应晶体管的分层结构，包括：
单晶衬底，
外延形成在所说衬底上的弛豫Si1-xGex第一层，其中Ge组分比x在0．35到0．5范围，
外延形成在所说第一层上的Ge第二层，所说第二层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
外延形成在所说第二层上的Si1-wGew第三层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第三层处于压应变，
外延形成在所说第三层上的不掺杂Si1-xGex第四层，
外延形成在所说第四层上的不掺杂Si第五层，及
外延形成在所说第五层上的p掺杂Si1-xGex第六层。
20．如权利要求19的分层结构，还包括处于所说第一层的应变释放结构中的Si1-yGey过调节层，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
21．如权利要求19的分层结构，其特征在于：有源器件区是掩埋复合沟道结构，由所说第二层外延Ge沟道和所说第三层外延Si1-wGew沟道构成，相对单层沟道器件有较高的压应变，以提供更深的量子阱或更高的势垒来更好地限制空穴。
22．如权利要求19的分层结构，其特征在于：所说第二层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
23．如权利要求19的分层结构，其特征在于：在所说第三层中Ge含量w可以渐变，从接近所说第二层的较高Ge含量朝所说第三层的上表面的Ge含量逐渐减低。
24．如权利要求19的分层结构，其特征在于：间隔区是包括所说应变Si第五层和所说弛豫Si1-xGex第四层的复合分层结构。
25．如权利要求19的分层结构，其特征在于：所说第五层处于张应变，且在与所说第二层的界面处的厚度相对所说第一层小于其临界厚度。
26．如权利要求19的分层结构，其特征在于：供应层是所说第六层的p掺杂Si1-xGex层，形成在所说第二层和第三层的沟道区上面，并通过所说Si第五层和Si1-xGex第四层的复合间隔结构隔开。
27．一种形成p沟道场效应晶体管的分层结构，包括：
单晶衬底，
外延形成在所说衬底上的弛豫Si1-xGex第一层，其中Ge组分比x在0．35到0．5范围，
外延形成在所说第一层上的Ge第二层，所说第二层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
外延形成在所说第二层上的Si1-wGew第三层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第三层处于压应变，
外延形成在所说第三层上的不掺杂Si1-xGex第四层，
和外延形成在所说第四层上的p掺杂Si1-xGex第五层。
28．如权利要求27的分层结构，还包括处于所说第一层的应变释放结构中的Si1-yGey过调节层，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
29．如权利要求27的分层结构，其特征在于：有源器件区是掩埋复合沟道结构，由所说第二层外延Ge沟道和所说第三层外延Si1-wGew沟道构成，相对单层沟道器件有较高的压应变以提供更深的量子阱或更高的势垒来更好地限制空穴。
30．如权利要求27的分层结构，其特征在于：所说第二层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
31．如权利要求27的分层结构，其特征在于：在所说第三层中Ge含量w可以渐变，从接近所说第二层的较高Ge含量朝所说第三层的上表面的Ge含量逐渐减低。
32．如权利要求27的分层结构，其特征在于：间隔区是由所说弛豫Si1-xGex第四层构成的单分层结构。
33．如权利要求27的分层结构，其特征在于：所说Si1-xGex第四层可以用薄的应变相当的Si层代替，从而可以给MODFET器件提供薄的间隔层厚度。
34．如权利要求27的分层结构，其特征在于：所说第五层是p掺杂Si1-xGex层，其形成在所说第二层和第三层的沟道区上面，并通过所说Si1-xGex第四层与之隔开。
35．如权利要求33的分层结构，其特征在于：所说第五层是p掺杂Si1-xGex层，其形成在所说第二层和第三层的沟道区上面，并通过薄应变相当的Si层隔开。
36．一种包括权利要求1的分层结构的场效应晶体管结构，还包括：
至少选择去除所说第七层到第二层而产生的电隔离区，
形成在所说第七层上的肖特基栅极，
置于所说栅极一侧的源极，和
置于所说栅极另一侧的漏极。
37．一种包括权利要求9的分层结构的场效应晶体管结构，还包括：
至少选择去除所说第六层到第二层而产生的电隔离区，
形成在所说第六层上的肖特基栅极，
置于所说栅极一侧的源极，和
置于所说栅极另一侧的漏极。
38．一种包括权利要求1的分层结构的场效应晶体管结构，还包括：
至少选择去除所说第七层到第二层而产生的电隔离区，
形成在所说第七层上的栅介质，
形成在所说栅介质上的栅极，
置于所说栅极一侧的源极，和
置于所说栅极另一侧的漏极。
39．一种包括权利要求9的分层结构的场效应晶体管结构，还包括：
至少选择去除所说第六层到第二层而产生的电隔离区，
形成在所说第六层上的栅介质，
形成在所说栅介质上的栅极，
置于所说栅极一侧的源极，和
置于所说栅极另一侧的漏极。
40．一种包括权利要求19的分层结构的场效应晶体管结构，还包括：
至少选择去除所说第六层到第二层而产生的电隔离区，
形成在所说第六层上的栅介质，
形成在所说栅介质上的栅极，
置于所说栅极一侧的源极，和
置于所说栅极另一侧的漏极。
41．一种包括权利要求27的分层结构的场效应晶体管结构，还包括：
至少选择去除所说第五层到第二层而产生的电隔离区，
形成在所说第五层上的栅介质，
形成在所说栅介质上的栅极，
置于所说栅极一侧的源极，和
置于所说栅极另一侧的漏极。
42．一种其上形成电器件的分层结构，包括：
单晶衬底，
在所说衬底上外延形成的弛豫Si1-xGex第一层，其Ge组分x为0．35到0．5，
处于所说第一层的弛豫结构中的Si1-yGey过调节层，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层顶部的临界厚度，及
外延形成在所说第一层上的Si1-xGex第二层。
43．一种形成p沟道场效应晶体管的方法，包括步骤：
选择单晶衬底，
在所说衬底上外延形成弛豫Si1-xGex第一层，其Ge组分x为0．35到0．5，
在所说第一层上外延形成Si1-xGex第二层，
在所说第二层上外延形成不掺杂的Si第三层，
在所说第三层上外延形成不掺杂的Si1-xGex第四层，
在所说第四层上外延形成Ge第五层，所说第五层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
在所说第五层上外延形成Si1-wGew第六层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第六层处于压应变，
和在所说第六层上外延形成Si1-xGex第七层。
44．如权利要求43的方法，还包括在所说第一层的应变释放结构中形成Si1-yGey过调节层的步骤，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
45．如权利要求43的方法，其特征在于：所说第五层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
46．如权利要求43的方法，其特征在于：形成第六层的步骤包括使所说第六层中Ge含量w渐变的步骤，从接近所说第五层的较高Ge含量朝所说第六层的上表面的Ge含量逐渐减低。
47．如权利要求43的分层结构，其特征在于：所说第二层是p掺杂Si1-xGex层，该层形成在所说第五层和所说第六层的沟道区下面，并通过所说Si第三层和所说Si1-xGex第四层而与之隔开，所说第二层厚度为1到20nm，优选厚度为4到5nm，电活性施主剂量为1到3×1012cm-2。
48．一种形成p沟道场效应晶体管的方法，包括：
选择单晶衬底，
在所说衬底上外延形成弛豫Si1-xGex第一层，其中Ge组分比x在0．35到0．5范围，
在所说第一层上外延形成Si1-xGex第二层，
在所说第二层上外延形成不掺杂Si第三层，
在所说第三层上外延形成Ge第四层，所说第四层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
在所说第四层上外延形成Si1-wGew第五层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第五层处于压应变，及
在所说第五层上外延形成Si1-xGex第六层。
49．如权利要求48的方法，还包括在所说第一层的应变释放结构中形成Si1-yGey过调节层的步骤，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
50．如权利要求48的分层结构，其特征在于：所说第四层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
51．如权利要求48的方法，其特征在于：形成所说第六层的步骤包括使所说第五层中Ge含量w渐变的步骤，从接近所说第四层的较高Ge含量朝所说第五层的上表面的Ge含量逐渐减低。
52．如权利要求48的方法，其特征在于：所说Si第三层可以用有可调节厚度的弛豫Si1-xGex层替换，以便间隔层的厚度可以相应地变化，从而对于器件应用可以使供应剂量优化为0．4到425K范围内的温度的函数。
53．如权利要求48的方法，其特征在于：所说p掺杂Si1-xGex第二层形成在所说第四层和所说第五层的沟道区下面，并通过所说Si第三层而与之隔开。
54．如权利要求52的方法，其特征在于：所说第二层的供应层形成在所说第四层和第五层的沟道区下面并通过所说弛豫Si1-xGex层与之隔开。
55．一种形成p沟道场效应晶体管的方法，包括：
选择单晶衬底，
在所说衬底上外延形成弛豫Si1-xGex第一层，其中Ge组分比x在0．35到0．5范围，
在所说第一层上外延形成Ge第二层，所说第二层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
在所说第二层上外延形成Si1-wGew第三层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第三层处于压应变，
在所说第三层上外延形成不掺杂Si1-xGex第四层，
在所说第四层上外延形成不掺杂Si第五层，和
在所说第五层上外延形成p掺杂Si1-xGex第六层。
56．如权利要求55的方法，还包括形成Si1-yGey过调节层的步骤，该层处于所说第一层的应变释放结构中，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
57．如权利要求55方法，其特征在于：所说第二层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
58．如权利要求55的方法，其特征在于：形成第三层的步骤包括使所说第三层中Ge含量w渐变的步骤，从接近所说第二层的高Ge含量朝所说第三层的上表面的Ge含量逐渐减低。
59．如权利要求55的方法，其特征在于：所说p掺杂Si1-xGex第六层的供应层形成在所说第二层和第三层的沟道区上面，并通过所说Si第五层和Si1-xGex第四层构成的复合间隔结构隔开。
60．一种形成p沟道场效应晶体管的方法，包括：
选择单晶衬底，
在所说衬底上外延形成弛豫Si1-xGex第一层，其中Ge组分比x在0．35到0．5范围，
在所说第一层上外延形成Ge第二层，所说第二层处于压应变、且它的厚度小于相对所说第一层的临界厚度，
在所说第二层上外延形成Si1-wGew第三层，其中Ge组分比w在0．5到＜1．0范围，且w-x＞0．2，由此所说第三层处于压应变，
在所说第三层上外延形成不掺杂Si1-xGex第四层，和
在所说第四层上外延形成p掺杂Si1-xGex第五层。
61．如权利要求60的方法，还包括在所说第一层的应变释放结构中形成Si1-yGey过调节层的步骤，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层的临界厚度。
62．如权利要求60的方法，其特征在于：所说第二层在没有Ge膜的3D生长以产生界面粗糙问题的温度下并且在Ge薄膜出现2D生长的275到350℃的温度下形成。
63．如权利要求60的方法，其特征在于：形成第三层的步骤包括使所说第三层中Ge含量w渐变的步骤，从接近所说第二层的高Ge含量朝所说第三层的上表面的Ge含量逐渐减低。
64．如权利要求60的方法，其特征在于：所说p掺杂Si1-xGex第五层形成在所说第二层和第三层的沟道区上面，并通过所说Si1-xGex第四层与之隔开。
65．如权利要求60的分层结构，其特征在于：所说第五层是p掺杂Si1-xGex层，其形成在所说第二层和第三层的沟道区上面，并通过薄应变相当的Si层与之隔开。
66．一种形成场效应晶体管结构的方法，包括权利要求43的方法，还包括以下步骤：
至少选择去除所说第七层到第二层从而形成电隔离区，
在所说第七层上形成肖特基栅极，
形成置于所说栅极一侧的源极，
和形成置于所说栅极另一侧的漏极。
67．一种形成场效应晶体管结构的方法，包括权利要求48的方法，还包括以下步骤：
至少选择去除所说第六层到第二层从而形成电隔离区，
在所说第六层上形成肖特基栅极，
形成置于所说栅极一侧的源极，
和形成置于所说栅极另一侧的漏极。
68．一种形成场效应晶体管结构的方法，包括权利要求1的方法，还包括以下步骤：
至少选择去除所说第七层到第二层从而形成电隔离区，
在所说第七层上形成栅介质，
在所说栅介质上形成栅极，
形成置于所说栅极一侧的源极，
和形成置于所说栅极另一侧的漏极。
69．一种形成场效应晶体管结构的方法，包括权利要求48的方法，还包括以下步骤：
至少选择去除所说第六层到第二层从而形成电隔离区，
在所说第六层上形成栅介质，
在所说栅介质上形成栅极，
形成置于所说栅极一侧的源极，
和形成置于所说栅极另一侧的漏极。
70．一种形成场效应晶体管结构的方法，包括权利要求55的方法，还包括以下步骤：
至少选择去除所说第六层到第二层从而形成电隔离区，
在所说第六层上形成栅介质，
在所说栅介质上形成栅极，
形成置于所说栅极一侧的源极，
和形成置于所说栅极另一侧的漏极。
71．一种形成场效应晶体管结构的方法，包括权利要求60的方法，还包括以下步骤：
至少选择去除所说第五层到第二层从而形成电隔离区，
在所说第五层上形成栅介质，
在所说栅介质上形成栅极，
形成置于所说栅极一侧的源极，
和形成置于所说栅极另一侧的漏极。
72．一种形成电器件的方法，包括步骤：
形成单晶衬底，
在所说衬底上外延形成弛豫Si1-xGex第一层，其Ge组分x为0．35到0．5，
在所说第一层的弛豫结构中形成Si1-yGey过调节层，其Ge组分比为y，其中y=x+z，而z在0．01到0．1之间，其厚度小于相对所说第一层上部的临界厚度，及
在所说第一层上外延形成Si1-xGex第二层。
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