CN1264277C - 延迟线的频率范围微调 - Google Patents

Abstract

根据本发明，延迟线中包含多个与输入和输出相连接的延迟元件，该延迟元件把一个延迟引入到通过这些延迟元件的信号中。电压装置向这些延迟元件提供电压，可调的电压装置至少向延迟元件提供一个预定电压，从而可根据预定电压来修正延迟元件中的延迟。可以在延迟锁定闭环回路，时钟电路或其它电路中采用这种延迟线。

Description

延迟线的频率范围微调

技术领域

本公开涉及延迟线，特别涉及一种用于微调数据通路的频率范围的装置，该数据通路采用了具有向下分类性能(down sortcapability)的延迟锁定闭环电路。

背景技术

延迟锁定闭环电路(DLL)能够把周期性输入信号与输出信号进行比较。在此方式下，两个信号的相位差能够接近于零。参考图1是一个常规的DLL10。输入信号CKin是输入到延迟线12和相位比较器14的。通过采用相位比较器14使输出信号CKout与输入信号CKin进行比较。延迟线12在相位比较器14的调节下，使得输入信号与输出信号之间的相位差为零。当在输入信号CKin与输出信号CKout之间的延迟达到一个时钟周期T或其倍数KT时，延迟线12就稳定了(KT，此处K是一个自然数)。例如，在给定的集成电路上，采用DLL10可以使输入时钟与输出时钟同步。

参考图2，其是一个DLL电路的应用。DLL20中的延迟是由接收装置22和驱动装置24引入的。该延迟由延迟元件26来补偿。延迟元件26补偿了反馈回路中@的延迟，此处@＝R+D。R是由接收装置22引入的延迟；而D是由驱动装置24引入的延迟。当其相位差变为2Kβ，也就是说，当输入信号与输出信号之间的延迟等于时钟周期的倍数即KT时，输入时钟与输出时钟，Ckin与CKout分别同步。这时，相位比较器14检测出它的两个输入26和27之间的相位差为零。输入26与输入时钟(Ckin)相比延迟为R；输入27与输入时钟(Ckin)相比延迟为KT+R，此处T是时钟周期。在图2所示和说明的情况下，延迟线的控制信号(指针)30不断调节直到输入26和27之间同步。

参考图3，其是DLL电路的具体应用。采用电路40使输出数据流DQout同步。通过DLLCLK信号，输出数据DQ被锁存在D触发器(DFF)中。该延迟是接收装置的延迟R、驱动装置的延迟D以及由触发器DFF引入的延迟的总和。

延迟锁定闭环电路(DLL)的频率范围可通过如下方法计算出来。DLL电路的最大频率对应着延迟线的最小延迟Dmin，该最小延迟对应着图3中箭头30处的最小值。KT＝R+Dmin+D或者Fmax＝K/(R+Dmin+D)。通过增加接收装置22的速度，或者在数据通路中使延迟变小，这个延迟是延迟线12的插入延迟，或者通过同步到周期T的倍数，均可得到高频。在高频工作方式下，延迟线引入的延迟将很小。这表明应选择非常小的延迟步长来减少电路信号的抖动。

DLL电路的最小频率对应着延迟线12的最大延迟Dmax，该最大延迟对应着箭头30处的最大值。KT＝R+Dmax+D或者Fmin＝K/(R+Dmax+D)。

有些场合下需要采用低频工作方式。联合电子器件工程委员会(JEDEC)要求器件能够在标称频率的二分之一的频率下正常工作。(参考JC-42·3C，RAM Timing分会和Parametrics，Albuquerque，新墨西哥，1998·6·3)。例如，100兆赫兹的芯片应能够在50兆赫兹的频率下正常工作。这个要求与芯片的高频工作方式相矛盾。在高频工作方式下，延迟线12中的延迟元件会很小，以至于在芯片运行的过程中，调节延迟线引入的抖动最小。在低频工作方式下，延迟线12引入的延迟会非常高。由于单位延迟非常小，在这种情况下，必须采用长延迟线。至于数字式DLL电路，为确保正常运行需要更多的控制位(箭头处信号就需更多的控制位)。还有，在芯片上需要给延迟线更多的布线区。假如芯片上有沟道长度较短的元件(如晶体管)，那么，对于JEDEC中对低频工作方式的要求是非常难以满足的。当延迟线中有短沟道元件时，延迟线中每一个元件的单位延迟会更小，这表明，由延迟线引入的总延迟将更小，也表明最小工作频率将变大。

参考图4，其是一个典型的延迟线70。该延迟线70带有延迟控制电路72，它输入由相位比较器14(图1-3)产生的数字字。该数字字使能2∶1多路复用器的合适多路复用器74。根据数字字的数位值(place value)分级配置多路复用器74。延迟线的输入(IN)是一个周期性信号，比如时钟信号，并且把该信号加到多个延迟单元76上。这些延迟单元76都有一对反相器，用于把适当的延迟传送给输入周期性信号。这些反相器由恒压电源提供电能。根据控制电路72中的数字字触发的多路复用器74来设置延迟线70中采用的延迟单元76的数目。从输入(IN)到输出(OUT)，通过预定数目的反相器组，2∶1多路复用器组成的电路会提供一个合适的延迟，以使得输入信号与输出信号基本上同步。

发明内容

因此，通过改变加在延迟线中延迟元件上的供电电压，需要一种延迟线，其应该既可在高频下工作又可在低频下工作。更进一步，需要一种延迟锁定闭环电路，其利用了在集成电路中的延迟线。

根据本发明，延迟线中有多个连接着输入和输出的延迟元件，这些延迟元件的作用是：向通过延迟元件的信号引入一延迟。电压装置用来调节加在该多个延迟元件上的电压，可调节电压装置向延迟元件提供一预定电压，使得根据预定电压就可以改变延迟元件中的延迟。

按照本发明，延迟锁定闭环回路应有一连接着输入和输出的延迟线，延迟线中有多个延迟元件，这些延迟元件的作用是：向通过延迟元件的信号引入一延迟。相位比较器与输入和输出连接，用于向延迟线提供一个控制信号，使得延迟线提供使输出信号与输入信号同步的延迟。电压装置与该多个延迟元件相连接，用来调节加在该多个延迟元件上的电压，可调节电压装置向延迟元件提供一预定电压，使得根据预定电压就可以改变延迟元件中的延迟。

时钟电路中有一个输入节点，其用来接收从接收装置送出的延迟输入信号。在延迟锁定闭环回路中的延迟线与输入节点和输出节点相连接。延迟线中的延迟元件组与输入节点和输出节点相连接，这些延迟元件的作用是：向通过延迟元件和电压装置的信号引入一延迟，延迟线还包括一电压装置，用来调节加在该多个延迟元件上的电压，可调节该电压装置向延迟元件提供一预定电压，使得根据预定电压就可以改变延迟元件中的延迟。相位比较器和输出节点相连接。该相位比较器输出一控制信号，用来设定延迟线中的延迟，同时相位比较器还和输入节点相连接。还有触发器，其由从延迟线得到的时钟信号使能，使得数据通过触发器向驱动装置传输。

在另一实施方案中，该多个延迟元件中每一个延迟元件都有一延迟单元，每一个延迟单元中都可以有一对串联的反相器。根据延迟控制信号，这些延迟元件可被多路复用，使得可根据延迟控制信号来触发适当数目的延迟元件。电压装置最好输出一个根据延迟控制信号的电压。一个电压装置最好至少可提供两种恒定的电压。通过调节电压装置，可以使延迟线从工作频率转换到测试频率。测试频率大约是工作频率的二分之一。控制信号可以是相位比较器产生的数字式控制信号。延迟锁定闭环回路中还有在输出和相位比较器之间连接的延迟元件。

本发明的这些目的、特点和优点将在以下对实例的详细说明并参考附图将变得更为清楚。

附图说明

以下将参考如下各图详细论述优选的实例：

图1是延迟锁定闭环电路现有技术的简图；

图2是具有延迟元件的现有技术延迟线的简图，该延迟元件表示由电路元件引入的延迟；

图3是向一个用来锁存数据的触发器提供时钟信号的现有技术延迟锁定闭环电路的简图；

图4是在输入和输出之间提供一延迟的现有技术延迟线的简图；

图5是根据本发明的带有电压发生器的延迟锁定闭环电路的简图；

图6是展示延迟线的本发明实例中的简图；

图7是根据本发明的延迟与电压发生器供电电压的关系图；

图8是根据本发明的另一实例的简图，其展示该延迟线有延迟元件和电压调节器；

图9是根据本发明的另一实例的简图，其展示出带有延迟元件和电源电压的延迟线，其中的延迟元件可由一个控制信号控制并是多路复用器；

图10是根据本发明的另一实例的简图，其展示出根据本发明用于通过改变反相器的速度来调节延迟的晶体管；

图11是根据本发明的转发电路简图，采用它来重新调节延迟线的输出，从而使得输出与其它电路相匹配；

图12是展示根据本发明采用图11中的转发电路的简图；

图13是根据本发明用来提供调节电压的调节电路的简图。

具体实施方式

本公开涉及延迟线，尤其涉及一种用于微调数据通路的频率范围的装置，该数据通路采用了具有向下分类性能的延迟琐定闭环电路。本发明提供通过采用可变供电电压来调节延迟的电路。通过改变加在延迟线中的元件上的电压，在不改换元件的条件下，可以调节延迟。更具有优点的是，在高频工作方式下可以采用具有可变电压的延迟线，而该延迟线原本是为低频工作方式设计制造的，例如芯片的测试。

现在论述各图的具体细节，其中，在几个图中类似的参考数用于标识类似的或相同的元件。首先在图5示出了根据本发明的延迟锁定闭环电路(DLL)100。输入信号CKin输入到延迟线112和相位比较器114。相位比较器114包含例如为逻辑电路的电路，它分析节点A和结点B来比较其上的周期性循环。通过采用相位比较器114，输出信号CKout和输入信号CKin进行比较。相位比较器114通过设置或调节延迟线112从而使得输入信号和输出信号之间的相位差为零。为了做到这一点，延迟线112的延迟与结点A和结点B之间的延迟同步增加或同步减少。当在输入信号CKin与输出信号CKout之间的延迟达到一个时钟周期T或其倍数KT时，延迟线112就稳定了(KT，此处K是一个自然数)。如图5所示，箭头P由相位比较器114产生，用来控制延迟线112。根据本发明，采用电源电压发生器电路116来产生且调节加到延迟线112中延迟元件上的电压Vdd。电源发生器电路116可以包含输入电路118，用它来接收箭头P处的信号，据此来调节电源电压。

通过采用电压发生器电路116，本发明可为其中利用DLL100的电路微调频率范围。该电路可以更好地设计为高频工作方式，即f＝100MHz或更大的频率，并且还满足JEDEC的具体要求，如在1/2f下运行。通过调节供电电压，延迟元件中的延迟时间的变化将与加到延迟元件上的电压成反比。在实例中，供电电压发生器116可设置为第一电压，用于其上形成DLL100的集成电路芯片的工作。设置的第二电压用来测试集成电路芯片。在该实例中，电压发生器116可以包括两个或多个分立电压，它们由施加控制信号M来设置。另外，用箭头P处的信号来控制电压发生器116的输出电压可以补偿DLL电路100的变化。电压发生器116可以同时或不同时把不同的分立电压加到不同的延迟元件上。这可以在电压发生器116的电路中或在其外部实现。

参考图6和7，图6是根据本发明的延迟线200的实例；而图7是延迟与加在延迟线200上的电压Vdd的关系图。延迟线200包括一个输入(IN)和一个输出(OUT)，它们分别用来接收和输出一个周期性信号，例如一个时钟信号。延迟线200可以包括多个延迟元件，这些延迟元件中可以包括有例如反相器的门电路，尽管在延迟线200中可以采用其它门电路或电路。延迟线的门电路由产生Vdd的电压发生器202提供电源，如图7所示，随着供电电压Vdd变大，延迟线200中的延迟变小。虽然，延迟线200中的延迟和供电电压Vdd之间成负斜率的线性关系，但是在这些参数之间还可以采用其它关系。更进一步，依赖于延迟线200的工作，还可以采用延迟和供电电压的其它范围。在延迟线200的工作过程中，可根据所需的延迟，采用控制电路、比较器、反馈回路或其它器件来控制供电电压Vdd。

参考图8，其示出本发明另一实例的延迟线300。延迟线300中有多个延迟单元302。在该优选实例中，延迟单元302包含一时串联连接的反相器304。当然也可以采用其它延迟单元或电路，如简单的RC电路。电压发生器电路306与每一个反相器304相连接，向它们提供电源。在该实例中，采用相位比较器或/和反馈回路308可以控制电压发生器电路306，其中反馈回路分析周期性输入信号与周期性输出信号以提供控制信号来调节电压发生器输出的供电电压Vdd。在另一实例中，包括一个控制信号C来调节电压发生器306的供电电压Vdd。信号C可以是一个与电压发生器的输出成比例的数字字。该数字字是由逻辑电路或其它电路提供的。在此方式下，通过如上所述的延迟线300可以来调节延迟。在另一实例中，单独控制延迟单元302来取得在延迟线300中的期望的延迟。电压发生器306可以输出多个相同的电压(Vdd1＝Vdd2＝Vdd3)；也可以输出不同的电压(Vdd1不等于Vdd2不等于Vdd3)；也可以根据设计的要求和所需的延迟把以上两种方法结合起来。

参考图9，其是根据本发明的延迟线300的另一实例。延迟线400如图所示。延迟线400中有一延迟控制电路402，它输入由相位比较器404产生的数字字。该数字字使能合适的多路复用器406，例如为2∶1的多路复用器。根据数字字的数位值分级配置多路复用器406。延迟线的输入(IN)是一个周期性信号，比如时钟信号，同时还把该信号加到多个延迟单元408上。延迟单元408的每一个都优选有一对反相器410，用于往输入的周期性信号中加入一个合适的延迟。根据控制电路402中的数字字触发的多路复用器406来设置延迟线400中采用的延迟单元408的数目。从输入(IN)到输出(OUT)，通过预定数目的反相器组，由多路复用器406组成的电路会提供一个合适的延迟，以使得输入信号与输出信号基本上同步。根据本发明，可根据延迟控制信号，通过电压发生器412调节供电电压Vdd；或者，在另一实例中，Vdd可被设定为一特定值来调节延迟线400以达到预定的频率。例如Vdd的第一个电压对应着第一个频率，而Vdd的第二个电压对应着第二个频率，此处第一个频率是工作频率，第二个频率较小，如约为二分之一的工作频率。在一实例中，较低频率可用于测试，或者集成电路可标上较低频率出售，也就是说，采用本发明后，工作频率为100MHz的芯片可以被标上60MHz而出售。采用本发明后，上述参考图3的频率Fmax和Fmin将有更大的裕量，这是因为可以减少Dmin和Dmax以改善工作频率。

参考图10，其是采用本发明的另一实例。延迟线500包含多个延迟单元502。每一个延迟单元502中都有一个反相器504，而每一个反相器中又有一个P型场效应管(PFET)508和一个N型场效应管(NFET)510。根据本发明，一个NFET512和一个PFET514与反相器504串联连接(源极对漏极)。采用电压调节器电路516可对NFET512和PFET514进行可调控制。电压调节电路516中有一个高电压调节电路518和一个低电压调节电路520，它们各自根据一个控制信号向NFET512和PFET514可调节地提供供电电压。控制信号可由反馈回路提供，或者由外部设置模式或外部开关提供。在这种方式下，采用PFET514和NFET512调节控制反相器504的速度，从而调节控制通过延迟线500的延迟。分别调节电压调节器518和520输出的高电平控制电压和/或低电平控制电压，以改变PFET514和NFET512的电阻从而提供反相器504中或多或少的延迟。

也可采用其它电路。例如，代替用于提供延迟的反相器，可以采用其中根据栅极信号其电阻增加的单个晶体管。当延迟变大，则需触发更多的晶体管，而当延迟变小，只需触发较少的晶体管。另外也可采用其它RC电路。

参考图11，在有些情况下，需要改变可调延迟线的输出，使其与其它电路相匹配。如图11所示，采用变换器电路600，例如，电平变换器。电路600接收延迟元件603的数据输出(如图所示的反相器601)。该延迟元件采用可调供电电压Vdd并且采用另一供电电压Vddx重新调节数据，电压Vddx大于或等于延迟线供电电压Vdd。在这种方式下，变换后的输出用于和其它电路相匹配。参考图12，在延迟线610和触发器DFF之间采用变换器电路600，用来把延迟线610的输出变换为触发器DFF的输入，而该延迟线是采用本发明用来提供一个可调延迟的。通过变换的输出将与触发器DFF相匹配。

参考图13，其是根据本发明而采用的电压调节电路700。在DLL电路100中，把电压调节或发生电路700当作一个分开的独立单元，或者采用降低DLL中噪声的电压发生电路来调节加在延迟元件上的供电电压。电压发生电路700中有一个带有n个中间抽头的分压器702。分压器702把调节的供电电压分为多个参考电压V1到Vn。一个n∶1的多路复用器704选择其中一个参考电压，并把它作为比较器706a端的参考电压输入。a端的参考电压是根据加到多路复用器704上的控制输入信号来选择的。控制输入信号可以从反馈回路得到，也可从相位比较器得到(例如，相位比较器404)，或者，也可从外部电源得到。比较电压将由加在延迟线上的电压求出，而该延迟线采用了另一个分压器711并且它与比较器706的b比较端相连接。当比较器706检测出参考电压大于比较电压时，比较器706的输出接通调节装置710以供给电流并使电压Vdd增高。如果参考电压高于比较电压的差值愈大，则接通调节装置710愈困难，供给Vdd更多的电流。当参考电压小于比较电压时，通过比较器706关断调节装置，使其没有电流输出到Vdd。在此方式下，可用控制输入信号来调节在预定频率范围内的延迟线712上的电压。

已用如图所示的延迟线来说明了本发明。在许多器件中都可以采用本发明，特别是在集成电路器件中更是如此。这种器件中可带有动态随机存取存储器(DRAMS)、处理器和由于电路延迟而需要同步的其它电路。图3中描述的电路就采用了本发明。如图3，在高频工作方式下，延迟线12中的延迟元件会很小，以至于在芯片运行的过程中由调节延迟线引入的波动最小。然而，根据本发明，为了达到低频或检测频率工作，应更好地调节加在延迟元件上的供电电压，增加延迟单元的数目，提供足够的延迟(这些延迟单元会加大电路的波动)。在低频工作方式下，延迟线12引入的延迟会非常高。由于单位延迟非常小，在这种情况下，必须采用长时延迟线。至于数字式DLL电路，为确保正常运行需要更多的控制位(箭头处信号就需更多的控制位)。还有，在芯片上需要给延迟线更多的布线区。根据本发明，通过调节加在延迟元件上的供电电压，则延迟线的长度不必加长，延迟线的布线区也不必加大。通过采用本发明可以满足JEDEC对于低频工作方式的要求(如上所述)。更进一步，采用本发明可以更好地补偿短沟道晶体管。短沟道长度可增加芯片的速度，并且采用本发明可以补偿增加的速度从而可以在更低的频率下运行。

以作为存储器芯片的集成电路为例子说明了本发明。然而，本发明有更宽的应用面，可以在处理器芯片应用，可以在动态随机存储器(DRAMS)中被嵌入，可以在专用集成电路中应用(ASICS)，也可以在需要延迟补偿或跟踪的电路中使用。

已经说明了延迟线新型频率范围调节的优选实例，其是示例性的而非限制性的，注意，根据上述经验，本领域技术人员可对此作变化和修改。因此可以理解，在由所附权利要求概括的本发明范围和精神之内，对本发明的特定实例可进行改变。所以，已对本发明特别是要求专利法保护的那部分进行了详细地说明，所要求保护的内容在所附权利要求中提出。

Claims (24)

1.一种延迟线，包括：

多个连接着输入和输出的延迟元件，这些延迟元件的作用是：向通过延迟元件的信号引入一延迟；和

电压装置，其用来调节加在该多个延迟元件上的电压，电压装置同时向延迟线的不同部分分配具有不同幅度的多个电压，用于选择性地改变通过同一延迟线中各个延迟元件的延迟，从而根据不同幅度的电压改变延迟元件中的延迟，其中根据一个延迟控制信号对多个延迟元件进行多路复用，从而根据该延迟控制信号来激活延迟元件。

2.根据权利要求1的延迟线，其中在所述多个延迟元件中，每一个延迟元件都包含一个延迟单元，而延迟单元包括一对串联的反相器。

3.根据权利要求1的延迟线，其中电压装置根据延迟控制信号输出不同幅度的电压。

4.根据权利要求1的延迟线，其中所述不同幅度的电压包括至少两个恒定电压电平。

5.根据权利要求1的延迟线，其中通过调节电压装置把延迟线从工作频率调节到较低频率。

6.根据权利要求5的延迟线，其中所述较低频率是工作频率的一半。

7.根据权利要求1的延迟线，其中还包括连接到延迟线的输出的晶体管电路，该晶体管电路用于调整通过延迟线传递的数据，以便补偿施加到延迟元件上的不同幅度的电压。

8.一种延迟锁定环路，包括：

连接一个输入和一个输出的延迟线，该延迟线中有多个延迟元件，这些延迟元件把一延迟引入了通过延迟元件的信号中；

连接到所述输入和输出的相位比较器，用于向延迟线提供控制信号，使得延迟线提供使输出信号和输入信号同步的延迟；和

连接到该多个延迟元件的电压装置，用来调节加在该多个延迟元件上的电压，电压装置同时向延迟线的不同部分分配具有不同幅度的多个电压，用于选择性地改变通过同一延迟线中各个延迟元件的延迟，从而根据不同幅度的电压改变延迟元件中的延迟，其中根据所述控制信号对多个延迟元件进行多路复用，从而根据该控制信号来激活延迟元件。

9.根据权利要求8的延迟锁定环路，其中该多个延迟元件的每一个延迟元件都包含一个延迟单元，而每个延迟单元包括一对串联的反相器。

10.根据权利要求8的延迟锁定环路，其中电压装置根据控制信号输出具有不同幅度的电压。

11.根据权利要求8的延迟锁定环路，其中所述不同幅度的电压包括至少两个恒定电压电平。

12.根据权利要求8的延迟锁定环路，其中由相位补偿器以数字方式产生所述控制信号。

13.根据权利要求8的延迟锁定环路，还包括连接在输出和相位比较器之间的延迟元件。

14.根据权利要求8的延迟锁定环路，其中通过调节电压装置把延迟线从工作频率调节到较低频率。

15.根据权利要求14的延迟锁定环路，其中所述较低频率是工作频率的一半。

16.根据权利要求8的延迟锁定环路，其中还包括连接到延迟线的输出的晶体管电路，该晶体管电路用于调整通过延迟线传递的数据，以便补偿施加到延迟元件上的不同幅度的电压。

17.一种时钟电路，包括：

从接收装置接收延迟输入信号的输入节点；

延迟锁定环路，它具有连接到输入节点和输出节点的延迟线，该延迟线包括：

连接在输入节点和输出节点之间的多个延迟元件，这些延迟元件用于把一延迟引入到通过延迟元件的信号中；和

用来调节加在该多个延迟元件上的电压的电压装置，电压装置同时向延迟线的不同部分分配具有不同幅度的多个电压，用于选择性地改变通过同一延迟线中各个延迟元件的延迟，从而根据不同幅度的电压改变延迟元件中的延迟，其中根据所述控制信号对多个延迟元件进行多路复用，从而根据该控制信号来激活延迟元件；

连接到输出节点的相位比较器，该相位比较器用于提供控制信号来设定延迟线中的延迟，相位比较器连接到输入节点；和

由从延迟线输出的时钟速率使能的触发器，以允许数据通过该触发器传输到驱动装置。

18.根据权利要求17的时钟电路，其中该多个延迟元件的每一个延迟元件都包含一个延迟单元，而每个延迟单元包括一对串联的反相器。

19.根据权利要求17的时钟电路，其中电压装置根据控制信号输出电压。

20.根据权利要求17的时钟电路，其中具有不同幅度的电压包括至少两个恒定电压电平。

21.根据权利要求17的时钟电路，由相位比较器以数字方式产生所述控制信号。

22.根据权利要求17的时钟电路，其中通过调节电压装置把延迟线从工作频率调节到较低频率。

23.根据权利要求22的时钟电路，其中所述较低频率是工作频率的一半。

24.根据权利要求17的时钟电路，其中还包括连接到延迟线的输出的晶体管电路，该晶体管电路用于调整通过延迟线传递的数据，以便补偿施加到延迟元件上的不同幅度的电压。

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