CN1252729C - Dram单元装置及其制造方法 - Google Patents

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Abstract

在DRAM单元装置中,每个存储单元包括三个晶体管,这三个晶体管中的至少一个为垂直晶体管结构。这些晶体管是可在沟槽的侧壁上形成的。为了建立分别使不同的晶体管的三个源/漏区相互连接的接触区,交替地以一个相互间的较大的间距和一个相互间的较小的间距设置沟槽是有利的。晶体管的栅电极是可作为部分写入字线或部分读出字线以侧墙的形式形成在沟槽的侧壁上的。栅电极和源/漏区之间的连接经由导电结构进行。

Description

DRAM单元装置及其制造方法
发明涉及一种DRAM单元装置,即一种动态随机存取存储单元装置,其中,一个存储单元包括三个晶体管。
目前,在DRAM单元装置中,几乎只采用所谓的单晶体管式存储单元。一个单晶体管式存储单元包括一个读出晶体管和一个存储电容器。信息以电荷的形式存储在该存储电容器中,该电荷代表一个逻辑的量,0或1。通过经由一条字线控制的读出晶体管,该信息可经由一条位线被读出。届时,存储在存储电容器中的电荷驱动位线。
因为在存储器由一代过渡到下一代时,其存储密度有所增大,所以单晶体管式存储单元的所需面积须缩小。这导致根本性的工艺和物理问题。譬如,虽然单晶体管式存储单元的面积有所缩小,但存储电容器仍须能存储起码的电荷量,以便能用以驱动位线。
在一种替代的、在其内把所谓的增益单元用作存储单元的DRAM单元装置中,上述问题被回避。在DRAM单元装置中,信息也是以电荷的形式存储的。但电荷毋须直接驱动位线,而是存储在一个晶体管的一个栅电极中,并只用于控制该晶体管,为此,很少量的电荷就已足够。
在期刊“Microelectronic Engineering”第15卷(1991)第367-370页中描述了一种增益单元,该单元包括三个元件,即一个第一晶体管、一个第二晶体管和一个二极管。电荷被存储在第二晶体管的一个第二栅电极中。电荷的存储是借助第一晶体管和二极管进行的。为此,第二栅电极与二极管相连,二极管与第二晶体管的一个第二栅电极并与第一晶体管的一个第一源/漏区相连,第二晶体管的第一源/漏区与电压源相连并且第一晶体管的一个第二源/漏区与一位线相连。为了进行存储,第一晶体管的一个第一栅电极经由一条字线受到控制。届时,存储在第二栅电极中的电荷量,即信息,通过位线上的电压被确定。其中,二极管是沿导通流方向端接的。读出信息是通过控制第一晶体管的第一栅电极经由字线进行的。届时,存储在第二栅电极中的电荷量,即信息,确定,是否在位线中有电流流动。届时,二极管是沿截止方向端接的。
发明的任务在于提供一种DRAM单元装置,该DRAM单元装置包括用作存储单元的、具有分别至少三个元件的增益单元,并且该DRAM单元装置可在其集成密度特别高的情况下得以制造。此外,本发明的任务还在于提供一种用于制造这种DRAM单元装置的制造方法。
解决以上任务的技术方案在于如下所述的一种DRAM单元装置及如下所述的一种用于制造该DRAM单元装置的制造方法。该DRAM装置具有分别包括一个第一晶体管、一个第二晶体管和一个第三晶体管的存储单元,第一晶体管的一个第一栅电极与一条读出字线相连,第一晶体管的一个第二源/漏区与一条位线相连,第一晶体管的一个第一源/漏区与第三晶体管的一个第二源/漏区相连并与第二晶体管的一个第二源/漏区相连,第三晶体管的一个第三栅电极与一条写入字线相连,第三晶体管的一个第一源/漏区与第二晶体管的一个第二栅电极,相连,第二晶体管的第一源/漏区与一个电压接口相连,第一晶体管和/或第二晶体管和/或第三晶体管是垂直的晶体管。
该制造方法是在一个衬底中,第一沟槽和第二沟槽被建立,这些沟槽是基本上相互平行伸展的,相互绝缘的接触区被建立,这些接触区在衬底内分别既以第一沟槽之一的底为界,又以第二沟槽之一的底为界,作为一个存储单元的部分,一个第一垂直晶体管在第一沟槽的一个第一侧壁上被形成,一个第二垂直晶体管在第二沟槽的一个第二侧壁上被形成并且一个第三垂直晶体管在第一沟槽的一个第二侧壁上被形成,其中,接触区之一用作第一晶体管的第一源/漏区、用作第二晶体管的第二源/漏区和用作第三晶体管的第二源/漏区,为了建立三个晶体管,在第一沟槽的第一和第二侧壁和第二沟槽的第二侧壁上加上一个栅介质,作为读出字线的一部分的第一晶体管的一个第一栅电极,在第一沟槽内作为侧墙以第一沟槽的第一侧壁为界地被形成,作为第一沟槽内的一条写入字线的一部分的第三晶体管的一个第三栅电极,在第一沟槽内作为侧墙以第一沟槽的第二侧壁为界地被形成,第二晶体管的一个第二栅电极在一个第二沟槽内以第二沟槽的第二侧壁为界地被形成,一条垂直于读出字线及写入字线伸展的位线被建立并与第一晶体管的一个第二源/漏区连接。
其它的权利要求描述了本发明的其它实施形式。
在发明的DRAM单元装置中,一个存储单元的三个元件是晶体管。这三个晶体管中的的至少一个为垂直晶体管结构。该存储单元的所有三个晶体管均为垂直晶体管结构是有利的,因为该存储单元的面积据此变得特别小。
在发明的框架内,这三个晶体管是在一个第一个沟槽的和一个第二沟槽的侧壁上形成的,其中,上述侧壁在一个衬底内基本上相互平行伸展。一个第二晶体管的一个其内存储有一个信息的栅电极(以下还称作“第二栅电极”)与第三晶体管的一个第一源/漏区的连接是譬如经由一个导电结构进行的,该导电结构譬如在衬底表面的上方重大在第三晶体管的第一源/漏区和第二栅电极上。该导电结构还可包括设在第二沟槽内的并以第二栅电极为界的元件。第三晶体管的第一源/漏区也可直接以第二栅电极为界,在这种情况下,就放弃该导电结构。
为了没有电流沿第一沟槽的和第二沟槽的侧壁在不同的晶体管的相邻的、由第一导电类型掺杂的源/漏区之间流动,可通过倾斜注入在第一沟槽和第二沟槽的侧壁上建立高浓度掺杂的沟道阻挡区。这些沟道阻挡区是由与第一导电类型相反的第二导电类型掺杂的。
在发明的框架内,一个接触区以第一沟槽的底和第二沟槽的底为界地设在衬底内,该接触区使一个第一晶体管的一个第一源/漏区、一个第三晶体管的第二源/漏区及第二晶体管的一个第二源/漏区相互连接。如果第一晶体管的第一源/漏区、第三晶体管的第二源/漏区及第二晶体管的第二源/漏区是部分接触区,则是有利的。为了建立接触区,该第一沟槽和该第二沟槽之间的距离小于不同的存储单元的第一沟槽和第二沟槽之间的距离是有利的。据此,在没有掩膜的情况下,可通过注入建立相互绝缘的接触区。该接触区也可作为一掺杂层或作为一包含金属的层加以实施,该层与第一晶体管的第一源/漏区、第三晶体管的第二源/漏区及第二晶体管的第二源/漏区相连。
如果通过注入建立沟道区,则有利的是,在注入之前,通过对材料,如SiO2进行淀积和反刻蚀为第一沟槽的和第二沟槽的侧壁加侧墙,以便保护侧壁,防止注入。
为了缩小存储单元的面积,第一沟槽和第二沟槽之间的距离小于在具体的工艺中可制作的最小结构尺寸F是有利的。为此,在刻蚀第一沟槽和第二沟槽时,采用一用作掩膜的绝缘层,该绝缘层借助第一侧墙曾被结构化并通过第二侧墙曾被修改。
为了缩小存储单元的面积,第一晶体管的第二源/漏区与一个第一相邻的存储单元的一个第一晶体管的一个第二源/漏区重叠并且第二晶体管的一个第一源/漏区与一个第二相邻的存储单元的一个第二晶体管的一个第一源/漏区重叠是有利的。这就是说,相邻的存储单元,就其平行于第一沟槽伸展的轴而言,是相互镜面对称设置的。
一写入字线和一读出字线以侧墙的形式设在第一沟槽的侧壁上是有利的,部分写入字线可作为第三晶体管的栅电极(以下还称为“第三栅电极”)起作用并且部分读出字线可作为第一晶体管的栅电极(以下还称作“第一栅电极”)起作用。
为了建立写入字线和读出字线,有利的是,在为第一沟槽和第二沟槽加上栅介质之后,共形地淀积导电材料,为第二沟槽填以导电材料进行反蚀刻,直至在第一沟槽的侧壁上形成以侧墙为表现形式的写入字线和读出字线为止。借助一掩膜可去除第二沟槽中的部分导电材料。第二沟槽中的剩余的部分导电材料适用作第二晶体管的第二栅电极。
在发明的框架内,为了建立使第三晶体管的第一源/漏区与第二晶体管的第二栅电极连接的导电结构,在建立第二晶体管的第二栅电极之后,淀积绝缘材料并借助一掩膜如此地使其结构化,使第三晶体管的第一源/漏区的一部分被暴露。导电结构可譬如通过选择性地硅化被建立。为此在整个面上淀积金属并随后对其进行热处理,据此,在第三晶体管的第一源/漏区的暴露部分上和在第二晶体管的第二栅电极上形成金属硅化物。随后,通过一个刻蚀步骤去除其余的金属。导电结构譬如也可通过淀积随后被反刻蚀或被化学机械抛光的导电材料建立。
在发明的框架内,为了改进DRAM单元装置的不同的性能,其它的元件,譬如电容器附加于存储单元的三个晶体管被集成到存储单元中。
由于有漏电流,信息必须以规律的时间间隔重新被写到第二栅电极上。为了加大该时间间隔,存储单元分别具有一个其第一电容器极片与第二栅电极相连的电容器是有利的。
为了对存储单元进行编程,第一晶体管经由读出字线被控制并且第三晶体管经由写入字线被控制。根据在一条与第一晶体管的一个第二源/漏区相连的位线上的、调好的电位,将表示信息的电荷加到第二晶体管的栅电极上。为了对存储单元进行读出,第一晶体管经由读出字线来控制。根据在第二晶体管的栅电极上所存储的电荷,第二晶体管是断开的或不断开的并且电流流过位线或不流过位线。第一晶体管和第二晶体管作为部分位线是串联的。不加限制地理解名称“写入字线”和“读出字线”。
下面详细说明发明的在附图中所示的实施例。
图1示出了一个第一衬底的表面的一部分。该表面包括与一X轴平行的、条形的水平区域和与一Y轴平行的、条形的垂直区域。
图2示出了在一个掺杂区被建立之后,一个平行于X轴并垂直于在一层中有掺杂的第一衬底的表面的横截面。
图3示出了在临时的第一沟槽、第一侧墙和条形结构被建立之后,图2所示的横截面。
图4示出了在临时的第一沟槽和第二侧墙被建立之后,图3所示的横截面。
图5示出了在第二侧墙被去除和第一沟槽、第二沟槽被建立之后,图4所示的横截面。其中,从掺杂区中形成第一晶体管的第二源/漏区、第二晶体管的第一源/漏区和第三晶体管的第一源/漏区。
图6示出了在接触区、写入字线、读出字线、沟道阻挡区、第二晶体管的第二栅电极和一个栅介质被建立之后,图5所示的横截面。作为部分读出字线,第一晶体管的第一栅电极被建立,并且作为部分写入字线,第三晶体管的第三栅电极被建立。作为部分接触区,第一晶体管的第一源/漏区、第二晶体管的第一源/漏区和第三晶体管的第三源/漏区被建立。
图7示出了在第一绝缘结构和导电结构被建立之后,图6所示的横截面。
图8示出了在第二绝缘结构、位线的接触和位线被建立之后,图7所示的横截面。
图9示出了在一个掺杂区、第一沟槽、第二沟槽、第一晶体管的第二源/漏区、第二晶体管的第一源/漏区及第三晶体管的第一源/漏区、接触区、写入字线、读出字线、沟道阻挡区、第二晶体管的第二栅电极、一个栅介质、第一晶体管的第一栅电极、第三晶体管的第三栅电极、第一绝缘结构和导电结构被建立之后,垂直于一个在一层中掺杂的第二衬底的一个表面的横截面。
图10示出了在一个掺杂区、第一沟槽、第二沟槽、第一晶体管的第二源/漏区、第二晶体管的第一源/漏区及第三晶体管的第一源/漏区、接触区、写入字线、读出字线、沟道阻挡区、第二晶体管的第二栅电极、一个栅介质、第一晶体管的第一栅电极、第三晶体管的第三栅电极、第一绝缘结构、导电结构、第一电容器极片、电容器介质、第二电容器极片、第二绝缘结构、位线的接触和位线被建立之后、垂直于一个在一层中掺杂的第三衬底的一个表面的横截面。
图11示出了一个在第一衬底中被建立的存储单元的晶体管是如何连接的。
图12示出了一个在第三衬底中被建立的存储单元的晶体管和一个电容器是如何连接的。
按照第一个实施例,一个由硅构成的第一衬底1在一个以第一衬底1的一个表面O为界的、厚约2μm的层S中是P型掺杂的。掺杂物浓度为约1017cm-3。一个X轴X和一个垂直于X轴X的Y轴Y在表面O上伸展(见图1)。表面O包括水平区域Bh和垂直区域Bv。水平区域Bh是条形的,平行于X轴X伸展,并且其宽度为约500nm。相邻的水平区域Bh的中心线之间的间距为约1000nm。垂直区域Bv是条形的,平行于Y轴Y伸展并且其宽度为约1000nm。相邻的垂直区域Bv的中心线之间的距离为约4000nm。借助一个第一不覆盖水平区域Bh和垂直区域Bv的光刻胶掩膜(未示出),通过注入,一个n型掺杂的、约150nm深的区Ge被建立(见图2)。该区Ge的掺杂物浓度为约5×1020cm-3
一由SiO2构成的约600nm厚的绝缘层S1被淀积到表面O上。借助一个条形的第二光刻胶掩膜(未示出),通过各向异性刻蚀,相互平行伸展的第一临时沟槽GV1被建立(见图3)。譬如CHF3+O2适用于各向异性刻蚀SiO2。第一临时沟槽GV1之一的中心线与垂直区域Bv之一的中心线重叠。相邻的第一临时沟槽GV1的中心线之间的距离为约1000nm。第一临时沟槽GV1的深度为约300nm。
为了在第一临时沟槽GV1的侧壁上建立第一侧墙Sp1,在一个TEOS过程中,厚约125nm的SiO2共形地被淀积并各向异性地被反刻蚀(见图3)。
随后,厚约500nm的多晶硅被淀积。通过化学-机械抛光,多晶硅被去除,直至位于第一临时沟槽GV1之外多晶硅被去除为止。随后,多晶硅被反刻蚀至深约150nm。据此,形成由多晶硅构成的条形结构St。条形结构的宽度为约250nm,该宽度小于在所用的工艺中可制造的最小结构尺寸F(见图3)。
为了建立第二临时沟槽GV2,通过针对硅选择性地各向异性刻蚀SiO2,部分表面O被暴露。第二临时沟槽GV2分成交替地相互并列地设置的第一个第二临时沟槽1GV2和第二个第二临时沟槽2GV2(见图4)。
通过在TEOS过程中淀积厚约250nm的SiO2和随后的各向异性反刻蚀,在第二临时沟槽GV2的侧壁上形成第二侧墙Sp2(见图4)。
借助一个第三光刻胶掩膜(未示出),通过一个各向异性刻蚀步骤,第一个第二临时沟槽1GV2的第二侧壁1FV2的和第二个第二临时沟槽2GV2的位于第一个第二临时沟槽1GV2的第二侧壁1FV2的对面的第一侧壁2FV1上的第二侧墙Sp2被去除(见图5)。用譬如HBr+NF3+He+O2,针对SiO2,选择性刻蚀硅,至深约600nm。据此形成第一沟槽G1和第二沟槽G2。第二沟槽G2分成第一个第二沟槽1G2和第二个第二沟槽2G2。第一沟槽G1分别与第一沟槽G1之一相邻和与第一个第二沟槽1G2之一或与第二个第二沟槽2G2之一相邻。第一个第二沟槽1G2分别与一个第一沟槽G1之一和与一个第二个第二沟槽2G2相邻(见图5)。两个相邻的第一沟槽G1的中心线之间的距离和两个相邻的第二沟槽G2的中心线之间的距离大于一个第一沟槽G1的中心线和一个与该第一沟槽G1相邻的第二沟槽G2的中心线之间的距离并且为约750nm。据此,从区Ge中形成第一晶体管的以第一沟槽的第一侧壁1F1为界的第二源/漏区、第三晶体管的以第一沟槽G1和第二侧壁1F2为界的并以第二沟槽G2的第一侧壁2F1为界的第一源/漏区3S/D1和第二晶体管的以第二沟槽G2的第二侧壁2F2为界的第一源/漏区2S/D1。第二晶体管的沿一个第二沟槽G2相邻的第一源/漏区2S/D1相互连接并与一VDD电压接口VDD相连(见图11)。
随后,借助一个第四光刻胶掩膜(未示出)通过注入和随后通过热处理,n型掺杂的接触区K被建立(见图6)。为此,第四光刻胶掩膜不覆盖水平区域Bh。由于第一沟道G1和与该第一沟道G1相邻的第二沟槽G2之间的距离小,接触区K分别以一个第一沟槽G1的底为界并以一个第二沟槽G2的底为界。接触区K的掺杂物浓度为约5×1020cm-3。以第一沟槽G1的底为界并以第一沟槽G1的第一侧壁1F1为界的部分接触区K适用于作第一晶体管的第一源/漏区1S/D1。以第1沟槽G1的底为界并以第一沟槽G1的第2侧壁1F2为界的部分接触区K适用作第三晶体管的第二源/漏区3S/D2。以第二沟槽G2的底为界并以第二沟槽G2的第二侧壁2F2为界的部分接触区K适用作第二晶体管的第二源/漏区2S/D2(见图6)。
借助不覆盖位于水平区域Bh之间的区域及第一个第二沟槽1G2的第一侧壁2F1的第五光刻胶掩膜(未示出),通过倾斜注入,形成以第一个第二沟槽1G2的第一侧壁2F1为界的、P型掺杂的第一沟道阻挡区C1(见图6)。借助一个不覆盖位于水平区域Bh之间的区域及第二沟槽2G2的第一侧壁2F1的第六光刻胶掩膜(未示出),通过倾斜注入,形成以第二个第二沟槽2G2的第一侧壁2F1为界的、P型掺杂的第二沟道阻挡区C2(见图6)。第一沟道阻挡区C1和第二沟道阻挡区C2共同构成沟道阻挡区C(见图6)。掺杂物通过快速热处理被活化。沟道阻挡区C的掺杂物浓度为约1019cm-3,高于层S的掺杂物浓度。
在一个各向同性的刻蚀工艺中,绝缘层S1的剩余部分和第二侧墙Sp2的剩余部分被去除(见图6)。譬如HF适用作刻蚀剂。
通过热氧化,一个约15nm厚的栅介质Gd被建立(见图6)。
随后,约125nm厚的、掺杂的多晶硅被淀积。在其上,在一个TEOS过程中,共形地淀积厚约400nm的SiO2。通过化学一机械抛光,SiO2被去除,直至处于第一沟槽G1和第二沟槽G2之外的SiO2被去除为止。随后,借助一个不覆盖第二沟槽G2的第七光刻胶掩膜(未示出),针对硅,选择性地刻蚀SiO2,直至SiO2从第二沟槽中被去除为止。在去除第七掩膜之后,淀积约400nm厚的、掺杂的多晶硅,据此,第二沟槽G2被充以多晶硅,并对该掺杂的多晶硅进行化学-机械抛光,直至第一沟槽G1中的SiO2被暴露为止。随后,通过各向同性刻蚀,SiO2从第一沟槽G1中被去除。通过针对SiO2对多晶硅进行高选择性反刻蚀,在第一沟槽G1的第一侧壁1F1上形成侧墙形式的读出字线WA并在第一沟槽G1的第二侧壁1F2上形成侧墙形式的写入字线WS(见图6)。譬如C2F6+O2适用作高选择性刻蚀剂。借助一个不覆盖第二沟槽G2的处在位于水平区域之间的区域内的第一部分的第八光刻胶掩膜(未示出),通过高选择性的刻蚀,多晶硅从第二沟槽G2的第一部分中被去除。多晶硅在第二沟槽G2中的剩余部分适用作第二晶体管的第二栅电极Ga2(见图6)。
在一个TEOS过程中,约500nm厚的SiO2被淀积并被化学-机械抛光。抛光时,约400nm厚的SiO2被剥离。为了建立第一绝缘结构I1,借助一个不覆盖第二沟槽G2的第一侧壁2F1的第九光刻胶掩膜(未示出),SiO2被刻蚀,直至第三晶体管的部分第一源/漏区3S/D1被暴露为止(见图7)。
随后,钛被淀积并通过热处理部分地被硅化。据此,形成导电结构L。用譬如NH3+H2O2,剩余的钛通过刻蚀被去除(见图7)。
随后,为了建立第二绝缘结构I2,其厚度为500nm的SiO2被淀积。借助一个第十光刻胶掩膜(未示出),SiO2被刻蚀,致使第一晶体管的部分第二源/漏区1S/D2被暴露。随后,钨被淀积并被反刻蚀,据此,待建立的位线B的接触KB被建立。通过淀积其厚度譬如为500nm的AlSiCu并借助一个覆盖水平区域Bh的第十一光刻胶掩膜(未示出)使其结构化,位线B被建立(见图8)。
一个存储单元包括第一晶体管之一、第二晶体管之一和第三晶体管之一。
为了对该存储单元编程,第一晶体管经由与自己相连的读出字线WA被控制并且第三晶体管经由与自己相连的写入字线WS被控制。根据所属的、其部分为第一晶体管和第二晶体管的位线上的调好的电位,表示信息的电荷被加到第二晶体管的栅电极Ga2上(见图11)。
为了对存储单元进行读出,第一晶体管经由读出字线WA被控制。根据在第二晶体管的栅电极Ga2上存储电荷,第二晶体管是断开的或是不断开的并且电流流过位线B或不流过位线B(见图11)。
在第二个实施例中,一个由硅构成的第二衬底1′在一个以该第二衬底1′的一个表面O′为界的、约2μm厚的层中是P型掺杂的。掺杂物浓度为约1017cm-3。与第一个实施例一样,第二晶体管的第一源/漏区2S/D1′、第三晶体管的第一源/漏区2S/D1′、第三晶体管的第一源/漏区3S/D1′、第一晶体管的第二源/漏区1S/D2′、第一沟槽G1′、第二沟槽G2′、一个栅介质Gd′第一晶体管的第一栅电极Ga1′、第二晶体管的第二栅电极Ga2′、第三晶体管的第三栅电极Ga3′、写入字线WS′、读出字线WA′、沟道阻挡区C′和第一绝缘结构被建立。随后,约400nm厚的钨被淀积并通过化学-机械抛光被结构化,据此形成导电结构L′(见图9)。随后,与第一个实施例一样,第二绝缘结构I2′、位线B′的接触KB′和位线B′被建立。
在第三个实施例中,一个硅构成的第三衬底1″在一个以该第三衬底1″的一个表面O″为界的、约3μm厚的层S″中是P型掺杂的。掺杂物浓度为约1017cm-3。与第二实施例一样,第二晶体管的第一源/漏区2S/D1″、第三晶体管的第一源/漏区3S/D1″、第一晶体管的第二源/漏区1S/D2″、第一沟槽G1″、第二沟槽G2″、一个栅介质Gd″、第一晶体管的第一栅电极Ga1″、第二晶体管的第二栅电极Ga2″、第三晶体管的第三栅电极Ga3″、写入字线WS″、读出字线WA″、沟道阻挡区C″、第一绝缘结构I1″和导电结构L″被建立。
随后是一个用于按现有技术建立多层式电容器的工艺(见譬如EP-0415530B1)。该工艺包括在第二绝缘结构I2″的上方建立和结构化一个多层结构、建立侧面支承结构Ss″和通过选择性的各向同性刻蚀去除多层结构中的几层。支承结构Ss″连同邻界的剩余的结构层分别适用作第一电容器极片P1″。该工艺还包括在第一电容器极片P1″的面上建立一个电容器介质Kd″以及淀积导电材料,如掺杂的多晶硅,并使其结构化、建立第二电容器极片P2″(见图10)。沿第二沟槽G2″相邻的电容器的第二电容器极片P2″是相互连接的并与一接地端口GND相连。
在建立各层式电容器之后,与第二实施例一样,第二绝缘结构I2″、位线B″的接触KB″和位线B″被建立。与前两个实施例一样,设有一个VDD电压接口VDD″。沿位线B″相邻的电容器的各两个第二电容器极片P2″是相互连接的。
一个存储单元包括第一晶体管之一、第二晶体管之一、第三晶体管之一和多层式电容器之一。对该存储单元的编程和读出是和第一个实施例一样进行的,其中,表示信息的电荷不仅存储在第二晶体管的栅电极Ga2″中,而且也存储在多层式电容器中(见图12)。
在本发明的框架内,可想象出许多个派生的实施例。特别是,所描述的层、区、区域和沟槽可适配具体的要求。这种情况也适用于所建议的掺杂物浓度。由SiO2构成的结构和层可特别是通过热氧化或通过淀积方法被建立。多晶硅既可在淀积过程中被掺杂,也可在淀积之后被掺杂。也可用和/或金属替代许多掺杂的多晶硅。也可用反刻蚀替代化学-机械抛光,用以剥离淀积的材料,如SiO2、钨、多晶硅。首先是具有高的介电常数的介质,如钙钛矿适用作电容器介质材料。电容器也可作为平板式电容器被实施。

Claims (15)

1.DRAM装置,
-具有分别包括一个第一晶体管、一个第二晶体管和一个第三晶体管的存储单元,
-其中,第一晶体管的一个第一栅电极(Ga1)与一条读出字线(WA)相连,
-其中,第一晶体管的一个第二源/漏区(IS/D2)与一条位线(B)相连,
-其中,第一晶体管的一个第一源/漏区(1S/D1)与第三晶体管的一个第二源/漏区(3S/D2)相连并与第二晶体管的一个第二源/漏区(2S/D2)相连,
-其中,第三晶体管的一个第三栅电极(Ga3)与一条写入字线(WS)相连,
-其中,第三晶体管的一个第一源/漏区(3S/D1)与第二晶体管的一个第二栅电极(Ga2)相连,
-其中,第二晶体管的第一源/漏区(2S/D1)与一个电压接口(VDD)相连,且
-其中,第一晶体管和/或第二晶体管和/或第三晶体管是垂直的晶体管。
2.按照权利要求1所述的DRAM装置,
-其中,第一晶体管、第二晶体管和第三晶体管是垂直的MOS晶体管,
-其中,第一晶体管设在一个位于一个半导体材料衬底(1)中的第一沟槽(G1)的一个第一侧壁(1F1)上,第二晶体管设在一个平行于第一沟槽(G1)伸展的第二沟槽(G2)的一个第二侧壁(2F2)上,并且第三晶体管设在第一沟槽(G1)的一个第二侧壁(1F2)上,
-其中,在第一沟槽(G1)的第一侧壁(1F1)上和在第一沟槽(G1)的第二侧壁(1F2)上设有一个栅介质(Gd),
-其中,读出字线(WA)作为侧墙是沿第一沟槽(G1)的第一侧壁(1F1)设置的,
-其中,写入字线(WS)作为侧墙沿第一沟槽(G1)的第二侧壁(1F2)设置的,
-其中,第一晶体管的第一栅电极(Ga1)是读出字线(WA)的一部分,
-其中,第三晶体管的第三栅电极(Ga3)是写入字线(WS)的一部分,
-其中,在第二沟槽(G2)的第一侧壁(2F1)上和第二沟槽(G2)的第二侧壁(2F2)上设有栅介质(Gd),
-其中,第二晶体管的第二栅电极(Ga2)设在第二沟槽(G2)的第二侧壁(2F2)上,
-其中,一个接触区(K)以衬底(1)内第一沟槽(G1)的底及第二沟槽(G2)的底为界,
-其中,第一晶体管的第一源/漏区(1S/D1)、第三晶体管的第二源/漏区(3S/D2)和第二晶体管的第二源/漏区(2S/D2)是接触区(K)的组成部分,
-其中,接触区(K)、第二晶体管的第二栅电极(Ga2)以及相邻的存储单元的导电结构(L)是相互绝缘的,
-其中,第一晶体管的第二源/漏区(1S/D2)以位线(B)的一个接触(KB)为界并以第一沟槽(G1)的第一侧壁(1F1)为界,
-其中,第二晶体管的第一源/漏区(2S/D1)以第二沟槽(G2)的第二侧壁(2F2)为界,
-其中,沿第二沟槽(G2)相邻的第二晶体管的第一源/漏区(2S/D1)是相互连接的,且
-其中,位线(B)垂直于写入字线(WS)伸展并以接触(KB)为界。
3.按照权利要求2所述的DRAM装置,
-其中,设有一个导电结构(L),该导电结构(L)使第二晶体管的第二栅电极(Ga2)与第三晶体管的第一源/漏区(3S/D1)连接,且
-其中,导电结构(L)在所述衬底(1)的表面(O)的上方以第二晶体管的第二栅电极(Ga2)为界并以第三晶体管的第一源/漏区(3S/D1)为界。
4.按照权利要求3所述的DRAM装置,
-其中,第一晶体管的第一源/漏区(1S/D1)、第一晶体管的第二源/漏区(1S/D2)、第二晶体管的第一源/漏区(2S/D1)、第二晶体管的第二源/漏区(2S/D2)、第三晶体管的第一源/漏区(3S/D1)、第三晶体管的第二源/漏区(3S/D2)和接触区(K)是由第一导电类型掺杂的,
-其中,衬底(1)在一以该衬底(1)一个表面(O)为界的层(S)中是由与第一导电类型相反的第二导电类型掺杂的,
-其中,层(S)具有一个第一掺杂物浓度,
-其中,沟道阻挡区(C)是沿第二沟槽(G2)的第一侧壁(2F1)并在第一晶体管的沿第一沟槽(G1)相邻的第一栅电极(Ga1)和第三晶体管的第三栅电极(Ga3)之间设置的并贴靠第一沟槽(G1)的第一侧壁(1F1)和第二侧壁(1F2)地设在衬底(1)内,且
-其中,沟道阻挡区(C)是由第二导电类型掺杂的,并具有高于第一掺杂物浓度的和二掺杂物浓度。
5.按照权利要求1至4之一所述的DRAM装置,
-其中,第一沟槽(G1)和第二沟槽(G2)之间的距离小于相邻的存储单元的沟槽之间的距离。
6.按照权利要求2至4之一所述的DRM装置,
-其中,沿位线(B)相邻的存储单元,就一个平行于第一沟槽(G1)的并在第二晶体管的第一源/漏区(2S/D1)内伸展的轴而言,是轴对称构成的。
7.按照权利要求3所述的DRAM装置,
-其中,存储单元分别包括一个电容器,
-其中,该电容器包括一个第一电容器极片(P1)、一个第二电容器极片(P2)和一个设在第一电容器极片(P1)和第二电容器极片(P2)之间的电容器介质(Kd),且
-其中,第一电容器极片(P1)与第二晶体管的第二栅电极(Ga2)相连。
8.按照权利要求7所述的DRAM装置,
-其中,该电容器为一个叠层式电容器结构,
-其中,第一电容器极片(P1)以导电结构(L)为界并设在表面(O)的上方,
-其中,第二电容器极片(P2)是由沿第二沟槽(G2)相邻的电容器连接的,且
-其中,各两个第二电容器极片(P2)是由沿位线(B)相邻的电容器连接的。
9.用于制造DRAM装置的方法,
-其中,在一个衬底(1)中,第一沟槽(G1)和第二沟槽(G2)被建立,这些沟槽是基本上相互平行伸展的,
-其中,相互绝缘的接触区(K)被建立,这些接触区(K)在衬底(1)内分别既以第一沟槽(G1)之一的底为界,又以第二沟槽(G2)之一的底为界,
-其中,作为一个存储单元的组成部分,一个第一垂直晶体管在第一沟槽(G1)的一个第一侧壁(1F1)上被形成,一个第二垂直晶体管在第二沟槽(G2)的一个第二侧壁(2F2)上被形成并且一个第三垂直晶体管在第一沟槽(G1)的一个第二侧壁(1F2)上被形成,其中,接触区(K)之一用作第二晶体管的第一源/漏区(2S/D1)、和用作第三晶体管的第二源/漏区(3S/D2),
-其中,为了建立三个晶体管,在第一沟槽(G1)的第一和第二侧壁(1F1,1F2)和第二沟槽(G2)的第二侧壁(2F2)上加上一个栅介质(Gd),
-其中,作为读出字线(WA)的一部分的第一晶体管的一个第一栅电极(Ga1),在所述栅介质上第一沟槽(G1)内以第一沟槽(G1)的第一侧壁(1F1)为界地被形成,
-其中,作为第一沟槽(G1)内的一条写入字线(WS)的一部分的第三晶体管的一个第三栅电极(Ga3),在所述栅介质上第一沟槽(G1)内以第一沟槽(G1)的第二侧壁为界地被形成,
-其中,第二晶体管的一个第二栅电极(Ga2)在一个第二沟槽(G2)内以第二沟槽(G2)的第二侧壁(2F2)为界地被形成,且
一其中,一条垂直于读出字线(WA)及写入字线(WS)伸展的位线(B)被建立并与第一晶体管的一个第二源/漏区(1S/D2)连接。
10.按照权利要求9所述的方法,
-其中,包含半导体材料的衬底(1)在一以表面(O)为界的层(S)中被一个具有一个第一掺杂物浓度的第二导电类型掺杂,且
-其中,在衬底(1)内,沿第二沟槽(G2)的第一侧壁(2F1)并在第一晶体管的沿第一沟槽(G1)相邻的第一栅电极(Ga1)和第三晶体管的第三栅电极(Ga3)之间,能过倾斜注入,由第二导电类型掺杂的沟道阻挡区(C)贴靠第一沟槽(G1)的第一和第二侧壁(1F1,1F2)地被建立,使这些区(C)具有高于第一掺杂物浓度的第二掺杂物浓度。
11.按权利要求10所述的方法,
-其中,在建立栅介质(Gd)之后,导电材料保形地被淀积,
-其中,随后,绝缘材料被淀积并通过化学-机械抛光如此地被剥离,使处于第一沟槽(G1)及第二沟槽(G2)之外的绝缘材料被去除,并且第一沟槽(G1)和第二沟槽(G2)被充填以绝缘材料,
-其中,随后,借助一个第七掩膜,从第二沟槽(G2)中去除绝缘材料,
-其中,随后,为了向第二沟槽(G2)内充填导电材料,淀积导电材料并剥离导电材料,直至第一沟槽(G1)中的绝缘材料被暴露为止,
-其中,随后,第一沟槽(G1)中的绝缘材料被去除,
-其中,随后,导电材料如此地被反刻蚀,致使在第一沟槽(G1)中以侧墙形式形成写入官线(WS)和读出字线(WA),
-其中,随后,借助一个第8掩膜,导电材料从部分第二沟槽(G2)中被去除,据此,由第二沟槽(G2)中的导电材料的剩余部分形成第二晶体管的第二栅电极(Ga2),且
-其中,随后,为了建立第一绝缘结构(I1),绝缘材料被淀积,使第一沟槽(G1)被充以绝缘材料并借助一个第九掩膜如此地被结构化,使第三晶体管的第一源/漏区(3S/D1)部分被暴露。
12.按照权利要求9至11之一所述的方法,
-其中,第三晶体管的第一源/漏区(3S/D1)分别以第二沟槽(G2)的第一侧壁为界地被建立,
-其中,在暴露第三晶体管的部分第一源/漏区(3S/D1)之后,金属被淀积并通过热处理选择地被硅化,据此,形成包含金属硅化物的导电结构(L),且
-其中,金属被去除。
13.按照权利要求9至11之一所述的方法,
-其中,在第三晶体管的部分第一源/漏区(3S/D1)被暴露之后,导电材料被淀积并被平面化,据此,形成导电结构(L)。
14.按照权利要求9至11之一所述的方法,其中,第一沟槽(G1)和第二沟槽(G2)如此地被建立,致使其相互间的距离小于各不同的存储单元的沟槽之间的距离。
15.按照权利要求14所述的方法,
-其中,一个第一材料被淀积到衬底(1)的一个表面(O)上,在该材料中,以相互等同的间距建立条形的,相互平行的第一临时沟槽(GV1),
-其中,随后,更多的第一材料保形地被淀积和被反刻蚀,致使在第一临时沟槽(GV1)的侧壁上形成第一侧墙(Sp1),
-其中,随后,第二材料被淀积并被反刻蚀,致使第一临时沟槽(GV1)部分地被填充,
-其中,随后,第一材料被刻蚀,使第二临时沟槽(GV2)得以形成并使第一侧墙(Sp1)被去除,
-其中,随后,更多的第一材料被淀积和被反刻蚀,据此,在第二临时沟槽(GV2)的侧壁上形成第二侧墙(Sp2),
-其中,随后,借助一个第三掩膜,第二侧墙(Sp2)交替地在第二临时沟槽(GV2)的第一侧壁(F1)或在第二侧壁(F2)上被去除,且
-其中,随后,为了建立第一沟槽(G1)和第二沟槽(G2),半导体材料被刻蚀。
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