CN1215542C - 半导体器件及其制造方法 - Google Patents

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Abstract

提供一种半导体器件及其制造方法，该半导体器件包括：包含元件的第1衬底；贯通所述第1衬底的第1栓塞，所述第1栓塞的材料为导电材料，且所述第1栓塞与所述元件电连接；设置在所述第1衬底上方的第2衬底，所述第2衬底通过所述的第1栓塞与所述元件电连接；以及贯通所述第1衬底的第2栓塞，所述第2栓塞的材料为非绝缘材料，所述第2栓塞不与所述第2衬底电连接，且所述第2栓塞用于检测所述第1衬底的厚度。

Description

半导体器件及其制造方法
(相关申请的交叉引用
本申请基于并要求2001年12月27日递交的在先日本专利申请2001-398383为优先权，其全部内容在此引用作为参考。)
技术领域
本发明涉及在衬底间的连接中使用贯通栓塞的半导体器件及其制造方法。
背景技术
近年来，使用多个芯片，实现装置整体性能的多芯片半导体器件引人注目。其中之一是芯片直接层积型的多芯片半导体器件。在这种多芯片半导体器件中，使用贯通芯片的栓塞(芯片贯通栓塞)，进行芯片之间的电连接。
就形成芯片贯通栓塞而言，例如，首先在Si衬底(Si晶片)81的表面上埋入形成金属栓塞82(图12A)。接着，以研磨速度快、使用砂轮的机械研磨来削去Si衬底81的背面，直至露出金属栓塞82的前面(图12B)。然后，通过湿式腐蚀或干式腐蚀或CMP(化学机械抛光)使Si衬底81从背面变薄，直至金属栓塞82从衬底背面突出几μm(图12C)。
实际上，在埋入形成金属栓塞82前，将埋入金属栓塞82的沟槽的内壁用绝缘膜等覆盖，但这里为了简化说明，省略绝缘膜等。
在图12B所示采用砂轮的背面研磨工序中，如图13所示，在Si衬底81上粘贴研磨用胶带83，在将该Si衬底81真空吸附在未图示的台上的状态下，磨削Si衬底81的背面。
此时，为了监视砂轮的背面研磨量，使用接触式的厚度监视器，测定Si衬底81和研磨用胶带83的合计膜厚。
但是，由于磨削胶带83的膜厚本身的偏差大(例如，±10μm)，所以在砂轮的背面研磨量上产生偏差。
发明内容
根据本发明的一个方案，提供一种半导体器件，包括：包含元件的第1衬底；贯通所述第1衬底的第1栓塞，所述第1栓塞的材料为导电材料，且所述第1栓塞与所述元件电连接；设置在所述第1衬底上方的第2衬底，所述第2衬底通过所述第1栓塞与所述元件电连接；以及贯通所述第1衬底的第2栓塞，所述第2栓塞的材料为非绝缘材料，所述第2栓塞不与所述第2衬底电连接，且所述第2栓塞用于检测所述第1衬底的厚度。
根据本发明的另一个方案，提供一种制造半导体器件的方法，该方法包括：在衬底的表面上形成第1沟和比所述第1沟深的第2沟；至少在所述第1沟内形成第1栓塞；从所述衬底的背面研磨所述衬底，直至露出所述第2沟；以及通过从露出了所述的第2沟的所述衬底的背面使所述衬底变薄，使所述第1栓塞从所述衬底的背面露出。
根据本发明的又一个方案，提供一种制造半导体器件的方法，该方法包括：在衬底的表面上形成沟，以深于所述沟的深度除去所述衬底的边缘部的所述表面的至少一部分，形成薄壁部；在所述沟内形成栓塞；从所述衬底的背面研磨所述衬底，直至消除所述薄壁部；以及从所述衬底的背面使所述衬底变薄，使所述栓塞从所述衬底的背面突出。
附图说明
图1表示本发明第1实施例的多芯片半导体器件的剖面图；
图2A-2J表示本发明第1实施例的多芯片半导体器件的制造工序的剖面图；
图3表示检测部的金属栓塞的另一结构的剖面图；
图4A-4C表示构成本发明第2实施例的多芯片半导体器件的芯片制造工序的剖面图；
图5A-5C表示金属栓塞(芯片贯通栓塞)和金属栓塞(检测部)的配置例的平面图；
图6A-6B表示另一金属栓塞(芯片贯通栓塞)和金属栓塞(检测部)的配置例的平面图；
图7A-7C表示构成本发明第3实施例的多芯片半导体器件的芯片制造工序的剖面图；
图8是说明在第3实施例中使用虚设衬底取代研磨胶带的多芯片半导体器件的剖面图；
图9是说明在第3实施例中使用沟槽取代薄壁部的多芯片半导体器件的剖面图；
图10是说明芯片贯通栓塞的形成方法的问题的剖面图；
图11A-11C是说明芯片贯通栓塞形成工序的问题的剖面图；
图12A-12C表示现有的芯片贯通栓塞形成工序的剖面图；以及
图13是说明在图12A-12C的现有的芯片贯通栓塞形成工序中，砂轮的背面研磨工序细节的剖面图。
具体实施方式
首先，说明本发明人发现的图12A-12C的芯片贯通栓塞形成方法的问题所在。
首先，如图10所示，晶片工序中形成金属栓塞82的长度包含相对于精加工预定值的误差，但由于从外部看不到金属栓塞82，所以不能测定金属栓塞82的长度。再有，图10表示产生了金属栓塞82的长度比精加工预定值长的误差的例子。
此外，连接、密封的装配条件因金属栓塞82的形状而变化。因此，如果金属栓塞82的突出量产生偏差，在金属栓塞82的形状上产生偏差，则以后的装配工序会受到大影响。这成为连接不良、可靠性下降的原因，并导致成品率下降。
但是，本发明人在从背面使Si衬底(Si晶片)81变薄的方法中，作为成本上有利的方法，考虑使用图11A-11C所示的虚设(dummy)衬底(虚设晶片)的方法。
如图11A所示，该方法通过研磨胶带85将Si衬底81固定在虚设衬底(虚拟固定衬底)86上后，如图11B所示，从Si衬底81的背面使衬底厚度变薄。通过使用虚设衬底86作为虚拟固定衬底，可以降低成本。
但是，本发明人发现在上述方法中存在以下问题。
图11A表示Si衬底81和虚设衬底86无配合错位结合的情况，但实际上，Si衬底81和虚设衬底86是相同直径，所以如图11C所示，会产生配合错位。
其结果，在从Si衬底81的背面使衬底厚度变薄的工序中，在虚设衬底86的边缘部下面的Si衬底81的场所87上施加大的负荷，产生Si衬底81破裂的问题。这将导致成品率下降。此外，使用研磨胶带85，所以与图13的方法同样，存在背面研磨量的偏差问题。
以下，参照附图来说明考虑了上述问题的本发明的实施例。
(实施例1)
图1是表示本发明第1实施例的芯片直接层积型的多芯片半导体器件的剖面图。
本实施例的多芯片半导体器件有层积了三个芯片11、12、13的结构。各芯片11、12、13分别包括：在表面上集成形成MOS晶体管和电容器等元件的Si衬底10；覆盖集成形成的元件的绝缘膜11；用于以规定的关系连接集成形成的元件的多层布线16；作为用于将芯片之间电连接的芯片贯通栓塞的金属栓塞15c；以及Si衬底10的背面研磨时用作检测部的金属栓塞15d。
金属栓塞15d不用于芯片之间的电连接。具有金属栓塞15d是与现有的多芯片半导体器件在构造上的不同之处。
如后所述，金属栓塞15d在多芯片半导体器件的制造工序时，用于检测Si衬底10的膜厚，是用于厚度检则的栓塞。
金属栓塞15d不通过激光，换句话说，它吸收激光。只要是具有这种性质的材料，使用金属以外的材料也可以。作为这种材料，例如，可举出半导体。在图1中，使用这样的半导体构成的栓塞(半导体栓塞)的多芯片半导体器件将金属栓塞15d置换成半导体栓塞。
多层布线16例如包括：第1层间绝缘膜；通过在该第1层间绝缘膜和绝缘膜11上进行开孔的第1连接孔连接到元件的第1布线层；形成在第1层间绝缘膜上，覆盖第1布线层的第2层间绝缘膜；以及通过在该第2层间绝缘膜上进行开孔的第2连接孔与第1布线层连接的第2布线层。也可以是三层以上的多层布线层。
金属栓塞15c形成在元件形成区域的外侧，金属栓塞15d再形成在金属栓塞15c的外侧。此外，在埋入了金属栓塞15c、15d的通孔之间设置绝缘膜14。
芯片贯通栓塞和检测部本体分别是金属栓塞15c和金属栓塞15d，而绝缘膜14也构成芯片贯通栓塞和检测部。
在金属栓塞15c的材料是Cu时，防止Cu扩散的膜(阻挡金属膜)也形成在通孔的内壁上。这种情况下，阻挡金属膜也构成芯片贯通栓塞和检测部。
此外，在各芯片11、12、13的多层布线层16中，分别设置焊盘17。Si衬底10的背面被绝缘膜18覆盖。
芯片11的金属栓塞15c通过焊接凸点19与芯片12的多层布线层16上设置的焊盘17电连接。由此，将芯片11与芯片12电连接。再有，也可以使用焊接凸点19以外的凸点。
同样，芯片12的金属栓塞15c通过焊接凸点19与芯片13的多层布线层16上设置的焊盘17电连接，芯片12与芯片13电连接。这样，将芯片11、12、13之间进行电连接。
这里，说明了芯片数为三个的情况，但即使是四个以上的芯片，也可以同样地连接。此外，具有金属栓塞15c的所有芯片不一定通过金属栓塞15c进行连接。即，仅为了改善散热性的目的，芯片也可以形成金属栓塞15c。
下面，用图2A-2J说明本实施例的多芯片半导体器件的制造方法。
首先，如图2A所示，制备厚度为600～700μm的Si衬底10。该Si衬底10是元件形成后的Si衬底，其表面由绝缘膜11覆盖。就该绝缘膜11的材料来说，选择氮化硅之类的可取得与SiO2的腐蚀选择率的材料。
接着，如图2B所示，在绝缘膜11上形成SiO2构成的厚度为1μm的掩模图形12后，以掩模图形12作为掩模，通过腐蚀气体为氟系气体的RIE处理，对绝缘膜11和Si衬底10进行腐蚀，将绝缘膜11贯通，并且形成不贯通Si衬底10的沟槽13c、13d。作为掩模图形12的材料，也可以使用SiO2以外的材料。
沟槽13c的深度为100μm左右。沟槽13d的深度比沟槽13c的深度深。在将沟槽13d形成得比沟槽13c深时，可以仅改变沟槽13d的开口直径和开口形状来实现。这是因为通过沟槽的开口直径和开口形状使腐蚀速度不同。
例如，在使用RIE处理时，通过使沟槽13d的开口直径比沟槽13c的开口直径宽，使沟槽13d的开口面积比沟槽13c的开口面积大，利用微填充(microloading)效应，可以使沟槽13d的深度深于沟槽13c的深度。
沟槽13c、13d的深度关系例如可从预先进行的实验结果中进行估计。如上述例子那样，如果是通过开口直径的差异来改变深度的情况，则开口直径越宽，腐蚀速率越快。
因此，如果对于多个不同的开口直径，通过实验取得腐蚀率，则通过插值等计算可求出任意的开口直径的腐蚀率。
因此，沟槽13c、13d的深度绝对值随腐蚀时间(腐蚀条件)而改变，如果相互的腐蚀时间相同，则就知道开口直径不同的沟槽13c、13d的深度之差。
这里，以相同的工序形成沟槽13c、13d，但也可以用不同的工序来形成。但是，从使沟槽13c、13d的深度之差大致固定的观点来看，最好是以相同的工序来形成沟槽13c、13d。
接着，进行用于恢复沟槽13c、13d形成时产生的Si衬底10的缺陷的退火，然后，如图2C所示，在整个表面上堆积绝缘膜14来覆盖沟槽13c、13d的内壁。绝缘膜14是例如使用LPCVD方法依次堆积的SiO2膜/Si3N4膜的层积膜。绝缘膜14也可以是单层。
接着，如图2D所示，以从沟槽13c、13d溢出的厚度在整个表面上形成金属栓塞15c、15d构成的金属膜15，在金属膜15中埋入沟槽13c、13d。
这里，作为金属膜15，例如可列举W膜、Mo膜、Ni膜、Ti膜、Cu膜或它们的金属硅化物膜。此外，作为金属膜15的形成方法，例如可列举CVD法、溅射法或电镀法。
接着，如图2E所示，例如使用CMP法或深腐蚀(etch back)法，使金属膜15、绝缘膜14后退，直至绝缘膜11的表面露出，从而形成金属栓塞15c、15d。然后，形成多层布线层16。
接着，如图2F所示，在多层布线层16的表面上形成沟，使焊盘17露出该沟的底面。
接着，如图2G所示，通过由砂轮的机械研磨来研磨Si衬底10的背面，直至露出金属栓塞15d。具体地说，例如通过图像识别来现场监视Si衬底10的背面，同时通过砂轮的机械研磨来研磨Si衬底10的背面，如果由监视器检测出金属栓塞15d的露出，则同时停止Si衬底10的背面研磨，从而得到图2G所示的构造。
在该工序中，使用接触式的厚度监视器，不用测定Si衬底和研磨胶带的合计膜厚。需要的话，使Si衬底10从背面变薄，直至金属栓塞15d露出。如上所述，这是通过监视Si衬底10的背面，同时从背面研磨Si衬底10，从而没有偏差。
这里，以露出了金属栓塞15d的时刻作为砂轮的背面研磨的结束时刻，但也有以露出金属栓塞15d下面的绝缘膜14的时刻作为结束时刻的方法。
接着，如图2H所示，除去金属栓塞15c下面的绝缘膜，使用CMP和腐蚀使Si衬底10从背面变薄，直至金属栓塞15c、15d从衬底背面突出几μm
具体地说，露出金属栓塞15c、15d，进行CMP，直至使包含金属栓塞15c、15d的衬底背面平坦，然后通过对衬底背面(Si)进行湿式或干式腐蚀选择性地后退，使金属栓塞15c、15d从衬底背面突出几μm。
沟槽13c、13d的深度之差，如上所述可根据开口直径的差异来估计，通过使Si衬底10从背面变薄到与沟槽13d的深度-沟槽13c的深度对应的衬底厚度(规定量)，来露出金属栓塞15c。
因此，就使金属栓塞15c、15d的突出量为几μm来说，也可以使衬底厚度比上述规定量再薄几μm。这可通过采用上述CMP和腐蚀没有偏差地进行。
在图2H中，使栓塞15d和栓塞15c的长度相同的理由在于，在使用CMP时，在进行研磨直至栓塞15d和栓塞15c的长度一致后，对栓塞15d和栓塞15c进行相同量的研磨。
再有，金属栓塞15c、15d不一定必须从衬底背面突出，也可以通过CMP使包含金属栓塞15c、15d的衬底背面平坦。
此外，在使用湿式腐蚀或干式腐蚀时，由于栓塞15d和栓塞15c被同量腐蚀，所以栓塞15d比栓塞15c长。如果栓塞15d和栓塞15c的长度之差在容许范围内，则就可以使用湿式腐蚀或干式腐蚀来取代CMP。
于是，根据本实施例，可以使金属栓塞15c、15d的突出量的偏差非常小，可以使金属栓塞15c、15d的形状偏差非常小。而且，可以使突出量和形状的偏差非常小，所以可以解决这些偏差引起的装配工序中的问题，例如连接不良、可靠性下降、成品率下降。
再有，在以往的图12C的工序中现场监视衬底背面，同时进行腐蚀或CMP，在由监视器检测出金属栓塞的露出后，再通过腐蚀或CMP使衬底背面变薄几μm，不再需要使用图12B的工序中的接触式的厚度监视器来监视砂轮的背面研磨量，显然可解决偏差的问题。
但是，如果完全不监视背面研磨量来进行砂轮的机械研磨，则在露出金属栓塞时不能停止研磨，在图12B的工序中，存在完全不控制突出量地使金属栓塞突出的危险。
相反，在图12B的工序中，如果担心金属栓塞突出，而过早地停止砂轮的研磨，则其后的腐蚀等与砂轮的机械研磨相比速率低两级左右，所以图12C的工序时间过长，生产率差。因此，可控制速率快的砂轮的机械研磨时的背面研磨量的本实施例的方法是有效的。
接着，如图2I所示，例如使用等离子体CVD法在Si衬底10的背面上形成SiO2膜等的绝缘膜18，以便覆盖从衬底背面突出的金属栓塞15c、15d。
接着，如图2J所示，使用CMP法对绝缘膜18进行研磨，直至金属栓塞15c、15d露出。然后，在焊盘17上形成焊接凸点19。
根据上述芯片的形成方法来形成芯片11、12、13，然后通过分别连接芯片11和芯片12及芯片12和芯片13，可获得图1所示的多芯片半导体器件。
再有，在不需要用绝缘膜18覆盖Si衬底10的背面时，在图2H的工序后，转到将上述芯片之间进行连接的工序。
在本实施例中，作为检测部的金属栓塞15d的材料，使用了与作为芯片贯通栓塞的金属栓塞15c相同的材料，但也可以使用不同的材料。例如，可使用SiO2等绝缘材料、多晶硅等半导体材料。而且，作为检测部，也可以使用内部不填充的沟槽13d。
在使用绝缘材料时，通过使沟槽13d的开口直径比沟槽13c的开口直径小，可以用绝缘材料(绝缘膜)容易地埋入沟槽13d的内部。但是，沟槽13d的开口面积比沟槽13c的开口面积宽，沟槽13d比沟槽13c深。这可通过例如增大与图2B的沟槽13d的纸面垂直方向的尺寸来实现。
此外，使图2G、图2H的Si衬底10的衬底厚度变薄的工序可按晶片进行，也可以按芯片为单位进行。而且，使用所谓的前切割(DBG：dicing beforegrinding technology)处理，在晶片上的各芯片周围预先形成沟，在使晶片变薄的工序中，也可以使用把晶片分割成芯片的方法。
在本实施例中，如图1所示，使各芯片11、12、13的金属栓塞15d的中心一致，但如图3A-3B所示，也可以不一致。图3A表示一个金属栓塞15d与其余的两个金属栓塞15d中心不同的例子。图3B表示所有的金属栓塞15d的中心错位的例子。
(第2实施例)
图4A-4C是表示构成本发明第2实施例的多芯片半导体器件的芯片的制造工序的剖面图。
图4A与图2E相当，图4B与图2G相当。这里，为了简化，仅示出Si衬底10和金属栓塞15c、15d。此外，对与图1和图2A-2J对应的部分附以与图1和图2A-2G相同的标号，并省略详细的说明。同样，在图5A-5C以后的图中，与上述图相同的标号表示相当部分，并省略详细的说明。
如图4A所示，本实施例与第1实施例的不同点在于，作为检测部，形成深度不同的多个金属栓塞15d。与使金属栓塞15d深于金属栓塞15c的情况相同，就形成深度不同的多个金属栓塞15d来说，它们可以通过仅改变埋入的沟槽的开口直径和开口面积来实现。在图4A-4C中，从左起依次增长金属栓塞15d的长度，但也可以按任何顺序来排列。
接着，如图4B所示，由砂轮机械研磨Si衬底10的背面。然后，检测在Si衬底10的背面上露出的金属栓塞15c，估计研磨后的Si衬底10的厚度。由此，为了使金属栓塞15c露出，用下工序的腐蚀或CMP，可正确地求出需要使Si衬底10变薄多少。
例如，如果使金属栓塞15d的长度按从短到长的顺序为110μm、115μm、120μm，则在图4B中露出两个金属栓塞15d，所以研磨后的Si衬底10的厚度大于110μm，在115μm以下。
因此，如果金属栓塞15c的长度为100μm，则通过对Si衬底10的背面进行腐蚀或CMP，使Si衬底10变薄15μm(规定量)，从而露出金属栓塞15c(图4C)。然后，如果使金属栓塞15c、15d的从衬底背面的突出量为几μm，则可以使Si衬底10再薄几μm。
根据本实施例，可在图4B的Si衬底10的研磨工序后进行Si衬底10的背面上露出的金属栓塞15c的数目检测。即，在图4B的Si衬底10的研磨工序中，可获得不需要现场监视Si衬底10的背面的效果。而且，通过增加深度不同的金属栓塞15d的数目，可进行更正确的估计。
再有，作为检测Si衬底10的背面上露出的金属栓塞15d的数目的方法，例如可列举使用图象识别的方法、对金属栓塞15d的材料进行化学分析的方法、管理研磨时的力矩的方法等。
图5A-5C、图6A-6B表示第1、第2实施例的金属栓塞15c、15d的配置例的平面图。图5A表示金属栓塞15d为一个时的配置例，图1的剖面图与图5A的箭头A-A′的剖面图相当。图5B表示将金属栓塞15d设置在两个金属栓塞15c的各自外侧的配置例。
图5C表示将多个金属栓塞15d分别设置在芯片的4个角部(四角)上的配置例。上述多个金属栓塞15d是在制造中途例如与第2实施例同样深度不同的金属栓塞。不一定必须都设置在四角上，有时也设置在一处。
一般地，多芯片中使用的芯片薄，所以特别是在芯片的角部芯片容易卷曲。如图5C所示，在四个角部分别设置多个金属栓塞15d后，可缓和芯片的角部的弯曲，可以防止卷曲。再有，即使是图5A和图5B所示的情况，通过增加贯通衬底的栓塞的数目，使芯片的弯曲缓和。
此外，金属栓塞15d在Si衬底10的背面露出，所以可将金属栓塞15d用作芯片的背面键合时的位置对准标记。本实施例也与第1实施例同样可有各种变形例。例如，可使用沟槽来取代金属栓塞15d。
图6A和图6B表示金属栓塞15c的数目在三个以上的配置例，是分别与图5B和图5C相当的图。
(第3实施例)
图7A-7C是表示构成本发明第3实施例的多芯片半导体器件的芯片的制造工序的剖面图。
如图7A所示，本实施例是在Si衬底10的边缘部形成用于检测Si衬底10的厚度的薄壁部20，通过监视薄壁部20，来检测机械研磨的终点的例子。薄壁部20的平面形状例如为环形。
作为薄壁部20的形成方法，例如有以下方法：在通过腐蚀形成埋入金属栓塞15c的沟槽时，对Si衬底10的边缘部进行腐蚀，从而形成薄壁部20。此时，使薄壁部20的表面在上述沟槽底部的下面。上述腐蚀例如以抗蚀剂图形用作掩模来进行。此外，还有以下方法：在结束金属栓塞15c的形成后，对Si衬底10的边缘部进行腐蚀，形成薄壁部20。再有，为了简化，省略了多层布线层等，仅示出Si衬底10和金属栓塞15c、15d。
薄壁部20是除去Si衬底10的边缘部的表面侧得到的。因此，本实施例与在芯片内形成金属栓塞15d的第1和第2实施例相比，在成本上有利。
接着，如图7B所示，在Si衬底10的表面侧粘结研磨胶带21，在研磨胶带21上粘结研磨板22。
接着，如图7C所示，由砂轮机械研磨Si衬底10的背面。此时，通过图像识别监视器23来观察薄壁部20，以看不到薄壁部20的时刻作为研磨的终点。
此时，不需要使用接触式厚度监视器来测定Si衬底10和研磨胶带21的合计膜厚。如上所述，通过图像识别监视器23监视薄壁部20，同时对Si衬底10进行研磨，可没有偏差地使Si衬底10从其背面变薄，直至消除薄壁部20。
而且，根据与第1实施例的沟槽13c、13d的深度之差情况相同的理由，如果相互腐蚀时间相同，则从衬底背面至薄壁部20的上表面的距离和埋入了金属栓塞15c的沟槽深度之差大致一定。
因此，如果使Si衬底10从背面变薄的量为从衬底背面至薄壁部20的上表面的距离和埋入了金属栓塞15c的沟槽深度之差(规定量)，则金属栓塞15c露出。因此，在金属栓塞15c的从衬底背面的突出量为几μm时，与上述规定量相比，也可以使衬底厚度再薄几μm。这可通过使用腐蚀或CMP无偏差地进行。这里，也可以根据金属栓塞15c长度规格预定面和预先求出的从衬底表面至薄壁部20的上表面的距离，来确定腐蚀或CMP的衬底腐蚀量或研磨量。
因此，根据本实施例，可以使金属栓塞15c的突出量偏差非常小，可以使金属栓塞15c的形状偏差非常小。而且，可以使突出量和形状的偏差发出小，所以可以解决这些偏差引起的装配工序中的问题，例如连接不良、可靠性下降、成品率下降。
这里，说明了将Si衬底10虚拟固定在研磨板22上来进行Si衬底10的砂轮的背面研磨、以及Si衬底10的腐蚀或CMP的背面加工的方法，但从降低制造成本的观点看，最好使用与Si衬底10相同直径、相同材料的衬底(虚设衬底)。在Si衬底10是Si晶片时为虚设Si晶片。
图8是与使用了虚设衬底24情况的图7B相当的剖面图。Si衬底10通过研磨胶带21与虚设衬底24进行虚拟固定。在Si衬底10的边缘部有薄壁部20。其结果，使Si衬底10的粘结面25的直径比虚设衬底24的粘结面26的直径短。因此，即使在Si衬底10和虚设衬底24之间产生对准错位，Si衬底10的粘结面25也容纳在虚设衬底24的粘结面26内，由此，可以解决使Si衬底10从背面变薄工序中的Si衬底10的破裂问题。
这里，为了检测Si衬底10的厚度，使用了Si衬底10的边缘部上形成的薄壁部20，但如图9所示，也可以使用Si衬底10的边缘部上形成的沟槽27。沟槽27比埋入金属栓塞15c的沟槽深。沟槽27的平面形状例如为环形。
作为采用沟槽27的优点，在Si衬底10的背面研磨时，可以防止因Si衬底10的边缘部变薄产生的倾斜。
在用相同工序形成埋入金属栓塞15c的沟槽和沟槽27时，为了在沟槽27内不埋入金属栓塞15c，例如通过电镀法来形成金属栓塞15c。此时，在沟槽27内不形成作为薄板的金属膜。这可以通过例如在以沟槽27为掩模的状态下进行金属薄膜的成膜来实现。
此外，在使用前切割时，作为沟槽27，可采用用作前切割的沟槽。这可通过RIE形成例如用于前切割的沟槽，正确地控制沟槽的深度来实现。这种情况下，不需要重新形成芯片厚度检测的沟槽27，所以可以提高晶片的电路面积率。
再有，本发明不限于上述实施例。例如，在上述实施例中，作为衬底使用了Si衬底，但也可以使用SOI衬底、变形Si衬底、或组合SOI衬底和变形Si衬底后的衬底。此外，衬底的材料不限定于Si，也可以是SiGe。
此外，作为多芯片半导体器件的例子，可列举层积了NAND型EEPROM、NOR型EEPROM、DRAM等半导体存储器的芯片的多芯片半导体器件、层积了由半导体存储器和CPU构成的进行信息处理的芯片的多芯片半导体器件。
而且，本发明不限于芯片直接层积型的多芯片半导体器件，例如在不层积芯片下，也可以应用于在衬底上搭载1个或2个以上芯片的半导体器件。此外，本发明还可以应用于包含插入物的半导体器件。这种情况下，第1衬底为插入物，第2衬底为搭载于插入物上的芯片，而且存在通过插入物(第1衬底)连接到芯片(第2衬底)的第3衬底。
对于本领域技术人员来说，本发明的其它优点和改进是显而易见的。因此，在其更宽的方面，本发明不限于特定的细节和上述示出并叙述的有代表性的实施例。因此，在不脱离如权利要求书和其等同物所定义的本发明的精神和范围的前提下，可进行各种改进。

Claims (16)

1.一种半导体器件，包括：
包含元件的第1衬底；
贯通所述第1衬底的第1栓塞，所述第1栓塞的材料为导电材料，且所述第1栓塞与所述元件电连接；
设置在所述第1衬底上方的第2衬底，所述第2衬底通过所述第1栓塞与所述元件电连接；以及
贯通所述第1衬底的第2栓塞，所述第2栓塞的材料为非绝缘材料，所述第2栓塞不与所述第2衬底电连接，且所述第2栓塞用于检测所述第1衬底的厚度。
2.如权利要求1所述的半导体器件，其中，所述导电材料和所述非绝缘材料为相同的金属。
3.如权利要求1所述的半导体器件，其中，所述导电材料是金属，所述非绝缘材料是半导体。
4.如权利要求1所述的半导体器件，其中，所述第1衬底和所述第2衬底是芯片。
5.如权利要求1所述的半导体器件，其中，所述第1衬底是芯片，所述第2衬底是搭载所述芯片的衬底。
6.如权利要求1所述的半导体器件，其中，所述第2栓塞设置在所述第1衬底的角部。
7.如权利要求1所述的半导体器件，其中，还包括设置在所述第1衬底和所述第2衬底之间的凸点，且所述第1栓塞通过所述凸点连接到所述元件。
8.如权利要求1所述的半导体器件，其中，所述第1衬底和所述第2衬底分别包含多层布线。
9.如权利要求1所述的半导体器件，其中，还包括第3和第4栓塞，所述第3和第4栓塞贯通所述第2衬底，所述第3栓塞的材料为导电材料，而所述第4栓塞的材料为非绝缘材料。
10.如权利要求9所述的半导体器件，其中，所述第1栓塞和所述第3栓塞相互电连接，且所述第2栓塞和所述第4栓塞不相互电连接。
11.如权利要求9所述的半导体器件，其中，所述第1、所述第2、所述第3和所述第4栓塞的材料相同。
12.一种制造半导体器件的方法，包括下列步骤：
在衬底的表面上形成第1沟和比所述第1沟深的第2沟；
至少在所述第1沟内形成第1栓塞；
从所述衬底的背面研磨所述衬底，直至露出所述第2沟；以及
通过从露出了所述的第2沟的所述衬底的背面使所述衬底变薄，使所述第1栓塞从所述衬底的背面露出。
13.如权利要求12所述的制造半导体器件的方法，其中，从所述衬底的背面研磨所述衬底，直至露出所述第2沟的步骤包括：通过监视所述衬底的背面，检测所述第2沟的露出。
14.如权利要求13所述的制造半导体器件的方法，其中，通过从露出了所述的第2沟的所述衬底的背面使所述衬底变薄，使所述第1栓塞从所述衬底的背面露出的步骤包括：使所述衬底变薄到与所述第2沟深度和所述第1沟深度之差对应的厚度以上。
15.如权利要求12所述的制造半导体器件的方法，其中，改变深度而形成多个所述第2沟，从所述衬底的背面研磨所述衬底，直至至少露出所述多个第2沟中的最深的第2沟。
16.如权利要求13所述的制造半导体器件的方法，其中，还包括在所述第2沟内形成第2栓塞。
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