CN1196838A - 零功率熔丝电路 - Google Patents

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Abstract

一种零功率熔丝电路,包括:具有两个输入的锁存器装置(50),第一输入(A)锁存在接地上而第二输入(B)锁存在Vcc上。锁存器装置由第一输入与接地的暂时接触或者第二输入与Vcc的暂时接触触发。第一实施例包括两组熔丝元件/电容器对(F1,C1,F2,C2),每组与锁存器装置其中一个输入耦合。第二实施例包括分别与第一和第二输入(A,B)耦合的拉高晶体管(20)和熔丝元件/电容器对(F,C)。第三实施例包括分别与第一和第二输入(A,B)耦合的拉低晶体管(22)和熔丝元件/电容器对(F,C)。

Description

零功率熔丝电路
发明领域
本发明一般涉及熔丝电路，具体而言涉及零静态功率熔丝电路结构。
背景技术
熔丝电路常常用于半导体领域。例如，随着诸如存储器件、可编程逻辑器件等半导体器件存储密度的持续增加，器件内部缺陷单元发生的机率也随之增加。除非可以某种方式纠正这种缺陷，否则具有特定缺陷的半导体器件一无所用，因此降低了成品率。纠正这种缺陷的常用途径是在器件内部提供大量的冗余单元。当检测到缺陷单元时，可以启用位于其位置上的其中一个冗余单元。
支持冗余单元的电路系统通常包括可熔断元件，为了激活一个或多个冗余单元，它们的熔断是可以选择的。典型的情况是，不管冗余单元是否编程为代替缺陷单元，这样的电路系统都耗用一定的功率。
熔丝电路的使用也方便了可编程逻辑器件(PLD)的编程。典型的情况是，PLD中的逻辑单元制造成具有缺省的逻辑电平，或者是逻辑高电平，或者是逻辑低电平。借助将单元输出与Vcc或接地连接起来的可熔链路可以实现这样的制造过程。若单元的熔丝被熔断，单元的逻辑电平就翻转。与使用冗余存储单元的电路系统一样，PLD中的熔丝电路系统也耗用一定的功率。
图5示出了现有技术的一种熔丝电路。电阻R与熔丝F在Vcc和接地之间串联耦合。电阻与熔丝之间的节点被馈送入反相器以提供输出Q。在图5所示结构中，无损熔丝把反相器输入与接地D连接起来，从而使Q为高电平。与此同时，恒定电流从Vcc通过电阻和熔丝F流入接地。当熔丝熔断时，反相器输入与Vcc耦合并且Q变为低电平。在典型的应用场合，任何一个这样的熔丝电路不是熔断就是完好无损。保持完好无损的熔丝电路一直有电流从Vcc流入，功率通过电阻R耗散。这些熔丝电路显得效率不高，特别是用于小型计算设备(例如便携式PC)中时，在这类设备中功率消耗是要斤斤计较的。
因此所需的熔丝电路应该可以用于这样的半导体器件，它采用了可编程逻辑器件，并且不管熔丝电路是完好无损还是熔断，都不消耗功率。
发明内容
本发明的熔丝电路包括双触发单向锁存器装置。在本发明中，“双触发”锁存器的含义是可以由两个输入中的任一个触发的锁存器。此外，锁存器是“单向”的，第一输入只在其短暂接触接地时触发锁存器，而第二输入只在其短暂接触Vcc时触发锁存器。而且，当锁存器触发时，第一输入锁定在接地上而第二输入锁定在Vcc上。
在第一实施例中，熔丝电路包括与两个串联熔丝元件和电容对耦合的上述锁存器装置。当两个熔丝元件都完好无损时由熔丝电路提供第一逻辑电平。当两条熔丝都熔断时提供第二逻辑电平。在第二实施例中，熔丝电路包括：在其第一端子与拉高晶体管(pull-up transistor)耦合的上述锁存器装置，以及与锁存器装置的第二端子耦合的熔丝/电容器组合。在本发明的第三实施例中，用拉低晶体管(pull-down transistor)代替第二实施例中的升压晶体管。
在每个实施例中，当熔丝完好无损时，电容器用来在稳态条件下阻断直流电流。因此提供第一逻辑电平时熔丝电路没有消耗功率。当熔丝元件熔断时，如果向电路提供功率，则电容器与Vcc或接地短暂耦合。这种短暂接触足以操纵锁存器装置反转逻辑电平。由于锁存器基本上不提取功率并且电容器阻断了直流电流，所以当熔丝元件熔断时，在稳态条件下实际上不消耗功率。因此不管熔丝元件是熔断还是完好无损，本发明的熔丝电路在运行时没有静态功率耗散。
附图的简要说明
图1为本发明零功率熔丝电路的第一实施例。
图2示出了本发明零功率熔丝电路的第二实施例。
图3示出了本发明零功率熔丝电路的第三实施例。
图4为根据本发明的双触发单向锁存器的定义表。
图5示出了现有技术的熔丝电路。
实施发明的较佳方式
参见图1，本发明的零功率熔丝电路10包括具有两个端子A、B的锁存器装置。与A端子耦合的是第一熔丝元件F1与第一电容器C1的串联组合。熔丝元件F1与Vcc耦合而电容器C1接地。锁存器装置50的端子B具有类似的第二熔丝单元F2与第二电容器C2的串联组合。但是，在端子B一侧，第二熔丝元件接地而第二电容器C2与Vcc耦合。零功率熔丝电路10的输出逻辑Q、
Figure A9719078200061
可以分别从端子A、B获取。
锁存器装置50的操作由图4所示列表定义。如表中响应一栏所示，当被触发时，锁存器的响应是将端子A锁定在接地GND上而将端子B锁定在Vcc上。如表中动作一栏所示，锁存器装置的触发方式为两种方式的任一种：使A与接地接触或者使B与Vcc接触。值得注意的是，触发锁存器只需短暂接触；例如使端子A与接地短暂接触足以触发锁存器装置50。图4中的列表进一步表明，使A与接地接触或者使B与接地接触导致不确定的响应，这意味着锁存器的响应是无关紧要的。
以下将锁存器装置50定义为双触发单向锁存器。通过使A与接地接触或者使B与Vcc接触可以触发锁存器装置，从这种意义上讲锁存器装置是“双触发的”。由于每个端子只能在一个方向上锁定，所以锁存器装置50是“单向的”；即，当锁存器触发时，端子A总是锁定在接地上而端子B总是锁定在Vcc上。
在较佳实施例中，锁存器装置50包括与N沟道MOS晶体管52交叉耦合的P沟道MOS晶体管52。具体而言，PMOS晶体管的漏极与Vcc耦合而NMOS晶体管的源极接地。在中部，PMOS晶体管52的栅极与NMOS晶体管54的漏极耦合，而NMOS晶体管的栅极与PMOS晶体管的源极耦合。值得注意的是，以图4所示列表方式工作的任何锁存器装置电路系统在本发明的零功率熔丝电路中都有同样的工作效果。
现在讨论图1所示电路的操作。在熔丝元件F1、F2完好无损的情况下，锁存器装置50的端子A与Vcc连接，所以输出Q为HI。同样，端子B接地从而使的逻辑输出为LO。此外，由于端子A接Vcc，所以PMOS晶体管52不导电。同样，由于端子B接地，所以NMOS晶体管54也不导通。因此当熔丝完好无损时锁存器没有被触发。
当熔丝元件F1、F2都熔断时，端子A通电后通过电容器C1短暂接地，从而将PMOS晶体管52的栅极电压拉低至接地电压。与此同时，端子B通过电容器C2与Vcc短暂耦合，从而将NMOS晶体管54的栅极电压拉高至Vcc由于PMOS晶体管变为导电状态，所以NMOS晶体管54的栅极电压经PMOS晶体管被拉高至Vcc同样，由于NMOS晶体管开始导电，所以PMOS晶体管的栅极电压经NMOS晶体管被拉低至接地电压。因此端子A锁定为接地电压而端子B锁定为Vcc。这样，当电容器C1、C2充电并且端子A和B不再经电容器耦合时，它们仍然通过锁存器装置50分别与接地和Vcc耦合。因此当熔丝元件熔断时，Q为LO，而 为HI。由上可见，图1所示的锁存器装置50的电路操作起来与图4所示列表定义的锁存器一样。
这样，如果熔丝F1、F2完好无损，则在Q端为HI(反过来在
Figure A9719078200072
端为LO)。电容器C1和C2都用来阻断直流电流从Vcc接到地，所以两组熔丝元件/电容器对上没有功率消耗。同样，由于在熔丝元件F1、F2完好无损时PMOS晶体管和NMOS晶体管都不导电，所以没有功率被晶体管提取。
如果熔丝F1、F2熔断，则在Q端为LO(反过来在
Figure A9719078200073
端为HI)。由于锁存器装置的晶体管52、54交叉耦合至栅极从而互相施加偏压，所以它们不会消耗功率。这样，除了对电容器C1和C2充电的初始电流以外，当熔丝元件熔断时不会消耗功率。因此图1所示的零功率熔丝电路能够在不消耗功率的前提下提供HI和LO逻辑电平。
现在讨论图2所示零功率熔丝电路12的替代实施例。在该实施例中，熔丝元件F耦合于锁存器装置50的端子B与接地之间。电容器C耦合于Vcc与端子B之间。PMOS拉高晶体管20包括与Vcc耦合的源极和与锁存器装置50的端子A耦合的漏极。PMOS晶体管的栅极与端子B耦合。
首先考察熔丝元件F完好无损时的熔丝电路12的操作。端子B经熔丝元件接地，所以 端为LO。在端子B接地时，PMOS晶体管20处于导电状态，因此将Q端拉高至HI。在这种结构中，由于电容器C阻断了直流从Vcc流向接地，所以熔丝电路1不会有电流通过。同样，由于锁存器晶体管54处于关断状态，所以没有电流通过拉高晶体管20。
当熔丝元件F熔断时，端子B经过电容器C与Vcc短暂耦合。根据图4所示的列表和前面的阐述，端子A锁定在接地(经过晶体管54)而端子B锁定在Vcc上(经过晶体管52)。这样 端为HI而Q端为LO。由于端子B电压为Vcc，所以PMOS晶体管20不导电，由此切断了电流从Vcc经晶体管20、54到达接地的路径。因此与图1所示电路一样，不管熔丝元件是否完好无损，图2所示电路具有“零”功耗性质。
现在讨论图3所示另一个零功率熔丝电路14的实施例。在该实施例中，熔丝元件F耦合于Vcc与锁存器装置50的端子A之间。电容器C耦合于端子A与接地之间。NMOS拉低晶体管22分别通过其源极和漏极耦合于锁存器的端子B与地之间。NMOS晶体管22的栅极与锁存器的端子A耦合。
在熔丝元件完好无损的结构中，端子A与Vcc连接，所以Q端为HI。由于端子A的电压为Vcc，所以NMOS晶体管22处于导电状态，因此将端子B和 都拉为LO。当熔丝元件F熔断时，端子A经过电容器C短暂接地。根据图4所示的列表，端子A与接地的短暂接触使得端子A锁定在接地而端子B锁定在Vcc上。因此Q端为LO并且予以保持而 端为HI并予以保持。与图1和图2的实施例一样，在稳态条件下没有电流流过电路14，因此没有功率损耗。
对于图1-3实施例所用的晶体管，器件的几何尺寸应该相近，例如沟道区域具有相同的宽-长(W/L)比。由于所有器件的尺寸和结构相近，所以便于布局。另一个内在的优点是可以使器件密度最大。器件几何形状相近在布局时可以更充分地利用硅片而少浪费空间，从而使器件单元排布得更紧凑。考虑到器件数量众多，这一点就非常重要了。同样，图1-3所示实施例中的电容器也以相同的标准来制造。
通过设计类似尺寸的器件可以尽可能地减少工艺偏差的影响。工艺过程中影响器件几何形状的因素对所有的器件都有影响，所以不会对最终的产品产生不利的影响。
比较好的做法是，晶体管器件沟道区域的W/L之比为3/1，但这并非严格要求。本发明同样也可以采用其它W/L之比。虽然沟道区域的W/L之比越高，响应时间越快，但是在本发明中晶体管开关速度不是考虑的因素。只有当零功率熔丝电路加电时才发生晶体管开关动作，并且时间短暂。但是一旦进入稳态条件，则由于零功率熔丝电路的任务是提供恒定的逻辑电平，所以晶体管无需再作开关动作。因此在本发明中，零功率熔丝电路的操作速度无需关心。另一方面，基于上述理由，器件的几何形状应该均匀和尽量最小，所以小的W/L之比是比较好的。同样，电容器也应以同样的W/L之比制作，从而可以保持器件尺寸的均匀性。

Claims (10)

1.一种连接在第一和第二电势之间以提供可选逻辑电平的熔丝电路，其特征在于包括：
具有第一和第二端子的双触发单向锁存器，它包括将所述第一和第二电势分别锁定在所述第一和第二端子上的装置，所述锁存装置由至少一次暂时接触触发，所述接触位于所述第一端子与所述第一电势之间或者位于所述第二端子与所述第二电势之间；
耦合在所述第一电势与所述第一端子之间的熔丝；
耦合在所述第一端子与所述第二电势之间的电容器；以及
第一N沟道MOS晶体管，它具有分别与所述第二端子和所述第二电势耦合的第一和第二管脚以及与所述第一端子耦合的控制栅极；
其中所述可选逻辑电平出现在所述第一端子或所述第二端子上。
2.如权利要求1所述的熔丝电路，其特征在于所述锁存装置包括P沟道晶体管和第二N沟道MOS晶体管，所述P沟道晶体管的第一和第二管脚分别与所述第一电势和所述第二端子耦合，所述第二N沟道晶体管的第一和第二管脚分别与所述第二电势和所述第一端子耦合，所述P沟道晶体管的控制插脚与所述第二N沟道晶体管的所述第二管脚耦合，并且所述第二N沟道晶体管的控制插脚与所述P沟道晶体管的所述第二管脚耦合。
3.如权利要求2所述的熔丝电路，其特征在于所述第一电势为Vcc而所述第二电势接地。
4.如权利要求2所述的熔丝电路，其特征在于所述第一和第二N沟道晶体管以及所述P沟道晶体管的器件宽度和器件长度基本一致。
5.如权利要求2所述的熔丝电路，其特征在于所述第一和第二N沟道晶体管以及所述P沟道晶体管的宽度-长度之比为3/1。
6.一种连接在第一和第二电势之间以提供可选逻辑电平的熔丝电路，其特征在于所述熔丝包括：
具有第一和第二端子的双触发单向锁存器，它包括将所述第一和第二电势分别锁定在所述第一和第二端子上的装置，所述锁存装置由至少一次暂时接触触发，所述接触位于所述第一端子与所述第一电势之间或者位于所述第二端子与所述第二电势之间；
耦合在所述第二电势与所述第二端子之间的熔丝；
耦合在所述第二端子与所述第一电势之间的电容器；以及
第一P沟道MOS晶体管，它具有分别与所述第一端子和所述第一电势耦合的第一和第二管脚以及与所述第二端子耦合的控制栅极；
其中所述可选逻辑电平出现在所述第一端子或所述第二端子上。
7.如权利要求6所述的熔丝电路，其特征在于所述锁存装置包括第二P沟道MOS晶体管和N沟道晶体管，所述第二P沟道晶体管的第一和第二管脚分别与所述第一电势和所述第二端子耦合，所述N沟道晶体管的第一和第二管脚分别与所述第二电势和所述第一端子耦合，所述第二P沟道晶体管的控制插脚与所述N沟道晶体管的所述第二管脚耦合，并且所述N沟道晶体管的控制插脚与所述第二P沟道晶体管的所述第二管脚耦合。
8.如权利要求7所述的熔丝电路，其特征在于所述第一电势为Vcc而所述第二电势为接地。
9.如权利要求7所述的熔丝电路，其特征在于所述第一和第二P沟道晶体管以及所述N沟道晶体管的器件宽度和器件长度基本一致。
10.如权利要求7所述的熔丝电路，其特征在于所述第一和第二P沟道晶体管以及所述N沟道晶体管的宽度-长度之比为3/1。
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