CN1186780C

CN1186780C - 高速且稳定地进行数据读出工作的薄膜磁性体存储器

Info

Publication number: CN1186780C
Application number: CNB011258837A
Authority: CN
Inventors: 日高秀人
Original assignee: Mitsubishi Electric Corp
Current assignee: Renesas Electronics Corp
Priority date: 2000-09-22
Filing date: 2001-08-27
Publication date: 2005-01-26
Anticipated expiration: 2021-08-27
Also published as: US20040252570A1; US20070147110A1; CN1347121A; US7254057B2; JP2002170377A; DE10133646A1; US6778430B2; KR100610718B1; KR20020023109A; US20030156448A1; TW518596B; US7489001B2

Abstract

对于MTJ存储单元，独立地设置分别在数据写入和数据读出时使用的写入字线(WWL)和读出字线(RWL)。通过在列方向上分割存储器阵列(10)而形成的每个区域(AR1、AR2)中分割配置读出字线(RWL)，可减少读出字线(RWL)中的信号传送延迟，实现数据读出工作的高速化。根据行选择结果，与写入字线(WWL)分层次地控制各读出字线(RWL)的激活。字线电流控制电路(40)与上述数据写入时和上述数据读出时的每一时候相对应，形成和隔断写入字线(WWL)中的电流路径。

Description

高速且稳定地进行数据读出工作的薄膜磁性体存储器

技术领域

本发明涉及薄膜磁性体存储器，更特定地说，涉及具备有磁隧道结(MTJ)的存储单元的随机存取存储器。

背景技术

作为能以低功耗来存储非易失性数据的存储器，MRAM(磁随机存取存储器)器件正在引起人们的注意。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对薄膜磁性体的每一个进行随机存取的存储器。

特别是，已发表了近年来通过将利用了磁隧道结(MTJ)的薄膜磁性体作为存储单元来使用、MRAM装置的性能得到了飞跃的进步的情况。关于具备有磁隧道结的存储单元的MRAM器件，在“A 10ns Readand Write Non-Volatile Memory Array Using a Magnetic TunnelJunction and FET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest ofTechnical Papers，TA7.2，Feb.2000.和“Nonvolatile RAM based onMagnetic Tunnel Junction Elements(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.等技术文献中已公开了。

图42是示出具有磁隧道结部的存储单元(以下，也简单地称为MTJ存储单元)的结构的概略图。

参照图42，MTJ存储单元具备其电阻值根据存储数据的数据电平而变化的磁隧道结部MTJ和存取晶体管ATR。存取晶体管ATR由场效应晶体管形成，被连接在磁隧道结部MTJ与接地电压Vss之间。

对于MTJ存储单元来说，配置指示数据写入用的写入字线WWL、指示数据读出用的读出字线RWL和在数据读出时和数据写入时传递与存储数据的电平对应的电信号用的数据线、即位线BL。

图43是说明来自MTJ存储单元的数据读出工作的概念图。

参照图43，磁隧道结部MTJ具有有恒定方向的固定磁场的磁性体层(以下，也简单地称为固定磁层)FL和有自由磁场的磁性体层(以下，也简单地称为自由磁层)VL。在固定磁层FL与自由磁层VL之间配置用绝缘体膜形成的隧道势垒TB。在自由磁层VL中，根据存储数据的电平，以非易失性的方式写入与固定磁层FL相同的方向的磁场和与固定磁层FL不同的方向的磁场的某一方。

在数据读出时，存取晶体管ATR根据读出字线RWL的激活而被导通。由此，在位线BL～磁隧道结部MTJ～存取晶体管ATR～接地电压Vss的电流路径中，从图中没有示出的控制电路流过作为恒定电流供给的读出电流Is。

磁隧道结部MTJ的电阻值根据固定磁层FL与自由磁层VL之间的磁场方向的相对关系而变化。具体地说，在固定磁层FL的磁场方向与写入到自由磁层VL中的磁场方向为相同的情况下，与两者的磁场方向不同的情况相比，磁隧道结部MTJ的电阻值变小。

因而，在数据读出时，由读出电流Is在磁隧道结部MTJ中产生的电压降根据在自由磁层VL中存储的磁场方向的不同而异。由此，如果一度将位线BL预充电到高电压的状态后开始读出电流Is的供给，则利用位线BL的电压电平变化的监视，可读出MTJ存储单元的存储数据的电平。

图44是说明对于MTJ存储单元的数据写入工作的概念图。

参照图44，在数据写入时，读出字线RWL被非激活，存取晶体管ATR被关断。在该状态下，对自由磁层VL写入磁场用的数据写入电流分别流过写入字线WWL和位线BL。自由磁层VL的磁场方向由分别流过写入字线WWL和位线BL的数据写入电流的方向的组合来决定。

图45是说明数据写入时的数据写入电流的方向与磁场方向的关系的概念图。

参照图45，用横轴示出的磁场Hx表示由流过写入字线WWL的数据写入电流产生的磁场H(WWL)的方向。另一方面，在纵轴上示出的磁场Hy表示由流过位线BL的数据写入电流产生的磁场H(BL)的方向。

只在磁场H(WWL)与H(BL)之和到达图中示出的星形特性线的外侧的情况下，新写入在自由磁层VL中存储的磁场方向。即，在施加了与星形特性线的内侧的区域相当的磁场的情况下，不更新在自由磁层VL中存储的磁场方向。

因而，为了利用写入工作来更新磁隧道结部MTJ的存储数据，必须使电流流过写入字线WWL和位线BL这两者。在磁隧道结部MTJ中一度存储的磁场方向、即存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。

在数据读出时，在位线BL中也流过读出电流Is。但是，一般来说，由于将读出电流Is设定为比上述的数据写入电流小约1～2个数量级，故因读出电流Is的影响而在数据读出时错误地改写MTJ存储单元的存储数据的可能性很小。

在上述的技术文献中，公开了在半导体衬底上集成这样的MTJ存储单元、构成作为随机存取存储器的MRAM器件的技术。

图46是示出以集成方式配置成行列状的MTJ存储单元的概念图。

参照图46，通过在半导体衬底上将MTJ存储单元配置成行列状，可实现高集成化的MRAM器件。在图46中，示出将MTJ存储单元配置成n行×m列(n、m：自然数)的情况。

如已说明的那样，对于各MTJ存储单元，必须配置位线BL、写入字线WWL和读出字线RWL。因而，对于配置成行列状的n×m个MTJ存储单元，必须配置n条写入字线WWL1～WWLn和读出字线RWL1～RWLn以及m条位线BL1～BLm。

这样，对于MTJ存储单元来说，一般作成与读出工作和写入工作的每一工作相对应设置独立的字线的结构。

图47是在半导体衬底上配置的MTJ存储单元的结构图。

参照图47，在半导体主衬底SUB上的p型区PAR中形成存取晶体管ATR。存取晶体管ATR具有作为n型区的源/漏区110、120和栅130。源/漏区110经在第1金属布线层M1中形成的金属布线与接地电压Vss连接。使用在第2金属布线层M2中形成的金属布线作为写入字线WWL。此外，在第3金属布线层M3中设置位线BL。

磁隧道结部MTJ配置在设置写入字线WWL的第2金属布线层M2与设置位线BL的第3金属布线层M3之间。存取晶体管ATR的源/漏区120经在接触孔中形成的金属膜150、第1和第2金属布线层M1和M2以及阻挡金属140与磁隧道结部MTJ导电性地连接。阻挡金属140是为了导电性地连接磁隧道结部MTJ与金属布线之间而设置的缓冲材料。

如已说明的那样，在各MTJ存储单元中，读出字线RWL是作为独立于写入字线WWL的布线而设置的。此外，必须在数据写入时在写入字线WWL和位线BL中流过发生规定值以上的大小的磁场用的数据写入电流。因而，使用金属布线来形成位线BL和写入字线WWL。

另一方面，读出字线RWL是为了控制存取晶体管ATR的栅电压而设置的，没有必要以积极的方式流过电流。因而，从提高集成度的观点来看，不是新设置独立的金属布线层、而是在与栅130为同一的布线层中使用多晶硅层或多晶硅硅化物(policide)结构来形成读出字线RWL。

通过作成这样的结构，可抑制金属布线层的数目，可在半导体衬底上以集成的方式配置MTJ存储单元。但是，由于用多晶硅层等来形成读出字线RWL，故其电阻值比较大。由此，在数据读出时在读出字线RWL中的信号传播延迟变大，产生了妨碍数据读出工作的高速化的问题。

此外，作为与图42中示出的MTJ存储单元相比可进一步实现高集成化的MTJ存储单元的结构，已知有实验PN结二极管作为存取元件来代替存取晶体管的结构。

图48是示出使用了二极管的MTJ存储单元的结构的概略图。

参照图48，使用了二极管的MTJ存储单元MC电流隔断晶体管具备磁隧道结部MTJ和存取二极管DM。存取二极管DM以从磁隧道结部MTJ朝向字线WL的方向为正方向，连接在两者之间。位线BL设置在与字线WL交叉的方向上，与磁隧道结部MTJ连接。

通过在字线WL与位线BL中流过数据写入电流来进行对于MTJ存储单元MC电流隔断晶体管的数据写入。与使用了存取晶体管的存储单元的情况相同，根据写入数据的数据电平来设定数据写入电流的方向。

另一方面，在数据读出时，将与已被选择的存储单元对应的字线WL设定为低电压(例如接地电压Vss)状态。此时，通过预先将位线BL预充电到高电压(例如电源电压Vcc)状态，存取二极管DM导通，可在磁隧道结部MTJ中流过读出电流Is。另一方面，由于与非选择的存储单元对应的字线WL被设定为高电压状态，故对应的存取二极管DM维持关断状态，不流过读出电流Is。

这样一来，即使在使用了存取二极管的MTJ存储单元中，也可进行数据读出和数据写入。

图49是在半导体衬底上配置了图48中示出的MTJ存储单元的情况的结构图。

参照图49，利用在半导体主衬底SUB上的N型区NWL和在N型区NWL上设置的P型区PAR形成存取二极管DM。在图49中，作为N型区的形成例，示出N型阱。

与存取二极管DM的阴极相当的N型区NWL与配置在金属布线层M1中的字线WL连接。与存取二极管DM的阳极相当的P型区PAR经阻挡金属140和金属膜150与磁隧道结部MTJ导电性地连接。位线BL被配置在金属布线层M2中，与磁隧道结部MTJ连接。这样，通过使用存取二极管来代替存取晶体管，可构成在高集成化方面有利的MTJ存储单元。

但是，在数据写入时，由于数据写入电流流过字线WL和位线BL，故在这些布线中分别发生因数据写入电流而引起的电压降。因产生了这样的电压降的结果，由于在字线WL和位线BL上的电压分布的缘故，在没有成为数据写入的对象的MTJ存储单元的一部分中，存在存取二极管DM的PN结导通了的可能性。其结果，由于未预期的电流流过MTJ存储单元，存在进行了错误的数据写入的可能性。

这样，使用了存取二极管的现有的MTJ存储单元MC电流隔断晶体管在高集成化方面是有利的，但另一方面，存在数据写入工作变得不稳定的问题。

本发明是为了解决这样的问题而进行的，本发明的目的在于，在具有MTJ存储单元的MRAM器件中谋求数据读出工作的高速和稳定。

发明内容

如果将本发明概括起来，则它是一种薄膜磁性体存储器，具备：存储器阵列；多条写入字线；多条读出字线；字线电流控制电路；多条数据线；以及读出写入控制电路。存储器阵列具有配置成行列状的多个磁性体存储单元。多个磁性体存储单元的每一个包括在由第1和第2数据写入电流施加的数据写入磁场比规定磁场大的情况下其电阻值随已被写入的存储数据的电平而变化的存储部和与存储部串联连接的存储单元选择门。多条写入字线分别与磁性体存储单元的行对应地被设置，用具有第1电阻率的布线形成。多条写入字线的每一条在数据写入时和数据读出时的两者中，根据行选择结果有选择地被激活。字线电流控制电路对于多条写入字线中的已被激活的至少1条，在数据写入时和数据读出时的每一时候，用来形成和隔断第1数据写入电流的电流路径。多条数据线分别与磁性体存储单元的列对应地被设置。读出写入控制电路在数据写入时和数据读出时，用来使第2数据写入电流和数据读出电流的每一种电流流过与多条数据线中的已被选择的列对应的1条。多条读出字线分别与磁性体存储单元的行对应地被设置，用具有比第1电阻率高的第2电阻率的布线形成。各读出字线在数据读出时与多条写入字线中的对应的1条一起有选择地被激活，多条读出字线中的已被激活的至少1条使对应的存储单元选择门导通。

因而，本发明的主要的优点在于，通过与电阻值小的写入字线一起控制电阻值大的读出字线，可减少读出字线的信号传送延迟，实现数据读出工作的高速化。

此外，由于利用电阻值小的主读出字线和被分割为各个区域的读出字线的分层控制来进行数据读出时的行选择，故可独立地控制读出字线和写入字线，实现数据读出工作的高速化。

按照本发明的另一个方面，它是一种薄膜磁性体存储器，具备：存储器阵列；多条写入字线；多条数据线；读出写入控制电路；多条主读出字线；多条读出字线；以及多个读出字线驱动器。存储器阵列具有配置成行列状的多个磁性体存储单元。存储器阵列沿列方向被分割为多个区域。多个磁性体存储单元的每一个包括其电阻值随利用由第1和第2数据写入电流产生的数据写入磁场写入的存储数据的电平而变化的存储部和与存储部串联连接的存储单元选择门。多条写入字线对于多个区域共同地分别与磁性体存储单元的行对应地被设置，用具有第1电阻率的布线形成。多条写入字线在数据写入时为了流过第1数据写入电流而根据行选择结果有选择地被激活。多条数据线分别与磁性体存储单元的列对应地被设置。读出写入控制电路在数据写入时和数据读出时的每一时候，用来使第2数据写入电流和数据读出电流的每一电流流过多条数据线中的与已被选择的列对应的1条。多条主读出字线对于多个区域共同地被设置，用具有第2电阻率的布线形成。多条读出字线在多个区域中的每一区域分别与磁性体存储单元的行对应地被设置，用具有比第1和第2电阻率高的第3电阻率的布线形成。多条读出字线的每一条与多条主读出字线中的某一条对应。多个读出字线驱动器分别与多条读出字线对应地被设置。多个读出字线驱动器的每一个在数据读出时，随着多条主读出字线中的对应的1条被激活，激活了多条读出字线中的对应的1条。多条读出字线中的已被激活的至少1条使对应的存储单元选择门导通。

因而，由于在数据读出时和数据写入时的两者中可共用电阻值小的字线，故可谋求布线数目的削减和数据读出工作的高速化。

按照本发明还有的另一个方面，它是一种薄膜磁性体存储器，具备：存储器阵列；多条数据线；读出写入控制电路；多条字线；；以及字线电流控制电路。存储器阵列具有配置成行列状的多个磁性体存储单元。多个磁性体存储单元的每一个包括其电阻值随利用由第1和第2数据写入电流产生的数据写入磁场写入的存储数据的电平而变化的存储部和与存储部串联连接的存取晶体管。多条数据线分别与磁性体存储单元的列对应地被设置。读出写入控制电路在数据写入时和数据读出时的每一时候，用来使第2数据写入电流和数据读出电流的每一电流流过多条数据线中的与已被选择的列对应的1条。多条字线分别与磁性体存储单元的行对应地被设置，其每一条根据行选择结果而被激活。多条字线中的已被激活的至少1条使对应的存取晶体管导通。字线电流控制电路在数据写入时，在多条字线中的已被激活的至少1条中形成第2数据写入电流的电流路径。字线电流控制电路在数据读出时，在多条字线的每一条中隔断电流路径。

因而，由于在数据读出时和数据写入时的两者中可共用字线，故可谋求布线数目的削减和数据读出工作的高速化。

按照本发明还有的另一个方面，它是一种薄膜磁性体存储器，具备：存储器阵列；多条写入字线；字线驱动电路；多条数据线；读出写入控制电路；以及多条读出字线。存储器阵列具有配置成行列状的多个磁性体存储单元。多个磁性体存储单元的每一个包括在由第1和第2数据写入电流施加的数据写入磁场比规定磁场大的情况下其电阻值随已被写入的存储数据的电平而变化的存储部和在数据读出时用来使数据读出电流通过存储部的存储单元选择门。多条写入字线分别与磁性体存储单元的行对应地被设置，每2条构成写入字线对。构成各写入字线对的2条写入字线至少在数据写入时在存储器阵列的一端导电性地连接。字线驱动电路被配置在存储器阵列的另一端，用来在数据写入时为了流过第1数据写入电流而将与已被选择的行对应的构成写入字线对的2条写入字线的每一条设定为第1和第2电压的每一方。多条数据线分别与磁性体存储单元的列对应地被设置。读出写入控制电路在数据写入时和数据读出时的每一时候，用来对于与已被选择的列对应的数据线分别供给第2数据写入电流和数据读出电流。多条读出字线分别与磁性体存储单元的行对应地被设置，其每一条用来在数据读出时根据行选择结果使对应的存储单元选择门导通。

因而，利用与已被选择的存储单元行对应的写入字线对形成往复电流通路，流过数据写入电流。其结果，由于利用写入字线的一半的数目的写入字线对的选择来进行行选择即可，故可简化字线驱动电路的的结构。再者，由于在磁性体存储单元周边产生的磁场利用分别流过构成与已被选择的存储单元行对应的写入字线对的2条写入字线的数据写入电流而作用于互相抵消的方向，故可减少对于存储单元周边部的磁场噪声。

按照本发明还有的另一个方面，它是一种薄膜磁性体存储器，具备：存储器阵列；多条写入字线；字线电流控制电路；字线驱动电路；多条数据线；读出写入控制电路；以及多条读出字线。存储器阵列具有配置成行列状的多个磁性体存储单元。多个磁性体存储单元的每一个包括在由第1和第2数据写入电流施加的数据写入磁场比规定磁场大的情况下其电阻值随已被写入的存储数据的电平而变化的存储部和在数据读出时用来使数据读出电流通过存储部的存储单元选择门。多条写入字线分别与磁性体存储单元的行对应地被设置，其每一条在每2个行中被共有。字线电流控制电路对于多条写入字线中的已被激活的至少1条，在数据写入时和数据读出时的每一时候，用来分别形成和隔断第1数据写入电流的电流路径。字线驱动电路，在数据写入时和数据读出时的每一时候，用来激活与已被选择的行对应的写入字线。多条数据线，分别与磁性体存储单元的列对应地被设置。读出写入控制电路在数据写入时和数据读出时的每一时候，用来对与已被选择的列对应的数据线分别供给第2数据写入电流和数据读出电流。多条读出字线分别与磁性体存储单元的行对应地被设置，其每一条用来在数据读出时根据行选择结果使对应的存储单元选择门导通。各读出字线在数据读出时根据行选择结果与对应的写入字线一起有选择地被激活。

因而，可减少读出字线的信号传送延迟，可实现数据读出工作的高速化，同时，通过共有写入字线WWL，可确保其布线间距并容易地确保剖面面积。因此，通过减少写入字线的电流密度，可抑制电迁移的发生，谋求提高工作的可靠性。

通过参照附图的后述的本发明的详细说明，本发明的上述和其它的目的、特征、方面和优点会变得更加明白。

附图说明

图1是示出本发明实施例1 MRAM器件1的整体结构的概略框图。

图2是用来详细地说明实施例1的存储器阵列10的结构图。

图3是说明对于实施例1的存储器阵列10的数据读出和数据写入工作的时序图。

图4是说明数据写入时的数据写入电流和在MTJ存储单元中产生的磁场的方向的概念图。

图5是示出字线驱动器30的结构例的电路图。

图6是示出字线驱动器30的另一结构例的电路图。

图7是在半导体衬底上形成的MTJ存储单元的结构图。

图8是用来说明实施例1的变例1的存储器阵列10的结构图。

图9是用来说明实施例1的变例2的存储器阵列10的结构图。

图10是用来说明实施例2的存储器阵列10的结构图。

图11是说明主读出字线MRWL的配置的第1例的结构图。

图12是说明主读出字线MRWL的配置的第2例的结构图。

图13是说明主读出字线MRWL的配置的第3例的结构图。

图14是用来说明实施例3的存储器阵列10的结构图。

图15是示出实施例3的字线的配置的结构图。

图16是说明对于实施例3的存储器阵列10的数据读出和数据写入工作的时序图。

图17是用来说明实施例3的变例1的存储器阵列10的结构图。

图18是说明对于实施例3的变例1的存储器阵列10的数据读出和数据写入工作的时序图。

图19是用来说明实施例3的变例2的存储器阵列10的结构图。

图20是说明对于实施例3的变例2的存储器阵列10的数据读出和数据写入工作的时序图。

图21是配置在半导体衬底上的实施例3的变例1和2的MTJ存储单元的结构图。

图22是用来说明实施例3的变例2的存储器阵列10的结构图。

图23是用来说明实施例4的存储器阵列10和与其外围电路的数据读出有关的结构图。

图24是说明对于实施例4的存储器阵列10的数据读出和数据写入工作的时序图。

图25是示出实施例4的源线SL的配置例的结构图。

图26是用来说明实施例4的变例1的存储器阵列10和与其外围电路的数据读出有关的结构图。

图27是用来说明实施例4的变例2的存储器阵列10和与其外围电路的数据读出有关的结构图。

图28是说明实施例5的写入字线WWL的配置的概念图。

图29是用来说明实施例5的变例1的存储器阵列10和其外围电路的结构图。

图30是用来说明实施例5的变例2的存储器阵列10和其外围电路的结构图。

图31是用来说明实施例5的变例2的存储器阵列中的行选择工作的时序图。

图32是用来说明实施例5的变例3的存储器阵列10和其外围电路的结构图。

图33是用来说明实施例5的变例4的存储器阵列10和其外围电路的结构图。

图34是用来说明实施例5的变例4的存储器阵列中的行选择工作的时序图。

图35是示出实施例6的MTJ存储单元的结构图。

图36是在半导体衬底上配置了MTJ存储单元MCD的情况的结构图。

图37是说明对于MTJ存储单元MCD的读出工作和写入工作的时序图。

图38是用来说明实施例6的存储器阵列10和其外围电路的结构图。

图39是用来说明实施例6的变例1的存储器阵列10和其外围电路的结构图。

图40是用来说明实施例6的变例2的存储器阵列10和其外围电路的结构图。

图41是用来说明实施例6的变例3的存储器阵列10和其外围电路的结构图。

图42是示出具有磁隧道结部的存储单元的结构的概略图。

图43是说明来自MTJ存储单元的数据读出工作的概念图。

图44是说明对于MTJ存储单元的数据写入工作的概念图。

图47是在半导体衬底上配置了的MTJ存储单元的结构图。

图48是示出使用了二极管的MTJ存储单元的结构的概略图。

图49是在半导体衬底上配置了图48中示出的MTJ存储单元时的结构图。

具体实施方式

以下，参照附图详细地说明本发明的实施例。

[实施例1]

图1是示出本发明的实施例1的MRAM器件1的整体结构的概略框图。

参照图1，MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，进行写入数据DIN的输入和读出数据DOUT的输出。

MRAM器件1具备响应于控制信号CMD来控制MRAM器件1的整体工作的控制电路5和具有以n行×m列配置成行列状的多个MTJ存储单元的存储器阵列10。存储器阵列10的结构在后面详细地说明，但分别与MTJ存储单元的行对应地配置多条写入字线WWL和读出字线RWL，分别与MTJ存储单元的列对应地配置多条位线BL。

MRAM器件1还具备：行译码器20，根据由地址信号ADD示出的行地址RA进行存储器阵列10中的行选择；列译码器25，根据由地址信号ADD示出的列地址CA进行存储器阵列10中的列选择；字线驱动器30，用来根据行译码器20的行选择结果有选择地激活读出字线RWL和写入字线WWL；字线电流控制电路40，用来在数据写入时在写入字线WWL中流过数据写入电流；以及读出/写入控制电路50、60，用来在数据读出和数据写入时分别流过数据写入电流和读出电流。

读出/写入控制电路50、60控制存储器阵列10的两端部的位线BL的电压电平，在位线BL中流过用来分别进行数据写入和数据读出的数据写入电流和读出电流。

图2是用来详细地说明存储器阵列10的结构图。

参照图2，存储器阵列10由具有排列成n行×m列的图22中示出的结构的MTJ存储单元MC构成。存储器阵列10沿列方向被分割为两个区域AR1和AR2。

在区域AR1和AR2的每一区域中独立地设置读出字线RWL。例如，与存储单元的第1行对应地设置的读出字线被分割配置成与区域AR1对应的读出字线RWL11和与区域AR2对应地设置的读出字线RWL21。与其它各行对应地配置的读出字线也同样地被分割配置在区域AR1和AR2的每一区域中。

再有，将存储器阵列10分割为二这一点只不过是示例，本申请的发明的应用不限定于这样的情况。将以下说明的本申请的发明的实施例中的被分割的存储器阵列10作为对象的例子，在将存储器阵列分割为任意多个的情况下，可同样地适用。

另一方面，与存储单元的各行对应地在区域AR1和AR2中共同地设置写入字线WWL。因而，在存储器阵列10整体中，配置写入字线WWL1～WWLn。沿行方向配置读出字线RWL1～RWLn和写入字线WWL1～WWLn。

与存储单元的各列对应地沿列方向配置位线BL。因而，在存储器阵列10整体中，配置位线BL1～BLm。

再有，以下，在总括地表示写入字线、读出字线和位线的情况下，分别使用符号WWL、RWL和BL来表示，在表示特定的写入字线、读出字线和位线的情况下，对这些符号附加添加字，以RWL11、RWL21那样的方式来表示。

字线电流控制电路40具有分别与写入字线WWL1～WWLn对应地设置的电流控制晶体管41-1～41-n。电流控制晶体管41-1～41-n响应于在数据写入时已被激活的控制信号WE而导通，导电性地连接对应的写入字线WWL与接地电压Vss。由此，可在已被激活为选择状态(高电压状态：高电平)的写入字线中流过数据写入电流。

另一方面，在数据写入以外时，由于控制信号WE未被激活，故电流控制晶体管41-1～41-n被关断。因而，即使在已被激活的写入字线WWL中，也不流过电流。

与读出字线RWL11～RWL1n、读出字线RWL21～RWL2n的每一条相对应，设置子驱动器RSD11～RSD1n、RSD21～RSD2n。对于这些子驱动器供给共同的控制信号SD。各子驱动器根据控制信号SD的信号电平和对应的写入字线WWL的电压，将对应的读出字线RWL激活为选择状态(高电压状态：高电平)。

如已说明的那样，由于为了发生在数据写入方面所必要的磁场而必须流过较大的数据写入电流(对于1条写入字线来说，约几mA)，故在金属布线层中形成写入字线WWL1～WWLn。该金属布线层最好是电阻值小且抗电迁移的性能高的布线结构。因而，配置写入字线WWL的布线层最好加厚其厚度，形成比其它金属布线层要厚，同时采用比其它金属布线层电阻要低的金属材料。例如，在其它的金属布线层用铝合金形成的情况下，用Cu(铜)布线来形成写入字线WWL所形成的金属布线层即可。

另一方面，为了实现存储单元的高集成化，用多晶硅或多晶硅硅化物结构在与存取晶体管ATR的栅相同的布线层中形成读出字线RWL。在实施例1中，通过以这种方式分割配置电阻高的读出字线RWL来缩短布线长度，利用与写入字线WWL的分层结构进行与行选择结果对应的读出字线RWL的激活，减少读出字线RWL中的信号传送延迟而不特别地增加布线层的数目或布线的数目。由此，在实现了存储单元的高集成化的基础上，可进一步谋求数据读出工作的高速化。

图3是说明对于存储器阵列10的数据读出和数据写入工作的时序图。

首先，说明数据写入时的工作。

字线驱动器30根据行译码器20的行选择结果，将与选择行对应的写入字线WWL的电压驱动为选择状态(高电平)。在非选择行中，写入字线WWL的电压电平仍维持为非选择状态(低电平：接地电压Vss)。

在数据写入时，由于控制信号WE被激活为高电平，故根据电流控制晶体管41-1～41-n的导通，在与选择行对应的写入字线WWL中流过数据写入电流Ip。另一方面，由于控制信号SD被非激活为低电平，故即使写入字线WWL被有选择地驱动为高电平，各读出字线RWL也不会被激活。

读出/写入控制电路50和60通过控制存储器阵列10两端的位线BL的电压，产生与写入数据的数据电平对应的方向的数据写入电流。例如，在写入“1”的存储数据的情况下，将读出/写入控制电路60一侧的位线电压设定为高电压状态(电源电压Vcc)，将相反一侧的读出/写入控制电路50一侧的位线电压设定为低电压状态(接地电压Vss)。由此，在从读出/写入控制电路60朝向50的方向上，数据写入电流+Iw流过位线BL。另一方面，在写入“0”的存储数据的情况下，将读出/写入控制电路50一侧和60一侧的位线电压分别设定为高电压状态(电源电压Vcc)和低电压状态(接地电压Vss)，在从读出/写入控制电路50朝向60的方向上，数据写入电流-Iw流过位线BL。

此时，没有必要使数据写入电流±Iw流过各位线BL，读出/写入控制电路50和60根据列译码器25的列选择结果，可这样来控制上述的位线BL的电压，使数据写入电流±Iw有选择地流过与选择列对应的一部分位线。

参照图4，在数据写入时，在写入字线WWL中流过用来在+Hx方向上产生磁场H(WWL)的数据写入电流Ip。另一方面，在位线BL中流过数据写入电流+Iw或-Iw的电流，该电流与被写入的数据电平相对应用来在+Hy方向上或-Hy方向上产生磁场H(BL)。

因此，利用磁场H(WWL)与磁场H(BL)的组合，使之发生与星形特性线的外侧区域相当的磁场，可在MTJ存储单元中的自由磁层VL中写入与数据电平对应的磁场的方向。

这样，在数据写入时，根据数据电平“1”、“0”，选择反方向的数据写入电流+Iw或-Iw的的某一方，通过将写入字线WWL的数据写入电流Ip与数据电平无关地固定为一定方向，可只用图2中示出的电流控制晶体管41-1～41-n简单地构成字线电流控制电路40。此外，虽然图中未详细地示出，但由于也可与数据电平无关地将与选择行对应的写入字线的电压设定为恒定，故也可简单地构成字线驱动器30。

其次，说明数据读出时的工作。

再次参照图3，即使在数据读出时，字线驱动器30也根据行译码器20的行选择结果，将与选择行对应的写入字线WWL的电压驱动为选择状态(高电平)。在非选择行中，写入字线WWL的电压电平仍维持为非选择状态(低电平：接地电压Vss)。

在数据读出时，由于控制信号WE按原样被非激活为低电平，故电流控制晶体管41-1～41-n维持关断状态。因而，即使在选择行中，电流也不流过写入字线WWL。另一方面，由于控制信号SD被激活为高电平，故子驱动器RSD11～RSD2n在选择行中将对应的读出字线RWL激活为选择状态(高电平)。

在数据读出工作之前，将位线BL例如预充电到高电压状态(电源电压Vcc)。如果在选择行中读出字线RWL被激活为高电平，则对应的存取晶体管ATR导通。据此，在MTJ存储单元中，经由存取晶体管ATR，在位线BL至接地电压Vss之间形成读出电流Is的电流路径。

读出/写入控制电路50在数据读出工作时对位线BL供给恒定的读出电流Is。一般来说，读出电流Is是比数据写入时的位线电流±Iw小2个数量级的电流。例如，在数据写入时的数据写入电流±Iw为10mA数量级的电流，而读出电流Is为0.1mA数量级的电流。因而，在实施例1的结构中，虽然在数据读出时与选择行对应的写入字线WWL也被激活为高电平，但在读出字线RWL中却不流过电流，而且，流过位线的读出电流Is也小。因而，在数据读出时进行错误的数据写入、破坏MTJ存储单元的存储数据的可能性较低。

利用这样的读出电流Is，在位线BL中产生根据MTJ存储单元的存储数据的数据电平而不同的电压降。在图3中，作为一例，在被存储的数据电平为“1”的情况下，如果将固定磁层FL与自由磁层VL的磁场方向定为相同，则在存储数据为“1”的情况下，位线BL的电压降ΔV1小，在存储数据为“0”的情况下的位线BL的电压降ΔV2比ΔV1大。通过检测这些电压降ΔV1和ΔV2的差，可从MTJ存储单元高速地读出数据。

图5是示出字线驱动器30的结构例的电路图。

字线驱动器30具有与写入字线WWL1～WWLn的每一条对应地设置的倒相器31和倒相器32。各倒相器31响应于控制信号WE而工作。另一方面，倒相器32响应于作为控制信号WE的反转信号的/WE而工作。即，倒相器31在数据写入时工作，各倒相器32在数据读出时工作。

行译码器20根据行地址RA，将行译码信号RD1～RDn中的与选择行对应的1个激活为低电平。行译码器20还生成被传递到子驱动器的控制信号SD。

将行译码信号RD1～RDn传递到字线驱动器30。在字线驱动器30中，倒相器31和倒相器32的每一个接受关于对应的存储单元行的行译码信号。例如，与写入字线WWL1对应地设置的倒相器31和倒相器32的每一个接受行译码信号RD1。倒相器31和倒相器32在被传递的行译码信号被激活为低电平的情况下，将对应的写入字线WWL激活为选择状态(高电平)。

在数据读出时和数据写入时的两者中，与选择行对应的写入字线WWL被激活为选择状态(高电平)。因而，即使在数据读出时，在将写入字线WWL从非选择状态(低电平)激活为选择状态(高电平)的过程中，在写入字线WWL中也流过过渡性的充电电流。如果由于该过渡性的充电电流的缘故而发生超过图4中示出的星形特性曲线的区域的磁场，则进行错误的数据写入工作从而破坏MTJ存储单元的存储数据。另一方面，在数据写入时，必须在写入字线WWL中流过较大的数据写入电流Ip。

因而，在字线驱动器30中，独立地设置在数据写入时用来对对应的写入字线WWL供给电流的倒相器31和在数据读出时用来对对应的写入字线WWL进行充电的倒相器32。根据数据写入电流Ip的电流量，将倒相器31的电流驱动能力设定得比倒相器32的电流驱动能力大。另一方面，这样来抑制倒相器32的电流驱动能力，使所发生的磁场位于图4的星形特性线的内侧区域。

例如，可通过构成倒相器31和32的MOS晶体管的晶体管尺寸的设计来进行电流驱动能力的调整。由此，可进一步防止MTJ存储单元的存储数据遭到破坏。

图6是示出字线驱动器30的另一结构例的电路图。

参照图6，字线驱动器30有与写入字线WWL1～WWLn的每一条对应地设置的倒相器31和用来供给倒相器31的工作电流的P型MOS晶体管33和34。MOS晶体管33和34被并列地配置于倒相器31与电源电压Vcc之间。对晶体管33的栅输入控制信号WE，对晶体管34的栅输入控制信号WE的反转信号/WE。因而，晶体管33在数据写入时导通，晶体管34与数据读出时相对应而导通。

与图5中的倒相器31同样地设定晶体管33的电流驱动能力。另一方面，与图5中的倒相器32同样地设定晶体管34的电流驱动能力。通过作成这样的结构，也与图5中示出的字线驱动器30的情况相同，能更可靠地防止数据读出时的MTJ存储单元的存储数据遭到破坏。再者，图6中示出的字线驱动器30可用比图5中示出的字线驱动器30少的晶体管元件数目来构成。

其次，说明MTJ存储单元的实施例1的结构。

也可基于与用现有技术已说明的图47相同的结构，在半导体衬底上形成存储器阵列10中的MTJ存储单元。但是，以下说明适合于即使在数据读出时也进行写入字线WWL的激活来谋求数据读出的高速化的实施例1的结构的MTJ存储单元的结构。

图7是说明在半导体衬底上形成的MTJ存储单元的实施例1的结构图。

参照图7，基于与图47相同的结构，在半导体主衬底SUB上形成存取晶体管ATR，与接地电压Vss连接。此外，基于与图47相同的结构，在与存取晶体管ATR的栅130为同一的布线层中也可利用另一多晶硅层或多晶硅硅化物(policide)结构来构成读出字线RWL。

另一方面，与图47中示出的结构不同，在金属布线层M1和M2之间形成磁隧道结部MTJ。此外，在金属布线层M2中形成位线BL，在金属布线层M3中形成写入字线WWL。通过作成这样的结构，将磁隧道结部MTJ配置成在高度方向上被读出字线RWL和写入字线WWL支撑。

由此，在数据读出时，利用为了将写入字线WWL和读出字线RWL驱动为选择状态(高电平)而过渡性地产生的充电电流I(WWL)和I(RWL)，可在互相抵消的方向上设定在磁隧道结部MTJ中分别产生的磁场H(WWL)和H(RWL)的方向。其结果，从MTJ存储单元的结构上来看，也能更加可靠地防止在数据读出时的过渡状态中的存储数据遭到破坏。

[实施例1的变例1]

图8是用来说明实施例1的变例1的存储器阵列10的结构图。

参照图8，在实施例1的变例1中，与独立地配置读出字线RWL的区域AR1和AR2的每一区域相对应，生成独立的控制信号SD1和SD2。

区域AR1中的子驱动器RSD11～RSD1n响应于控制信号SD1而工作，根据写入字线WWL1～WWLn的激活来激活对应的读出字线RWL11～RWL1n。同样，区域AR2中的子驱动器RSD21～RSD2n响应于控制信号SD2而工作，根据写入字线WWL1～WWLn的激活来激活对应的读出字线RWL21～RWL2n。由于关于其它的部分的结构和工作与实施例相同，故不重复进行说明。

由此，在分割配置读出字线RWL的每个区域中，可独立地进行存储单元存取。其结果，由于可不进行对于在数据读出时所不需要的存储单元的存取，故可减少在数据读出工作时消耗的电流以谋求低功耗化。再有，在实施例1的变例1中，在控制信号SD1和SD2的生成中必须反映列译码器25的列选择结果。因而，或是将列选择结果传递给行译码器20，或是用列译码器25直接生成控制信号SD1和SD2即可。

[实施例1的变例2]

图9是用来说明实施例1的变例2的存储器阵列10的结构图。

参照图9，在实施例1的变例2中，在区域AR1和AR2的每个区域中分割配置读出/写入控制电路50和60。具体地说，与区域AR1相对应，配置读出/写入控制电路50a和60a，与区域AR2相对应，配置读出/写入控制电路50b和60b。由于其它的部分的结构和工作与实施例1的变例1相同，故不重复进行说明。

这样，通过在设置独立的读出字线RWL的每个区域中配置读出/写入控制电路，可在这些区域的每一区域中独立地进行数据读出和数据写入工作。例如，可在区域AR1中进行数据读出工作，与其并行地在区域AR2中进行数据写入工作。其结果，在连续地进行存储器存取的情况下，可进一步减少总体的存储器存取时间。

[实施例2]

图10是用来说明本发明实施例2的存储器阵列10的结构图。

参照图10，在实施例2中，与主读出字线MRWL分层次地配置读出字线RWL。与实施例1相同，在区域AR1和AR2中在每个存储单元行中独立地配置读出字线RWL。因而，在存储器阵列10的整体中，配置读出字线RWL11～RWL1n、RWL21～RWL2n。与各自的读出字线相对应，设置子驱动器RSD11～RSD1n、RSD21～RSD2n。

沿列方向在区域AR1和AR2中共同地设置主读出字线MRWL。在每L个(L：自然数)存储单元行中配置主读出字线MRWL。由此，各读出字线RWL与主读出字线MRWL1～MRWLj(j＝用n/L表示的自然数)中的某一条相对应。

在图9中示出了作为一例在L＝4的情况下、即每4个存储单元行配置1条主读出字线MRWL的结构。这样，通过在每多个存储单元行中配置主读出字线MRWL，可将主读出字线MRWL的条数削减为在每个存储单元行中配置的写入字线WWL的1/L。其结果，可不设置新的金属布线层而共有已有的金属布线层，在半导体衬底上形成主读出字线MRWL作为低电阻布线。

利用4位的控制信号SD1～SD4来进行从与1条主读出字线MRWL对应的4个存储单元行中选择1个的工作。基于行地址RA，例如利用行译码器20来生成控制信号SD1～SD4。将控制信号SD1～SD4传递到子驱动器RSD11～RSD1n、RSD21～RSD2n的每一个。如果将对应的主读出字线MRWL激活为选择状态，则各子驱动器根据控制信号SD1～SD4有选择地激活对应的4条(L条)的读出字线RWL中的1条。

这样，通过分割读出字线RWL来缩短布线，与用金属布线形成的低电阻值的主读出字线MRWL作成分层结构，与实施例1相同，可减少读出字线RWL中的信号传送延迟，实现数据读出的高速化。

此外，在实施例2的结构中，可相互独立地进行数据读出时和数据写入时的读出字线RWL和写入字线WWL的激活的控制。其结果，在字线电流控制电路40中，将写入字线WWL1～WWLn的每一条与接地电压Vss连接即可，没有必要设置在实施例1中示出的电流控制晶体管41-1～41-n。在实施例2的结构中，写入字线WWL在数据读出时不会被激活，只在数据写入时被激活。因而，在写入字线WWL的激活时，可始终流过数据写入电流Ip，没有必要控制数据写入电流Ip流过的电流路径的形成/隔断。这样，也可简化字线电流控制电路40的结构。

图11、12和13是分别说明主读出字线MRWL的配置的第1、第2和第3例的结构图。

参照图11，以与图47相同的结构配置存取晶体管ATR、位线BL、写入字线WWL和读出字线RWL。在与写入字线WWL相同的金属布线层M2中配置主读出字线MRWL。

参照图12，以与图7相同的结构配置存取晶体管ATR、位线BL、写入字线WWL和读出字线RWL。在与写入字线WWL相同的金属布线层M3中配置主读出字线MRWL。

如图11和图12中所示，由于在每多个存储单元行中配置的主读出字线MRWL的条数少，故可配置在与写入字线WWL相同的金属布线层中。因此，可不设置新的金属布线层而共有已有的金属布线层，在半导体衬底上形成主读出字线MRWL。

参照图13，由于主读出字线MRWL的条数少，故也可配置在MTJ存储单元内在层间连接中使用的金属布线层M1中。即使作成这样的结构，也可不设置新的金属布线层而配置主读出字线MRWL。

[实施例3]

参照图14，在实施例3中，在存储器阵列10中利用共同的字线RWWL形成读出字线和写入字线。即，在实施例3的存储器阵列10中，在每个存储单元行中配置字线RWWL1～RWWLn，字线RWWL被数据读出和时间写入共用。字线电流控制电路40与字线RWWL1～RWWLn的每一条相对应，具有电流控制晶体管41-1～41-n。

图15是示出实施例3的字线的配置的结构图。

参照图15，字线RWWL在与用低电阻材料形成的存取晶体管ATR的栅130相同的层中作为金属布线来配置。作为形成存取晶体管ATR的栅的低电阻材料，例如可使用钨等的金属材料。由此，与现有的MTJ存储单元的结构相比，可省略以往配置了写入字线WWL的金属布线层(图47中的金属布线层M2)。由此，可削减金属布线层的数目。

参照图16，在数据写入工作时和数据读出工作时的两者中，与选择行对应的字线RWWL的电压被激活为选择状态(高电平)。但是，由于使电流控制晶体管41-1～41-n响应于控制信号WE而工作，故对于字线RWWL来说，可只在数据写入时流过电流。

这样，图16中的字线RWWL的数据写入时的电压波形与图3中示出的数据写入时的写入字线WWL的电压波形相等，数据读出时的电压波形与图3中示出的读出字线RWL的电压波形相等。此外，字线RWWL的电流波形与图3中示出的写入字线WWL的电流波形相等。由此，使用字线RWWL，可对于由MTJ存储单元构成的存储器阵列10进行与实施例1相同的数据读出和数据写入。

由于字线RWWL为金属布线，故电阻值小。因此，在数据写入时，可确保数据写入电流Ip。此外，即使在数据读出时，由于高速地被充电、变化为选择状态(高电平)，故信号传送延迟也小。

这样，通过用低电阻材料形成存取晶体管ATR的栅，将在同一层中作为读出字线RWL和写入字线WWL被共用的字线作为低电阻的金属布线来设置，可实现数据读出工作的高速化，同时可实现因金属布线层的数目的削减而引起的集成度的提高。

[实施例3的变例1]

图17是用来说明实施例3的变例1的存储器阵列10的结构图。

参照图17，在实施例3的变例1的存储器阵列10中示出了，即使不使用低电阻材料来形成存取晶体管ATR的栅的情况下，也可不将读出字线作成分层结构而实现数据读出工作的高速化。

参照图17，与各存储单元行相对应，沿行方向配置读出字线RWL和写入字线WWL。作为存储器阵列10的整体，配置读出字线RWL1～RWLn和写入字线WWL1～WWLn。

在实施例3的变例1中，假定存取晶体管ATR的栅与实施例1和2相同，用多晶硅等来形成。据此，在与存取晶体管ATR的栅相同的布线层中用多晶硅等来形成读出字线RWL。另一方面，由于为了在数据写入时产生必要的磁场而流过充分的数据写入电流Ip，利用例如铜或铝合金等的低电阻材料在金属布线层中来形成写入字线WWL。

与各存储单元行对应的1组读出字线RWL和写入字线WWL在至少1个连接节点中导电性地连接。例如，读出字线RWL1在包含连接节点Nc的至少1个节点中与写入字线WWL1连接。

由此，即使在激活读出字线RWL的情况下，通过用由低电阻材料形成的写入字线WWL进行分路，可减少读出字线RWL的有效的布线电阻。即，在将读出字线RWL从非选择状态(低电平)激活为选择状态(高电平)的情况下，由于对并联连接了读出字线RWL与写入字线WWL的整体的字线进行充电即可，故可减少读出字线RWL的有效的布线电阻。由此，可抑制读出字线RWL中的信号传送延迟，实现数据读出的高速化。

图18是说明对于实施例3的变例1的数据读出工作和数据写入工作的时序图。

参照图18，在数据写入工作时和数据读出工作时的两者中，导电性地连接的读出字线RWL与写入字线WWL的电压波形相等。由于这些字线的电压波形与图16中已说明的字线RWWL的电压波形相等，故不重复进行说明。

此外，由于读出字线RWL的电阻值与写入字线WWL的电阻值相比大很多，故即使对于写入字线WWL的电流，也可与图16的情况大致同样地设定，可确保数据写入时的数据写入电流Ip。同样，在数据写入时在读出字线RWL中产生的电流Ip’成为与数据写入电流Ip相比小很多的值，故该电流Ip’不会对数据写入产生不良影响。

另一方面，在数据读出时，由于电流控制晶体管41-1～41-n响应于控制信号WE而关断，故对于写入字线WWL和读出字线RWL这两者，与图16的字线RWWL同样地不流过电流。

由此，可对于用MTJ存储单元构成的存储器阵列10进行与在实施例1、2和3中已说明的同样的数据读出工作和数据写入工作。

[实施例3的变例2]

图19是用来说明实施例3的变例2的存储器阵列10的结构图。

参照图19，在实施例3的变例2中，与图17的结构相比，还配置漏泄电流隔断电路70。在漏泄电流隔断电路70还具备与m个存储单元列对应地分别设置的电流隔断晶体管71-1～71-m这一点上不同。电流隔断晶体管71-1～71-m的每一个连接在属于对应的存储单元列的MTJ存储单元中的存取晶体管ATR的源与接地电压Vss之间。对于电流隔断晶体管71-1～71-m的栅分别输入控制信号WC1～WCm。再有，以下在总称这些电流隔断晶体管的情况下，只使用符号71来表示。

再次参照图17，在实施例3的变例1的结构下，由于导电性地连接读出字线RWL与写入字线WWL，故即使在数据写入时，MTJ存储单元MC中的存取晶体管ATR也导通。由于存取晶体管ATR的源端子与接地电压Vss连接，故在数据写入时，形成了位线BL(数据写入电流±Iw)～磁隧道结部MTJ～存取晶体管ATR～接地电压Vss的漏泄电流路径。由于漏泄电流的缘故，产生了无用的功耗。

再次参照图19，漏泄电流隔断电路70使与成为与各自的位线对应地设置的电流隔断晶体管71-1～71-m中的数据写入的对象的存储单元列对应的部分关断。由此，隔断使用图17已说明的数据写入时的漏泄电流路径，可避免无用功耗的发生。再有，即使关断电流隔断晶体管71-1～71-m，也不会对流过位线BL和写入字线WWL的电流产生影响，因此，可正常地进行数据写入工作。

参照图20，如果用WC总括地表示控制信号WC1～WCm，则在数据写入工作时，与成为数据写入的对象的存储单元列对应地将控制信号WC1设定为低电平。响应于此，对应的电流隔断晶体管关断，将存取晶体管ATR的源与接地电压Vss隔开。其结果，在成为数据写入的对象的MTJ存储单元中，可避免产生无用的漏泄电流。

另一方面，在上述的数据写入时以外，与各电流隔断晶体管对应地将控制信号WC设定为高电平。由此，在数据读出时，将各MTJ存储单元中的存取晶体管ATR的源电压设定为接地电压Vss。因此，与实施例1至实施例3中已说明的相同，可正常地进行对于用MTJ存储单元构成的存储器阵列10的数据读出。

其次，说明具有被写入字线WWL分路了的读出字线RWL的MTJ存储单元的结构。

参照图21，与在半导体主衬底SUB上形成的存取晶体管ATR的源/漏区110相当的n型区域直接与接地电压Vss连接。例如，关于属于同一存储单元行或存储单元列的MTJ存储单元，通过导电性地连接与源/漏区110相当的n型区域相互间且一并地与接地电压Vss连接，实现了有效的配置。

分别在第1和第2金属布线层M1和M2中配置写入字线WWL和位线BL。位线BL与磁隧道结部MTJ导电性地连接。磁隧道结部MTJ经阻挡金属140和金属膜150与存取晶体管ATR的源/漏区120导电性地连接。

写入字线WWL在至少1个连接节点中，利用在接触孔中形成的金属膜155与在与存取晶体管ATR的栅130相同的层中设置的读出字线RWL导电性地连接。

这样，采用了2层金属布线层的简单纵向结构，可在半导体衬底上形成通过用由低电阻材料形成的写入字线WWL对高电阻的读出字线RWL进行分路、可高速地进行数据读出的MTJ存储单元。

[实施例3的变例3]

在图19中，在实施例3的变例1的存储器阵列10中示出了避免数据写入时产生无用的漏泄电流的结构，但即使在具有共同的字线RWWL的实施例3的存储器阵列10中，也产生了同样的漏泄电流。

图22是用来说明实施例3的变例2的存储器阵列10的结构图。

参照图22，除了图15中示出的实施例3的、与存储单元的各行对应地配置字线RWWL的存储器阵列10的结构外，还配置了与图19同样的漏泄电流隔断电路70。漏泄电流隔断电路70包含分别与m个存储单元列对应地设置的电流隔断晶体管71-1～71-m。对于电流隔断晶体管71-1～71-m的栅，分别输入控制信号WC1～WCm。由于控制信号WC1～WCm的设定与在图20中已说明的相同，故不重复进行说明。

即使在配置字线RWWL的结构中，由于在数据写入时存取晶体管ATR导通，故如果形成位线BL～磁隧道结部MTJ～存取晶体管ATR～接地电压Vss的漏泄电流路径，则也消耗了无用的电流。

因而，与在实施例3的变例2中已说明的相同，在数据写入时，关断与电流隔断晶体管71-1～71-m中的成为数据写入的对象的存储单元列对应的部分。由此，可同样地隔断数据写入时的漏泄电流路径，可避免无用功耗的发生。

[实施例4]

参照图23，在实施例4的结构中，除了图19中示出的实施例3的变例2的存储器阵列10的结构外，还配置在位线BL1～BLm中共同地设置的数据总线DB和数据读出电路51。数据读出电路51在数据读出时对于数据总线DB供给读出电流Is。

再者，在位线BL1～BLm的一端与数据总线DB之间分别配置列选择门。列选择门CSG1、CSG2、...响应于列译码器25的列选择结果而导通/关断。在以下，总称列选择门CSG1、CSG2、...，也单单称为列选择门CSG。

因而，在与列选择结果对应的存储单元列中，经列选择门CSG导电性地连接对应的位线BL与数据总线DB。

由于其它的部分的结构与图19中示出的实施例3的变例2的存储器阵列10相同，故不重复进行详细的说明。

此外，在各存储单元列中，将与存取晶体管ATR的源导电性地连接的布线总称为源线SL。即，在存储器阵列10的整体中，与存储单元列的每一列相对应，设置分别经电流隔断晶体管71-1～71-m与接地电压Vss导电性地连接的源线SL1～SLm。

参照图24，对于实施例4的存储器阵列10的数据写入时的位线BL、写入字线WWL和读出字线的电压和电流的设定，除了将数据写入时以外的位线BL的电压电平不是设定为电源电压Vcc而是设定为接地电压Vss这一点外，由于与图20相同，故不重复进行详细的说明。

在图23中，只图示了与数据读出有关的电路、即由数据总线DB和数据读出电路51引起的读出电流Is的供给，但将位线BL1～BLm的另一端分别与数据总线DB成对的数据总线/DB连接，通过将数据总线DB和/DB的电压电平设定为高电压状态(Vcc)、低电压状态(Vss)的各一方，同样地流过在实施例1至3中已说明的数据写入电流±Iw，可进行同样的数据写入工作。

此外，由于在数据写入时和数据读出时的控制信号WE和WC的信号电平的设定与图20相同，故图中予以省略。

其次，说明数据读出时的工作。

在数据读出之前，将各位线BL预充电到接地电压Vss。

在数据读出时，与已被选择的存储单元列对应的位线BL经列选择门CSG与数据总线DB连接。数据读出电路51利用与不同于接地电压Vss的电压连接的例如电源电压Vcc来上拉数据总线DB，同时供给用来读出数据的读出电流Is。

其结果，对于已被选择的存储单元，形成数据读出电路51～数据总线DB～列选择门CSG～位线BL～磁隧道结部MTJ～存取晶体管ATR～源线SL～电流隔断晶体管71～接地电压Vss的电流路径，流过读出电流Is。

由此，在位线BL和数据总线DB中产生与随存储数据的电平而变化的、磁隧道结部MTJ的电阻值对应的电压变化。

数据读出电路51根据数据总线DB的电压电平设定读出数据DOUT的电平。这样，可将与已被存储的数据电平对应的磁隧道结部MTJ的电阻值的不同变换为电压差而读出。

在数据读出时，响应于行选择结果，对应的写入字线WWL被有选择地激活为高电平，与该写入字线WWL导电性地连接的读出字线RWL也同样被激活为高电平。这样，由于激活被用低电阻材料形成的写入字线WWL分路了的读出字线RWL，故可减少读出字线RWL的有效的布线电阻，抑制读出字线RWL的信号传送延迟。

如上所述，通过将位线BL的预充电电压定为接地电压Vss，只将与已被选择的存储单元列对应的位线充电到电源电压Vcc即可。即，在其它的存储单元列中，没有必要每当在位线BL中读出数据时供给用来预充电到电源电压Vcc的充电电流。其结果，可减少存储器阵列10中的功耗。

此外，因为使数据写入结束后的位线BL的电压电平与预充电电平(接地电压Vss)一致，故没有必要在数据读出时进行新的预充电工作，可实现数据读出的高速化。

再次参照图23，如已说明的那样，由于读出电流Is流过数据总线DB～位线BL～存储单元MC～源线SL～接地电压Vss的路径，故存在读出电流路径的电阻值随已被选择的存储单元行的位置而变化、读出电流的值发生变动的可能性。

这样，如果读出电流依赖于所选择的存储单元的位置而变动，则在存储器阵列内不能将数据读出时的工作容限保持为相同，难以充分地确保MRAM器件整体的工作容限。其结果，存在产生在极端的情况下发生误工作、成品率下降那样的问题的可能性。

参照图25，在实施例4的结构下，在与位线BL相同的布线层(M2)中，以相同的形状及相同的材料来配置源线SL。由此，将源线SL和位线BL的每单位长度的电阻值设计成同样的值。

在以这种方式配置源线SL和位线BL的同时，如图24中所示，通过在存储器阵列的一侧和相反一侧分别设置各源线SL与接地电压Vss的连接部位(即电流隔断晶体管71)和供给读出电流Is的数据总线DB与各位线BL的连接部位(即列选择门CSG)，可与已被选择的存储单元行的位置无关地将读出电流Is的电流路径中包含的位线BL和源线SL的电阻值之和维持为大致恒定。

由此，可防止读出电流Is的电流值依赖于已被选择的存储单元行而变动。其结果，可在存储器阵列内将数据读出时的工作容限保持为相同，充分地确保MRAM器件整体的工作容限。

再有，必须将源线SL设计成与位线BL的每单位长度的电阻值相同，只要满足该条件，也可在不同的金属布线层中设置各自的布线。

[实施例4的变例1]

参照图26，在实施例4的变例1的结构中，与读出字线RWL和写入字线WWL平行地配置源线SL。在存储器阵列10的整体中，与存储单元行的每行相对应，设置源线SL1～SLn。

将电流隔断晶体管71分别配置在源线SL1～SLn与接地电压Vss之间、在图25中，示出与第1～3、第(n-1)和第n行对应的电流隔断晶体管71-1～71-3、71-(n-1)和71-n。

通过作成这样的结构，为了隔断数据写入时的漏泄电流路径以避免无用的功耗，对于控制源线SL与接地电压Vss之间的连接/非连接的电流隔断晶体管71的控制信号，可共用写入字线电压或行译码信号。其结果，由于没有必要特别地生成图19中的控制信号WE1～WEm，故可简化外围电路的结构。

由于其它的部分的结构与图23中示出的实施例4的存储器阵列10相同，故不重复进行详细的说明。此外，关于对于在存储器阵列10中配置的各存储单元MC的数据读出和数据写入，由于与实施例4的情况相同，故不重复进行详细的说明。

再者，与实施例4中的位线BL和源线SL相同，设计成各源线SL和数据总线DB的每单位长度的布线电阻为同样的值，同时，如图26中所示，通过在存储器阵列的一侧和相反一侧分别设置各源线SL与接地电压Vss的连接部位(即电流隔断晶体管71)和数据总线DB与数据读出电路51的连接部位，可与已被选择的存储单元列的位置无关地将读出电流Is的电流路径中包含的位线BL和源线SL的电阻值之和维持为大致恒定。

由此结果，可防止读出电流Is的电流值依赖于已被选择的存储单元列而变动。因而，可在存储器阵列内将数据读出时的工作容限保持为相同，充分地确保MRAM器件整体的工作容限。

再有，与在实施例4中已说明的相同，必须将各源线SL和数据总线DB设计成每单位长度的电阻为同样的值，只要满足该条件，也可在不同的金属布线层中设置各自的布线。

[实施例4的变例2]

参照图27，在实施例4的变例2的结构中，新设置沿列方向配置的、与接地电压Vss连接的虚设位线DMBL。源线SL1～SLn的每一条经电流隔断晶体管71-1～71-n与虚设位线DMBL导电性地连接。

由于其它的部分的结构与图26中示出的实施例4的变例1的存储器阵列10相同，故不重复进行详细的说明。此外，关于对在存储器阵列10中配置的各存储单元MC的数据读出和数据写入，由于可与实施例4的情况同样地进行，故不重复进行详细的说明。

在图26中示出的实施例4的变例1的结构中，通过适当地配置源线SL和数据总线DB，可抑制依赖于已被选择的存储单元列的读出电流的变动，在存储器阵列内使数据读出时的工作容限一致。

但是，在图26的结构中，由于读出电流路径中包含的位线BL的布线长度依赖于已被选择的存储单元行的位置而变化，故存在电流路径的电阻值发生变动、读出电流的值也发生变动的可能性。

因而，在实施例4的变例2的结构中，与实施例4的变例1同样地配置数据总线DB和源线SL，同时，即使在虚设位线DMBL与各位线BL之间，也设计成使每单位长度的布线电阻值相同。再者，如图27中所示，在存储器阵列的一侧和相反一侧分别设置虚设位线DMBL与接地电压Vss的连接部位和供给读出电流Is的数据总线DB与各位线BL的连接部位(即列选择门CSG)。其结果，可与已被选择的存储单元行的位置无关地将读出电流Is的电流路径中包含的位线BL和虚设位线DMBL的布线电阻之和维持为大致恒定。由此，可防止读出电流Is依赖于已被选择的存储单元行而变动。

通过如上述那样配置位线BL、虚设位线DMBL、源线SL和数据总线DB，可不依赖于已被选择的存储单元行和存储单元列、即所选择的存储单元的位置，将读出电流路径的布线电阻的总和大致定为恒定值。其结果，可进一步稳定地确保MRAM器件的数据读出时的工作容限。

[实施例5]

参照图28，在实施例5的结构中，与存储单元行的每行对应地配置的写入字线WWL在每2条的组中构成写入字线对。

例如，邻接的写入字线WWL1和WWL2构成写入字线对WWLP1。写入字线WWL2起到在数据写入时流过与写入字线WWL1反方向的数据写入电流的互补的写入字线/WWL1的功能。写入字线WWL1经晶体管QD1与电源电压Vcc导电性地连接。另一方面，写入字线WWL2(/WWL1)与接地电压Vss导电性地连接。

在以后的存储单元行中，也同样地配置写入字线WWL。利用经晶体管QD2与电源电压Vcc导电性地连接的写入字线WWL3和写入字线WWL4(/WWL3)，构成写入字线对WWLP2，以此为开始，在每2个存储单元行中，与奇数行对应的写入字线WWL经驱动晶体管与电源电压Vcc导电性地连接。另一方面，与偶数行对应的写入字线WWL与接地电压Vss导电性地连接。

各驱动晶体管与行选择结果对应地被激活。例如，在选择了第1或第2存储单元行的情况下，驱动晶体管QD1导通。据此，在构成写入字线对WWLP1的写入字线WWL1和写入字线WWL2(/WWL1)中，在互为相反的方向上流过数据写入电流。这样，在实施例5的结构中，在每2个存储单元行中形成的每个写入字线对中进行存储单元行的选择。

以下，在总称写入字线对和驱动晶体管的情况下，分别仅使用符号WWLP和QD来表示，同时，在表示特定的写入字线对和驱动晶体管的情况下，附加添加字，如WWLP1和QD1那样来表示。此外，用WWL总括地表示构成写入字线对WWLP的写入字线的一方、即与第奇数个存储单元行对应的写入字线，用/WWL总括地表示构成写入字线对WWLP的写入字线的另一方、即与第偶数个存储单元行对应的写入字线。

在夹住存储器阵列10、与设置驱动晶体管QD的区域相反一侧的区域中，导电性地连接形成同一写入字线对的写入字线WWL和/WWL。由此，对于形成与已被选择的存储单元行对应的写入字线对的WWL和/WWL来说，数据写入电流Ip作为往复电流而流动。

在从根据列选择结果而流动的数据写入电流Ip和±Iw这两者施加了数据写入磁场的情况下，在各存储单元行中隔开1列配置MTJ存储单元，以使单一的磁性体存储单元成为数据写入的对象，即不同时使多个存储单元成为数据写入的对象。

这样，通过利用写入字线对形成往复电流通路，由于在每2行中设置驱动晶体管QD即可，故可简化字线驱动器30的结构。

此外，由于流过与已被选择的存储单元行对应的写入字线WWL的数据写入电流+Ip产生的周边磁场与流过写入字线/WWL的数据写入电流-Ip产生的周边磁场在互相抵消的方向上起作用，故可减少对于存储单元周边部分的磁场噪声。

[实施例5的变例1]

参照图29，在实施例5的变例1的结构中，写入字线WWL被邻接的存储单元行间共有。例如，由第1和第2存储单元行共有1条写入字线WWL1。对于以后的存储单元行，也同样地配置写入字线WWL。写入字线WWL1～WWLn(N：用n/2表示的自然数)分别经电流控制晶体管41-1～41-N与接地电压Vss连接。

此外，各写入字线WWL与对应的2行部分的读出字线RWL导电性地连接。例如，分别与第1和第2存储单元行对应的读出字线RWL1和RWL2与写入字线WWL1导电性地连接。由此，利用分路减少数据读出时的读出字线RWL的实质性的电阻值，可减少读出字线RWL中的传送延迟，谋求数据读出的高速化。

再者，通过共有写入字线WWL，可减少存储器阵列10整体中的写入字线WWL的配置条数。其结果，由于可使用2行部分的布局区域来配置写入字线WWL，故例如通过充分地确保其布线宽度，可充分地确保剖面面积。

由此，在必须流过较大的数据写入电流的写入字线WWL中，可减少电流密度，避免起因于电迁移的布线间短路或布线断线等的危险性，谋求工作的稳定。

[实施例5的变例2]

参照图30，在实施例5的变例2的结构中，各读出字线RWL与写入字线WWL导电性地连接。由此，利用写入字线WWL对各读出字线RWL进行分路，可减少数据读出时的传送延迟。

如已说明的那样，在这样的结构中，利用字线驱动器30有选择地驱动写入字线WWL。

在图30的结构中，每2个存储单元行形成1组，利用2条写入字线WWL形成1对写入字线对WWLP。例如，利用分别与第1行和第2行对应的写入字线WWL1和写入字线WWL2(/WWL1)形成写入字线对WWLP1。

形成同一写入字线对WWLP的2条写入字线WWL和/WWL经短路晶体管42导电性地连接。即，与各写入字线对WWLP对应地配置短路晶体管42。各短路晶体管42响应于在数据写入时被激活为高电平的控制信号WE而导通。再有，关于短路晶体管，在总称的情况下，也单单使用符号42来表示，在表示特定的短路晶体管的情况下，附加添加字，如42-1那样来表示。

在图30中，有代表性地示出与第1和第2存储单元行对应地配置的短路晶体管42-1和与第3和第4存储单元行对应地配置的短路晶体管42-2。

图31是说明具有图30中示出的结构的存储器阵列中的数据读出时和数据写入时的每一时候的行选择工作的时序图。

与第i(i：1～n的奇数的自然数)存储单元行对应的读出行译码信号RRDi在第i存储单元行作为数据读出的对象被选择了的情况下被激活为高电平。同样，写入行译码信号WRDi在数据写入时在第i存储单元行作为数据写入的对象被选择了的情况下被激活为高电平。读出行译码信号/RRDi是读出行译码信号RRDi的反转信号，写入行译码信号/WRDi是写入行译码信号WRDi的反转信号。

写入字线WWLi在数据写入时在与同一写入字线对WWLP对应的第i和第(i+1)存储单元行的某一行被选择了的情况下被激活为高电平。构成同一写入字线对的另一方的写入字线/WWLi和与非选择存储单元行对应的写入字线WWL的每一条被设定为低电平(接地电压Vss)。

再者，在数据写入时，由于各短路晶体管42导通，故利用形成与已被选择的存储单元行对应的写入字线对WWLP的写入字线WWL和/WWL，可将数据写入电流Ip作为往复电流来流动。

即，在数据写入时，必须将形成与已被选择的存储单元行对应的写入字线对的写入字线WWL和/WWL分别设定为电源电压Vcc和接地电压Vss。

另一方面，由于读出字线RWLi与写入字线WWLi导电性地连接，故其电压电平与写入字线WWLi同样地设定。

因而，在数据读出时，必须独立地进行各写入字线WWL的激活(高电平)。因而，在关断各短路晶体管42的同时，必须有选择地只将已被选择的存储单元行对应的写入字线WWL设定为电源电压Vcc(高电平电压)。

这样，对于分别与奇数行和偶数行对应的写入字线WWL，必须设置结构不同的字驱动器。

在图30中，有代表性地说明与写入字线WWL1对应地设置的写入字驱动器WDa1的结构和与写入字线WWL2(/WWL1)对应地设置的写入字驱动器/WDa1的结构。

再次参照图30，写入字驱动器WDa1具有：逻辑门LG11，输出写入行译码信号WRD1与WRD2的“或”(OR)运算结果；逻辑门LG13，输出逻辑门LG11的输出信号与读出行译码信号RRD1之间的“或非”(NOR)运算结果；以及P型MOS晶体管Q11和N型MOS晶体管Q12，分别导电性地连接在电源电压Vcc和接地电压Vss与写入字线WWL1之间。对晶体管Q11和Q12的栅输入逻辑门LG13的输出信号。

通过作成这样的结构，如果写入字驱动器WDa1在数据写入时将写入行译码信号WRD1和WRD2的某一方激活为高电平，则响应于逻辑门LG13的输出信号的朝向低电平的变化，导电性地连接写入字线WWL1与电源电压Vcc。在写入行译码信号WRD1和WRD2这两者都被非激活为低电平的情况下，因为逻辑门LG13的输出信号被设定为低电平，故写入字驱动器WDa1将写入字线WWL1与接地电压Vss导电性地连接。

另一方面，对于写入字线WWL2(/WWL1)设置的写入字驱动器/WDa1具有分别导电性地连接在电源电压Vcc和接地电压Vss与写入字线WWL2之间的P型MOS晶体管Q13和N型MOS晶体管Q14。对晶体管Q13和Q14的栅输入读出行译码信号/RRD2。

在数据写入时，由于与行选择结果无关地将读出行译码信号/RRD2设定为高电平，故写入字驱动器/WDa1根据晶体管Q14的导通，将写入字线WWL2(/WWL1)与接地电压Vss导电性地连接。

在数据写入时，由于短路晶体管42-1响应于控制信号WE的激活(高电平)而导通，故在选择第1或第2存储单元行、将写入字线WWL1设定为电源电压Vcc的情况下，利用写入字线WWL1和写入字线WWL2(/WWL1)形成往复通路，流过数据写入电流Ip。

另一方面，在数据读出时，因为写入行译码信号WRD1和WRD2这两者都被非激活为低电平，故写入字驱动器WDa1在读出行译码信号RRD1被激活为高电平的情况下，响应于逻辑门LG13的输出信号的朝向低电平的变化，导电性地连接写入字线WWL1与电源电压Vcc。由此，与写入字线WWL1导电性地连接的读出字线RWL1也被激活为高电平。

同样，写入字驱动器/WDa1响应于读出行译码信号/RRD2的激活(低电平)，经晶体管Q13将写入字线WWL2与接地电压Vss导电性地连接。

在数据读出时，由于短路晶体管42-1被关断，故写入字线WWL1和写入字线WWL2分别独立地被激活为高电平。据此，读出字线RWL1和读出字线RWL2也根据行选择结果分别独立地被激活为高电平(电源电压Vcc)。

对于以后的存储单元行，对于奇数行的写入字线，设置作成与写入字驱动器WDa1同样的结构的写入字驱动器，对于与偶数行对应的写入字线/WWL，配置作成与写入字驱动器/WDa1同样的结构的写入字驱动器。

通过作成这样的结构，利用布线电阻小的写入字线WWL对读出字线RWL进行分路以谋求数据读出的高速化，同时，可利用形成往复通路的写入字线对，流过数据写入时的数据写入电流Ip，可减少对于存储单元外部的磁噪声。

[实施例5的变例3]

参照图32，在实施例5的变例3的结构中，与图8中示出的实施例2的结构相同，分层次地配置读出字线。再者，与实施例4的情况相同，由邻接的存储单元行来共有写入字线WWL。

与图8相同，在独立地配置读出字线RWL的区域AR1和AR2中分别配置子字驱动器RSD11～RSD1n、RSD21～RSD2n。分别与共有同一写入字线WWL的2个存储单元行对应的子字驱动器根据共同的该写入字线WWL的激活，激活对应的读出字线RWL。

但是，与第奇数存储单元行对应的子字驱动器响应于控制信号SD1的激活而工作。同样，与第偶数存储单元行对应的子字驱动器响应于控制信号SD2的激活而工作。控制信号SD1在选择了第奇数存储单元行的情况下被激活。另一方面，控制信号SD2在选择了第偶数存储单元行的情况下被激活。

因而，在邻接的存储单元间共有写入字线WWL的同时，在不新设置主读出字线的情况下，可分层次地分割配置读出字线RWL以缩短其布线。

由于其它的部分的结构与图8相同，故不重复进行详细的说明。

其结果，可减少各读出字线RWL的布线电阻以谋求数据读出的高速化，同时通过共有写入字线WWL，可确保其布线间距，容易地确保剖面面积。因此，减少写入字线WWL中的电迁移的发生的可能性，可进一步谋求提高工作的可靠性。

另外，在将读出字线RWL作成分层结构的同时、在区域AR1和AR2中分别独立地进行数据读出和数据写入工作用的图9的结构中，也可谋求写入字线WWL的共有。

[实施例5的变例4]

在实施例5的变例4的结构中，在谋求将读出字线RWL作成分层结构的同时，与图30中示出的结构相同，在由在每2个存储单元行中形成的1对写入字线对WWLP形成的往复通路中流过数据写入电流Ip。

参照图33，在独立地配置读出字线RWL的区域AR1和AR2的每一区域中配置各自由倒相器构成的子字驱动器RSI11～RSI1n、RSI21～RSI2n。子字驱动器RSI11～RSI1n、RSI21～RSI2n的每一个响应于控制信号SD的激活而工作。在控制信号SD为非激活状态的情况下，与对应的写入字线WWL的电压无关，各读出字线RWL被维持为非激活状态。

子字驱动器RSI11～RSI1n、RSI21～RSI2n的每一个与图32中示出的子字驱动器RSD11～RSD1n、RSD21～RSD2n不同，反转对应的写入字线WWL的电压电平，驱动对应的读出字线RWL。

在图34中示出说明具有图33中示出的结构的存储器阵列中的数据读出时和数据写入时的每一时候的行选择工作的时序图。

与图31同样地设定读出行译码信号RRDi、/RRDi和写入行译码信号WRDi、/WRDi。

在数据读出时，为了将与非选择行对应的读出字线RWL设定为接地电压Vss，在图33的结构中，必须将与非选择行对应的写入字线的电压设定为电源电压Vcc。

因而，在数据读出时，与已被选择的存储单元行对应的写入字线WWL被激活为低电平。与图30的情况相同，在数据读出时，由于各短路晶体管42被关断，故可独立地在每个存储单元行中设定写入字线WWL的电压。

再者，在数据读出时，由于控制信号SD被激活(高电平)，故在已被选择的存储单元行中，读出字线RWL被激活为高电平(电源电压Vcc)。这样，可有选择地激活与行选择结果对应的1条读出字线RWL。

在数据写入时，在选择了与同一写入字线对WWLP对应的第i和第(i+1)存储单元行的某一行的情况下，写入字线WWLi被激活为低电平(接地电压Vss)。构成同一写入字线对的另一方的写入字线/WWLi和与非选择的存储单元行对应的写入字线WWL分别被设定为高电平(电源电压Vcc)。

与图30的情况相同，在数据写入时，由于短路晶体管42导通，故利用形成与已被选择的存储单元行对应的写入字线对WWLP的写入字线WWL和/WWL，可作为往复电流流过数据写入电流Ip。

另一方面，在数据写入时，由于控制信号SD被非激活(低电平)，故各读出字线RWL被设定为非激活状态(低电平：接地电压Vss)。

因而，与图30的情况相同，对于分别与奇数行和偶数行对应的写入字线WWL，必须设置结构不同的字驱动器。在图33中，有代表性地说明与写入字线WWL1对应地设置的写入字驱动器WDb1的结构和与写入字线WWL2(/WWL1)对应地设置的写入字驱动器/WDb1的结构。

再次参照图33，写入字驱动器WDb1具有：逻辑门LG21，输出写入行译码信号/WRD1与/WRD2的“与”(AND)运算结果；逻辑门LG23，输出逻辑门LG21的输出信号与读出行译码信号/RRD1的“与非”(NAND)运算结果；以及P型MOS晶体管Q21和N型MOS晶体管Q22，分别导电性地连接在电源电压Vcc和接地电压Vss与写入字线WWL1之间。对晶体管Q21和Q22的栅输入逻辑门LG23的输出信号。

通过作成这样的结构，如果写入字驱动器WDb1在数据写入时将写入行译码信号/WRD1和/WRD2的某一方激活为低电平，则响应于逻辑门LG23的输出信号的朝向高电平的变化，导电性地连接写入字线WWL1与接地电压Vss。在写入行译码信号/WRD1和/WRD2这两者都被非激活为高电平的情况下，因为逻辑门LG23的输出信号被设定为低电平，故写入字驱动器WDb1将写入字线WWL1与电源电压Vcc导电性地连接。

另一方面，对于写入字线WWL2(/WWL1)设置的写入字驱动器/WDb1具有分别导电性地连接在电源电压Vcc和接地电压Vss与写入字线WWL2之间的P型MOS晶体管Q23和N型MOS晶体管Q24。对晶体管Q23和Q24的栅输入读出行译码信号RRD2。

在数据写入时，由于与行选择结果无关地将读出行译码信号RRD2非激活为低电平，故写入字驱动器/WDb1将写入字线WWL2(/WWL1)与电源电压Vcc导电性地连接。

在数据写入时，由于短路晶体管42-1响应于控制信号WE的激活(高电平)而导通，故在选择例如第1或第2存储单元行、将写入字线WWL1设定为接地电压Vss的情况下，利用写入字线WWL1和写入字线WWL2(/WWL1)形成往复通路，流过数据写入电流Ip。

另一方面，在数据读出时，因为写入行译码信号/WRD1和/WRD2这两者都被设定为高电平，故写入字驱动器WDb1在读出行译码信号/RRD1被激活为低电平的情况下，响应于逻辑门LG22的输出信号的朝向高电平的变化，导电性地连接写入字线WWL1与接地电压Vss。由此，利用对应的子字驱动器RSI11或RSI21，将与写入字线WWL1导电性地连接的读出字线RWL1激活为高电平。

在数据读出时，写入字驱动器/WDb1响应于读出行译码信号/RRD2的激活(高电平)，经晶体管Q23将写入字线WWL2与接地电压Vss导电性地连接。

在数据读出时，由于短路晶体管42-1被关断，故写入字线WWL1和写入字线WWL2分别根据行选择结果独立地被激活为低电平。据此，读出字线RWL1和读出字线RWL2也利用对应的子字驱动器分别被激活为高电平(电源电压Vcc)。

即使对于以后的存储单元行，对于奇数行的写入字线，也设置作成与写入字驱动器WDb1同样的结构的写入字驱动器，对于与偶数行对应的写入字线/WWL，也配置作成与写入字驱动器/WDb1同样的结构的写入字驱动器。

通过作成这样的结构，利用读出字线RWL的分层结构可实现数据读出的高速化，同时，利用数据写入电流Ip的往复通路可实现磁噪声的降低。

[实施例6]

参照图35，实施例6的MTJ存储单元MCD与图48中示出的结构相同，具备磁隧道结部MTJ和存取二极管DM。在MTJ存储单元MCD中，在分割地配置读出字线RWL和写入字线WWL这一点上与图48中示出的结构不同。将位线BL配置在与写入字线WWL和读出字线RWL交叉的方向上，与磁隧道结部MTJ导电性地连接。

存取二极管DM以从磁隧道结部MTJ朝向读出字线RWL的方向为正方向，连接在两者之间。写入字线WWL不与其它布线连接，接近于磁隧道结部MTJ而被设置。

参照图36，在半导体主衬底SUB上形成的N型区NWL相当于存取二极管DM的阴极。在半导体衬底上将MTJ存储单元配置成行列状的情况下，例如，对属于同一行的MTJ存储单元，通过导电性地连接N型区NWL相互之间，可不特别地设置读出字线RWL而实现图25中示出的存取二极管DM与读出字线RWL的连接关系。在图36中，示出了形成N型阱作为N型区的例子，但也可属于电阻值更小的n+扩散区来代替N型阱。或者，也可在另外的金属布线层中配置读出字线RWL。

在N型区NWL上设置的P型区PAR相当于存取二极管DM的阳极。P型区PAR经阻挡金属140和金属膜150与磁隧道结部MTJ导电性地连接。

在金属布线层M1和M2中分别配置写入字线WWL和位线BL。将位线BL配置成与磁隧道结部MTJ连接。

由于位线BL与磁隧道结部MTJ之间的距离比写入字线WWL与磁隧道结部MTJ之间的距离小，故即使在流过同一电流量的情况下，由流过位线BL的数据写入电流产生的磁场比由流过写入字线WWL的数据写入电流产生的磁场大。

因而，为了对磁隧道结部MTJ供给强度大致相同的数据写入磁场，对于写入字线WWL来说，必须流过比位线BL大的数据写入电流。为了减小布线电阻，在金属布线层中形成位线BL和写入字线WWL。但是，如果流过布线的电流密度过大，则存在发生起因于电迁移现象的断线或布线间短路、在工作的可靠性方面导致障碍的情况。因此，希望抑制数据写入电流流过的布线的电流密度。

因而，在半导体衬底上配置实施例6的MTJ存储单元MCD的情况下，通过使写入字线WWL的剖面面积比更接近于磁隧道结部MTJ的位线BL的剖面面积大，可抑制必须流过大的数据写入电流的写入字线WWL的电流密度，提高MRAM器件的可靠性。

此外，利用抗电迁移的性能高的材料形成与磁隧道结部MTJ的距离大的、必须流过更大的数据写入电流的金属布线(在图36中，是写入字线WWL)这一点，在提高可靠性方面也有效果。例如，在用铝合金(Al合金)形成其它的金属布线的情况下，必须考虑抗电迁移的性能的某种金属布线用铜(Cu)形成即可。

参照图37，在数据写入时，将读出字线RWL、即N型区NWL的电压设定为高电平(电源电压Vcc)。在数据读出时，在读出字线RWL中不流过电流。

对与已被选择的存储单元行对应的写入字线WWL施加电源电压Vcc，流过数据写入电流Ip。此外，即使对于位线BL，也根据写入数据的数据电平，通过将位线BL的两端的各一方设定为电源电压Vcc和接地电压Vss，可在位线BL中流过与写入数据的数据电平对应的数据写入电流±Iw。

利用以这种方式流过的数据写入电流Ip和±Iw，进行对于MTJ存储单元的数据写入。此时，因为将读出字线RWL设定为电源电压Vcc，故在数据写入时可靠地关断存取二极管DM。因而，与图42中示出的MTJ存储单元相比，可谋求数据写入工作的稳定。

其次，说明数据读出时的工作。

在数据读出之前，将位线BL预充电到接地电压Vss。

与作为数据读出的对象的存储单元MCD对应的读出字线RWL在数据读出时被驱动为激活状态(低电平：接地电压Vss)。据此，由于存取二极管DM被正偏置，故读出电流Is流过位线BL～磁隧道结部MTJ～存取二极管DM～读出字线RWL(接地电压Vss)的路径，可进行数据读出。

具体地说，通过用读出电流Is放大在位线BL中产生的电压变化，可进行在磁隧道结部MTJ中被存储的数据的读出。

参照图38，在实施例6的存储器阵列10的结构中，配置具有图35中示出的结构的、配置成行列状的MTJ存储单元MCD。与MTJ存储单元MCD的各行相对应，配置写入字线WWL和读出字线RWL。在各写入字线WWL与接地电压Vss之间，配置电流控制晶体管。各电流控制晶体管响应于控制信号WE的激活而导通。

在图38中，有代表性地示出与第1至第4存储单元行对应的读出字线RWL1～RWL4、写入字线WWL1～WWL4和电流控制晶体管41-1～41-4。

各读出字线RWL与对应于同一存储单元行的写入字线WWL导电性地连接。由此，利用由电阻值低的金属布线形成的写入字线WWL对在N型区中形成的、电阻值比较高的读出字线RWL进行分路。通过在多个节点中连接两者，可进一步减小时间常数。由此，可减少读出字线RWL中的信号传送延迟，实现数据读出工作的高速化。

字线驱动器30具有响应于各写入字线WWL而设置的字驱动器。在图38中，有代表性地示出与第1至第4存储单元行对应的字驱动器WD1～WD4。此外，在总称这些字驱动器的情况下，单单使用符号WD。

各字驱动器WD从电源节点和接地节点接受电源电压Vcc和接地电压Vss的供给。特别是，经在与位线BL相同的方向上设置的虚设位线DMBL进行接地电压Vss的供给。

各字驱动器WD在数据读出时和数据写入时的两者中，在选择了对应的存储单元行的情况下，将对应的写入字线WWL与电源电压Vcc连接。在非选择的情况下，将对应的写入字线WWL与接地电压Vss连接。

通过作成这样的结构，在数据写入时，可对于与已被选择的存储单元行对应的写入字线WWL流过数据写入电流Ip。

用来对位线BL供给数据写入电流±Iw的电路结构的图示被省略，但与实施例1的情况相同，通过控制位线BL的两端电压，可流过数据写入电流±Iw。

与实施例4相同，利用数据读出电路51供给数据读出时的读出电流Is。经数据总线DB和配置在数据总线DB与位线BL之间的列选择门CSG来供给读出电流Is。

在数据读出时，与非选择行对应的读出字线RWL被设定为高电压状态(高电平)，与选择行对应的读出字线RWL被激活为接地电压Vss。由此，在选择行中，存取二极管DM的PN结被正偏置，读出电流Is在数据总线DB～列选择门CSG～位线BL～磁隧道结部MTJ～存取二极管DM～读出字线RWL～字驱动器WD～虚设位线DMBL～接地电压Vss的电流路径中流过。

因而，通过与图26中的源线SL和数据总线DB同样地设计数据总线DB和读出字线RWL的配置，可与已被选择的存储单元列的位置无关地将读出电流路径的电阻值大致保持为恒定。

此外，通过与图27同样地设计虚设位线DMBL和位线BL的配置，与实施例4及其变例相同，可与已被选择的存储单元行的位置无关地将读出电流路径的电阻值的总和大致保持为恒定。

这样，即使在配置了适合于高集成化的MTJ存储单元MCD的存储器阵列中，也可抑制依赖于已被选择的存储单元的位置的读出电流的变动，可稳定地确保MRAM器件的数据读出时的工作容限。

[实施例6的变例1]

参照图39，在实施例6的变例1的结构中，与实施例5及其变例2、4相同，使用形成往复电流通路的写入字线对来流过数据写入电流。

与图2相同，在区域AR1和AR2的每一区域中独立地设置各读出字线RWL。利用反转与同一存储单元行对应的写入字线WWL的电压状态的驱动倒相器来驱动各读出字线RWL。分别与读出字线RWL对应地配置驱动倒相器。在区域AR1和AR2中共同地设置写入字线WWL。由此，由于能缩短布线长度来减少读出字线RWL的布线电阻，故可实现数据读出的高速化。

此外，在将写入字线WWL设定为非选择状态(低电平)的情况下，由于对应的读出字线RWL的电压被设定为高电平，故可靠地确保存取二极管DM的反偏置状态。各驱动倒相器分别与区域AR1和AR2相对应，利用与图38同样地设置的虚设位线DMBL1和DMBL2供给接地电压Vss。

在图39中，有代表性地示出与第1至第3存储单元行对应的读出字线RWL11～RWL13、RWL21～RWL23、写入字线WWL11～WWL13、WWL21～WWL23和驱动倒相器DIV11～DIV13、DIV21～DIV23。写入字线WWL1和写入字线WWL2(/WWL1)形成写入字线对WWLP1，在两者之间配置短路晶体管42-1。对于以后的存储单元行，也同样地配置读出字线、写入字线和驱动倒相器。

对于与第奇数的存储单元行对应的写入字线WWL，配置具有与图33中示出的写入字驱动器WDb1相同的结构的写入字驱动器。同样，对于与第偶数的存储单元行对应的写入字线WWL，配置具有与图33中示出的写入字驱动器/WDb1相同的结构的写入字驱动器。

通过作成这样的结构，在数据写入时，利用与已被选择的存储单元行对应的写入字线对WWLP形成往复电流通路，可流过数据写入电流Ip。由此，可谋求外围电路的简化和磁场噪声的减少。

此外，通过与图26中的源线SL和数据总线DB同样地设计数据总线DB和读出字线RWL的配置，在区域AR1和AR2的每一区域中，可与已被选择的存储单元列的位置无关地将读出电流路径的电阻值大致保持为恒定。

再者，通过与图27已说明的同样地设计虚设位线DMBL1、DMBL2和位线BL的配置，在区域AR1和AR2的每一区域中，可与已被选择的存储单元行的位置无关地将读出电流路径的电阻值的总和大致保持为恒定。

此外，虽然图中没有示出，但如果在独立地配置读出字线RWL的每个区域中配置数据总线DB和数据读出电路51，则在存储器阵列10内，可与已被选择的存储单元的位置无关地将读出电流路径的电阻值的总和大致保持为恒定。

这样，在配置了适合于高集成化的MTJ存储单元MCD的存储器阵列中，即使在形成往复电流通路、作成在写入字线WWL中流过数据写入电流的结构的情况下，也可抑制依赖于已被选择的存储单元的位置的读出电流的变动，可稳定地确保MRAM器件的数据读出时的工作容限。

[实施例6的变例2]

参照图40，在实施例6的变例2的结构中，与实施例5的变例1和3相同，可谋求写入字线WWL的共有。在每邻接的2个存储单元行中共有写入字线WWL。

与图39相同，在区域AR1和AR2的每一区域中独立地设置各读出字线RWL。在区域AR1和AR2中共同地设置写入字线WWL。此外，与写入字线WWL分层次地配置读出字线RWL。由此，由于能缩短布线长度来减少读出字线RWL的布线电阻，故可实现数据读出的高速化。

利用反转对应的写入字线WWL的电压状态的驱动倒相器来驱动各读出字线RWL。分别与读出字线RWL对应地配置驱动倒相器。各驱动倒相器利用与图39同样地设置的虚设位线DMBL1和DMBL2供给接地电压Vss。

分别与共有同一写入字线WWL的2个存储单元行对应的驱动倒相器在共同的该写入字线WWL被设定为非选择状态(低电平)的情况下，将对应的读出字线RWL的电压设定为高电平。因而，能可靠地使与非选择状态的存储单元行对应的存取二极管DM的每一个反偏置。

在各写入字线WWL与接地电压Vss之间，配置电流控制晶体管。各电流控制晶体管响应于控制信号WE的激活而导通。

在图40中，有代表性地示出与第1至第4存储单元行对应的读出字线RWL11～RWL14、RWL21～RWL24、驱动倒相器DIV11～DIV14、DIV21～DIV24、写入字线WWL1、WWL2和电流控制晶体管41-1～41-2。写入字线WWL1被第1和第2存储单元行共有，写入字线WWL2被第3和第4存储单元行共有。对于以后的存储单元行，也同样地配置读出字线、写入字线和驱动倒相器。

通过作成这样的结构，共有写入字线WWL，可减少存储器阵列10整体中的写入字线WWL的配置条数。其结果，由于可使用2行部分的布局区域来配置写入字线WWL，故例如通过充分地确保其布线宽度，可充分地确保剖面面积。

由此，在必须流过较大的数据写入电流的写入字线WWL中，可减少电流密度，避免起因于电迁移的布线间短路或布线断线等的危险性，谋求MRAM器件的工作的稳定。

此外，通过与图26中的源线SL和数据总线DB同样地设计数据总线DB和读出字线RWL的配置，在区域AR1和AR2的每一区域中，可与已被选择的存储单元列无关地将读出电流路径的电阻值大致保持为恒定。

这样，在配置了适合于高集成化的MTJ存储单元MCD的存储器阵列中，即使作成在邻接的存储单元间共有写入字线WWL的结构的情况下，也可抑制依赖于已被选择的存储单元的位置的读出电流的变动，可稳定地确保MRAM器件的数据读出时的工作容限。

[实施例6的变例3]

参照图41，在实施例6的变例3的结构中，在配置了图48中示出的MTJ存储单元MC电流隔断晶体管的存储器阵列中，利用往复电流通路流过数据写入电流。

对于配置成行列状的存储单元MC电流隔断晶体管的存储单元行和存储单元列，分别配置字线WL和位线BL。

各字线WL被字驱动器驱动。对于与第奇数存储单元行对应的字线WL，配置具有与图33中示出的写入字驱动器WDb1相同的结构的字驱动器。同样，对于与第偶数的存储单元行对应的字线WL，配置具有与图33中示出的写入字驱动器/WDb1相同的结构的字驱动器。经在与位线BL相同的方向上设置的虚设位线DMBL，进行对于各字驱动器的接地电压Vss的供给。

因而，在数据写入时，分别与形成对应于已被选择的存储单元行的写入字线对的奇数行和偶数行对应的2条写入字线WWL的每一条被设定为接地电压Vss和电源电压Vcc。再者，通过使各短路晶体管导通，在对应于已被选择的存储单元行的写入字线对中，数据写入电流作为往复电流而流动。

另一方面，在数据读出时，在各短路晶体管被关断的同时，只将与已被选择的存储单元行对应的字线WL有选择地设定为接地电压Vss(低电平电压)。

在图41中，有代表性地示出与第1至第3存储单元行对应的字线WL1～WL3和字驱动器WDb1、/WDb1、WDb2。写入字线WWL1和写入字线WWL2(/WWL1)形成写入字线对WWLP1，在两者之间配置短路晶体管42-1。对于以后的存储单元行，也同样地配置读出字线、写入字线和驱动倒相器。

通过作成这样的结构，即使在配置了采用单一字线WL的存储单元MC电流隔断晶体管的存储器阵列中，也可利用形成往复通路的字线WL来供给数据写入电流Ip。其结果，可谋求外围电路的简化和磁场噪声的减少。

此外，通过与图26中的源线SL和数据总线DB同样地设计数据总线DB和字线WL的配置，可与已被选择的存储单元列的位置无关地将读出电流路径的电阻值的总和大致保持为恒定。

再者，通过与图27同样地设计虚设位线DMBL和位线BL的配置，与实施例4及其变例相同，可与已被选择的存储单元行的位置无关地将读出电流路径的电阻值的总和大致保持为恒定。

这样一来，在配置了适合于高集成化的MTJ存储单元MC电流隔断晶体管的存储器阵列中，即使形成往复电流通路并作成流过数据写入电流的结构的情况下，也可抑制依赖于已被选择的存储单元的位置的读出电流的变动，可稳定地确保MRAM器件的数据读出时的工作容限。

以上，参照附图详细地说明了本发明，但这些说明始终是例示性的，而不是在任何意义上来限定本发明，本发明的要旨和范围只由后附的权利要求书来限定，包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims

1.一种薄膜磁性体存储器，其特征在于：

具有配置成行列状的多个磁性体存储单元的存储器阵列，

上述多个磁性体存储单元各自包含串联连接的存储部和存储单元选择门，

上述存储部的电阻值按照通过第1和第2数据写入电流施加的数据写入磁场写入的存储数据的电平而变化；

上述薄膜磁性体存储器还设有多条写入字线，它们分别与上述磁性体存储单元的行对应地被设置，且用具有第1电阻率的布线形成，

上述多条写入字线的每一条，在数据写入时和数据读出时这两个场合，根据行选择结果有选择地被激活；

上述薄膜磁性体存储器还设有：

字线电流控制电路，用以对上述多条写入字线中的已被激活的至少1条写入字线，在上述数据写入时形成上述第1数据写入电流的电流路径，而在上述数据读出时隔断上述第1数据写入电流的电流路径；

多条数据线，分别与上述磁性体存储单元的列对应地被设置；

读出写入控制电路，用以在上述数据写入时使上述第2数据写入电流流过与已被选择的上述列对应的数据线，并在上述数据读出时，使数据读出电流流过与已被选择的上述列对应的数据线；以及

多条读出字线，分别与上述磁性体存储单元的行对应地被设置，并用具有比上述第1电阻率高的第2电阻率的布线形成，

各上述读出字线在上述数据读出时与上述多条写入字线中的对应的1条一起有选择地被激活，

上述多条读出字线中的已被激活的至少1条使对应的上述存储单元选择门导通。

2.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

上述存储器阵列沿列方向被分割为多个区域，

上述多条读出字线被分割地配置在上述多个区域的每一区域中，

上述多条写入字线的每一条被共同地配置在上述多个区域中，

上述薄膜磁性体存储器还具备分别与上述多条读出字线对应地设置的多个读出字线驱动器，

上述多个读出字线驱动器各自在上述数据读出时，响应于上述多条写入字线中的对应的1条的激活，激活上述多条读出字线中的对应的1条。

3.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

还具备用来根据上述行选择结果有选择地激活上述多条写入字线的字线驱动电路，

上述字线驱动电路对于上述多条写入字线中的已被激活的至少1条，在上述数据写入时和上述数据读出时的每个时候，分别供给上述第1数据写入电流和充电电流，

由上述充电电流产生的磁场比上述磁场小。

4.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

利用在上述数据读出时用来分别激活上述多条写入字线和读出字线的第1和第2充电电流，将上述多条写入字线和上述多条读出字线配置成在上述存储部中分别产生的第1和第2磁场的方向成为互相抵消的方向。

5.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

上述多条读出字线各自在该读出线上至少有一个与上述多条写入字线的对应的1条导电性地连接的节点。

6.如权利要求5中所述的薄膜磁性体存储器，其特征在于：

上述存储单元选择门在导通时在多条数据线中的对应的1条与读出基准电压之间导电性地连接上述存储部，

在数据读出之前，将各上述多条数据线预充电到上述读出基准电压，

上述读出写入控制电路在上述数据读出时，只将上述多条数据线中的与已被选择的存储单元的列对应的至少1条与不同于上述读出基准电压的电压连接。

7.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

还具备沿上述多条数据线相同的方向分别与上述列对应地设置的多条源线，

上述多条源线各自用来供给读出基准电压，

在上述数据读出时，上述数据读出电流流过上述读出写入控制电路与上述读出基准电压之间，

上述多条源线和多条数据线被这样配置，即使得与已被选择的上述列对应的上述源线和上述数据线中在上述数据读出时的数据读出电流的路径包含的部分的布线电阻的总和不依赖于已被选择的上述行而实质上恒定。

8.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

还设有分别与上述行对应的、沿与上述多条读出字线和多条写入字线相同的方向设置的多条源线，

上述多条源线各自供给读出基准电压，

上述读出写入控制电路包含：

沿与上述多条源线相同的方向设置的总体数据线；

多个列选择门，分别设置在上述总体数据线与上述多条数据线之间，分别根据列选择结果而导通；以及

数据读出电路，用来在上述数据读出时将在与上述读出基准电压之间流动的上述数据读出电流供给上述总体数据线，

上述多条源线和总体数据线被这样配置，即使得与已被选择的上述行对应的上述源线和上述总体数据线中的在上述数据读出电流的路径包含的部分的布线电阻的总和不依赖于已被选择的上述列而实质上恒定。

9.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

还具备：

多条源线，分别与上述行对应地沿与上述多条读出字线和多条写入字线相同的方向被设置，用来分别供给读出基准电压；以及

虚设数据线，沿与上述多条数据线相同的方向对于上述磁性体存储单元共同地被设置，与上述读出基准电压和上述多条源线导电性地连接，

上述多条数据线和上述虚设数据线被这样配置，即使得与已被选择的上述列对应的上述数据线和上述虚设数据线中的上述数据读出电流的路径包含的部分的布线电阻的总和不依赖于已被选择的上述行而实质上恒定。

10.如权利要求1中所述的薄膜磁性体存储器，其特征在于：

还具备：

虚设数据线，沿与上述多条数据线相同的方向被设置，与上述读出基准电压和上述多条源线的每一条导电性地连接，

上述读出写入控制电路包含：

沿与上述多条源线相同的方向设置的总体数据线；

数据读出电路，用来在上述数据读出时将在与上述读出基准电压之间流动的上述数据读出电流提供给上述总体数据线，

上述多条源线和总体数据线被这样配置，即使得与已被选择的上述行对应的上述源线和上述总体数据线中的在上述数据读出电流的路径包含的部分的布线电阻的总和不依赖于已被选择的上述列而实质上恒定，

上述多条数据线和上述虚设数据线被这样设置，即使得与已被选择的上述列对应的上述数据线和上述虚设数据线中在上述数据读出电流的路径包含的部分的布线电阻的总和不依赖于已被选择的上述行而实质上恒定。

11.一种薄膜磁性体存储器，其特征在于：

具有配置成行列状的多个磁性体存储单元的存储器阵列，

上述薄膜磁性体存储器还设有多条写入字线，它们分别与上述磁性体存储单元的行对应地被设置，每2条构成写入字线对，

构成各上述写入字线对的2条上述写入字线至少在上述数据写入时在上述存储器阵列的一端导电性地连接；

上述薄膜磁性体存储器还设有：

字线驱动电路，被配置在上述存储器阵列的另一端，用来在上述数据写入时为了流过上述第1数据写入电流而将与已被选择的上述行对应的构成上述写入字线对的2条上述写入字线分别设定为第1和第2电压；

读出写入控制电路，用以在上述数据写入时使上述第2数据写入电流流过与已被选择的上述列对应的上述数据线，并在数据读出时对于与已被选择的上述列对应的上述数据线供给数据读出电流；以及

多条读出字线，它们分别与上述磁性体存储单元的行对应地被设置，其每一条用来在上述数据读出时根据行选择结果使对应的上述存储单元选择门导通。

12.一种薄膜磁性体存储器，其特征在于：

具有配置成行列状的多个磁性体存储单元的存储器阵列，

上述薄膜磁性体存储器还设有：

多条写入字线，它们分别与上述磁性体存储单元的行对应地被设置，其每一条在每2个上述行中被共有；

字线电流控制电路，用以对上述多条写入字线中的已被激活的至少1条写入字线，在数据写入时形成上述第1数据写入电流的电流路径，而在数据读出时隔断上述第1数据写入电流的电流路径；

字线驱动电路，在上述数据读出时和上述数据写入时用来激活与已被选择的上述行对应的上述写入字线；

多条数据线，它们分别与上述磁性体存储单元的列对应地被设置；

读出写入控制电路，用以在上述数据写入时对与已被选择的上述列对应的上述数据线供给上述第2数据写入电流，并在上述数据读出时对与已被选择的上述列对应的上述数据线供给上述数据读出电流；以及

多条读出字线，它们分别与上述磁性体存储单元的行对应地被设置，其每一条用来在上述数据读出时根据行选择结果使对应的上述存储单元选择门导通，

各上述读出字线在上述数据读出时根据上述行选择结果与对应的上述写入字线一起有选择地被激活。

13.一种薄膜磁性体存储器，其特征在于：

具有配置成行列状的多个磁性体存储单元的存储器阵列，

上述存储器阵列沿列方向被分割为多个区域，

上述存储部的电阻值按照通过第1和第2数据写入电流产生的数据写入磁场写入的存储数据的电平而变化；

上述薄膜磁性体存储器还设有多条写入字线，它们对于上述多个区域共同地分别与上述磁性体存储单元的行对应地被设置，且用具有第1电阻率的布线形成，

上述多条写入字线在数据写入时为了流过上述第1数据写入电流而根据行选择结果有选择地被激活；

上述薄膜磁性体存储器还设有：

读出写入控制电路，用以在上述数据写入时使上述第2数据写入电流流过与已被选择的上述列对应的数据线，并在数据读出时使数据读出电流流过与已被选择的上述列对应的数据线；

多条主读出字线，它们对于上述多个区域共同地被设置，且用具有第2电阻率的布线形成；以及

多条读出字线，在上述多个区域的每一区域，分别与上述磁性体存储单元的行对应地被设置，用具有比上述第1和第2电阻率高的第3电阻率的布线形成，

上述多条读出字线各自与上述多条主读出字线中的特定的一条预先对应，

上述薄膜磁性体存储器还设有多个读出字线驱动器，它们分别与上述多条读出字线对应地被设置，

上述多个读出字线驱动器各自在上述数据读出时，根据上述多条主读出字线中对应的1条的激活，激活上述多条读出字线中对应的1条，

已被激活的上述读出字线使对应的上述存储单元选择门导通。

14.如权利要求13中所述的薄膜磁性体存储器，其特征在于：

在半导体衬底上形成上述薄膜磁性体存储器，

在上述磁性体存储单元的每个多行中配置上述多条主读出字线的每一条，

在与上述多条写入字线相同的金属布线层中形成上述多条主读出字线。

15.一种薄膜磁性体存储器，其特征在于：

具有配置成行列状的多个磁性体存储单元的存储器阵列，

上述薄膜磁性体存储器还设有：

读出写入控制电路，用以在数据写入时使上述第1数据写入电流流过与已被选择的上述列对应的数据线，并在数据读出时使数据读出电流流过与已被选择的上述列对应的数据线；以及

多条字线，它们分别与上述磁性体存储单元的行对应地被设置，各自根据行选择结果而被激活，

上述多条字线中已被激活的至少1条使对应的上述存储单元选择门导通，

上述薄膜磁性体存储器还设有字线电流控制电路，用以在上述数据写入时，在上述多条字线中已被激活的至少1条中形成上述第2数据写入电流的电流路径，

上述字线电流控制电路在上述数据读出时在上述多条字线的每一条中隔断上述电流路径。