CN1155084C - 引线框架及其制造方法、半导体装置及其制造方法 - Google Patents

引线框架及其制造方法、半导体装置及其制造方法 Download PDF

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Abstract

一种用于制造内装半导体芯片的半导体装置的引线框架,其特征在于具有外框架、与所述外框架连接的支承引线部、前端部在所述半导体芯片装载区域内或其附近而末端部在所述半导体芯片装载区域外且与所述外框架分开配置又相互分离的内侧内引线群、在所述支承引线部与所述内侧内引线群的上面一侧固定的绝缘体,该绝缘体设置在所述半导体芯片装载区域的外侧,并由闭环或开环的绝缘带构成,所述内侧内引线群通过所述绝缘体由所述支承引线部支承。

Description

引线框架及其制造方法、半导体装置及其制造方法
技术领域
本发明涉及装载半导体集成电路芯片、晶体管等半导体芯片的半导体装置用的引线框架及其制造方法与半导体装置及其制造方法,尤其涉及高可靠性和多引线对策问题。
背景技术
下面参照附图,说明已有的引线框架。
图27为表示已有引线框架图构成的俯视图。如图27所示,已有的引线框架由下列部分所构成,如四角形外框架109,在由外框架所围着的区域约中央部份所设置的半导体芯片装载的四角形芯片凸点部101,在装设半导体芯片的状态下利用金属细丝等连接手段与半导体芯片进行电连接的第一内引线群102、第二内引线群103、第三内引线群104以及第四内引线群105,与所述第一内引线群102、第二内引线群103、第三内引线群104、及第四引内线群105分别连接设置,并与外部接点连接用的第一外引线群106、第二外引线群107、第三外引线群108以及第四外引线群109,连接各外线群106-109的末端的外框架110,连接固定所述第一外引线群106、第二外引线群107、第三外引线群108及第四外引线群109的端隔板部111,以及连接所述外框架110的角部与所述芯片凸点部101的角部的悬挂引线部113。也就是说,芯片凸点部101是由所述悬挂引线部支承而构成的。
还有,已有的引线框架是通过如图28(a)、(b)所示的制造工序而制造的,图28(a)、(b)是表示已有的引线框架制造方法的图,是表示引线框架右上部分的俯视图。
首先,如图28(a)所示,对金属板114进行刻蚀处理或加压处理,在金属板114中形成芯片凸点部101,悬挂引线部113,与所述芯片凸点部101连接的各内引线群102-105(图中未示103、104),与所述各内引线群102-105等分别连接设置、与外部接点连接的各外引线群106-109等(图中未示107、108),连接固定所述各外引线群106-109的端隔板部111,制成了引线框架构成体115。此时,各内引线群102-105中的各内引线群均以两根在前端连接固定。
其次,如图28(b)所示,切断引线框架构成体115的各内引线群102-105的前端部(切除前端),由芯片凸点部101分开各内引线群102-105使其互相分离。还有,在所述图28(a)示出的二序结束之后,进行图28(b)示出的工序之前,还设置了对引线框架构成体115的进行电镀的电镀工序。在所述图28(b)示出的工序中,由于在各内引线群102-105中各内引线每两根固定连接,因此切断其连接固定的前端部分。
下面说明使用已有引线框架的半导体装置。图29是已有半导体装置的俯视图。而图30是图29示出的XXX-XXX线剖面的剖视图。
如图29及图30所示,半导体芯片116与悬挂引线113所支承的芯片凸点101联结,在半导体芯片116的各边,即第一边116a、第二边116b、第三边116c及第四边116d的附近,配置第一内引线群102、第二内引线群103、第三内引线群104及第四内引线群105。然后,用金属细丝118将半导体芯片116的电极凸点117与各内引线群102、103、104、105进行电连接。然后,用封装树脂119封装导体芯片116、芯片凸点部101、悬挂引线部113、各内引线群102、103、104、105及金属细丝118。第一外引线群106、第二外引线群107、第三外引线群108及第四外引线群109均自封装树脂119起凸出。在最终的工序中,切断端隔板部111,除去外框架110,按所要求的形状将各外引线群106、107、108和109成形,制成产品。
还有,在图29的俯视图中,将封装树脂119以透明体透过,只示出其轮廓。
然而,上述的已有引线框架或使用该引线框架的半导体装置存在着下列问题。
第一、用该引线框架构成半导体装置时,以外引线作为外部接点从半导体装置侧面凸出,这种结构受到安装面积和小型化的限制。
第二、内引线群和外引线群间矩窄,即使装载电极凸点多的半导体芯片,多引线化也受到限制,引线只有160左右。
第三、引线框架具有端隔板,所以在制造半导体时进行树脂封装工序后,要除去该端隔板,而且还必需外引线群成形工序,所以缩短半导体装置的制造工序也受到了限制。
发明内容
本发明是鉴于所述已有的引线框架及使用该框架的半导体装置制造工序中所存在的各种问题而做出的,其目的在于提供一种采取不使由半导体装置侧面凸出,做成适合设置露出在半导体装置底面的外部接点的引线框架结构的手段,可实现安装面积小型化,多引线化而和缩短制造工序的引线框架及其制造方法、半导体装置及其制造方法。
本发明为了达到上述目的,提出了有关引线框架及制造方法和半导体装置及半导体装置制造方法的手段。
本发明的引线框架是一种用于制造内装半导体芯片的半导体装置的引线框架,该框架具有外框架,与所述外框架连接的支承引线部,前端部在所述半导体芯片的装载区域或其附近而末端部在所述半导体芯片装载区域外且与所述外框架分开配置又相互分离的内侧内引线群,在所述支承引线部与所述内侧内引线群的上面一侧固定绝缘体,该绝缘体设置在所述半导体芯片装载区域的外侧,并由闭环或开环的绝缘带构成,所述内侧内引线群通过所述绝缘体由所述支承引线部支承。
因此,由于内侧内引线群的末端部与外框架分开,所以利用该引线框架制造半导体装置时,在树脂封装工序后,就不需要用于分开外框架与内侧内引线群的切断工序。因此,可得到不会由于该切断工序而使封装树脂侧面产生毛刺(树脂的切剥屑)的半导体装置。而且若采用内侧内引线群里面作为外部接点,则可平面地配置外部接点,所以可高密度地安装,因此也可以得到小型化的半导体装置。
本发明的内引线框架中,在所述内侧内引线群的里面设置成为外部接点的凸出部是理想的。
因此,外部接点在很窄的凸出部位形成,通过设置球形电极或者设计凸出部的配置,就可平面地多样化配置外部接点。
本发明的引线框架中,所述内侧内引线群的各凸出部的底面在平面上构成多数列是理想的。
因此,尽可能避免平面各外部接点之间的接近,同时可使外部接点平面地广泛地分散,从而取得了适于高密度安装的结构。
本发明的引线框架中,可使前端部与所述内侧内引线群的末端部分开的外侧引线群介于所述内侧内引线群与所述外框架之间。
因此通过双重配置的内引线群的里面,可平面地配置更多的外部接点。
本发明的引线框架中,也可使所述外侧内引线群的末端部与所述外框架连接。
本发明的引线框架中,使所述外侧内线群的末端部与所述外框架分开,在所述支承引线部与所述外侧内引线群的上面固着外侧绝缘体。
因此,可供制造高密度安装型的半导体装置。
本发的引线框架中,使所述内侧内引线群的各末端部与所述外侧内引线群的各前端部进入相互的间隙,可大致地相互交替配置。
因此,在制造半导体装置时,可使半导体芯片的电极凸点与内侧内引线群的各末端部之间的距离,与半导体芯片的电极凸点与外侧内引线群的前端部之间的距离大体相同,成了可有利于半导体装置制造工序中线焊工序高效率化的结构。
本发明的引线框架中,在所述外侧内引线群的里面设置成为外部接点的凸出部也是理想的。
本发明的引线框架中,所述外侧内引线群的各凸出部的底面在平面上构成多数列也是理想的。
本发明的引线框架中,可使所述内侧内引线群的前端部的内侧区域开口。
因此,即使侧内引线群的内侧开口,但由于有在内侧内引线群及支承引线部固着的绝缘体,因此,即使在半导体装置制造工序中也不会产生不适于装载半导体芯片的情况,于是,利用开口区域,设置半导体装置各种部件成为可能,并扩大了半导体装置结构的自由度。
本发明的引线框架中,也可成为将所述支承引线部由所述外框架的一个部位延伸,与所述外框架的另一部位连接的结构。
因此,即成了对外框架的主体扭曲或平面变形具有抗力大的引线框架结构。
本发明的引线框架中,在所述内侧内引线群的内侧,形成与所述内侧内引线群相对应的经过加压的芯片凸点部,也可使所述支承引线部的前端部与所述芯片凸点部连接。
因此,即成了在制造半导体装置的工序中,不管半导体芯片的大小,无可将半导体芯片装载在引线框架的芯片凸点部上的结构。
本发明的引线框架的制造方法,是一种用于制造内装半导体芯片的半导体装置的引线框架的制造方法,该法具有进行有选择地除去构成引线框架的金属板加工并制成外框架、和与所述外框架连接的支承引线部、和前端都与所述支承引线部连接的内侧内引线群的第一工序,在所述支承引线部与所述内侧内引线群的上面固着绝缘体的第二工序,以及在通过所述绝缘体由所述支承引线部支承所述内侧内引线群的状态下进行有选择地除去金属板的加工、至少除去所述内侧内引线群与所述支承引线部的连接部的第三工序,留有前端部在所述半导体芯片装载区域其附近、末端都在所述半导体芯片装载区域以外且与所述外框架分开分别配置而相互分离的内侧内引线群。
使用该方法,在第二工序中使绝缘体固着在内侧内引线群与支承引线部,此后,在第三工序中除去所述内侧内引线群与所述的支承引线部的连接部,因此,内侧引线群的末端部无论与外框架连接或是没连接,内侧内引线群往往由于受到外框架的作用而处于被支承的状态。因此,可容易地实现本发明的引线框架结构。
本发明的引线框架的制造方法中,在所述第一工序之后,还具有在所述内侧内引线群的里面一侧设置凸出部的工序。
利用该方法,实现在半导体装置底面设置外部接点结构时,可设置能够用作外部接点的凸出部。
本发明的引线框架的制造方法中,制造所述内侧内引线群的凸出部的工序是在所述第一工序之后,通过至少对金属板里面成为凸出部的区域已掩蔽部分进行部分刻蚀来进行。
使用该方法,由于凸出部的底面与原金属板里面一致,所以即成为内侧内引线群的各凸出部底面高度位置几乎不会发生偏移的结构。因此,通过使用该引线框架的半导体装置制造工序中的树脂封装工序,可容易而着实地由封装树脂露出凸出部的底面。
本发明的引线框架的制造方法中,制造所述内侧内引线群的凸出部的工序,也可通过进行所述第一工序的同时或其以后的加压成形来实施。
使用该方法,也可通过部分刻蚀处理,简单而迅速地制造凸出部。
本发明的引线框架的制造方法中,在所述第一工序中,在所述内侧内引线群与所述外框架之间制成同所述外框架连接的外侧内引线群,在所述第三工序结束后,留有前端部与所述内侧内线群各末端部接近并分开、而末端部与所述外框架分开的外侧内引线群。
使用该方法,可容易制成具有双重配置结构的内引线群的引线框架。
本发明的引线框架的制造方法中,在所述第一工序中,在所述金属板的所述内侧内引线群与所述外框架之间留有成为外侧内引线群的部分,在所述第二工序中,在所述支承引线部与所述外侧内引线群区域的上面固着外侧绝缘体,在所述第三工序中,所述外侧内引线群的末端部与所述外框架分开,在所述第三工序结束后,留有前端部与所述内侧内引线群的各末端部接近并分开、而末端部与所述外框架分开的外侧内引线群。
使用该方法,也可容易制成具有双重配置结构的内引线群的引线框架,同时最终形态中,外侧内引线群的末端部与外框架分开,所以可供制造理想的半导体装置。
本发明的引线框架的制造方法中,在所述第一工序之后,还可有在所述内引线群的里面一侧制造成为外部接点的凸出部的工序。
本发明的制造所述外侧内引线群的凸出部的工序,可以在所述第一工序之后,至少对金属板里面成为凸出部的区域已掩蔽部分进行部分刻蚀,也可在所述第一工序进行的同时或其以后通过加压成形来实施。
本发明的第一半导体装置,具有含电极凸点的半导体芯片,前端部在所述半导体芯片装载区域内或其附近、而末端部在所述半导体芯片装载区域以外分别配置、且相互分离的内侧内引线群,支承所述内侧内引线群的支承引线部,在所述支承引线部与所述内侧内引线群的上面一侧固定的绝缘体,该绝缘体设置在所述半导体芯片装载区域的外侧,并由闭环或开环的绝缘带构成,对所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的金属细丝,以及封装所述半导体芯片、所述内侧内引线群、所述支承引线部、所述绝缘体和所述金属细丝的封装树脂;所述内侧内引线群的末端部埋入所述封装树脂内,另一方面所述支承引线部延伸至所述封装树脂的侧面,所述内侧内引线群的里面至少有一部分末被所述封装树脂所覆盖而露出,成为外部接点。
因此,利用内侧内引线群里面,在半导体装置的底面可平面地配置外部接点,可得到高密度安装的半导体装置。而且又由于内侧内引线群的末端部被埋入封装树脂之内,所以可不需要切断外框架的工序,可得到理想的半导体装置。
本发明的半导体装置中,在所述绝缘体所固着的部位内向位置上切断所述支承引线部的前端,所述半导体芯片被装配在所述绝缘体上。
因此,在半导体装置的中央部分存在着无引线框架部件的区域,因此就有可能利用该区域设置有其他用途的半导体装置的各种部件等。
本发明的半导体装置中,可使所述支承引线部由所述外框架的一个部位延伸,与所述外框架的另一部位连接。
因此,引线框架强度增强,可控制半导体装置制造工序中树脂封装工序中引线框架的各部变形。
本发明半导体装置中,在所述内侧内引线群的里面,形成与所述内侧内引线群相对应的经过加压的芯片凸点部,所述支承引线部的前端部与所述芯片凸点部连接,所述半导体芯片装配在所述芯片凸点部。
因此,即使在半导体芯片小而不能在绝缘体上装配的情况下,也可着实地固定半导体芯片。
本发明的半导体装置中,在所述内侧内引线群的里面制成凸出部,所述内侧内引线群里面露出的作为所述凸出部的底面,所述内侧内引线群各凸出部的底面在平面上构成多数列,这样的装配是理想的。
因此,外部接点成为格网状排列的结构,可得到外部接点平面配置的半导体装置的高密度安装化和多引线化的实际效果。
本发明的半导体装置中,在所述凸出部露出的底面上设置球形电极是理想的。
因此,可得到能直接在基板装载高密度安装并多引线化的半导体装置。
本发明的半导体装置中,前端部与所述内侧内引线的末端部分离的外侧内引线群介于所述内引线群与所述外框架之间,所述外侧内引线群的里面至少有一部分未被所述封装树脂所覆盖而露出,还具有将所述外侧内引线群与所述半导体芯片的电极凸点连接的金属细丝。
因此,可得到双重配置结构的内引线群,可进一步提高高密度安装化与多引线化的实际效果。
本发明的半导体装置中,所述外侧内引线群的末端部被埋入所述封装的树脂内,在所述支承引线部与所述外侧内引线群的上面一侧还可固着外侧绝缘体。
因此,可得到具有双重配置结构的半导体装置。
本发明的半导体装置中,也可将所述外侧内引线群的末端部延伸至所述封装树脂的侧面。
本发明的半导体装置中,所述内侧内引线群的各末端部与所述外侧内引线群的前端部进入相互的间隙,大体上相互交替配置,是理想的。
因此,半导体芯片的电极凸点与内侧内引线群的各末端部之间的距离,与半导体芯片的电极凸点与外侧内引线群的前端部之间的距离大体相同已成为可能,所以该结构有利于半导体装置制造工序中线焊工序的高效率化。
本发明的半导体装置中,在所述外侧内引线群里面一侧制成凸出部,所述外侧内引线群里面露出一部分作为所述凸出部的底面,所述外侧内引线的各凸出部的底面在平面上构成多数列,这种结构配置是理想的。
本发明的半导体装置中,在所述凸出部露出的底面上设置球形电极,也是理想的。
本发明的第二半导体装置,具有含电极凸点的半导体芯片,前端部在所述半导体芯片的装载区域内、末端部在所述半导体芯片装载区域外分别配置而相互分离的内侧内引线群,支承所述内侧内引线群的支承引线部将所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的金属细丝,以及封装所述半导体芯片、所述内侧内引线群、所述支承引线部、和所述金属细丝的封装树脂;所述内侧内引线群的末端部被埋入所述封装树脂内,另一方面所述支承引线部延伸至所述封装树脂的侧面,所述内侧内引线群里面至少有一部分末被所述封装树脂所覆盖而露出,所述半导体芯片被装配在除去所述内侧内引线群的所述末端部的部分上。
因此,即使不设绝缘体,也可得到发挥与本发明第一种半导体装置相同作用效果的半导体装置。
本发明的半导体装置中,前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间,所述外侧内引线群的里面至少有一部分末被所述封装树脂覆盖而露出,还具有将所述外侧内引线群的前端部与所述半导体芯片的电极凸点连接的金属细丝,这种结构是理想的。
本发明的半导体装置中,可使所述内侧内引线群的各末端部与所述外侧内引线群的前端部进入相互的间隙,大体上呈相互交替地配置。
本发明的第一半导体装置的制造方法,具有制造备用的含有外框架,与该外框架连接的支承引线部,前端部在半导体芯片装载区域或其附近、末端部在所述半导体芯片装置区域以外且与所述外框架分开分别配置而相互分离的内侧内引线群,以及在所述支承引线部与所述内侧内引线群的上面一侧固着绝缘体的引线框架的准备第一工序;在所述引线框架上装设半导体芯片的第二工序;用金属细丝将所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的第三工序;在所述的各内侧内引线群的里面至少有一部分露出,同时利用封装树脂封装除去所述引线框架中的外框架部分、所述半导体芯片及所述金属细丝的第四工序;切断所述引线框架,除去所述外框架的第五工序。
使用该方法,可得到高密度安装化、多引线化的理想的半导体装置。此时,由于使用内侧内引线群的末端部与外框架无关的引线框架,所以不需要切断外框架的工序,而且也可省去除掉因切断外框架而产生的毛刺(树脂屑)的工序,可减化制造工序。
本发明的半导体装置制造方法中,在所述第一工序中,使前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引群与所述外框架之间,在第三工序中,用金属细丝将所述半导体芯片的电极凸点部与所述外侧内引线群的前端部进行电连接,在所述第四工序中,可使所述各外侧内引线群的里面至少有一部分露出。
使用该法,可得到具有双重配置结构的内引线群的、能高密度安装化,多引线化的半导体装置。
本发明的半导体装造制造方法中,在第一工序中,所述内侧内引线群的各末端部与所述外侧内引线群的前端部进入相互的间隙,大体上相互交替配置,在所述第三工序中,使连接所述半导体芯片的电极凸点与所述内侧内引线群的末端部之间的金属细丝的长度,与连接所述半导体芯片的电极凸点与所述外侧内引线群的前端部之间的金属细丝的长度大致相同。
使用该法,可谋求线焊工序的高效率化。
本发明的半导体装置制造方法中,在所述第一工序中,准备所述内侧内引线群内开口的引线框架,在所述第二工序中,将所述半导体芯片装载在所述绝缘体上。
在本发明的半导体装置的制造方法中,在所述第一工序中准备在所述内侧内引线群内具有与所述内侧内引线群相对应的经过加压的芯片凸点部的引线框架,在所述第二工序中,将所述半导体芯片装载在所述芯片凸点部上。
本发明的第二半导体装置制造方法,具有准备含有外框架,与所述外框架连接的支承引线部,各前端部与所述支承引线部连接、而末端部与所述外框架分开且处于所述半导体芯片装载区域外的内侧内引线群的引线框架的第一工序;在所述引线框架上装载半导体芯片的第二工序;用金属细丝将所述半导体芯片的电极凸点与内侧内引线群的末端都进行电连接的第三工序;使在所述内侧内引线群里面至少有一部分、和所述内侧内引线群各前端部与所述支承引线部之间的连接部里面露出,同时利用封装树脂封装除去所述引线框架中的外框架部分、所述半导体芯片及所述金属细丝的第四工序;在所述第四工序之后,除去由所述封装树脂露出的所述内侧内引线群各前端部与所述支承引线部之间的连接部,使所述内侧内引线群与所述支承引线部分开,同时使所述内侧内引线群相互分离的第五工序,以及切断所述引线框架,除去所述外框架的第六工序。
使用该法,即使不使用绝缘体,在第五工序中,例如由于用激光加工等除去使内侧内引线群的各前端部与支承引线部之间的连接部,也可实现内侧内引线群与支承引线部的分开、同时内侧内引线群相互分离的结构。然而,由于半导体芯片等己由封装树脂封装,所以尽管内侧内引线群与引线框架的外框架分开,也不会发生不良的情况。因此,不使用绝缘体也可得到高密度安装化、多引线化的理想的半导体装置。而且,不需要切断外框架工序,节省除去因切断外框架而产生的毛刺(树脂屑)所需的劳力或时间,并可谋求简化制造工序。
本发明的半导体装置制造方法中,在第一工序中,前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间,在所述第三工序中,利用利用金属细丝将所述半导体芯片的电极凸点与所述外侧内引线群的前端部进行电连接,在所述第四工序中,使所述各外侧内引线群里面至少有一部分露出,这种结构是理想的。
本发明的半导体装置制造方法中,在所述第四工序之前,还具有利用对封装树脂掩蔽用部件至少覆盖所述内侧内引线群各前端部与所述支承引线部之间的连接部里面的工序,除去所述掩蔽用部件之后,也可进行所述的第五工序。
使用该法,可着实地使封装树脂不能进入内侧内引线群的各前端部与所述支承引线部之间的连接部的里面。
本发明的半导体装置制方法中,在所述第一工序中,通过加压成形至少在所述内侧内引线群的里面制成凸出部,在所述第四工序之前,利用所述掩蔽部件覆盖所述凸出部的底面。使用该法与使用部分刻蚀法相比较,是简便、快速的加压成形加工,同时通过该加压成形即使发生凸出部的底面高度偏移,但由于使用了所述掩蔽用部件,也可防止封装树脂进入所述凸出部的底面。
本发明的第三半导体装置制造方法,具有准备含有外框架,与所述外框架连接的支承引线部,各前端部与所述支承引线部连接、而末端部与所述外框架分开且处于所述半导体芯片装载区域外的内侧内引线群的引线框架的第一工序;在所述引线框架的所述内侧内引线群的上面固着半导体芯片的第二工序;在所述第二工序之后,除去所述内侧内引线群的各前端部与所述支承引线部之间的连接部,使所述内侧内引线群与所述支承引线部分开、同时使所述内侧内引线群相互分离的第三工序;用金属细丝将所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的第四工序;在所述各内侧内引线群的里面,至少露出一部分,同时利用封装树脂封装除去所述引线框架中的外框架部分、所述半导体芯片及所述金属细丝的第五工序,以及切断所述引线框架,除去所述外框架的第六工序。
使用该法,即使不使用绝缘体,在第三工序中,例如由于使用激光加工等除去内侧内引线群的各前端部与支承引线部之间的连接部,也可实施内侧内引线群与支承引线部的分开、同时内侧内引线群的分离结构。然而,由于半导体芯片等已由封装树脂封装,所以尽管内侧内引线群与引线框架的外框架分开,也不会发生不良的情况。因此,不使用绝缘体也可得到高密度安装化,多引线化的理想的半导体装置。而且,不需要切断外框架工序,节省除去因切除外框架而产生的毛刺(树脂屑)所需的劳力或时间,并可简化制造工序。
本发明的半导体装置制造方法中,在所述第一工序中,前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间,在所述第四工序中,用金属细丝将所述半导体芯片的电极凸点与所述外侧内引线群的前端部进行电连接,在所述第五工序中,在所述外侧内引线群的各里面至少有一部分露出,这种结构是理想的。
附图说明
图1为实施例1引线框架的俯视图。
图2为实施例1引线框架的后视图。
图3为实施例1引线框架制造工序中对金属板进行刻蚀处理或加压加工所构成的引线框架俯视图。
图4为表示实施例1引线框架制造工序中对引线框架里面进行部分刻蚀处理时引线框架结构的后视图。
图5为表示实施例1引线框架制造工序中对内侧内引线群与支承引线部上装载绝缘体时引线框架结构的俯视图。
图6为表示实施例1引线框架制造工序中内侧内引线群与支承引线部的连接部分分开时引线框架结构的俯视图。
图7为表示实施例1引线框架制造工序中内侧内引线群与支承引线部的连接部分分开时引线框架结构的后视图。
图8为实施例2引线框架的俯视图。
图9为实施例3引线框架的俯视图。
图10为实施例4以半导体装置的封装树脂作为透明体示出内部的半导体装置主视图。
图11为图10所示的X1a-X1线、X1b-X1b线剖面的剖视图。
图12为实施例4不以半导体装置的封装树脂作为透明体时半导体装置的主视图。
图13为实施例4半导体装置仰视图。
图14为在凸出部制成球形电极的实施例4半导体装置图10示出的X1a-X1a线剖面的剖视图。
图15为实施例4半导体装置制造工序中准备引线框架工序时引线框架的主视图。
图16为表示实施例4半导体装置制造工序中在引线框架装载半导体芯片时的状态的主视图。
图17为表示实施例4半导体装置制造工序中半导体芯片的电极凸点与内侧内引线群、外侧内引线群之间进行线焊时状态的主视图。
图18为实施例4半导体装置制造工序中已进行树脂封装的外框架分开时的状态以封装树脂为透明体示出的主视图。
图19为实施例5半导体装置制造工序中准备引线框架工序时引线框架的主视图。
图20为图19所示的XX-XX线剖面的剖视图。
图21为实施例5半导体装置制造工序中在引线框架装载半导体芯片时的状态,以图19中XX-XX线剖面示出的剖视图。
图22为实施例5半导体装置制造工序中在半导体芯片的电极凸点与内侧内引线群、外侧内引线群之间进行线焊后用树脂封装时状态的主视图。
图23为图22所示的XX111-XX111线剖面的剖视图。
图24为实施例5半导体装置制造工序中已进行树脂封装的外框架分开时状态以封装树脂为透明体示出的主视图。
图25为图24所示的XXV-XXV线剖面的剖视图。
图26为分别表示各实施例中内引线群由部分蚀刻成形的结构,由加压成形的结构以及没有设置凸出部的结构的剖视图。
图27为表示已有引线框架构成的俯视图。
图28为已有的引框架制造工序中对金属板进行刻蚀处理或加压成形加工构成引线框架结构只以右上部分示出的主视图、除去内引线群与芯片凸点部的连接部时引线框架结构只以右上部分示出的主视图。
图29为以封装树脂为透明体示出已有的半导体装置的主视图。
图30为图29示出的XXX-XXX线剖面的剖视图。
以下对符号说明。
20-芯片凸点部,21-外框架,22-支承引线部,23-内侧内引线群,24-外侧内引线群,25-绝缘体,26-凸出部,27-凸出部,28-连接部,29-引线框架构成体,30-半导体芯片,31-金属细丝,32-封装树脂,33-外部接点,34-焊球,50-芯片凸点部,51-外框架,52-支承引线部,53-内侧内引线群,55-绝缘体,60-芯片凸点部,61-外框架,62-支承引线部,63内侧内引线群,64-外侧内引线群,65-绝缘体,66-凸出部,67-凸出部,68-连接部,69-引线框架构成体,70-半导体芯片,71-金属细丝,72-封装树脂,73-外部接点,74-焊球。
具体实施方式
实施例1
图1为本实施例引线框架的俯视图,图2为本实施例引线框架的后视图。
如图1及图2所示,本实施例的引线框架是由下列各部分构成:即由围绕形成引线框架空间的四角形外框架21,在由该框架21围着的区域约中央部配置的四角形芯片凸点部20,由所述外框架21的四个角部延伸并分别与所述芯片凸点部20的四个角连接的支承引线部22,以在装置半导体芯片的附近有前端部、而在芯片凸点一框架间的中间附近有末端部的形式形成的内侧内引线群23,在由外框架21的各边延伸进入内侧内引线群23的各末端部之间的间隙的位置上有前端部的外侧内引线群24,以及将除去内侧内引线群23的末端附近区域的一部与支承引线部22的一部粘接的四角形环状的绝缘带等的绝缘体25所构成。也就是说,通过该绝缘体25,内侧内引线群23由支承引线部22支承。而内侧内引线群23的各末端部与外侧内引线群24的各前端部在平面位置上相互接近,而且大体上是交替配置的。
如图2所示,在内侧内引线群23及外侧内引线群24的里面的各一处分别制成凸出部26、27。而且内侧内引线群23的凸出部26,从整体来看,是交替配置的,而各外侧内引线群24的凸出部27,从整体来看,也是交替配置的。换句话说,各内引线群23或24中的凸出部26或27若以整体来描述多数环,则为以多数列配置。尤其,该凸出部26、27是将半导体芯片和引线框架进行树脂封装而形成的,成为半导体装置中设置的焊球等外部凸出电极的凸缘部的部分,是构成外部接点的部分。该凸出部26、27如后所述,在形成引线框架时,可通过部分刻蚀处理形成,或者也可以通过加压成形。还有,在内侧内引线群23及外侧内引线群24不设置凸出部,也可在平面状态下以底面作为外部接点使用。
此外,在本实施例中,内侧内引线群23的一部通过绝缘体25支承半导体芯片,实际上在芯片凸点20没有装载半导体芯片。即是说,内侧内引线群23具有电连接部件的功能和支承半导体芯片的功能。但是,也可以制成通过芯片凸点部20支承半导体芯片的结构。在该种情况下,将支承引线部22加压成形,进行加压是理想的。
本实施例的引线框架与一般引线框架相比,可以说具有如下特征:
第一,作为基本结构,不像已有的引线框架,内侧内引线群23通过外引线直接与外框架21连接,而是采取通过绝缘体25,由支承引线部22支承的结构。于是,没有设置一般引线框架中所设置的端隔板,而且也是一种没有象端隔板对处延伸的外引线的结构。
第二,这是一种在内侧内引线群23的外侧配置与内侧内引线群分开的外侧内引线群24的结构,为了高密度安装,内引线群制成双重配置。
第三,内侧内引线群23的各末端部与外侧内引线群24的各前端部以平面配置相互接近而相互进入对方的间隙,大体上呈交替配置。然而,也可以采用内侧内引线群23的各末端部与外侧内引线群24的各前端部不能相互进入对方空间,只以相对方向配置。于是,根据所述的结构特征,本实施例的引线框架与具有已有一般结构的引线框架相比,具有如下优点:
第一、采用内侧引线群23通过绝缘体25由支承引线部22支承的结构,所以不需要使内侧内引线群23与外框架21直接连接。因此,可在内侧内引线群23的外侧配置与内侧内引线群23分离的外侧引线群24。也就是说,为了高密度安装,可将内引线群进行双重配置。于是,在内侧内引线群23与外侧内引线群24设置凸出部,分别具有与基板连接点的功能,所以可以设置多数接点。也就是说,这是一种可与多引线化相对应的引线框架结构。
第二、将半导体芯片装载在该引线框架,制造半导体装置时,可迅速、准确地将金属细丝等由半导体芯片的电极凸点拉向内侧内引线23的末端部与外侧内引线群24的前端部,进行电连接工序(线焊工序)。即是说,内侧内引线群23的各末端部与外侧内引线群24的各前端部相互进入对方的间隙并大体上交替配置,所以,在线延伸时就可避免线之间的接触,同时可将由内侧内引线群23至半导体芯片上的电极凸点的距离与由外侧内引线群24至电极凸点的距离所决定的线长度,大体上定为相同的值,因此,可直线地进行线焊,能有效地进行线焊。
还有,在本实施例中,虽然内引线群是由内侧内引线群与外侧内线群构成的双重配置的结构,但是,也可将内引线群制成三重以上的多重配置结构。例如,可制成由内侧内引线群和外侧内引线群与中间内引线群组成三重配置的结构。但是,在此种情况下,除最外侧的内引线群之外,中间内引线群与内侧引线群需要通过绝缘支承带等由支承引线部支承,而外侧内引线群也可以由绝缘支承带支承。
还有,绝缘体25可用聚酰亚胺带等绝缘带构成,将支承引线部22和内侧引线群23粘接可支承,也可使用热收缩等特性好、影响少的材料。其厚度以30-100μm为宜,50pm左右更好。
图中,绝缘体25与带状连接而形成环状的,但是支承内侧引线群23,则未必需要闭环,也可以是部分断开的。还有,也可以用绝缘性胶粘剂粘接或支承内侧内引线群23的各内引线间及支承引线部22。在此种情况下,构成半导体装置时,要将整体厚度做薄。
还有,凸出部26、27的断层差以30-150μm为宜,100μm左右更好。
支承引线部22也可以与外框架21的边部和芯片凸点部20的边部连接。
尤其,若由内侧内引线群23通过绝缘体25支承半导体芯片,则末必需要芯片凸点部20,也可以除掉芯片凸点部,将该区域作成开口。在此种情况下,需要设置为贴着绝缘体25的支承引线部22,例如支承引线部22在朝向该开口延伸后,可在内侧内引线群23的附近终止。还有,若不需要在芯片凸点部20装载半导体芯片,则如在下一个实施例2引线框架那样,将支承引线部22延至中心,也可只以支撑柱状设置。在此种情况下,与支承引线部22在中途切断时相比,增强外框架21可防止弯曲等,是个优点。
其次,参照图3-图7,说明本实施例引线框架的制造方法。图3-图7是按工序顺序示出本实施例引线框架制造方法的引线框架的俯视图或后视图。
首先,如图3上的俯视图所示,对于由构成引线框架的铜材等所组成的金属板进行刻蚀处理或加压成型制成引线框架体29。该引线框架体29是由四角形外框架21、外框架内的四角形芯片凸点部20、连接外框架21的角部与芯片凸点部20的角部的支承引线部22、具有由连接部28与芯片凸点部20的各边连接的前端部与延伸至芯片凸点20-外框架21之间的中间附近位置的末端部的内侧内引线群23、和其外侧内引线群24所构成。这时,内侧内引线群23的各末端部与外侧内引线群24的各前端部进入相互的间隙,在平面位置上相互接近而大体上交替配置的方式制成布线图案。但是,内侧内引线群23的各末端部与外侧内引线群24的各前端部也可以不相互进入对方的间隙而接近并以相对向的方式配置。该工序的特点是由内侧内引线群23不能脱落,其各前端部通过连接部28与芯片凸点20连接。
如图4的后视图所示,对于制成的引线框架构成体29的里面进行刻蚀处理,沿厚度方向部分地除去引线框架构成体,在内侧内线群23及外侧内引线群24的里面分别制成凸出部26、27。该凸出部26、27是部分刻蚀处理时未被刻蚀的部分而成为凸状。于是,该凸出部26、27后来即成为外部接点用的凸缘部分。但是,本发明中所谓的部分刻蚀并不只意味着将金属板的厚度刻蚀一半,而是意味着只除去金属板厚度的部分刻蚀。还有,在本实施例中,通过部分刻蚀处理而形成的凸出部26、27的断层差定为100μm左右。如上所述,通过加压成形也可以制成凸出部26、27。
在想对芯片凸点部20加压时,例如对支承引线部22进行加压加工,可将芯片凸点部20的上面配置在内侧内引线群23、外侧内引线群24的上面。
通常,在图3及图4所示的状态下,可对引线框架构成体29实施镍、钯、银、金等金属电镀工序。
其次,如图5俯视图所示,对引线框架的构成体29,首先,如内侧内引线部群23上面前端部附近的一部与支承引线部22的一部附着由四角形环状聚酰亚胺等组成的绝缘带等绝缘体25。还有,在内侧内引线群23的末端部没有绝缘体25的。这是以后通过金属细丝将内侧内引线群23的末端部与半导体芯片进行电连接的部分,由绝缘体25覆盖时,则即不能进行电导通。还有,图5所示的结构中,使绝缘体25形成四角形环状,但是所有的内侧内引线群23均不分离,其结果即可由绝缘体25支承的结构而附着,也可以部分地附着绝缘体25而受到支承。
其次,如图6俯视图及图7后视图所示,对附着绝缘体25,通过与支承引线部22连接的绝缘体25使内侧引线群23保持状态的引线框架构成体29,进行引线前端切断处理。这种处理除去了内侧内引线群23的前端部与芯片凸点部20连接的连接部28及其近边,通过该引线前端切断处理,如图所示,内侧内引线群23由外侧内引线群24、外框架21分离独立,而且呈相互分离的状态,通过绝缘体25由支承引线部22支承。
通过以上的工序,最终可得到如图1及图2所说明的引线框架结构。
还有,在相当于图3的最初状态下,外侧内引线群24的前端部不需要与内侧内引线群23的末端部分开,例如绝缘体25固着之后,两者也可以分开。
实施例2
下面说明消除上述实施例1中外侧内引线群24的本实施例。图8为本实施例引线框架的俯视图。后视图从略。
如图8所示,本实施例引线框架由下列部分构成,即由外框架51、与外框架51相对向角部间连接而在中心附近交叉的两个支承引线部52、在装载的半导体芯片附近有前端部而在外框架51相接近的位置上有末端部所形成的内引线群53、粘接除去内引线群53末端部附近区域的一部分与支承引线部52的一部分的四角形环状绝缘带等的绝缘体55。即是说,通过该绝缘体55,内引线群53处于由支承引线部52支承的状态,这一点虽然与所述实施例1相同,但是在没有设置外侧内引线群这一点和无芯片凸点部并两个支承引线部52在中心附近交叉这一点均与实施例1不同。还有,在本实施例中采用了在粘接内侧内引线群53的绝缘体55上装载半导体芯片的结构。而且,虽然未作图示,但在内引线群53的里面设置了与图2所示相同的交替状凸出部。
使用这样的引线框架构成半导体装置时,在外框架21与内侧内引线群53的末端部之间,形成一定的间隙,因为没有相当于端隔板的部件,所以即使封装树脂未达到外框架21,也可进行封装成形。因此,由于封装树脂没有对外框架21成型,只要切断支承引线部22而从外框架21取出经封装构成的半导体装置,则可得到无刺(树脂屑)的半导体装置。这里所谓的毛刺系指树脂封装时所产生的、留在引线框架上的树脂,是一种树脂成形上的无用物。
还有,也不需要切断端隔板工序。尤其,在内引线群53的末端部与半导体芯片电极凸点之间展扩线时,在其内方一侧存在着作为外部接点的内引线群53,所以可成为占有面积极小的半导体装置。因此,利用本实施例的引线框架,可得到极小型化的理想的半导体装置。
在本实施例中,若使支承引线部52只具有支承内引线群53的功能,则可使支承引线部52的前端止于内引线群53的前端部附近。还有设置芯片凸点部,在该部上装载半导体芯片也是理所当然的。
本实施例的引线框架制造工序,可很容易地从上述实施例1的制造工序类推,所以其说明从略。
实施例3
下面说明有关上述实施例1中外侧内引线群24也是通过绝缘体由支承引线部支承而制成的引线框架的本实施例。图9为本实施例引线框架的俯视图。后视图从略。
在图9中,凡与上述实施例1引线框架中各部相同的部分均加相同符号,所以说明从略。本实施例中,外侧内引线群24与外框架21分开。于是,内侧内引线群23通过第一绝缘体25a,外侧内引线群24通过外侧绝缘体—第二绝缘体25b分别由支承引线部22支承。于是,支承引线部22从外框架21的角部向内侧延伸后,在与内侧内引线群23的前端部相同的附近位置上形成有前端部。也就是说,内侧内引线群23或支承部22的前端部内侧呈空间。于是,在本实施例中,因为没有芯片凸点部,所以可在绝缘体25上装置半导体芯片。
还有,虽然在图中未示出,但是在内侧内引线侧23及外侧内引线群24的任一里面,均可制成如图2所的在平面上交替配置的凸出部。
若使用本实施例的引线框架,不需要使外侧内引线群24的末端部与外框架21连接,因此,与实施例2相同,可得到理想的半导体装置。即是说,本实施例的引线框架的优点是可得到与多引线化相对应的理想的半导体装置。
在本实施例中,即可如实施例1设置芯片凸点部,也可如实施例2设置凸柱状支承引线部。
本实施例引线框架的制造工序,可很容易地从上述实施例的制造工序类推,但本着实施例的特点在于,例如从图3所示的状态,外侧内引线群24的末端部与外框架21分开,而且芯片凸点部20从支承引线部22除去。在相当于图3的最初状态下,外侧内引线群24的前端部不需要与内侧内引线群23的末端部分开,例如在将外侧绝缘体25b固着之后,两者也可分开。在这种情况下,在相当于图3的最初状态下,外侧内引线群24的末端部也可不与外框架21连接。
实施例4
下面说明有关使用上述实施例1引线框架的半导体装置的本实施例。图10为本实施例半导体装置的主视图,只示出了以封装树脂作为透明体通过内部而示出输廓。还有,图11a、图11b为分别表示X1a-X1a线剖面和X1b-X1b线剖面的剖视图。图12为不以封装树脂作为透明体的半导体装置的主视图,图13为半导体装置的仰视图。
如图10-图13所示,本实施例的半导体装置使用了如实施例1中说明的、图1及图2所示的、由引线框架框切除了外框架21的引线框架。
即是说,该引线框架是由四角形芯片凸点部20、与所述芯片凸点部20的四个角部连接的支承引线连接的支承引线部22、半导体芯片30附近有前端部而在芯片凸点部—外框架之间的中间附近有末端部所形成的内侧内引线群23、在进入内侧内引线群23的各末端部之间的间隙的位置上有前端部的外侧内引线群24、粘接除去内侧内引线群23的末端部附近区域内的一部与支承引线部22的一部的四角形环状绝缘带等的绝缘体25所构成。而且,在绝缘体25上装载半导体芯片,在该半导体芯片30上的电极凸点与内侧内引线群23的末端部之间,以及在半导体芯片30上的电极凸点与外侧内引线群24的前端部之间,通过金属细丝进行电连接。利用封装树脂32对芯片凸点部20、半导体芯片30、支承引线部22、内侧内引线群23、外侧内引线群24及金属细丝进行封装,构成一个封装整体。
还有,如图11(a)、(b)的剖视图所示,内侧内引线群23及外侧内引线群24的里面所设置的多数凸出部26、27的底面通过封装树脂32而露出,该凸出部26、27的露出面实际上成为格网状的外部接点33。即是说,封装树脂32在设有装载半体芯片30的一面,没有覆盖设置在内侧内引线群23及外侧内引线群24的里面的凸出部26、27的底面,封装了凸出部26、27的凸出部分,即只被覆盖的断层差的厚度部分。采用这样的结构,提高了各内引线群24、24的封装树脂支承力。还有,在装载有半导体芯片30的一面,封装树脂32以覆盖半导体芯片30及金属细丝的程度而形成,成为尽可能薄型的结构。
图14为具有与图11a相同剖面的半导体装置的剖视图。对于由各引线群23、24里面设置的凸出部26、27所组成的外部接点33,附设焊球34,示出构成外部电极的状态。采用这样的结构,以焊球34作为外部电极,则可在安装底座上稳定地安装。
使用本实施例的半导体装置,内侧内引线群23的各末端部与外侧内引线群24的各前端部进入对方的间隙,在平面位置上互相接近,呈大体上交替配置,内侧内引线群23与外侧内引线群24形成双重配置,所以不像单列配置而使内引线群间矩窄化,而能高密度地配置内引线群。其结果,将半导体芯片30装载在内侧内引线群23的前端部附近的绝缘体25上,利用金属细丝等手段使半导体芯片30上的电极凸点和内侧内引线群23及外侧内引线群24进行电连接,内侧内引线群23、外侧内引线群24里面的凸出部26、27成为外部接点33,因此,与已有的那种在侧面设置外部接点是不同的,可在底面以格网状设置外部接点。换言之,不像图30所示出的已有半导体装置那样,将外部接点(外引线106)沿底座的侧面直线式配置,而是在小的底座上配置多数外部接点,使高密度安装成为可能。即是说,若利用本实施例的半导体装置,则可将外部电极格网式地装配在该半导体装置的底面,因此可实现高密度安装的半导体装置。
不使用第一实施例的引线框架,而使用上述第二或第三实施例的引线框架,也是理所当然的。
在该种情况下,使用实施例2的引线框架时,制得极小型化的理想的半导体装置。
使用实施例3的引线框架时,制得高密度安装的理想的半导体装置。
在图11(a)、11(b)中,示出了通过绝缘体25由内侧内引线群23支承半导体芯片30的状态。即是说,芯片凸点部20与各内引线群23、24处于同一平面,不装置半导体芯片30。但是,对支承引线部22实行加压加工,在各内引线群23、24上面顶芯片凸点20加压,可直接使半导体芯片与芯片凸点部20连接。尤其,在半导体芯片尺寸小,不与内侧内引线群23上的绝缘体25接合时,需要与芯片凸点部20连接。
还有,在图13中,为了对支承引线部22或芯片凸点部20的里面进行刻蚀,支承引线部22或芯片凸点部20的里面不出现在表面上,但是在对支承引线部22或芯片凸点部20不进行部分刻蚀时,两者的里面也可以在半导体装置的底面上露出。但是,在该种情况下,要像芯片凸点部20的面对内侧内引线群23、外侧内引线群24的面加压那样,由支承引线部22加压,在由芯片凸点部20的面支承半导体芯片30的情况下,支承引线部22的外面部分从受压部分的里面露出在半导体装置的底面上。
其次,参照附图说明本实施例半导体装置的制造方法。图15-图18为表示半导体装置制造工序的俯视图,只示出了以封装树脂作为透明体透过内部的轮廓。
首先,如图15所示,准备由下列各部分组成的引线框架,其中包括:围绕形成引线框架空间的四角形外框架21,配置在由该外框架21围着的区域约中央部的四角形芯片凸点部20,由所述外框架21的四个角部延伸且与所述芯片凸点部20的四个角部连接的支承引线部22,在装载半导体芯片附近有前端部而在芯片凸点部一外框架之间的中间附近的末端部所形成的内侧内引线群23,在由外框架21的各边延伸进入内侧内引线群23的各末端部之间的间隙的位置上有前端部的外侧内引线群24,以及粘接除去内侧内引线群23的末端部附近区域一部与支承引线部22的一部的四角形环状绝缘带等的绝缘体25。但是,虽然图中未示出,但如实施例1中所述,在内侧内引线群23及外侧内引线群24的里面一侧,制成呈凸缘的多数凸出部。还有,内侧内引线群23的各末端部与外侧内引线群24的各前端部相互进入对方间隙,在平面位置上互相接近并大体上交替配置。
其次,如图16所示,对于已准好的引线框架,在附着在内侧内引线群23的一部分的绝缘体25上装载并固着半导体芯片30。该半导体芯片30的固着可以使用耐热性胶粘剂来实现。
还有,这里在使用对芯片凸点部20加压的引线框架时,也可使用胶粘剂将半导体芯片粘接在芯片凸点部20。还有,如本实施例那样,在通过绝缘体25由内侧内引线群23支承半导体芯片30的情况下,如图9所示,也可使用取去芯片凸点部20,将内侧内引线群23的前端部或支承引线部22的前端都内侧区域作成开口部的引线框架。
其次,如图17所示,利用金属细丝31半导体芯片30的电极片和引线框架的内侧内引线群23的末端部进行电连接。同样,利用金属细丝31将半导体芯片30的电极凸点和引线框架的外侧内引线群24的前端部进行电连接。此时,其结构为:内侧内引线群23的各末端部与外侧内引线群24的各前端部相互进入对方的间隙,大体上交替配置,而由内侧内引线群23至半导体芯片的电极凸点的距离和由外侧内引线群24至半导体芯片的电极凸点的距离决定的线长度大体上可成为相同的值。因此,可直线地进行线焊,可高效率地进行线焊。
其次,如图18所示,利用封装树脂32对芯片凸点部20、支承引线部22、内侧内引线群23、外侧内引线群24、绝缘体25、半导体芯片30及金属细丝引进行封装,可制造半导体装置。
还有,在本实施例的制造工序中,使用了实施例1的引线框架,由于该引线框架无端隔板,所以不需要切断已有的端隔板的工序。
实施例5
下面说明有关不用绝缘体而具有与上述实施例4相同结构的半导体装置的本实施例。图19-图25为表示本实施例半导体装置制造工序的俯视图或剖视图。
首先,如图19所示,准备由下列各部分组成的引线框架,其中包括:围绕形成引线框架空间的四角形外框架61,配置在由该外框架61围着的区域约中央部的四角形芯片凸点60,由所述外框架61的四个角延伸且与所述芯片凸点部60的四个角连接的支承引线部62,在装载半导体芯片附近有前端部而在芯片凸点一外框架之间的中间附近有末端部所形成的内侧内引线群63,在由外框架61的各边延伸进入内侧内引线群63的各末端部之间的间隙位置上有前端部的外侧内引线群64。这里,内侧内引线群63的各末端部与外侧内引线群64的各前端部在平面位置上相互接近,且大体上交替配置。还有在本实施例中,对芯片凸点部20,对各内引线群63、64进行了加压。而且被加压的外侧区域成了连接内侧内引线群63与支承引线部62的连接部68。
图20为图19所示的XX-XX线剖面剖视图。如图20所示,在内侧内引线群63及外侧内引线群64里面,通过部分刻蚀制成呈凸缘的多数凸出部66、67。此时,与处于被加压的区域外侧的连接部68相比,其内区域未被刻蚀,连接部68的底面具有与凸出部66、67的底面相同高度的位置。
如图21所示,在引线框架的芯片凸点部60装载半导体芯片。而且,利用金属细丝71分别将半导体芯片70的电极凸点部和内侧内引线群63,外侧内引线群64进行电连接。而且,在本实施例中,在进行树脂封装之前,为了不使封装树脂进入内侧内引线群63与外侧内引线群64底面所设置的凸出部66、67及连接部68,要在引线框架的里面附着掩蔽用树脂带75。在该种情况下,树脂封着后,需要除去掩蔽用树脂带75,所以需要选用容易除去的材料作为掩蔽用树脂带75。
还有,只要封装树脂不进入连接部68就可以了,因此,掩蔽用树脂带只将连接部68覆盖就可以了,不一定要覆盖到各凸出部66、67。
其次,如图22及图23所示,得用封装树脂72封装芯片凸点部60、支承引线部62、内侧内引线群63、外侧内引线群64、半导体芯片70及金属细线71。但是,图22为以封装树脂作为透明体透过内部只表示轮廓的俯视图,而图23为图22示出的XX111-XX111线剖面的剖视图。此时,利用掩蔽用树脂带75对封装树脂进行各凸出部66、67及连接部68的掩蔽,树脂封装时,封装树脂没有进入各凸出部66、67及连接部68。在本实施例中,由于对连接部68进行了掩蔽,封装树脂也没有进入芯片凸点部60的里面一侧。
其次,如图24图25所示,切断接近于支承部62及外侧内引线群64的外框架61的部分,除去外框架61。进而,在剥离掩蔽用树脂带75之后,利用激光沿内侧内引线群63与芯片凸点部60的连接部68切断引线框架,除去包括芯片凸点60在内的连接部68的内侧区域。这种除去工作通过用于激光标记的激光是很容易进行的。而图24为以封装树脂作为透明体通过内部只示出轮廓的俯视图,图25为图24示出的XXV-XXV线剖面的剖视图。因此,可通过芯片凸点60将互相连接的内侧内引线群63相互分离,可制成半导体装置。除去芯片凸点部60的结果使半导体芯片70里面成为露出状态。还有,虽然在图中未示出,但在本实施例中,剥离掩蔽用树脂带75时,在半导体装置的底面,如图13所示,内侧内引线群63的凸出部66,外侧内引线群64的凸出部67露出,该交替配置的各凸出部66、67的露出面实际上成了格网状的外部接点73。
若使用本实施例,对内侧内引线群63与芯片凸点部60之间的连接部68的里面不进行部分刻蚀,则形成与各内引线群63、64凸出部66、67相同高度的位置,在使用掩蔽用树脂75掩蔽连接部68之后,进行树脂封装工序。此后,沿连接部68切断引线框架,所以即使不使用绝缘体也可实现使内侧内引线群63及外引线群64互相分离的结构。即是说,即使不使用绝缘体也可得到能发挥与上述实施例半导体装置相同效果的半导体装置。
加之,在本实施例中,以掩蔽用树脂带75对内侧内引线群63的凸出部66和外侧内引线群64的凸出部67进行掩蔽而不使封装树脂向两者进入,因此封装树脂72确实能使各凸出部66、67露出,以后如图14所示,对外部接点配设焊球时,提高了电连接的可靠性,这也是一优点。
还有,在本实施例中,封装树脂72未进入芯片凸点部60,但是在图19所示的状态下由于加压而切入了倾斜部分,或者对于连接部68中除与内侧内引线群63有关部分之外的部分进行部分刻蚀,有可能使封装树脂进入芯片凸点部60的下方。在该种情况下,可利用激光切断芯片凸点部60残留的、连接部68中由封装树脂露出的部分(连接部68的全部或一部分),可使内侧内引线群63由芯片凸点部60分离,并形成相互分离独立的状态。
还有,对各内引线群63、64而言,对芯片凸点部60加压未必需要,与包括芯片凸点部60在内的连接部68相比,不对全部内侧区域进行部分刻蚀,也可用掩蔽用树脂覆盖。在该种情况下,半导体芯片为一定程度大时,半导体芯片70也可由内侧内引线群63支承。而且半导体芯片60的电极凸点部与各内引线群63、64的高度位置差会变小,这也是一优点。
再有,在本实施例中,说明了使用具有内侧内引线群63及外侧内引线群64双方的引线框架的情况。但是,在本实施例中,也可以使用如实施例2只有内侧内引线群所组成的单一内引线群的引线框架(但无绝缘体)。在该种情况下,可得到极其小型化的理想的半导体装置。
还有,如实施例3中那样,外侧内引线群由内框架分开、由绝缘体支承,另一方面如本实施例那样,内侧内引线群由封装树脂封装后,也可以由激光切断。在该种情况下,可得到高密度安装的理想的半导体装置。
还有,在本实施例中,确实能够防止封装树脂进入连接部48,在封装树脂工序之前,用掩蔽用树脂带75覆盖连接部68。但是,若能确保连接部68确实与模具连接的精度,则未必需要使用掩蔽用树脂。在该种情况下,也与实施例1-4的不同,不使用绝缘体,可实现内侧内引线群与外侧内引线群分开、而且可相互相分离的结构。
其他实施例
没有设置上述实施例5的绝缘体的结构,可通过以下的制造工序实现。例如,在上述实施例1中不使用半导体25,而是使用粘胶剂粘合引线框架的内侧内线引线群23各一部分与半导体芯片30,利用激光等切断从里面由粘胶剂连接的内侧部分,内侧内引线群23通过半导体芯片30由支承引线部22支承,并成为相互分离的结构。此后,通线焊、树脂封装和切断等工序可实现基本上与实施例5相同的结构。但是,在该种情况下,半导体芯片30对各内引线部23、24不进行加压。
这样的结构不存在外侧内引线群可适用于单一的结构的场合(参照图8)和外侧内引线群从外框架分离而通过绝缘体由支承引线部的支承场合。
其次,参照图26(a)-(c)说明上述各实施例的内侧内引线群或外侧内引线群的剖面形状的变形形态。
图26(a)为表示上述各实施例采用的引线框架内侧内引线群23的凸出部26附近的形状剖视图。在该结构的情况下,通过掩蔽凸出部26和部分刻蚀里面一侧,制成凸出部26。
图26(b)为示出通过对引线框架内侧引线群23的末端部加压成形而制成凸出部26的结构剖视图。该结构的优点在于封装树脂对内侧内引线群23的支承力变高,但是,也有凸出部26的底面高度位置的精度未必充分的情况。然而,如上述实施例5那样,用掩蔽用树脂带覆盖凸出部26,就可消除不适宜的情况。这也同样适用于外侧内线群凸出部的结构。
图26(c)为在内侧内引线群23不设置凸出部而呈平底面的情况。即使是这样的结构,只要内侧内引线群23里面由封装树脂露出,则即可与基片进行电连接。但是,在设置焊球的情况下,利用部分刻蚀和加压成形制成凸出部是理想的。
根据本的发明的引线框架,适用于制造内装半导体芯片的半导体装置的引线框架,设置有与外框架分开的内侧内引线群和与支承引线部固着的绝缘体,作为内侧内引线群通过绝缘体由支承引线部支承的结构,若以内侧内引线群的里面凸出部作为外部接点利用,则可将外部接点以格网状配置,因此,可得到适用于制造极小型化,高密度安装化的半导体装置。
尤其,使外侧内引线群介于内侧内引线群与外框架之间,使内侧内引线群的末端与外框架进入相互的间隙,形成交替配置,通过这种结构可得到最适于高密安装化的引线框架。
这种引线框架的结构,可按照本发明的引线框架制造方法实现。
根据本发明的半导体装置,设置有利用封装树脂封装具有通过与外框架分开的绝缘体由支承引线部支承的内侧引线群(或内侧及外侧内引线群)的内引线群、装载在引线框架上的半导体芯片、使内侧内引线群的末端部与半导体芯片的电极凸点进行电连接的金属细丝的半导体装置,使内侧内引线群的里面至少有一部露出,制成外部接点,因此,可得到高密度安装化、多引化的半导体装置。
这种结构,可按照本发明的半导体装置制造方法实现。
根据本发明的半导体装置,设置有利用封装树脂封装具有不装配绝缘体而与外框架分开的内侧内引线群(或内侧及外侧内引线群)的内引线群、装载在引线框架上的半导体芯片、使内侧内引线群的末端部与半导体芯片的电极凸点进行电连接的金属细丝的半导体装置,使内侧内引线群的里面至少有一部露出,制成外部接点,因此,可得到小型化、高密度安装化的半导体装置。
这种结构,可按照本发明的半导体装置的制造方法实现。

Claims (47)

1.一种用于制造内装半导体芯片的半导体装置的引线框架,其特征在于具有外框架、与所述外框架连接的支承引线部、前端部在所述半导体芯片装载区域内或其附近而末端部在所述半导体芯片装载区域外且与所述外框架分开配置又相互分离的内侧内引线群、在所述支承引线部与所述内侧内引线群的上面一侧固定的绝缘体,该绝缘体设置在所述半导体芯片装载区域的外侧,并由闭环或开环的绝缘带构成,所述内侧内引线群通过所述绝缘体由所述支承引线部支承。
2.根据权利要求1所述的引线框架,其特征在于在所述内侧内引线群的里面一侧设置成为外部接点的凸出部。
3.根据权利要求2所述的引线框架,其特征在于所述内侧内引线群各凸出部的底面在平面上构成多数列。
4.根据权利要求1-3所述的任一项引线框架,其特征在于前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间。
5.根据权利要求4所述的引线框架,其特征在于所述外侧内引线群的末端部与所述外框架连接。
6.根据权利要求4所述的引线框架,其特征在于所述外侧内引线群的末端部与所述外框架分开,在所述支承引线部与所述外侧内引线群的上面一侧固着外侧绝缘体。
7.根据权利要求4所述的引线框架,其特征在于所述内侧内引线群的各末端部与所述外侧内引线群的前端部进入相互的间隙,形成相互交替配置。
8.根据权利要求4所述的引线框架,其特征在于在所述外侧内引线群的里面一侧设置成为外部接点的凸出部。
9.根据权利要求8所述的引线框架,其特征在于所述外侧内引线群各凸出部的底面在平面上构成多数列。
10.根据权利要求1-3所述的任一项引线框架,其特征在于所述内侧内引线群的前端部的内侧区域为开口。
11.根据权利要求1-3所述的任一项引线框架,其特征在于所述支承引线部从所述外框架的一个部位延伸,与所述外框架的其他部位连接。
12.根据权利要求1-3所述的任一项引线框架,其特征在于在所述内侧内引线群的内侧,形成与所述内侧内引线群相对应的经过加压的芯片凸点部,所述支承引线部的前端部与所述芯片凸点部连接。
13.一种用于制造内装半导体芯片的半导体装置的引线框架的制造方法,其特征在于具有进行有选择地除去构成引线框架的金属板加工并制成外框架和与所述外框架连接的支承引线部、和前端部与所述支承引线部连接的内侧内引线群的第一工序,和在所述支承引线部与所述内侧内引线群的上面固着绝缘体的第二工序,以及在通过所述绝缘体由所述支承引线部支承所述内侧内引线群的状态下进行有选择地除去所述金属板的加工、至少除去所述内侧内引线群与所述支承引线部的连接部的第三工序,留有前端部在所述半导体芯片装载区域内或其附近、末端部在所述半导体芯片装载区域以外且与所述外框架分开分别配置又相互分离的内侧内引线群。
14.根据权利要求13所述的引线框架的制造方法,其特征在于还具有在所述内侧内引线群的里面一侧制造凸出部的工序。
15.根据权利要求14所述的引线框架的制造方法,其特征在于制造所述内侧内引线群的凸出部的工序是在所述第一工序后,通过至少对金属板里面成为凸出部的区域已掩蔽部分进行部分刻蚀来实施。
16.根据权利要求14所述的引线框架的制造方法,其特征在于制造所述内侧内引线群的凸出部的工序可通过进行所述第一工序的同时或其以后的加压成形来实施。
17.根据权利要求13所述的引线框架的制造方法,其特征在于在所述第一工序中,在所述内侧内引线群与所述外框架之间制成同所述外框架连接的外侧内引线群,在所述第三工序结束后,留有前端部与所述内侧内引线群各末端部接近并分开、而末端部与所述外框架分开的外侧内引线群。
18.根据权利要求13所述的引线框架的制造方法,其特征在于所述第一工序中,在所述金属板的所述内侧内引线群与所述外框架之间留有成为外侧内引线群的部分,在所述第二工序中,在所述支承引线部与所述外侧内引线群区域的上面固着外侧绝缘体,在所述第三工序中,所述外侧内引线群的末端部与所述外框架分开,在所述第三工序结束后,留有前端部与所述内侧内引线群的各末端部接近并分开,而末端部与所述外框架连接的外侧内引线群。
19.根据权利要求17或18所述的引线框架的制造方法,其特征在于在所述第一工序之后,还有在所述外侧内引线群的里面一侧制造成为外部接点的凸出部的工序。
20.根据权利要求19所述的引线框架的制造方法,其特征在于制造所述外侧内引线群的凸出部工序在所述第一工序后,至少对金属板里面成为凸出部的区域已掩蔽部分进行部分刻蚀。
21.根据权利要求20所述的引线框架的制造方法,其特征在于制造所述外侧内引线群的凸出部的工序在进行所述第一工序的同时或其以后,进行加压成形来实施。
22.一种半导体装置,其特征在于具有含电极凸点的半导体芯片,前端部在所述半导体芯片装载区域内或其附近、而末端部在所述半导体芯片装载区域以外分别配置、且相互分离的内侧内引线群,支承所述内侧内引线群的支承引线部,在所述支承引线部与所述内侧内引线群的上面一侧固定的绝缘体,该绝缘体设置在所述半导体芯片装载区域的外侧,并由闭环或开环的绝缘带构成,所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的金属细丝,以及封装所述半导体芯片、所述内侧内引线群、所述支承引线部、所述绝缘体和所述金属细线的封装树脂;所述内侧内引线群的末端部埋入所述封装树脂内,另一方面所述支承引线部延伸至所述封装树脂的侧面,所述内侧内引线群的里面至少有一部分未被所述封装树脂所覆盖而露出,成为外部接点。
23.根据权利要求22所述的半导体装置,其特征在于在所述绝缘体所固着的部位内向位置上切断所述支承引线部的前端,所述半导体芯片被装配在所述绝缘体上。
24、根据权利要求22所述的半导体装置,其特征在于所述支承引线部由所述外框架的一个部位延伸,与所述外框架的另一部位连接。
25.根据权利要求22所述的半导体装置,其特征在于在所述内侧内引线群的里面,形成与所述内侧内引线群相对应的经过加压的芯片凸点部,所述支承引线部的前端部与所述芯片凸点连接,所述半导体芯片装配在所述芯片凸点部。
26.根据权利要求22-24所述的任一项半导体装置,其特征在于在所述内侧内引线群的里面一侧制成凸出部,所述内侧内引线群里面露出的部分作为所述凸出部的底面,所述内侧内引线群各凸出部的底面在平面上构成多数列。
27.根据权利要求26所述的半导体装置,其特征在于在所述凸出部露出的底面上设有球形电极。
28.根据权利要求22-25所述的任一半导体装置,其特征在于前端部与所述内侧内引线群的末端部分离的外侧内引线群介于所述内侧内引线群与所述外框架之间,所述外侧内引线群的里面至少有一部分未被所述封装树脂所覆盖而露出,还具有将所述外侧内引线群与所述半导体芯片的电极凸点连接的金属细丝。
29.根据权利要求28所述的半导体装置,其特征在于所述外侧内引线群的末端部被埋入所述封装树脂内,在所述支承引线部与所述外侧内引线群的上面一侧还固着外侧绝缘体。
30.根据权利要求28所述的半导体装置,其特征在于所述外侧内引线群的末端部延伸至所述封装树脂的侧面。
31.根据权利要求28所述的半导体装置,其将征在于所述内侧内引线群的各末端部与所述外侧内引线群的前端部进入相互的间隙,相互交替配置。
32.根据权利要求28所述的半导体装置,其特征在于所述外侧内引线群的里面一侧制成凸出部,所述外侧内引线群里面露出的部分作为所述凸出部的底面,所述外侧内引线群的各凸出部的底面在平面上构成多数列。
33.根据权利要求28所述的半导体装置,其特征在于在所述凸出部露出的底面上设有球形电极。
34.一种半导体装置,其特征在于具有含电极凸点的半导体芯片,前端部在所述半导体芯片的装载区域内、末端部在所述半导体芯片装载区域外分别配置而相互分离的内侧内引线群,支承所述内侧内引线群的支承引线部,将所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的金属细丝,以及封装所述半导体芯片、所述内侧内引线群、所述支承引线部、和所述金属细丝的封装树脂;所述内侧内引线群的末端部被埋入所述封装树脂内,另一方面所述支承引线部延伸至所述封装树脂的侧面,所述内侧内引线群里面至少有一部分未被所述封装树脂所覆盖而露出,所述半导体芯片被装配在除去所述内侧内引线群的所述末端部的部分上。
35.根据权利要求34所述的半导体装置,其特征在于前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间,所述外侧内引线群的里面至少有一部分未被所述封装树脂覆盖而露出,还具有将所述外侧内引线群的前端部与所述半导体芯片的电极凸点连接的金属细丝。
36.根据权利要求35所述的半导体装置,其特征在于所述内侧内引线群的各末端部与所述外侧内引线群的前端部进入相互的间隙,相互交替地配置。
37.一种半导体装置的制造方法,其特征在于具有制造备用的含有外框架,与该外框架连接的支承引线部,前端部在半导体芯片装载区域或其附近、末端部在所述半导体芯片装载区域以外且与所述外框架分开并分别配置、相互分离的内侧内引线群,以及在所述支承引线部与所述内侧内引线群的上面一侧固着绝缘体的引线框架的第一工序;在所述引线框架上装设半导体芯片的第二工序;用金属细丝将所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的第三工序;在所述的各内侧内引线群的里面至少有一部分露出,同时利用封装树脂封装除去所述引线框架中的外框架部分、所述半导体芯片及所述金属细丝的第四工序;切断所述引线框架,除去所述外框架的第五工序。
38.根据权利要求37所述的半导体装置的制造方法,其特征在于在所述第一工序中,使前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间,在第三工序中,用金属细丝将所述半导体芯片的电极凸点与所述外侧内引线群的前端部进行电连接,在所述第四工序中,使所述各外侧内引线群的里面至少有一部分露出。
39.根据权利要求38所述的半导体装置的制造方法,其特征在于在第一工序中,所述内侧内引线群的各末端部与所述外侧内引线群的前端部进入相互的间隙,大体上相互交替配置,在所述第三工序中,使连接所述半导体芯片的电极凸点与所述内侧内引线群的末端部之间的金属细丝的长度,与连接所述半导体芯片电极凸点与所述外侧内引线群的前端部之间金属细丝的长度大致相同。
40.根据权利要求37-39所述的任一半导体装置的制造方法,其特征在于在所述的第一工序中准备所述内侧内引线群内开口的引线框架,在第二工序中将所述半导体芯片装载在所述绝缘体上。
41.根据权利要求37-39所述的任一半导体装置的制造方法,其特征在于在所述第一工序中准备在所述内侧内引线群内具有与所述内侧内引线群相对应的经过加压的芯片凸点部的引线框架,在所述第二工序中,将所述半导体芯片装载在所述芯片凸点上。
42.一种半导体装置的制造方法,其特征在于具有准备含有外框架,与所述外框架连接的支承引线部,各前端部与所述支承引线部连接、而末端部与所述外框架分开且处于所述半导体芯片装载区域外的内侧内引线群的引线框架的第一工序;在所述引线框架上装载半导体芯片的第二工序;用金属细丝将所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的第三工序;使在所述内侧内引线群里面至少有一部分、和所述内侧内引线群各前端部与所述支承引线部之间的连接部里面露出,同时利用封装树脂封装除去所述引线框架中的外框架部分、所述半导体芯片及所述金属细丝的第四工序;在所述第四工序之后,除去由所述封装树脂露出的所述内侧内引线群各前端部与所述支承引线部之间连接部,使所述内侧内引线群与所述支承引线部分分开,同时使所述内侧内引线群相互分离的第五工序,以及切断所述引线框架,除去所述外框架的第六工序。
43.根据权利要求42所述的半导体装置的制造方法,其特征在于在所述第一工序中,前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间,在所述第三工序中,利用金属细丝将所述半导体芯片的电极凸点与所述外侧内引线群的前端部进行电连接,在所述第四工序中,使所述各外侧内引线群里面至少一部分露出。
44.根据权利要求42或43所述的半导体装置的制造方法,其特征在于在所述第四工序之前,还具有利用对封装树脂掩蔽用部件至少覆盖所述内侧内引线群各前端部与所述支承引线部之间的连接部里面的工序,除去所述掩蔽用部件之后,进行所述的第五工序。
45.根据权利要求44所述的半导体装置的制造方法,其特征在于在所述第一工序中,通过加压成型至少在所述内侧内引线群的里面制成凸出部,在所述第四工序之前,利用所述掩蔽部件覆盖所述凸出部的底面。
46.一种半导体装置的制造方法,其特征在于具有准备含有外框架,与所述外框架连接的支承引线部,各前端部与所述支承引线部连接、而末端部与所述外框架分开且处于所述半导体芯片的装载区域外的内侧内引线群的引线框架的第一工序;在所述引线框架的所述内侧内引线群的上面固着半导体芯片的第二工序;在所述第二工序之后,除去所述内侧内引线群的各前端部与所述支承引线部之间的连接部,使所述内侧内引线群与所述支承引线部分开,同时使所述内侧内引线群相互分离的第三工序;用金属细丝将所述半导体芯片的电极凸点与所述内侧内引线群的末端部进行电连接的第四工序;在所述各内侧内引线群的里面至少露出一部分,同时利用封装树脂封装除去所述引线框架中的外框架部分、所述半导体芯片及所述金属细丝的第五工序,以及切断所述引线框架,除去所述外框架的第六工序。
47.根据权利要求46所述的半导体装置的制造方法,其特征在于所述第一工序中,前端部与所述内侧内引线群的末端部分开的外侧内引线群介于所述内侧内引线群与所述外框架之间,在所述第四工序中,用金属细丝将所述半导体芯片的电极凸点与所述外侧内引线群的前端部进行电连接,在所述第五工序中,在所述各外侧内引线群的里面至少有一部分露出。
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US (2) US5977615A (zh)
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TW (1) TW351008B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102637812A (zh) * 2011-02-15 2012-08-15 三星Led株式会社 发光装置封装件及其制造方法

Families Citing this family (128)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6101101A (en) * 1998-05-28 2000-08-08 Sampo Semiconductor Corporation Universal leadframe for semiconductor devices
US6143981A (en) 1998-06-24 2000-11-07 Amkor Technology, Inc. Plastic integrated circuit package and method and leadframe for making the package
US7005326B1 (en) * 1998-06-24 2006-02-28 Amkor Technology, Inc. Method of making an integrated circuit package
US6281568B1 (en) * 1998-10-21 2001-08-28 Amkor Technology, Inc. Plastic integrated circuit device package and leadframe having partially undercut leads and die pad
JP2000164788A (ja) * 1998-11-20 2000-06-16 Anam Semiconductor Inc 半導体パッケ―ジ用リ―ドフレ―ムとこれを用いた半導体パッケ―ジ及びその製造方法
US6274927B1 (en) 1999-06-03 2001-08-14 Amkor Technology, Inc. Plastic package for an optical integrated circuit device and method of making
MY133357A (en) * 1999-06-30 2007-11-30 Hitachi Ltd A semiconductor device and a method of manufacturing the same
JP2001077232A (ja) * 1999-09-06 2001-03-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001085460A (ja) * 1999-09-10 2001-03-30 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP3461332B2 (ja) * 1999-09-10 2003-10-27 松下電器産業株式会社 リードフレーム及びそれを用いた樹脂パッケージと光電子装置
US6525406B1 (en) * 1999-10-15 2003-02-25 Amkor Technology, Inc. Semiconductor device having increased moisture path and increased solder joint strength
KR20010037247A (ko) * 1999-10-15 2001-05-07 마이클 디. 오브라이언 반도체패키지
US6700185B1 (en) * 1999-11-10 2004-03-02 Hitachi Chemical Co., Ltd. Adhesive film for semiconductor, lead frame and semiconductor device using the same, and method for manufacturing semiconductor device
KR100421774B1 (ko) * 1999-12-16 2004-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지 및 그 제조 방법
KR20010058583A (ko) * 1999-12-30 2001-07-06 마이클 디. 오브라이언 리드 엔드 그리드 어레이 반도체패키지
KR100559664B1 (ko) * 2000-03-25 2006-03-10 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100583494B1 (ko) * 2000-03-25 2006-05-24 앰코 테크놀로지 코리아 주식회사 반도체패키지
US7042068B2 (en) * 2000-04-27 2006-05-09 Amkor Technology, Inc. Leadframe and semiconductor package made using the leadframe
US6518659B1 (en) 2000-05-08 2003-02-11 Amkor Technology, Inc. Stackable package having a cavity and a lid for an electronic device
US6424031B1 (en) 2000-05-08 2002-07-23 Amkor Technology, Inc. Stackable package with heat sink
JP2001320007A (ja) 2000-05-09 2001-11-16 Dainippon Printing Co Ltd 樹脂封止型半導体装置用フレーム
JP4840893B2 (ja) * 2000-05-12 2011-12-21 大日本印刷株式会社 樹脂封止型半導体装置用フレーム
TW454314B (en) * 2000-05-30 2001-09-11 Gen Semiconductor Of Taiwan Lt Semiconductor device packaging assembly and method for manufacturing the same
US6667544B1 (en) 2000-06-30 2003-12-23 Amkor Technology, Inc. Stackable package having clips for fastening package and tool for opening clips
US6552416B1 (en) * 2000-09-08 2003-04-22 Amkor Technology, Inc. Multiple die lead frame package with enhanced die-to-die interconnect routing using internal lead trace wiring
SG112799A1 (en) 2000-10-09 2005-07-28 St Assembly Test Services Ltd Leaded semiconductor packages and method of trimming and singulating such packages
US6686258B2 (en) 2000-11-02 2004-02-03 St Assembly Test Services Ltd. Method of trimming and singulating leaded semiconductor packages
KR20020058209A (ko) 2000-12-29 2002-07-12 마이클 디. 오브라이언 반도체패키지
KR100394030B1 (ko) * 2001-01-15 2003-08-06 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
KR100731007B1 (ko) * 2001-01-15 2007-06-22 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지
US6720207B2 (en) * 2001-02-14 2004-04-13 Matsushita Electric Industrial Co., Ltd. Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP3436253B2 (ja) * 2001-03-01 2003-08-11 松下電器産業株式会社 樹脂封止型半導体装置およびその製造方法
US6605865B2 (en) 2001-03-19 2003-08-12 Amkor Technology, Inc. Semiconductor package with optimized leadframe bonding strength
US6545345B1 (en) 2001-03-20 2003-04-08 Amkor Technology, Inc. Mounting for a package containing a chip
KR100369393B1 (ko) 2001-03-27 2003-02-05 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지와 그 제조 방법
KR100393448B1 (ko) 2001-03-27 2003-08-02 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
US6597059B1 (en) 2001-04-04 2003-07-22 Amkor Technology, Inc. Thermally enhanced chip scale lead on chip semiconductor package
US6437449B1 (en) 2001-04-06 2002-08-20 Amkor Technology, Inc. Making semiconductor devices having stacked dies with biased back surfaces
US6791166B1 (en) * 2001-04-09 2004-09-14 Amkor Technology, Inc. Stackable lead frame package using exposed internal lead traces
US6614102B1 (en) 2001-05-04 2003-09-02 Amkor Technology, Inc. Shielded semiconductor leadframe package
JP3456983B2 (ja) * 2001-06-27 2003-10-14 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
US20040053447A1 (en) * 2001-06-29 2004-03-18 Foster Donald Craig Leadframe having fine pitch bond fingers formed using laser cutting method
US7102216B1 (en) 2001-08-17 2006-09-05 Amkor Technology, Inc. Semiconductor package and leadframe with horizontal leads spaced in the vertical direction and method of making
US6555917B1 (en) 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6611047B2 (en) 2001-10-12 2003-08-26 Amkor Technology, Inc. Semiconductor package with singulation crease
US6686651B1 (en) 2001-11-27 2004-02-03 Amkor Technology, Inc. Multi-layer leadframe structure
US6798046B1 (en) 2002-01-22 2004-09-28 Amkor Technology, Inc. Semiconductor package including ring structure connected to leads with vertically downset inner ends
EP1470587A1 (en) * 2002-02-01 2004-10-27 Infineon Technologies AG A lead frame
US6885086B1 (en) 2002-03-05 2005-04-26 Amkor Technology, Inc. Reduced copper lead frame for saw-singulated chip package
US6608366B1 (en) 2002-04-15 2003-08-19 Harry J. Fogelson Lead frame with plated end leads
US6627977B1 (en) 2002-05-09 2003-09-30 Amkor Technology, Inc. Semiconductor package including isolated ring structure
US6841414B1 (en) 2002-06-19 2005-01-11 Amkor Technology, Inc. Saw and etch singulation method for a chip package
US6867071B1 (en) 2002-07-12 2005-03-15 Amkor Technology, Inc. Leadframe including corner leads and semiconductor package using same
US6818973B1 (en) 2002-09-09 2004-11-16 Amkor Technology, Inc. Exposed lead QFP package fabricated through the use of a partial saw process
US7723210B2 (en) 2002-11-08 2010-05-25 Amkor Technology, Inc. Direct-write wafer level chip scale package
US6905914B1 (en) 2002-11-08 2005-06-14 Amkor Technology, Inc. Wafer level package and fabrication method
US8129222B2 (en) * 2002-11-27 2012-03-06 United Test And Assembly Test Center Ltd. High density chip scale leadframe package and method of manufacturing the package
US6798047B1 (en) 2002-12-26 2004-09-28 Amkor Technology, Inc. Pre-molded leadframe
JP2004214233A (ja) * 2002-12-26 2004-07-29 Renesas Technology Corp 半導体装置およびその製造方法
US6750545B1 (en) 2003-02-28 2004-06-15 Amkor Technology, Inc. Semiconductor package capable of die stacking
US6794740B1 (en) 2003-03-13 2004-09-21 Amkor Technology, Inc. Leadframe package for semiconductor devices
US6936922B1 (en) 2003-09-26 2005-08-30 Amkor Technology, Inc. Semiconductor package structure reducing warpage and manufacturing method thereof
US6977431B1 (en) 2003-11-05 2005-12-20 Amkor Technology, Inc. Stackable semiconductor package and manufacturing method thereof
TWI244169B (en) * 2004-05-12 2005-11-21 Siliconware Precision Industries Co Ltd High electric performance semiconductor package
KR100751892B1 (ko) 2004-08-06 2007-08-23 옵티멈 케어 인터내셔널 테크 인코포레이티드 리드프레임의 고밀도 리드선 배열구조
US7507603B1 (en) 2005-12-02 2009-03-24 Amkor Technology, Inc. Etch singulated semiconductor package
US7572681B1 (en) 2005-12-08 2009-08-11 Amkor Technology, Inc. Embedded electronic component package
US7902660B1 (en) 2006-05-24 2011-03-08 Amkor Technology, Inc. Substrate for semiconductor device and manufacturing method thereof
US7808088B2 (en) * 2006-06-07 2010-10-05 Texas Instruments Incorporated Semiconductor device with improved high current performance
US7968998B1 (en) 2006-06-21 2011-06-28 Amkor Technology, Inc. Side leaded, bottom exposed pad and bottom exposed lead fusion quad flat semiconductor package
US7687893B2 (en) 2006-12-27 2010-03-30 Amkor Technology, Inc. Semiconductor package having leadframe with exposed anchor pads
JP5003689B2 (ja) * 2006-12-27 2012-08-15 パナソニック株式会社 導電性バンプ
US7829990B1 (en) 2007-01-18 2010-11-09 Amkor Technology, Inc. Stackable semiconductor package including laminate interposer
US7982297B1 (en) 2007-03-06 2011-07-19 Amkor Technology, Inc. Stackable semiconductor package having partially exposed semiconductor die and method of fabricating the same
US7977774B2 (en) 2007-07-10 2011-07-12 Amkor Technology, Inc. Fusion quad flat semiconductor package
US7687899B1 (en) 2007-08-07 2010-03-30 Amkor Technology, Inc. Dual laminate package structure with embedded elements
US7777351B1 (en) 2007-10-01 2010-08-17 Amkor Technology, Inc. Thin stacked interposer package
US8089159B1 (en) 2007-10-03 2012-01-03 Amkor Technology, Inc. Semiconductor package with increased I/O density and method of making the same
US7847386B1 (en) 2007-11-05 2010-12-07 Amkor Technology, Inc. Reduced size stacked semiconductor package and method of making the same
US7956453B1 (en) 2008-01-16 2011-06-07 Amkor Technology, Inc. Semiconductor package with patterning layer and method of making same
US7723852B1 (en) 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
US8067821B1 (en) 2008-04-10 2011-11-29 Amkor Technology, Inc. Flat semiconductor package with half package molding
US7768135B1 (en) 2008-04-17 2010-08-03 Amkor Technology, Inc. Semiconductor package with fast power-up cycle and method of making same
US7808084B1 (en) 2008-05-06 2010-10-05 Amkor Technology, Inc. Semiconductor package with half-etched locking features
US8125064B1 (en) 2008-07-28 2012-02-28 Amkor Technology, Inc. Increased I/O semiconductor package and method of making same
US8184453B1 (en) 2008-07-31 2012-05-22 Amkor Technology, Inc. Increased capacity semiconductor package
US7847392B1 (en) 2008-09-30 2010-12-07 Amkor Technology, Inc. Semiconductor device including leadframe with increased I/O
US7989933B1 (en) * 2008-10-06 2011-08-02 Amkor Technology, Inc. Increased I/O leadframe and semiconductor device including same
US8008758B1 (en) 2008-10-27 2011-08-30 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe
US8089145B1 (en) 2008-11-17 2012-01-03 Amkor Technology, Inc. Semiconductor device including increased capacity leadframe
US8072050B1 (en) 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
US7875963B1 (en) 2008-11-21 2011-01-25 Amkor Technology, Inc. Semiconductor device including leadframe having power bars and increased I/O
US7982298B1 (en) 2008-12-03 2011-07-19 Amkor Technology, Inc. Package in package semiconductor device
US8487420B1 (en) 2008-12-08 2013-07-16 Amkor Technology, Inc. Package in package semiconductor device with film over wire
US8680656B1 (en) 2009-01-05 2014-03-25 Amkor Technology, Inc. Leadframe structure for concentrated photovoltaic receiver package
US20170117214A1 (en) 2009-01-05 2017-04-27 Amkor Technology, Inc. Semiconductor device with through-mold via
US8058715B1 (en) 2009-01-09 2011-11-15 Amkor Technology, Inc. Package in package device for RF transceiver module
US8026589B1 (en) 2009-02-23 2011-09-27 Amkor Technology, Inc. Reduced profile stackable semiconductor package
US7960818B1 (en) 2009-03-04 2011-06-14 Amkor Technology, Inc. Conformal shield on punch QFN semiconductor package
WO2010099673A1 (en) * 2009-03-06 2010-09-10 Kaixin Inc. Leadless integrated circuit package having high density contacts
US8575742B1 (en) * 2009-04-06 2013-11-05 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including power bars
JP5541618B2 (ja) * 2009-09-01 2014-07-09 新光電気工業株式会社 半導体パッケージの製造方法
US8796561B1 (en) 2009-10-05 2014-08-05 Amkor Technology, Inc. Fan out build up substrate stackable package and method
US8937381B1 (en) 2009-12-03 2015-01-20 Amkor Technology, Inc. Thin stackable package and method
US9691734B1 (en) 2009-12-07 2017-06-27 Amkor Technology, Inc. Method of forming a plurality of electronic component packages
CN102097734A (zh) * 2009-12-14 2011-06-15 昆山均瑞电子科技有限公司 扁平式连接器端子的制作方法
US8324511B1 (en) 2010-04-06 2012-12-04 Amkor Technology, Inc. Through via nub reveal method and structure
JP2011238770A (ja) * 2010-05-11 2011-11-24 Fujitsu Semiconductor Ltd リードフレーム、半導体装置及び半導体装置の製造方法
US8294276B1 (en) 2010-05-27 2012-10-23 Amkor Technology, Inc. Semiconductor device and fabricating method thereof
US8860193B2 (en) * 2010-06-04 2014-10-14 Marvell World Trade Ltd. Pad configurations for an electronic package assembly
US8390103B2 (en) 2010-07-12 2013-03-05 Analog Devices, Inc. Apparatus for integrated circuit packaging
US8440554B1 (en) 2010-08-02 2013-05-14 Amkor Technology, Inc. Through via connected backside embedded circuit features structure and method
US8487445B1 (en) 2010-10-05 2013-07-16 Amkor Technology, Inc. Semiconductor device having through electrodes protruding from dielectric layer
US8791501B1 (en) 2010-12-03 2014-07-29 Amkor Technology, Inc. Integrated passive device structure and method
US8674485B1 (en) 2010-12-08 2014-03-18 Amkor Technology, Inc. Semiconductor device including leadframe with downsets
US8390130B1 (en) 2011-01-06 2013-03-05 Amkor Technology, Inc. Through via recessed reveal structure and method
TWI557183B (zh) 2015-12-16 2016-11-11 財團法人工業技術研究院 矽氧烷組成物、以及包含其之光電裝置
US8648450B1 (en) 2011-01-27 2014-02-11 Amkor Technology, Inc. Semiconductor device including leadframe with a combination of leads and lands
US8552548B1 (en) 2011-11-29 2013-10-08 Amkor Technology, Inc. Conductive pad on protruding through electrode semiconductor device
US9704725B1 (en) 2012-03-06 2017-07-11 Amkor Technology, Inc. Semiconductor device with leadframe configured to facilitate reduced burr formation
CN103311210B (zh) * 2012-03-06 2017-03-01 飞思卡尔半导体公司 用于组装半导体器件的引线框
US9048298B1 (en) 2012-03-29 2015-06-02 Amkor Technology, Inc. Backside warpage control structure and fabrication method
US9129943B1 (en) 2012-03-29 2015-09-08 Amkor Technology, Inc. Embedded component package and fabrication method
KR101486790B1 (ko) 2013-05-02 2015-01-28 앰코 테크놀로지 코리아 주식회사 강성보강부를 갖는 마이크로 리드프레임
US9041205B2 (en) 2013-06-28 2015-05-26 Intel Corporation Reliable microstrip routing for electronics components
KR101563911B1 (ko) 2013-10-24 2015-10-28 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US9673122B2 (en) 2014-05-02 2017-06-06 Amkor Technology, Inc. Micro lead frame structure having reinforcing portions and method
TW201901894A (zh) * 2017-05-18 2019-01-01 復盛精密工業股份有限公司 具線路之導線架的製作方法及其結構

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5214307A (en) * 1991-07-08 1993-05-25 Micron Technology, Inc. Lead frame for semiconductor devices having improved adhesive bond line control
US5332864A (en) * 1991-12-27 1994-07-26 Vlsi Technology, Inc. Integrated circuit package having an interposer
KR100552353B1 (ko) * 1992-03-27 2006-06-20 가부시키가이샤 히타치초엘에스아이시스템즈 리이드프레임및그것을사용한반도체집적회로장치와그제조방법
EP0582052A1 (en) * 1992-08-06 1994-02-09 Motorola, Inc. Low profile overmolded semiconductor device and method for making the same
US5422313A (en) * 1994-05-03 1995-06-06 Texas Instruments Incorporated Integrated circuit device and manufacturing method using photoresist lead covering
US5610437A (en) * 1994-05-25 1997-03-11 Texas Instruments Incorporated Lead frame for integrated circuits
US5834837A (en) * 1997-01-03 1998-11-10 Lg Semicon Co., Ltd. Semiconductor package having leads with step-shaped dimples

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102637812A (zh) * 2011-02-15 2012-08-15 三星Led株式会社 发光装置封装件及其制造方法
CN102637812B (zh) * 2011-02-15 2014-12-03 三星电子株式会社 发光装置封装件及其制造方法

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Publication number Publication date
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US5977615A (en) 1999-11-02
CN1186340A (zh) 1998-07-01
TW351008B (en) 1999-01-21

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