CN1146189C - 多端口分组处理器 - Google Patents

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Abstract

一种在集成电路(400)上的多端口分组处理器，其提供了连接多个高速的、基于分组的通信信道的有效方式。该多端口分组处理器包括多个端口处理器(410)。每个端口处理器可包括耦合到相应的通信信道的信道接口(440)，处理通过信道接口(440)接收的数据分组的信道处理器(426)，和在端口处理器之间提供通信的处理器间通信接口(444)。可设计信道接口(440)使用基于分组的协议的特定组来处理数据分组。作为替换，可设计信道接口(440)具有可编程的控制，以便允许使用从许多可能的基于分组的协议中选择的组来处理数据分组。

Description

多端口分组处理器
本申请要求1997年9月4日提交的美国临时申请No.60/057,813的权益，在此引入该申请作为参考。
技术领域
本发明涉及计算机网络，特别是用于在计算机网络中处理通信的多端口分组处理器。
背景技术
计算机网络是各种计算机通过通信设备(它们经常采用一种以上的通信协议)网络的互连。计算机网络的一个例子是通过电话线和高速传输线将个人计算机和服务器互连的因特网。计算机网络的其它例子包括局域网(LAN)、广域网(WAN)、以及其它特定目的的网络，包括基于诸如RS-48S仪表协议和通用串行总线(USB)之类协议的网络。将(相对)较小的设备互连到网络有助于大规模组织的业务往来，允许信息的有效扩散，在网络中的各种设备之间提供通信，和允许共享资源和数据。
图1表示常规计算机网络100。网络100包括通过集线器120互连在一起的多个用户计算机110和服务器112、交换机122、和路由器124。用户计算机110和服务器112通过相应的网络接口卡(NIC，未示出)连接到网络。NIC从计算机或服务器接收数据(即按字节)并形成在网络传输线上传输的数据分组。集线器、交换机、和路由器接收数据分组并将该分组引导到适当的目的地。在该目的地，另一个NIC接收该数据分组和把该分组变换成可由计算机或服务器使用的字节。可用未屏蔽的双绞线(UTP)电缆(例如电话线)、同轴电缆、光缆、或其它传输媒介在一对设备之间互连。
可将网络看作由不同的层组成，每一层执行所定义的功能，每一层与其上面和/或下面的层通信。此外，可通过硬件或软件，或两者的结合实现每一层。
图2表示开放系统互连(OSI)计算机网络200的各个层。计算机网络200由七层组成，包括：(1)物理层210，(2)数据链路层212，(3)网络层214，(4)传输层216，(5)对话层218，(6)表示层220，和(7)应用层222。物理层210在物理传输系统间传输比特流。数据链路层212提供可靠的数据传输。网络层214从一个网络向另一个网络路由选择数据。传输层216以预定的质量等级在两个用户之间提供数据传送。对话层218管理数据交换。表示层220以有意义的方式把信息表示给用户。最后，应用层222监测和管理计算机网络200。
各层之间的通信由一组协议决定。层和协议又定义网络的架构。按常规，存在许多不与其它协议兼容的不同协议。大制造商为使其产品与其它制造商的产品区分开，或为其它原因而采用一些协议。因此，虽然来自一条生产线的产品可与来自同一条生产线的其它产品通信，它经常不与来自其他制造商的其它产品兼容。网络协议的例子包括综合业务数据网(ISDN)、以太网、快速以太网、吉位以太网、异步传输模式(ATM)、铜分布式数据接口(CDDI)、光纤分布式数据接口(FDDI)和光纤信道(也称为P1394)。
可由互连设备(例如路由器、集线器、桥接器、网关)提供(兼容和不兼容的)网络、或网络分段之间的互连性和可互操作性。随着网络在市场上的激增，和使用的许多协议，互连设备变成了许多网络的一个整体部分。参考图2，用在物理层210上操作的集线器230连接同一网络的分段以形成扩展的网络。集线器也称为转发器。用在数据链路层212上操作的桥接器232连接兼容(或接近兼容)的LAN。在网络层214上操作的路由器234连接两个分段以形成一个大网。最后，在任何层上或在网络层214上操作的网关236将内部网连接到外部网。网关236是最复杂，但也是最灵活的互连设备，因为它允许不同的协议在任何或所有层操作。
随着网络变得更大且更快，需要更大带宽的新应用变为可行。高带宽应用的例子包括视频点播、视频游戏、和其它内容。这些应用把重点放在网络架构的各个部分，包括NIC、通信信道、和互连设备(例如服务器)。在数据通信系统中经常产生瓶颈，一个可能的阻塞区域是服务器的主计算机总线。
从上面所做的介绍中可以注意到：需要能利于高速数据通信的处理器。
发明内容
根据本发明，多端口分组处理器对将多个基于分组的高速通信信道相互连接提供了有效的机构。在低成本、高性能、并改善了可靠性的集成电路中实现多端口分组处理。
多端口分组处理器包括多端口处理器。每个端口处理器可包括耦合到一个相应的通信信道的信道接口，和用于处理通过该信道接口接收的分组的信道处理器，其中端口处理器实现在一个集成电路中，在占据集成电路中的短轴的大致为矩形的带中排列，且相对于相临的端口处理器绕短轴翻转。对于来自使用一组特定的基于分组的协议的信道的基于分组的通信，可设计信道接口来处理。作为替换，可设计信道接口具有可编程的控制，以便可构成信道接口使用选择的基于分组的协议组(来自许多可能的组)来发射和接收分组。
每个端口处理器还可包括耦合到至少一个其它端口处理器的处理器间通信接口，用于在端口处理器间提供通信。
在本发明具体的实施例中，端口处理器能够同时处理多个通信信道。通信信道可以具有相同的基于分组的协议或者不同的基于分组的协议。
多端口分组处理器可在各种应用中使用。在一种应用中，多端口分组处理器起到局域网LAN处理器的作用，并提供通常由LAN服务器提供的功能。在另一种应用中，多端口分组处理器起到盘存储处理器的功能，并管理各种存储设备之间的数据传送。
通过利用附图参考下面的详细描述可更好地理解本发明。
附图说明
图1表示常规的计算机网络。
图2表示开放系统互连(OSI)计算机网络的各个层。
图3是表示局域网(LAN)信道通信集线器的简化方框图。
图4A是集成多端口处理器的一个实施例的方框图。
图4B是集成多端口处理器的另一个实施例的方框图。
图4C是集成多端口处理器的再一个实施例的方框图。
图5表示多端口处理器用于在大容量存储器环境中处理数据传送的一种具体应用。
图6表示一个以上的多端口处理器构成二维网格分组服务器的另一种具体应用。
图7表示一个以上的多端口处理器构成三维网格分组服务器的另一种具体应用。
具体实施方式
LAN集线器
图3是表示局域网(LAN)信道通信集线器300的简化方框图。LAN集线器300包括耦合到多端口处理器320的许多基于分组的协议信道。LAN集线器300可对应于图1所示的网络中的集线器120。信道310(如图3中的方框用符号示意性地表示的)包括不同LAN信道，例如ISDN、以太网、快速以太网，吉位以太网、ATM、CDDI、FDDI、或P1394(也称为高速串行连接总线标准(Firewire))信道，或其它通信信道。此外，图3所示的各种信道310可利用不同类型的协议。例如，一些信道310可支持大容量存储器通信协议(例如小型计算机系统接口SCSI)，而其它信道310可支持LAN协议(例如以太网)。
多端口处理器
图4A是集成多端口处理器400的一个实施例的方框图。多端口处理器400可如图3中的多端口处理器320那样工作。多端口处理器400通过多个基于分组的协议信道310有效地控制和管理通信。按常规，用更大的设备，例如LAN服务器执行该功能。
多端口处理器400包括许多端口处理器410。在图4A所示的实施例中，有四个端口处理器410，每个端口处理器410包括八个电路。这八个电路包括：(1)输入/输出(I/O)缓冲器420，(2)I/O控制器422，(3)处理器间通信电路424，(4)信道处理器426，(5)超高速缓冲存储控制器428，(6)内部存储器430，(7)存储控制器432，(8)存储缓冲器434。下面进一步讨论每个电路。
I/O缓冲器420对从通信信道接收的、以及发射到通信信道的数据分组提供缓冲。I/O控制器422引导数据分组的接收和发射，并可以包括临时存储单元，其可用于对分组进行排队和执行诸如加密/解密之类的数据处理任务，以及对一个或多个分组的数据的格式进行转换和纠错/检错。
处理器间通信电路424可包括中断控制器，其用于响应网络的状况、或更高层的网络控制命令来触发特定实时动作，或是包括其它端口处理器和处理器间I/O电路。处理器间I/O电路可以包括时钟定时计数器和其它电路。
信道处理器426引导端口处理器410的操作，并可实施为微处理器、微计算机、微控制器、专用集成电路(ASIC)、数字信号处理器(DSP)、有限态自动机(例如寄存器存储，现场可编程门阵列-FPGA，或复杂可编程逻辑器件-CPLD)，或类似电路。超高速缓冲存储控制器428可包括超高速缓冲存储器(即第一级超高速缓冲存储器)。内部存储器430提供用于数据和程序码的存储器，并可实施为随机存取存储器(RAM)、动态随机存取存储器(DRAM)、只读存储器(ROM)、FLASH(闪速)存储器、其它类似的器件，或上面器件的组合。另外，内部存储器430可包括用于初始化端口处理器410的引导存储器(或可能是引导FLASH存储器)。在一个实施例中，内部存储器430可包括足够的存储器(即足够的RAM、ROM、和其它存储器)，以便不需要外部存储器。存储控制器432引导端口处理器410与外部存储器之间的数据交换。存储缓冲器434对从外部存储器接收的、和发射到外部存储器的数据提供缓冲。
如图4A所示，多端口处理器400还包括用于每个端口处理器410的配套(support)电路。特别是，配套电路436a、436b、436c、和436d分别耦合到端口处理器410a、410b、410c、和410d。配套电路436可包括I/O电路、存储器、驱动器，和其它电路。配套电路436便于端口处理器410和与该端口处理器相关联的一个或多个通信信道之间的通信。配套电路436可为耦合的通信信道上不同的物理信号状态通信比特提供模拟转换。例如，该模拟转换可变换逻辑信号(例如，对0和1)，以驱动需要不同信令约定的激光。
通信机构
参考图4A所示的实施例，每个端口处理器410包括三个通信机构：(1)信道接口440，(2)外部存储器接口442，(3)内部处理器(或处理器间)通信接口444。信道接口440包括I/O缓冲器420和I/O控制器422。外部存储器接口442包括存储控制器432和存储缓冲器434。处理器间通信接口444包括处理器间电路424。
可设计信道接口440处理来自使用一组特定的基于分组的协议组的信道的基于分组的通信。作为替换，可设计信道接口440具有可编程控制，以便可配置信道接口使用一组选择的基于分组的协议(来自许多可能的组)来发送和接收分组。可通过利用处理器、有限态自动机、或其它适当的设备实现信道接口440(即I/O控制器424)来提供可编程性。可设计处理器或有限态自动机具有使用各种状态组之一初始化和操作的能力。该处理器或有限态自动机可以是固定程序或可重新配置编程的。
处理器间通信网络由多个处理器间通信接口444形成。处理器间通信网络可互连所有端口处理器410，或端口处理器410的一个子集。此外，处理器间通信网络包括通信机构，该通信机构可包括分组数据传送和(可能的)传送命令/状态信号。
处理器间通信网络允许各种端口处理器410配合并有效地管理两个或多个通信信道之间的通信。例如，可将一个端口处理器410分配给采用一组特定协议的一个信道，和将另一个端口处理器410分配给采用相同或不同组协议的另一个信道。处理器间通信网络允许在两个(可能不兼容)信道之间通信。这样，处理器间通信网络的性能象图2中所示的桥接器232或路由器234那样。
注意端口处理器410a、410b、410c和410d的形状。所示的这些电路大致为矩形，是它们在集成电路布局中占据的近似形状。端口处理器的各个部件不必为大致相同尺寸，只是为了图示方便而以这种方式表示。然而，端口处理器的各个部件近似为矩形。
下面说明端口处理器410a、410b、410c和410d的排列。排列这些端口处理器以使相邻的端口处理器相对长轴方向翻转。优选实施例包括共享相同方位的端口处理器对和翻转的相邻对。端口处理器不占用外部存储器接口的另一个优选实施例在一个集成电路中只包括两组端口处理器，每组共享一个方位，并且一组的方位从另一组的方位翻转。
进一步注意处理器间通信接口444的布局。这些电路最适合于布置在端口处理器中，以使所需的总导线长度最小。达到这一目的需要实施端口处理器排列的知识。存在着方位翻转，布局实质上应在端口处理器矩形形状的中部，或者它应分成两个部分，这两个部分位于与端口处理器长轴的中心近似相等的距离。
端口处理器
在本发明的一个实施例中，每个端口处理器410具有同时与一个或多个基于分组的协议信道对接的能力。由一个端口处理器410在这些信道之间进行的高速分组传送是由该端口处理器410中的信道接口通信机构(即由I/O缓冲器420和I/O控制器422提供的)调节的。由该端口处理器410内对应的信道处理器426控制该传送活动。这样在每个端口处理器410内的″本地″信道之间提供了有效的、低额外开销的传送机构。
在另一个实施例中，由处理器间通信网络提供耦合到不同端口处理器410的信道之间的通信。在该实施例中，分组数据传送不受妨碍地继续，同时出现命令和状态业务往来。分组数据传送在与命令和状态信息传送物理分开的信道上进行。没有一个传送被另一个的传送特性减慢。
可设计端口处理器410在一层或多层上操作(与网关236的设计相似)。参考图2，可设计端口处理器410在物理层210、数据链路层212、网络层214、或这些层的组合上操作。
可将分组传送和转换划分成块数据传送和块数据处理的分开部分的活动。最好通过不同的同时操作的机构执行这些可分开的活动，不会相互干扰，通过用于该活动的分开通信机构使该块数据传送最好进一步与由控制和状态信息的通信造成的破坏侵入隔离。
模块设计
图4B说明了由于端口处理器的模块设计而给多端口处理器的设计中带来的灵活性。多端口处理器402可使用各种基于分组的协议来对接和处理数据传输。作为替换，多端口处理器402可仅使用一个基于分组的协议只对接和处理一个数据传输。如图4B所示，端口处理器412a、412b、412c和412d分别包括信道接口450a、450b、450c、和450d。可利用与将要采用的基于分组的协议对应的特定的一组I/O缓冲器和I/O控制器设计每个信道接口。作为替换，如上所述，每个信道接口450可具有可编程的控制，以便允许使用从许多组协议中选择的一组协议来处理分组。例如，多端口处理器402的一个信道接口450可支持ISDN或以太网，另一个信道接口450可支持ATM，另一个信道接口450可支持SCSI。作为另一个实例，一个四端口的多端口分组处理器可包括一个吉位以太网端口处理器，一个快速以太网端口处理器，一个以太网端口处理器，和一个对接到磁盘区(disk farm)的光纤信道端口处理器。
图4C是表示包括六个端口处理器410的多端口处理器404的方框图。多端口处理器404在构成上与仅包括四个端口处理器410的多端口处理器400(见图4A)不同。如这些例子所示，可设计多端口处理器包括任何数量的端口处理器，包括两个、四个、六个、八个、十六个、三十二个，或任何其它数量。虽然偶数个端口处理器可提供特定的优点(例如布局效率)，也可设计并使用奇数个端口处理器。另外，如上所述，每个端口处理器410可包括不同的信道接口(即不同组的I/O缓冲器和I/O控制器)或可编程的控制接口。
参考图4A至4C，所示的每个端口处理器具有单个信道接口。然而，可设计一个端口处理器包括任何数量的信道接口。此外，可设计每个端口处理器具有一个信道接口，而与多端口处理器内的其它端口处理器无关(即单独和独立地)。例如，可设计多端口处理器以使一个端口处理器包括一个信道接口，第二端口处理器包括两个信道接口，第三端口处理器包括三个信道接口等等。这样的例子包括多个RS-485信道支持GPIB仪表协议和双USB信道。
多端口处理器的其它应用
图5显示其中多端口处理器500用于在大容量存储环境中处理数据传送的具体应用。该环境通常被称为″盘区″。盘区包括许多存储设备(例如，硬盘驱动器，磁带驱动器，CD驱动器，软盘驱动器，或其它存储设备)。每个存储设备通过相应的通信信道510或512耦合到多端口处理器500。盘区的一个例子是向大容量盘存储器提供提高系统可靠性的冗余等级的冗余盘RAID系统。按常规，该数据传送控制需要复杂的设备。
图6示出其中将一个以上的多端口处理器600构成为二维网格分组服务器610的另一个具体应用。图6表示4乘4格的多端口处理器600。然而，也可使用其它维数，并且通常不需要对称。在一个实施例中，将每个多端口处理器600中的一部分基于分组的通信信道用于该特定多端口处理器600所在的行和列中的通信。这些信道可具有不同的协议。例如，一个信道可采用P1394协议，以便在服务器610中提供更高的带宽。可用其余的信道为网络提供通信。
图7示出其中一个以上的多端口处理器700构成三维网格分组服务器710的另一种具体应用。图7示出了一个4乘4乘4格的多端口处理器700。然而，也可采用其它维数并且通常仍不需要对称。在一个实施例中，每个多端口处理器700的一部分基于分组的通信信道用于特定的多端口处理器700所在的行、列、和象限中的通信。这些信道可具有不同协议。
图6和7所示的结构可扩展到四维多端口处理器阵列、五维多端口处理器阵列、或M维多端口处理器阵列，其中M可以是任何的整数。
上面提供的具体实施例的描述使本领域的任何技术人员能够制造和使用本发明。对这些实施例的任何改进对本领域的技术人员是显而易见的，不需要创造性工作即可将在此定义的通用原理应用到其它实施例。例如，每个端口处理器可根据功能需要而包括与图4A至4C所示的不同的电路。因此，本发明不限于在此所示的实施例，而是符合与在此公开的原理和新特性一致的并如下面的权利要求定义的最广的范围。

Claims (21)

1.一种多端口分组处理器，包括：
一个以上的端口处理器，每个端口处理器包括
信道接口，用于耦合到至少一个通信信道，和
耦合到信道接口的信道处理器，该信道处理器处理通过通信信道接收或发射的数据分组；和
其中该端口处理器实现在一个集成电路中，且在占据集成电路中的短轴的大致为矩形的带中排列，
其中该端口处理器相对于相临的端口处理器绕短轴翻转。
2.根据权利要求1所述的多端口分组处理器，进一步包括：
一个以上的配套电路，一个配套电路耦合到每个端口处理器，其中所述配套电路帮助与相应的通信信道通信。
3.根据权利要求2所述的多端口分组处理器，其中一个或多个端口处理器的配套电路为耦合的通信信道上的不同物理信号状态通信比特提供模拟转换电路。
4.根据权利要求1所述的多端口分组处理器，其中每个端口处理器进一步包括：
耦合到信道处理器的一个处理器间通信接口和耦合到至少一个其它端口处理器的处理器间通信接口。
5.根据权利要求1所述的多端口分组处理器，其中至少一个端口处理器的信道接口支持一个以上基于分组的协议。
6.根据权利要求5所述的多端口分组处理器，其中可编程地重新构成该信道接口，以便使用从一个以上的基于分组的一组协议中选择的协议来处理数据分组。
7.根据权利要求5所述的多端口分组处理器，其中所处理的基于分组的协议包括综合业务数据网，以太网，快速以太网，吉位以太网，异步传输模式，铜分布式数据接口，光缆分布式数据接口，RS-485GPIB，和P1384中的至少一种。
8.权利要求1所述的多端口分组处理器在局域网中使用。
9.权利要求1所述的多端口分组处理器在广域网中使用。
10.权利要求1所述的多端口分组处理器在盘存储器环境中使用。
11.根据权利要求1所述的多端口分组处理器，其包括四个端口处理器。
12.根据权利要求1所述的多端口分组处理器，其包括八个端口处理器。
13.根据权利要求1所述的多端口分组处理器，其中每个端口处理器进一步包括：
一个耦合到信道处理器的存储器。
14.根据权利要求1所述的多端口分组处理器，其中端口处理器排列成端口处理器对，其中该对相邻的端口处理器相对于相邻的端口处理器对绕短轴翻转。
15.根据权利要求1所述的多端口分组处理器，其中端口处理器在物理层对分组操作。
16.根据权利要求1所述的多端口分组处理器，其中端口处理器进一步在数据链路层对分组操作。
17.根据权利要求1所述的多端口分组处理器，其中端口处理器进一步在网络层对分组操作。
18.根据权利要求1所述的多端口分组处理器，其中至少一个端口处理器的信道接口耦合到一个以上的通信信道。
19.一种局域网处理器，包括：
一个以上的端口处理器，每个端口处理器耦合到相应的通信信道，每个端口处理器使用相应的基于分组的协议提供基于分组的处理；
其中所有端口处理器实现在一个集成电路中，且在占据集成电路中的短轴的大致为矩形的带中排列，
其中该端口处理器相对于相临的端口处理器绕短轴翻转。
20.一种网格阵列处理器，包括：
以二维阵列排列的一个以上的多端口分组处理器，每个多端口分组处理器耦合到至少一个其它的多端口分组处理器，每个多端口分组处理器包括：
一个以上的端口处理器，每个端口处理器耦合到至少一个相应的通信信道，每个端口处理器使用相应的基于分组的协议提供基于分组的处理；
其中每个多端口分组处理器实现在一个集成电路中，且在占据集成电路中的短轴的大致为矩形的带中排列，
其中该端口处理器相对于相临的端口处理器绕短轴翻转。
21.一种多维网格阵列处理器，包括：
在多维阵列中排列的一个以上的多端口分组处理器，每个多端口分组处理器耦合到至少一个其它的多端口分组处理器，每个多端口分组处理器包括：
一个以上的端口处理器，每个端口处理器耦合到至少一个相应的通信信道，每个端口处理器使用相应的基于分组的协议提供基于分组的处理；
其中每个多端口分组处理器实现在一个集成电路中，且在占据集成电路中的短轴的大致为矩形的带中排列，
其中该端口处理器相对于相临的端口处理器绕短轴翻转。
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US09/145,824 1998-09-02

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CN1316145A CN1316145A (zh) 2001-10-03
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AU (1) AU5479499A (zh)
CA (1) CA2341212A1 (zh)
WO (1) WO2000014928A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103299290A (zh) * 2011-01-20 2013-09-11 惠普发展公司，有限责任合伙企业 复合处理器

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6389029B1 (en) * 1998-11-10 2002-05-14 Nortel Networks Limited Local area network incorporating universal serial bus protocol
US6904043B1 (en) * 1999-05-21 2005-06-07 Advanced Micro Devices, Inc. Apparatus and methods for storing and processing header information in a network switch
US6654903B1 (en) * 2000-05-20 2003-11-25 Equipe Communications Corporation Vertical fault isolation in a computer system
US20020045952A1 (en) * 2000-10-12 2002-04-18 Blemel Kenneth G. High performance hybrid micro-computer
US6907490B2 (en) * 2000-12-13 2005-06-14 Intel Corporation Method and an apparatus for a re-configurable processor
US6826645B2 (en) * 2000-12-13 2004-11-30 Intel Corporation Apparatus and a method to provide higher bandwidth or processing power on a bus
US7411966B2 (en) * 2001-03-16 2008-08-12 Siemens Aktiengesellschaft Method and system for coupling data networks
US7177943B1 (en) 2001-12-27 2007-02-13 Cisco Technology, Inc. System and method for processing packets in a multi-processor environment
US20040008673A1 (en) * 2002-07-11 2004-01-15 Ygal Arbel Overhead processing in telecommunications nodes
US7349435B2 (en) * 2002-07-11 2008-03-25 Bay Microsystems, Inc. Multiport overhead cell processor for telecommunications nodes
US20040008701A1 (en) * 2002-07-11 2004-01-15 Giacomini Peter J. Hierarchical finite-state machines
US20040008708A1 (en) * 2002-07-11 2004-01-15 Giacomini Peter J. Overhead engine for telecommunications nodes
WO2004034199A2 (en) * 2002-10-04 2004-04-22 Starent Networks Corporation Managing resources for ip networking
US7769893B2 (en) * 2002-10-08 2010-08-03 Koninklijke Philips Electronics N.V. Integrated circuit and method for establishing transactions
US20040103220A1 (en) * 2002-10-21 2004-05-27 Bill Bostick Remote management system
US6984701B2 (en) * 2002-11-26 2006-01-10 Lexmark International, Inc. Polymeric dispersants to improve smear in printing
US20060080467A1 (en) * 2004-08-26 2006-04-13 Sensory Networks, Inc. Apparatus and method for high performance data content processing
US7689821B2 (en) * 2006-03-30 2010-03-30 Agere Systems Inc. Processor with configurable association between interface signal lines and clock domains
JP5079342B2 (ja) * 2007-01-22 2012-11-21 ルネサスエレクトロニクス株式会社 マルチプロセッサ装置
WO2008095201A1 (en) * 2007-02-02 2008-08-07 Psimast, Inc. Processor chip architecture having integrated high-speed packet switched serial interface
CN102461088B (zh) * 2009-06-18 2016-02-10 惠普开发有限公司 处理器拓扑切换器
US9094333B1 (en) * 2011-10-26 2015-07-28 Qlogic, Corporation Systems and methods for sending and receiving information via a network device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5303078A (en) * 1990-12-18 1994-04-12 Bell Communications Research, Inc. Apparatus and method for large scale ATM switching
US5559971A (en) * 1991-10-30 1996-09-24 I-Cube, Inc. Folded hierarchical crosspoint array
US5515376A (en) * 1993-07-19 1996-05-07 Alantec, Inc. Communication apparatus and methods
US5742602A (en) * 1995-07-12 1998-04-21 Compaq Computer Corporation Adaptive repeater system
US5610910A (en) * 1995-08-17 1997-03-11 Northern Telecom Limited Access to telecommunications networks in multi-service environment
US6002675A (en) * 1997-01-06 1999-12-14 Cabletron Systems, Inc. Method and apparatus for controlling transmission of data over a network
US6091707A (en) * 1997-12-18 2000-07-18 Advanced Micro Devices, Inc. Methods and apparatus for preventing under-flow conditions in a multiple-port switching device

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103299290A (zh) * 2011-01-20 2013-09-11 惠普发展公司，有限责任合伙企业 复合处理器
CN103299290B (zh) * 2011-01-20 2015-11-25 惠普发展公司，有限责任合伙企业 复合处理器

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