CN1126180C - 免闭锁功率金属氧化物半导体－双极型晶体管及其形成方法 - Google Patents

Abstract

提供了一种MOS双极型晶体管，其中包括在n型体材料单晶碳化硅衬底上形成的碳化硅npn双极型晶体管并有n型漂移层和p型基极层。基极层最好是通过外延生长形成的台面。碳化硅nMOSFET邻近npn双极型晶体管形成，使得施加电压到nMOSFET栅极的电压导致npn双极型晶体管进入导电状态。nMOSFET有源极和漏极以便当双极型晶体管在导电状态时为npn双极型晶体管提供基极电流。同样包括用于把在源极和漏极之间的电子流转换为空穴注入p型基极层的装置。提供了用于减少与上述nMOSFET的绝缘层相关的场集聚效应的装置。

Description

免闭锁功率金属氧化物半导体-双极型晶体管及其形成方法

本发明是1997年7月10日提交的美国专利申请08/891,221的继续申请，该申请涉及1997年6月12日提交的、题为免闭锁功率UMOS-双极型晶体管(LMBT)的美国临时专利申请60/049,423，并具有优先权。

本发明涉及半导体器件，特别是制作在碳化硅中的器件。本发明具体涉及制作在碳化硅中的功率晶体管。

硅双极型晶体管是在电机驱动电路、设备控制、机器人和灯光镇流器等高功率应用中使用的器件。这是因为双极型晶体管可以在200至50A/cm²的范围内控制较大的电流密度，并能够在500-2500V的范围内承受较高的截止电压。

尽管双极型晶体管具有诱人的额定功率，但是对于所有的高功率应用它们还存在几个主要缺点。双极型晶体管是电流控制器件，它需要较大的基极控制电流，通常为集电极电流的1/5到1/10，来维持晶体管的导通状态。对于需要高速关断的应用需要比例更高的基极电流。因为需要大基极电流，控制导通和关断的基极驱动电路相对地复杂昂贵。如果同时向器件施加高电流和高电压，如同感性功率电路应用通常所需的那样，那么双极型晶体管还容易过早击穿。此外，因为单个晶体管的电流分流通常在高温下进行，双极型晶体管并联工作相对较困难，需要发射极镇流电路。这种电流分流通常源于双极型器件上的导通压降的下降和工作温度的升高。

硅功率MOSFET用于解决这种基极驱动问题。在功率MOSFET中，在施加适当的栅极偏压时，栅极电极将提供导通和关断控制。例如，当导电n型反型层响应正栅极偏压的施加而在p型沟道区中形成时，n型增强MOSFET导通。反型层电连接到n型源极区和漏极区，并允许多数载流子在源极和漏极之间导电。

功率MOSFET的栅极电极由通常是二氧化硅的中间绝缘层与导电沟道区隔离开。因为栅极与沟道区绝缘，所以为了维持MOSFET的导通状态或将MOSFET由导通状态切换到关断状态或相反，只需要很小的栅极电流。因为栅极与MOSFET的沟道区形成电容，所以栅极电流在切换过程中很小。由此，在切换过程中只需要充电和放电电流(“位移电流”)。因为绝缘栅电极具有高输入阻抗，所以栅极所需的电流极小，由此可以简单地实现栅极驱动电路。

此外，由于MOSFET中的传导电流只利用了多数载流子，所以不存在过剩少数载流子复合引起的延时。相应地，功率MOSFET的切换速度比双极型晶体管快几个数量级。不同于双极型晶体管，功率MOSFET可以在相对较长的时间内同时承受高电流密度和高电压，而不会出现称为“二次击穿”的破坏性失效机理。因为功率MOSFET的正向电压降随温度的升高而升高，功率MOSFET还容易并联，由此加速了电流在并联器件中均匀分布。

然而，对于高压器件的MOSFET漂移区的相对高的导通阻抗通常会抵销掉上述功率MOSFET的优良特性，高阻抗源于缺乏少数载流子的注入。结果，MOSFET的正向工作电流密度通常限制在较低值，对于600V器件，该电流值通常在40-50A/cm²，而对于双极型晶体管在相同导通电压降的情况下，该值为100-120A/cm²。

根据功率双极型晶体管和MOSFET晶体管的这些特性，开发了将双极型电流传导和MOS控制电流结合在一起的器件，该器件可以具有显著优于单一技术例如双极型或MOSFET的优点。结合双极型和MOS特性的一个器件实例是绝缘栅双极型晶体管(IGBT)。

IGBT同时具有功率MOSFET的高阻抗栅极和功率双极型晶体管的低导通导电损耗。由于这些特性，IGBT已广泛地应用于感性开关电路中，例如电机控制电路所需的电路。这些应用要求器件具有宽的正向偏压安全工作区(FBSOA)和宽的反向偏压安全工作区(RBSOA)。

IGBT的一个缺点是栅控导通电流密度有限。这源于在其结构中存在寄生晶闸管。在导通电流密度足够高时，该晶闸管将闭锁，由此失去栅极对导通电流的控制。IGBT的这种特性还限制了IGBT的浪涌电流容量。针对这种机理已经提出多种建议，以牺牲导通电压降和/或开关速度为代价抑制寄生晶闸管效应。

近期的努力还包括尝试将碳化硅(SiC)器件用作功率器件。这种器件包括例如美国专利5,506,421所述的功率MOSFET。类似地，碳化硅结型场效应晶体管(JFET)和金属半导体场效应晶体管(MESFET)也已用于高功率应用。见美国专利5,264,713和5,270,554。然而这些器件有最小约为3伏特的正向压降。因此，这些器件不适用于所有的应用。

碳化硅IGBT还具有优于其它功率器件的性能，因为该器件的正向电压降不象IGBT或MOSFET或JFET那样以相同的速率随着击穿电压升高。如图1所示，在击穿电压(BV)对正向电压降(Vf)的曲线中，在大约2000V处MOSFET/JFET曲线8与碳化硅的曲线9相交。因此，对于高于2000V的击穿电压，就相同击穿电压时的正向电压降而言，碳化硅IGBT的性能要优于硅MOSFET或JFET。

尽管碳化硅IGBT的特性为功率器件指出一个方向，但是这种器件现在受限于碳化硅的适用性。这种限制源于制备高质量重掺杂p型碳化硅衬底的困难性。另一个限制是碳化硅的空穴迁移率极低，使其很容易受到寄生晶闸管闭锁的影响。因此，期望碳化硅IGBT具有较低的栅控导通电流密度。因为IGBT是典型的垂直器件，在其上制备器件的衬底对于器件性能十分关键。衬底材料的质量是制备的器件质量的一个限制因素。由此，制备高质量重掺杂p型碳化硅衬底的困难性将限制在n型衬底上制备IGBT。

在传统功率电路中，期望器件具有以地电位而不是以高的正电平为基准的、施加到器件上的控制电压，以控制器件导通和关断。然而，提供其栅极以器件的发射极为基准的IGBT通常需要重掺杂p型衬底。如上所述，现在在碳化硅中制备重掺杂p型衬底要难于n型衬底。利用n型衬底，碳化硅IGBT将具有以集电极电压为基准的栅极电压，在典型的功率电路中，集电极电压通常是线电压。由此，该碳化硅IGBT需要更加复杂的具有电平转换元件的驱动电路，并且由于IGBT的结构、碳化硅的电气特性和制备重掺杂p型碳化硅衬底的限制，使功率电路更加复杂。

在合并MOS和双极型概念上的努力已经在例如授予通用电气公司的法国专利2,254,711中和授予Katsunori的美国专利中进行了尝试。在parpia等人的，在IEEE电子器件交流、12期(1986)中名为“新颖的CMOS兼容的高电压晶体管结构”文章中，描述了具有基于合并MOS-晶体管概念的绝缘基极晶体管的高电压晶体管结构。据说该器件是能够使用标准CMOS工艺的器件。在Narayanan等人的，在巴尔的摩、Apreil 22-24、1991年功率半导体器件和IC的国际研讨会会报中名为“CMOS兼容250V横向绝缘基极晶体管”文章中，描述了使用2.5微米数字CMOS兼容高电压集成电路工艺制造的各种横向绝缘基极晶体管的性能。

考虑到上述讨论，有必要改善高功率碳化硅器件的性能。

鉴于上述讨论，本发明的一个目的是提供碳化硅功率器件。

本发明的进一步目的是提供压控碳化硅功率器件。

本发明的另一个目的是提供碳化硅功率器件，该器件具有以典型功率电路中的地电位为基准的控制电压，而集电极电压能够阻断正高电压。

本发明的另一个目的是提供碳化硅功率器件，该器件制备在n型碳化硅衬底上。

本发明的另一个目的是提供双极型晶体管，该晶体管与其它双极型晶体管并联，并具有增强的稳定性，这种稳定性源于双极型晶体管的导通电压降随着工作温度的升高而下降。

本发明的另一个目的是提供具有高击穿电压的碳化硅功率器件。

本发明的另一个目的是在其工作在反向偏压模式时，提供了对栅极介电击穿不敏感的碳化硅MOS控制。

本发明的这些和其它目的是由MOS双极型晶体管提供的，该晶体管包括制作在单晶重掺杂n型碳化硅体材料衬底上，并具有n型漂移层和p型基极层的npn双极型晶体管。基极层最好由外延生长工艺制作成台面。碳化硅nMOSFET与npn双极型晶体管相邻制作，这样施加到nMOSFET的栅极的电压将使npn双极型晶体管进入导通状态。nMOSFET具有源极和漏极，以便在双极型晶体管处于导通状态时向npn双极型晶体管提供基极电流。还包括将在MOSFET的源极和漏极之间流动的电子流转换为空穴流注入到npn晶体管的p型基极层的装置。还提供了降低与nMOSFET的绝缘层相关的场积聚效应的装置。优选地，nMOSFET是一种积累模式器件。

在特定方案中，用于转换的装置包括在nMOSFET和npn双极晶体管之间形成的碳化硅隧道二极管，使得通过nMOSFET的电子流被转换成空穴流注入npn双极性晶体管的基极层。在这样的方案中，碳化硅nMOSFET有一个n型导电源极区和由高于与n型导电源极区相邻的p型基极层的载流子浓度的p型导电碳化硅区形成的隧道二极管，使得在源极区和p型导电区之间形成导电的p-n隧道结。

在本发明的一个方案中，用于转换的装置包括在p型基极层上的p型导电碳化硅区，该区具有比p型基极层高的载流子浓度和电连接nMOSFET的n型源极区到p型导电碳化硅区的导电带。进一步，减少场集聚效应的装置包括在漂移层中形成的p型导电碳化硅，漂移层在绝缘层下并与其间隔开，且延伸到基极层。

在具有用于基极层的台面的方案中，台面的侧壁可以包括台阶部分。在这样的方案中，p型导电碳化硅区可以在p型基极层的台阶部分形成，并具有比p型基极层高的载流子浓度。电连接带连接nMOSFET的n型源极区到p型导电碳化硅区。

在另一个方案中，台面有倾斜的侧壁，侧壁的斜度提供了与用于减少场聚集效应的装置相关的预定掺杂分布。

通过利用在nMOSFET栅极附近的漂移层上形成的p型碳化硅区，可以减少在栅极面积上的场聚集效应，由此增加MOSFET的击穿电压。这种p型导电材料区的形成可以通过形成具有倾斜侧壁的台面的基极层得到。侧壁的斜度对应于提供所要的掺杂分布的植入工艺过程。此外，台面式的基极层可以通过外延生长的方法形成，并且没有离子注入所导致的在基极层中相当大部分的缺陷。在离子注入基极层中的损伤导致降低npn晶体管增益，造成高的导通压降。

在另一个方案中，转换装置包括形成在p型基极层上的p型导电碳化硅区，具有比p型基极层高的载流子浓度，形成了用于电连接nMOSFET的n型源极区到p型导电碳化硅区的电导电带。

在本发明的特定方案中，碳化硅nMOSFET包括一个具有与npn双极型晶体管相邻形成的栅极槽的UMOSFET和形成的源极区，以便提供电子给用于转换的装置，其中npn双极型晶体管包括一个垂直npn双极型晶体管。此外，MOS双极型晶体管由多个单元形成，以便提供多个电气并联的npn双极型晶体管。

通过形成MOS栅双极型晶体管，其中把在MOS晶体管中的电子流转换成空穴电流用于注入双极型晶体管作为基极电流，制成了压控双极型器件。此外，因为双极型器件是npn器件，双极型晶体管形成在n型碳化硅衬底上。因而使用p型衬底的缺点可以克服。因为器件是npn双极型器件，器件的发射极可以接地，允许栅极控制参照地进行。因而，在功率电路中，本发明的器件可以使用地参照控制电路。

此外，因为双极型器件的基极电流是由使用了n沟道传导的MOS转换沟道注入的，减少了碳化硅的低电子反型层迁移率的影响。提供基极电流给双极型器件的MOS晶体管的特征趋向于稳定多个并联双极型器件的工作。因而，虽然双极型器件的导通电阻随着温度的增加而减少，但是基极驱动MOS晶体管的导通电阻随着温度增加。MOS基极驱动晶体管电阻的增加导致在双极型器件中基极电流的减少，进而导致流过双极晶体管的电流减少。因而，即使双极型晶体管导通电阻随着温度减少，因为由MOS晶体管提供的基极电流的减少，通过晶体管的电流也可能减少。这种相互作用提高了额外的好处，其中依照本发明的器件包括一个可以复制的单元，用以在单个衬底上提供多个电气并联的双极型晶体管来允许增大电流容量。

根据本发明的器件没有闭锁的可能。因为在与IGBT相对照的本发明的结构中没有寄生晶闸管存在，本器件是免闭锁的。

依照本发明的器件因为电流饱和模式的存在，提供了宽的前向偏压安全工作面积。依照本发明的器件因为比4H-SiC中的电子高的空穴的撞击离子化率的影响，具有大的反向偏压安全工作面积。这些特性特别适合感性开关工作。

除了上面描述的方案，本发明也提供了UMOS双极型晶体管单元，其中包括n型体材料单晶碳化硅衬底和在n型导电体材料单晶碳化硅衬底上形成的n型碳化硅漂移层。n型漂移层具有低于n型碳化硅衬底的载流子浓度。p型碳化硅基极层形成在n型碳化硅漂移层上，n型碳化硅的第一区形成在p型基极层上。栅极槽形成在p型基极层上并通过基极层和部分n型碳化硅的第一区扩展到漂移层，把部分第一n型区作为栅极槽的部分侧壁。绝缘层形成在栅极槽的底部和侧壁，n型导电碳化硅的第二区形成在基极层上，与栅极槽邻近排列。导电栅极触点形成在绝缘层上并延展到一部分第一n型区。集电极触点形成在与漂移层相对的碳化硅衬底的表面上。碳化硅的p型区形成在基极层上，排列在第一n型区和第二n型区之间。p型区具有大于p型基极层的载流子浓度，用来提供空穴的储存池，该储存池把通过第一n型区的电子流转换为空穴流注入上述p型基极层。最后，发射极触点形成在碳化硅的第二n型区上。

在特定方案中，碳化硅第二p型区形成在栅极槽的底部的n型碳化硅漂移区中。这种第二p型区最好具有大于n型漂移层的载流子浓度。

在另一个方案中，第一p型区与第一n型区形成了p-n结，以便提供隧道二极管。或者，在第一n型区和p型区之间形成的导电带电连接p型区到第一n型区。

在本发明的特定方案中，p型基极层厚度约为0.3μm到5μm。n型漂移区厚度约为3μm到500μm。n型漂移区的载流子浓度约为1×10¹²cm^-3到1×10¹⁷cm^-3，p型基极层的载流子浓度约为1×10¹⁶cm^-3到1×10¹⁸cm^-3。

在本发明的另一个方案中，MOS栅双极型晶体管包括多个根据本发明的单元。

本发明也包括形成上述器件的方法。这些方法依照本发明在同样衬底上制造例如UMOSFET碳化硅晶体管的器件，有进一步的优点。因而，本发明也包括在n型体材料单晶碳化硅衬底上形成n型碳化硅漂移层和在n型碳化硅漂移层上形成p型碳化硅基极层的步骤。通过第一掩膜层注入离子，以便在基极层上形成碳化硅n型区用以提供发射极区和漏极区。通过第二掩膜层注入离子，以便邻近源极区形成碳化硅p型区。槽通过部分n型源极区和基极层蚀刻进入漂移层，提供了栅极槽。在基极层和槽的暴露表面上形成绝缘层，在槽中和基极层上形成导电触点以便提供栅极触点。去除部分绝缘层暴露出形成在基极层中的射极区和形成在暴露的射极区上的射极触点。源极/集电极触点形成在与漂移层相对的碳化硅衬底的表面上。

在依照本发明方法的另一个方案中，通过掩膜层注入的步骤伴随着将所得结构在高于1500℃的温度下退火的步骤。本方法也包括在槽底部下面的n型漂移层中形成p型碳化硅区。

在本发明方法的另一个方案中，暴露部分n型源极区和形成在基极层上的更高载流子浓度的p型区，在暴露部分形成导电带用来电连接n型源极区到p型区。

在本发明的进一步方案中，MOS双极型晶体管的单元具有n型单晶体材料碳化硅衬底和邻近n型导电单晶体材料碳化硅衬底的n型碳化硅漂移层。n型漂移层的载流子浓度小于n型碳化硅衬底。p型外延碳化硅基极层形成在n型碳化硅漂移层上，碳化硅的第一n型区形成在邻近相对n型碳化硅基极层表面的p型基极层中。p型外延碳化硅基极层形成了具有侧壁的台面，其通过p型外延碳化硅基极层扩展到n型漂移层。

绝缘层在邻近侧壁排列的n型漂移层上形成，碳化硅第二n型导电区在邻近台面侧壁的漂移层上形成。第二n型导电区具有高于上述漂移层的载流子浓度。栅极触点在绝缘层上形成并扩展到部分第一n型区。集电极触点形成在相对漂移层的碳化硅衬底的表面上。碳化硅第一p型区形成在基极层中，第二n型导电区邻近第二n型导电区形成并扩展到进入在第二n型导电区和栅极触点下面的n型漂移区。p型区具有高于p型外延基极层的载流子浓度。形成第一p型区以便把通过第一n型区的电子流转换为空穴注入p型基极层。在侧壁底部形成导电带以便电连接第二n型导电区和碳化硅第一p型区，发射极触点形成在碳化硅的第一n型区上。

在特定方案中，p型碳化硅的第一和第二区包括在邻近台面侧壁和第二n型导电区的基极层中形成的p型碳化硅的连续区，并扩展进入和低于栅极触点。

在进一步的方案中，侧壁具有小于60度的斜度。选择侧壁的斜度以便当p型离子注入漂移层中预定深度时制造碳化硅p型区。

在进一步的方案中，侧壁包括两个侧壁以便在上述台面的侧壁提供台阶。在这种情况下，碳化硅的第一p型区包括形成在邻近台阶的p型外延基极层中的碳化硅第一p型区，和形成在n型漂移层中的碳化硅第二p型区。第二p型区邻近第二n型导电区形成并从栅极触点下面的n型漂移层延展到p型基极层。导电带连接第一p型区和第二p型区、第二n型导电区。

本发明的一具体方案的单元具有第二p型区以便在漂移层上暴露。在这样的方案中，导电带电连接第一p型区和第二p型区、第二n型区。

此外，绝缘层形成在漂移层和台阶之间台面的侧壁上并延展到台阶上。然后导电带形成在绝缘层上。

在一具体方案中，p型基极层的厚度约为0.3μm到5μm，n型漂移区的厚度约为3μm到500μm。n型漂移区的载流子浓度约为10¹²到10¹⁷cm^-3，p型外延基极层的载流子浓度约为10¹⁶到10¹⁸cm^-3。p型区在栅极触点下扩展的距离约为3μm到12μm。第二n型导电区形成在n型漂移层上，深度约为0.3μm到5μm

在进一步的方案中，绝缘层包括氧化层。MOS栅双极型晶体管由多个本发明的单元形成。还提供了依照本发明制造单元和晶体管的方法。

本发明前面的和其它的目标、优点和特色以及完成的方式，考虑下面联系附图的发明的详细描述将更加容易理解，附图示出了最好和示例方案，其中：

图1是硅MOSFET、JFET和碳化硅IGBT的击穿电压对前向压降的曲线；

图2是依照本发明的多个功率器件单元的横截面视图；

图3是依照本发明的多个功率器件单元可选方案的横截面视图；

图4A到4J是依照本发明的示出功率器件制造工艺的横截面视图；

图5是依照本发明备用方案的多个功率器件单元的横截面视图；

图6是依照本发明第二备用实施方案的多个功率器件单元的横截面视图；

图7是依照本发明第三备用实施方案的多个功率器件单元的横截面视图；

图8A到8H是根据本发明备用实施方案示出功率器件制备工艺的横截面视图。

现在，在下面参考表示本发明最好方案的附图更加完整地描述本发明。然而，本发明可以以多种不同的形式体现，不应理解为受限于这里给出的方案；提供这些实施方案是为了使公开内容更加彻底和完备，使本领域的技术人员完全理解本发明的范围。相同的标号始终表示相同的元件。此外，图中的各层和区域是示意性的。如本领域技术人员所理解的，层形成在衬底或其它层“上”是指该层直接制作在衬底或其它层之上，或者直接制作在形成在衬底或其它层之上的一个或多个中间层上。如本领域技术人员所理解的，本发明是针对层进行描述的，这种层可以通过外延或注入工艺制作。另外，本发明不受限于附图所示的相对尺寸和间隔。

图2示出本发明的一个实施方案。如图2所示，示出免闭锁功率UMOS双极型晶体管(LMBT)的单元组合。本发明第一实施方案的单元示出在图2的线A-A’和B-B’之间。通过环绕A-A’线和B-B’线镜像该单元，可以制备多单元器件。图2示出部分多单元器件。如本领域技术人员所理解的，本发明的单元还可以用于制作单单元器件。在这种情况下，只需要在槽16的发射极侧制作区18和22。

本发明的LMBT包括n型导电碳化硅的单晶碳化硅体材料衬底10。衬底10具有上表面和与上表面相对的下表面。n型导电碳化硅的第一层12形成在衬底10的上表面上，形成n^-漂移区。另外，n^-衬底可以在衬底下表面具有注入的n⁺区域，以便在衬底中形成n⁺和n^-区域。因此，在此使用的参照是衬底，第一层是指形成在衬底上和衬底中的层。衬底10的载流子浓度高于第一层12。由此衬底称为n+衬底。适用于衬底10的薄层电阻低于1Ω-cm。适用于第一层12的载流子浓度由大约10¹²cm^-3到大约10¹⁷cm^-3。衬底厚度约为100μm到500μm。第一层12的厚度约为3μm到500μm。

形成在第一层12上的是提供p型基极层的第二层14。第二层14外延生长或注入到第一层12中，由形成器件的p型基极层的p型导电碳化硅形成。形成在第二层14中的是形成器件发射极的n⁺型导电碳化硅区域20。形成在第二层14中的还有n⁺区域18和p⁺区域22。p⁺碳化硅区域22最好形成在n⁺区域18附近，使导电p-n隧道结形成在n⁺区域18和p⁺区域22之间。n⁺区域18形成部分栅极槽16的侧壁。n⁺区域18形成本器件中的MOS晶体管的漏极区域。

p型基极层14的载流子浓度最好约为10¹⁶cm^-3到10¹⁸cm^-3，厚度约为0.3μm到5μm。n⁺区域18最好偏离栅极槽16大约0.5μm到5μm延伸，向下延伸的深度约为0.1μm到2μm。适用于n⁺区18的载流子浓度大于10¹⁸cm^-3。类似地，p⁺区22形成的深度最好约为0.1μm到2μm，宽度约为0.1μm到2μm。适用于p⁺区22的载流子浓度大于10¹⁶cm^-3。p型区22最好与发射极区20隔离大约0.5μm到4μm。发射极区的尺寸和形状决定于本器件的双极型部分的期望特性。

图2所示的器件还包括栅极槽16。栅极槽16是通过制作向下穿过n⁺区域18、第二层14、并延伸到第一层12中的槽而形成的。因此，栅极槽16具有侧壁和底部。绝缘层24，最好是氧化物层，制作在栅极槽的侧壁和底部上，并延伸到n⁺区域18的上表面上。该绝缘层24最好是氧化物层，例如氧化硅，但是也可以由其它材料制成，例如氮化硅、氮化铝或本领域技术人员众知的其它绝缘材料。栅极槽16的宽度和深度决定于所期望的器件电特性。本发明使用的宽度约为1μm到10μm。栅极槽的深度应当足够地深，使形成在栅极槽16底部的绝缘/氧化物层24的上表面低于第二层14和第一层12之间的界面。此外，栅极绝缘体层24的厚度最好约为100到大约1μm，但是该厚度可以随着所要求器件的电特性变化。

图2器件还包括可选的制作在栅极槽16下面的第一层12中的p型导电碳化硅区32。该p型导电碳化硅区32的载流子浓度高于第二层12。采用的载流子浓度大约10¹⁶cm^-3到10¹⁹cm^-3。

在衬底10的下表面上制作欧姆触点，以形成集电极触点30。触点还形成在栅极槽16的侧壁和底部上，并延伸到n⁺区域18的上表面上。该触点为图2器件提供栅极触点。最后，欧姆触点28形成在n⁺碳化硅区20上，为器件提供发射极触点。

栅极槽16在图2中示例为两个槽。然而，如本领域技术人员所理解的，栅极槽在第三维(在图2中垂直于页面的维度)上可以具有多种不同形状。由此，例如，图2所示器件可以基本是圆形器件，其中栅极槽16是环绕发射极区域20的单个栅极槽，如六边形器件那样。同样，栅极槽16还可以是两个基本平行的槽，其中制作在栅极槽16中的栅极触点26在第三维上是电连接的。因此，本发明器件的第三维结构可以具有多种不同形式，但都能得益于本发明的教导。

图3示出本发明的另一个实施方案。如图3所示，图2中器件结构增加了导电带34用以连接n⁺区18到p⁺区22。这里图3示出的器件中，没有在n⁺区18和p⁺区22之间形成整流p-n结。如同在本领域中技术人员所了解的，图2中示出的单元也存在于图3中。因而，包括大量单元的器件可以依照本发明的指导来制造。

如同在本领域中技术人员所了解的，本发明制作功率器件的单元使得器件的多个单元可以并联制作和工作，用以增加器件的电流负载容量。在这样的情况下图2或图3示出的器件单元可以通过对称的方式复制出多个器件。在这样的器件中器件外围的外部栅极槽只需要在栅极槽的发射极上有n型和p型区。

关于上面图2和3描述的器件的制造现在参照图4A到4J来描述。在图2器件的制造中，如图4所示，厚的n型层12利用例如在美国专利4,912,064中描述的外延生长工艺生长在n⁺衬底10上，在这里参考了前面全部的公开内容。或者如同上面讨论的，使用n^-衬底和n⁺注入以提供n⁺层10和n^-层12。如图4B中所示，第二p型层14外延生长在第一n型外延层12上。n⁺区18和20形成在p型层14上。n⁺区18和20通过使用如图4C所示的掩膜40进行离子注入形成。

如图4D所示，p型区22通过使用掩膜42进行离子注入形成。掩膜42最好使p型区22邻近n型区18形成，以便在这些区之间形成p-n隧道结。在形成p型区22和n型区18和20之后，把结构在高于1500℃的温度退火以激活注入离子。

在退火后，通过蚀刻环绕器件的台面使器件在边缘端接。台面(未示出)通过第二层14和第一层12延展进入衬底10。另外，台面可以通过第二层14延展进入第一层12。在这种情况下，离子注入到暴露的n^-层12中，深度从约100到5μm，到台面边缘的距离约为5μm到500μm。使用的载流子的浓度从5×10¹⁵cm^-3到1×10¹⁷cm^-3以便环绕台面形成低掺杂p型区。在任一种情况下，钝化层可以形成在台面(未示出)的暴露表面上。这样的钝化层可以是SiO₂或其它在本领域周知的合适材料。

在制成外延结构后，在结构上形成掩膜44以决定器件栅极槽的位置。这样的掩膜示出在图4E中。栅极槽16通过反应离子蚀刻形成并通过p型基极层14进入n型漂移层12。栅极槽16利用美国专利4,981,551中描述的反应离子蚀刻技术进行蚀刻，在这里参考了前面全部的公开内容。

如图4F所示，p型区32在栅极槽16底部(任选地通过)离子注入形成。这种在槽16底部的p型区32减少了在栅极槽角部的场集聚效应，因此增加了器件MOS部分的击穿电压。这种p⁺注入区32通过一种例如在美国专利4,981,551中描述的方法制成，在这里参考了全部的公开内容。

在栅极槽16形成后，绝缘/氧化层24形成在图4G所示的外延结构上。绝缘层24的形成用来覆盖槽16的底部和侧壁并延伸到n⁺区18的上表面上。绝缘/氧化层24的形成最好使用一种例如在名为“减少在碳化硅的氧化层中缺陷的工艺”的普通许可的美国专利申请08/554,319中描述的热氧化工艺，在这里参考了前面全部的公开内容，或者一种例如在美国专利5,459,107和美国专利申请08/554,319中描述的淀积氧化工艺，在这里参考了全部的公开内容。如果使用热氧化工艺，则优选实施方案将使用碳端面(Carbon Faced)晶片，如美国专利No.5,506,421所述，其内容在此引入作为参考。

本发明触点的形成示出在图4H到J。栅极触点通过图4H示出的在栅极槽16上淀积导电层形成。如在图4H中示出的最好是钼的栅极材料26沉积在绝缘层24上并被构图以便延展在部分n型区18上。如图4I中示出的，发射极触点28和可选导电带34通过在绝缘层24上开口可以同时形成，然后淀积镍或其它合适的触点材料在层14的暴露部分上。最后，如图4J示出的，集电极触点30通过镍或其它合适的触点材料的沉积形成在衬底的暴露面上。

在上面描述的每一个方案中，衬底和各层可以从6H、4H、15R或3C碳化硅组中选择，然而4H碳化硅是最适于上述器件的各层的。用作欧姆触点的最好金属包括镍、硅化钽和铂。另外，铝/钛触点可用于形成本发明的欧姆触点。虽然上面描述了特定的金属，但是可以使用在本领域中周知的其它金属形成欧姆触点。

关于上面描述的器件外延层和注入区的载流子浓度或掺杂水平，p⁺或n⁺导电型区和外延层应当在不导致过量制造缺陷的情况下尽可能的重掺杂。用于制造p型区的合适掺杂剂包括铝、硼或镓。用于制造n型区的合适掺杂剂包括氮和磷。铝是用于p⁺区的最好掺杂剂，最好是使用例如上面描述的高温离子注入把铝注入在p⁺区中，使用的温度约在1000℃和1500℃之间。达到3×10¹⁷cm^-3的载流子浓度是适合n外延层的，然而载流子浓度最好为3×10¹⁷cm^-3或更小。

如在本领域中技术人员所理解的，外延层12和14的厚度决定于所器件的工作特性。此外，这些工作特性受到在多单元器件中使用的单元数量和几何形状的影响。栅极槽的宽度决定于所要器件的工作特性、获得这些工作特性所使用单元的数量和使用单元自己的几何形状。

在工作中，本发明的器件提供了组合双极型导电和MOS栅控制的碳化硅器件。此外，本发明使用了n型碳化硅衬底来允许器件的栅极电压以发射极为基准。这种关系允许在功率电路中栅极电压以地为基准。本发明的另一个优点是使用通过MOS晶体管的n沟道导电进行基极电流注入，这减少了在碳化硅中较低的电子沟道迁移率的影响。

依照本发明的器件的导通是通过使用在集电极30上的正向偏压(3-10V)和在栅极26上的正向偏压(15-40V)完成的，同时发射极28保持在地电位。NMOSFET18的源极在关断状态是浮置的并处于在工作过程中的发射极电压之上大约有3V电压(用于p-n结的碳化硅前向偏压降)。在栅极26上的正向偏压使nMOSFET导通。用于导通器件的栅极电压(V_g)是15V+V_t+3V，其中V_t是MOS器件的阈值电压。相对于源极正向偏置栅极允许电流从集电极向npn晶体管的基极流动从而前向偏置它的发射极-基极结。器件通过把少数载流子注入低掺杂的漂移区和通过导通npn晶体管获得了高电流密度工作。因此，这种器件以相对低的前向压降得到了高电流密度。给npn晶体管的基极电流受限于MOS晶体管的饱和电流并反过来导致了LMBT的电流饱和特性。较高的栅极电压允许较高的基极电流进入npn晶体管，因此允许LMBT较高的饱和电流。

当栅极电位与发射极电位相同时，器件进入前向阻断模式。这种NMOSFET的关断把npn晶体管的基极电流减小到零。在npn晶体管的少数载流子随着它们的特征寿命衰减后，器件停止传送电流并保持集电极电压。这种电压由p-基极14到n^-漂移区12的结和p⁺缓冲/栅极氧化物到n^-漂移区的结来保持。这种缓冲区的目的是在器件前向阻断工作模式中阻止在栅极绝缘层中产生高的电场。

图5示出了本发明的另一个方案，其中利用双极型晶体管的外延形成的p型导电基极区和掩埋的p型碳化硅区来控制对于栅极绝缘层/氧化物存在的电场。在图5中示出了免闭锁功率MOS双极型晶体管60的单元组合。本发明的另一个方案的单元示出在图5的C-C’线和D-D’线之间。通过沿C-C’线和D-D’线镜向这种单元，可以制成多单元的器件。图5示出了部分多单元器件。如同在本领域中技术人员周知的，利用本发明的单元可以制作单单元器件。

如图5所示，本发明另一个方案的MOS-双极型晶体管60包括n型导电碳化硅的单晶体材料碳化硅衬底10。衬底10有上表面和与上表面相对的下表面。n型导电碳化硅的第一层12形成在衬底10的上表面并形成了n^-漂移区。另外，n^-衬底有在衬底较低表面上的n⁺注入区以便在衬底上提供n⁺和n^-区。因而，在这里参照衬底，第一层指形成在衬底上和衬底中的层。衬底10的载流子浓度比第一层12的载流子浓度高。因而，衬底通常作为n⁺衬底。衬底10的薄层电阻小于1Ω-cm。从约10¹²cm^-3到10¹⁷cm^-3的载流子浓度适合于第一层12。衬底的厚度约为100μm到500μm。第一层12的厚度约为3μm到500μm。

在第一层12上形成第二层14以提供p型基极层。第二层14最好外延生长并由p型导电碳化硅形成，形成了器件的p型基极层。如图5所示，外延层14被构图以便形成扩展进入n^-层12的具有侧壁62的台面。侧壁62最好尽可能少的扩展进入层12，但是0.5μm的深度是可以接受的。台面的侧壁最好是倾斜的使台面的底部比台面的顶部宽。通过侧壁和漂移层12间形成的夹角来测量的斜度最好小于60度。在台面62顶部的宽度和台面62底部的宽度之间的差最好小于10μm。然而，这个距离依靠p型基极层14的厚度和n型碳化硅64的第一区来变化，以便获得所要的台面62的侧壁斜度。最好选择侧壁的斜度以便与原子的注入相配合形成P型区68的轮廓。该斜度通过允许P型原子的注入利于P型区68的注入使得p型区68扩展接触到p基极层14。因而，选择台面的斜度以便提供从漂移层12向基极层14扩展的注入原子的连续区。

示出在图5中的本发明方案的MOS双极型晶体管同样包括形成在p型基极层14上并在与n型碳化硅漂移层12相反表面邻近的n型碳化硅64的第一区，以便为MOS-双极型晶体管60提供发射区。n型碳化硅64的第一区最好掺杂到比n型导电层12高的载流子浓度，以便提供n⁺碳化硅的第一区64。欧姆触点形成在n型碳化硅64的第一区上，以便提供发射极触点28。

绝缘层70形成在第一层12上并邻近排列在台面62的侧壁。欧姆触点在绝缘层70上形成，用来为MOS晶体管提供栅极触点72。这种绝缘层70最好使例如二氧化硅的氧化层，但同样可以由例如氮化硅、氮化铝或其它本领域的技术人员周知的绝缘材料制成。

MOS双极型晶体管60同样包括形成在台面62底部的n^-漂移层12上的n⁺区碳化硅66的第二区。n⁺区66从台面62的侧壁延展到器件的栅极触点72的下面。n⁺区碳化硅66的第二区最好经掺杂能提供大于n^-漂移层12的载流子浓度。n⁺区碳化硅66的第二区同样最好与漂移层12的表面相邻形成以便允许在n⁺区碳化硅66的第二区和导电带74之间的接触。

碳化硅68的p型区同样形成在与台面62侧壁和n⁺区碳化硅66的第二区相邻的p型基极层14上P型区。碳化硅68同样在低于n⁺区碳化硅66的第二区的n型漂移层12上扩展并在低于栅极触点72下扩展。碳化硅68的p型区最好经掺杂能提供大于p型基极层14的载流子浓度。因此，形成碳化硅的p型区以便在p型基极层中把流经n⁺区碳化硅66的第二区的电子转变成空穴。同样形成碳化硅的p型区以便减少与栅极绝缘层70相关的场聚集效应因此增加了MOS双极型晶体管60中MOS晶体管部分的阻断电压。

MOS双极型晶体管60同样包括电连接n⁺区碳化硅66的第二区和碳化硅68的p型区的导电带74。另外，如果在n⁺区碳化硅66的第二区和碳化硅68的p型区之间的p-n结形成了隧道二极管并因此在基极层14中把电子流转变为空穴流，就不需要导电带74。

p型基极层14的载流子浓度最好约为10¹⁶cm^-3到10¹⁸cm^-3，厚度约为0.3μm到5μm。第二n⁺区66的宽度最好约为1μm到5μm并在栅极下尽可能小的延展，但是这个距离范围约为0.5μm到3μm。同样，第二n⁺区66延展深度最好约为0.1μm到0.5μm。大于10¹⁸cm^-3的载流子浓度适合于n⁺区66。

p⁺区68的厚度最好约为0.3μm到2μm，在栅极触点72下的延展深度约为3μm到12μm。然而，p⁺区68在栅极触点下面延展的距离根据特定的应用来变化。特别地，在栅极触点下面p⁺区68之间的间隔可用来调整绝缘层70附近的电场。当p⁺区68之间的间隔减小时，在绝缘层70附近的电场随着减小。从1μm到5μm的间隔是适合的。大于10¹⁶cm^-3的载流子浓度适合于p⁺区68。最好选择漂移层12和p⁺区68的掺杂度使得漂移层12通过p⁺/n结的内建电势和在零栅极偏压的MOS栅极完全耗尽。

图6示出本发明的第二个备用方案，其中利用外延形成的双极型晶体管的p型导电基极区，并把基极区形成一个侧壁有台阶的台面。如图6所示，示出了免闭锁功率MOS双极型晶体管80的单元组合。本发明备用方案的单元示出在图6的E-E’线和F-F’线之间。通过环绕E-E’线和F-F’线镜象单元，可以形成多个器件。图6示出了部分多单元器件。如本领域中的技术人员周知的，本发明的单元同样可以用来制作单单元器件。

如图6所示，本发明备用方案的MOS-双极型晶体管80包括在图5中描述的n型导电碳化硅的单晶体材料碳化硅衬底10和n型导电碳化硅的第一层12。

在第一层12上形成的是第二层14以提供p型基极层。第二层14最好外延生长并由p型导电碳化硅形成用于器件的p型基极层。如图6所示，外延层14被构图以便形成具有台阶84并延展到n^-层12的台面82。侧壁82最好尽可能小的延展进入层n^-12，但是0.5μm是可以接受的。从台阶84向漂移层12延展的台面82的侧壁是倾斜的，使得台面的底部比在台阶84处的台面宽度要宽。这个根据侧壁和漂移层12夹角确定的斜度最好小于60度。在台面82顶部和台面82底部宽度之间的差最好小于10μm。然而，这个距离随着p型基极层14和n型碳化硅64的第一区厚度变化以便得到所要的台面82侧壁的斜度。因此，最好选择从台阶部分84到漂移层12的侧壁的斜度以配合原子的注入，最后形成p型区88的轮廓。斜度使伴随着p型原子注入的p型区88的注入变得容易，使得p型区88延展以接触p基极层14。因此，选择台面的斜度以便提供从漂移层12向基极层14延展的注入原子的连续区。

示出在图6中的本发明方案的MOS-双极型晶体管同样包括形成在p型基极层14的邻近与n型碳化硅漂移层12相对的表面的n型碳化硅64的第一区，以提供用于MOS-双极型晶体管80的双极型晶体管的发射极区。最好经掺杂使n型碳化硅64第一区的载流子浓度高于n型导电层12，以便提供n⁺碳化硅的第一区64。欧姆触点同样形成在n型碳化硅64的第一区上，以便提供发射极触点28。

绝缘层70形成在邻近排列在台面82侧壁的第一层12上。欧姆触点形成在绝缘层70上以提供用于MOS晶体管的栅极触点72。绝缘层70最好是例如二氧化硅的氧化层，但是同样可由其它例如氮化硅、氮化铝或其它本领域中技术人员周知的材料制成。

MOS-双极型晶体管80同样包括形成在台面82侧壁底部的n^-漂移层12中并从侧壁延展到器件的栅极触点72下的n⁺碳化硅86的第二区。最好掺杂n⁺碳化硅86第二区以提供高于n^-漂移层12的载流子浓度。n⁺碳化硅86的第二区同样最好邻近漂移层12的表面形成以便允许n⁺碳化硅86的第二区和导电带92接触。

p型碳化硅88和90区同样形成在邻近n⁺碳化硅86的第二区的p型基极层14和在台面82的台阶84上的p型基极层14中。碳化硅88的p型区延展进入栅极触点72下面的n⁺碳化硅86的第二区下面的n^-型漂移层12。掺杂碳化硅88和90的p型区最好提供大于p型基极层14的载流子浓度。因此，形成碳化硅90的p型区以把流过n⁺碳化硅86的第二区的电子流转变成空穴注入到p型基极层。形成碳化硅88的p型区以便减少与栅极绝缘层70相关的场集聚效应，因此增加了MOS-双极型晶体管80的MOS晶体管部分的阻断电压。MOS-双极型晶体管80同样包括电连接n⁺碳化硅86的第二区和碳化硅90的p区的导电带74。导电带74同样连接n⁺碳化硅86的第二区和p型基极层14以便放置p型区88在与n⁺碳化硅86的第二区相同的电位上。

p型基极层14的载流子浓度最好约为10¹⁶cm^-3到10¹⁸cm^-3，厚度约为0.3μm到5μm。第二n⁺区86的宽度最好约为1μm到5μm并在栅极下尽可能小的延展，但是这个距离范围约为0.5μm到3μm。同样，第二n⁺区86延展深度最好约为0.1μm到0.5μm。大于10¹⁸cm^-3的载流子浓度适合于n⁺区66。

p⁺区88和90的厚度最好约为0.3μm到2μm，区88在栅极触点72下的延展约为3μm到12μm。然而，p⁺区88在栅极触点下面延展的距离根据特定的应用来变化。特别地，在栅极触点下面p⁺区88之间的间隔可用来调整绝缘层70附近的电场。当p⁺区88之间的间隔减小时，在绝缘层70附近的电场随着减小。从1μm到5μm的间隔是适合的。大于10¹⁶cm^-3的载流子浓度适合于p⁺区88和90。最好选择漂移层12和p⁺区88的掺杂度使得漂移层12通过p⁺/n结的内建电势和在零栅极偏压的MOS栅极完全耗尽。

图7示出本发明的第三个备用方案，其中利用外延形成的双极型晶体管的p型导电基极区，并把基极区形成一个与图6相似的侧壁有台阶的台面。如图7所示，示出了免闭锁功率MOS双极型晶体管200的单元组合。本发明备用方案的单元示出在图7的G-G’线和H-H’线之间。通过环绕G-G’线和G-G’线镜象单元，可以形成多单元器件。图7示出了部分多单元器件。如本领域中的技术人员周知的，本发明的单元同样可以用来制作单单元器件。

如图7所示，本发明备用方案的MOS-双极型晶体管200包括在图5和6中描述的n型导电碳化硅的单晶体材料碳化硅衬底10和n型导电碳化硅的第一层12。

在第一层12上形成的是第二层14以提供p型基极层。第二层14最好外延生长并由p型导电碳化硅形成用于器件的p型基极层。如图7所示，外延层14被构图以便形成具有台阶284并延展到n^-层12的台面282。台面282的侧壁最好尽可能小的延展进入层n^-12，但是0.5μm的深度是可以接受的。从台阶284向漂移层12延展的台面282的侧壁是倾斜的，使得台面的底部比在台阶284处的台面宽度要宽。然而，这个斜度在图7示出的本发明方案中是不需要的。

示出在图7中的本发明方案的MOS-双极型晶体管同样包括形成在p型基极层14的邻近与n型碳化硅漂移层12相对的表面的n型碳化硅64的第一区，以提供用于MOS-双极型晶体管200的双极型晶体管的发射极区。最好经掺杂使n型碳化硅64第一区的载流子浓度高于n型导电层12，以便提供n⁺碳化硅的第一区64。欧姆触点同样形成在n型碳化硅64的第一区上，以便提供发射极触点28。

绝缘层70形成在邻近排列在台面82侧壁的第一层12上。欧姆触点形成在绝缘层70上以提供用于MOS晶体管的栅极触点72。绝缘层70最好是例如二氧化硅的氧化层，但是同样可由其它例如氮化硅、氮化铝或其它本领域中技术人员周知的材料制成。

MOS-双极型晶体管200同样包括形成在台面282侧壁底部的n^-漂移层12中并从侧壁延展到器件的栅极触点72下的n⁺碳化硅206的第二区。掺杂n⁺碳化硅86第二区最好提供高于n^-漂移层12的载流子浓度。n⁺碳化硅206的第二区同样最好邻近漂移层12的表面形成以便允许n⁺碳化硅206的第二区和导电带92接触。

p型碳化硅208和90区同样形成在邻近n⁺碳化硅206的第二区的p型基极层14和在台面282的台阶284上的p型基极层14中。碳化硅208的p型区延展进入栅极触点72下面的n⁺碳化硅206下面的n^-型漂移层12。掺杂碳化硅208和90的p型区最好提供大于p型基极层14的载流子浓度。因此，形成碳化硅90的p型区以便把流过n⁺碳化硅206的电子流转变成空穴注入到p型基极层。形成碳化硅208的p型区以便减少与栅极绝缘层70相关的场集聚效应，因此增加了MOS-双极型晶体管200的MOS晶体管部分的阻断电压。

MOS-双极型晶体管200同样包括电连接n⁺碳化硅206和碳化硅90的p区的导电带92。导电带92最好形成在绝缘层210上，其中绝缘层210形成在台面282的侧壁并延展进入台面282的台阶部分282。这个绝缘层210是氧化层。导电带92同样连接n⁺碳化硅206的第二区和p型基极层208以便使p型区208与n⁺碳化硅206的第二区在相同的电位上。如图7所示，p型区208最好延展到漂移层12的暴露表面上使得在p型区208、n型区206和p型区90之间相互接触。因此，形成p型区208使得可以暴露在台面282的底部附近的区域而不必延展到台面282上。为了减少器件所需的面积，p型区208延展经过台面282底部的距离最好保持在允许上述连接的最小尺寸。

p型基极层14的载流子浓度最好约为10¹⁶cm^-3到10¹⁸cm^-3，厚度约为0.3μm到5μm。第二n⁺区206的宽度最好约为1μm到5μm并在栅极下尽可能小的延展，但是这个距离范围可以约为0.5μm到3μm。同样，第二n⁺区206延展深度最好约为0.1μm到0.5μm。大于10¹⁸cm^-3的载流子浓度适合于n⁺区206。

p⁺区208和90的厚度最好约为0.3μm到2μm，区208在栅极触点72下的延展约为3μm到12μm。然而，p⁺区208在栅极触点下面延展的距离根据特定的应用来变化。特别地，在栅极触点下面p⁺区208之间的间隔可用来调整绝缘层70附近的电场。当p⁺区208之间的间隔减小时，在绝缘层70附近的电场随着减小。从1μm到5μm的间隔是适合的。大于10¹⁶cm^-3的载流子浓度适合于p⁺区208和90。选择漂移层12和p⁺区208的掺杂度最好使得漂移层12通过p⁺/n结的内建电势和在零栅极偏压的MOS栅极完全耗尽。

图5、图6或图7方案的工作与在图2和3中描述的器件是相似的。器件都提供了组合了双极型导电和MOS栅控制的碳化硅器件。因此，这些备用方案同样使用了允许栅极电压以器件发射极为参照的n型碳化硅衬底。当在漂移层中的p型注入区用于减少出现在MOS器件栅极绝缘层上的电场时，这些器件同样增加了击穿电压。此外，因为备用方案的MOS器件是集聚模式器件，可以使用碳化硅的电子集聚层迁移率。因此，可以获得20倍于反转层载流子迁移率的电子集聚层迁移率。这在MOS器件中提供了低的导通压降。

依照本发明的器件的导通伴随着集电极30上的正偏压(约3-10V)和在栅极72上的正偏压(约15-40V)的使用，同时发射极28保持在地电位。NMOSFET66、86和206的源极在关断状态时浮置，在工作中高于发射极电压接近3V(碳化硅用于p-n结的前向偏压降)。在栅极72上的正向偏压使nMOSFET导通。用于导通器件的栅极电压(V_g)是15V+V_t+3V，其中V_t是MOS器件的阈值电压。栅极相对源极的正向偏压允许电子流从集电极向npn晶体管的基极流动因此前向偏压它的发射极-基极结的通道。通过依靠导通npn晶体管把少数载流子注入低掺杂的漂移区，器件获得高的电流密度工作。因此，这个器件获得了具有相对低的前向压降的高电流密度。对于npn晶体管的基极电流限制于MOS晶体管的饱和电流，反过来导致LMBT的电流饱和特性。高的栅极电压允许高的基极电流进入npn晶体管，因此允许高的LMBT饱和电流。

当栅极电位与发射极电位相同时，器件进入前向阻断工作模式。这关断了NMOSFET并减少npn晶体管的基极电流到零。在npn晶体管的少数载流子随着它们的特性寿命衰退时，器件停止传送电流并保持集电极电压。这个电压由p-基极14到n^-漂移区的结和p⁺缓冲/栅极氧化物-n^-漂移区结来保持。p⁺区68、88和208阻止在器件前向阻断工作模式中在栅极绝缘层中形成高电场。

图6中器件的制作过程通过图7A到7H示出。如本领域中的技术人员从上述讨论可知的，用于图5中器件的制作过程与用于图6中器件的制作过程相似，主要区别是台面的形成和相应的注入。因此，用于图7中器件的制作过程同样是相似的，主要区别是n-型和p-型区掩膜的位置。

制作图5、6和7中器件的过程示出在图8A中，厚的n型层12利用例如在美国专利4,912,064中描述的外延生长工艺生长在n⁺衬底10上，在这里参考了前面全部的公开内容。如同上面讨论的，可选地使用n^-衬底和n⁺注入以提供n⁺层10和n^-层12。如图8B中所示，第二p型层14外延生长在第一n型外延层12上。n⁺区64形成在p型层14上。n⁺区64通过离子注入或外延生长形成。

图8C示出了通过在n型区64上形成掩膜100形成台面的第一步。掩膜100的宽度对应于台面82上部最宽处的尺寸。蚀刻n型区64、p型层14和掩膜100形成台面82的上部。掩膜100最好由具有与碳化硅区相似的蚀刻速率的材料形成。因此，当掩膜100蚀刻到碳化硅的暴露部分时形成了倾斜的侧壁。如在本领域中的技术人员周知的，掩膜100由然后被选择性加热的光刻胶层形成以便获得所要的蚀刻阻力。因此，例如如果掩膜100以与碳化硅相同的速率蚀刻，45度的倾斜侧壁将形成。倾斜侧壁使用在美国专利4,981,551中描述的技术进行蚀刻，在这里参考了前面全部的公开内容。

图8D示出了在通过蚀刻图8C的掩膜区形成的第一台面上形成的第二掩膜102的形成。如同图8C的掩膜100，确定图8D的掩膜102的尺寸以便定义台面82的底部的最大宽度和提供台阶部分84。蚀刻图8D的结构使得通过蚀刻掩膜102和从p型层14到漂移层12蚀刻的蚀刻过程完成台面82。如同掩膜100，掩膜102是光刻胶层，其中相对于碳化硅控制光刻胶蚀刻速率以便提供台面82的倾斜侧壁。

如图8E所示，p型区88和90通过使用第三掩膜104进行离子注入形成。掩膜104的形成最好放置p型区88在器件的栅极下面以便使p型区88延展到p型层14。掩膜14的形成同样放置p型区90在台面82的台阶部分84上。p⁺注入区88和90通过在美国专利5,087,576中描述的方法形成，在这里参考了前面全部的公开内容。

在形成p型区88和90后，图8F所示，去除掩膜104和形成用于n型区86的第四掩膜106。掩膜106的形成最好使n型区86从p型区延展到器件的栅极。n型区86通过使用掩膜106的离子注入形成。在形成n型区86和p型区88和90后，将结构退火，温度最好高于1500℃以激活注入离子。

在退火后，通过蚀刻环绕器件的独立台面结束器件制作。独立台面(未示出)通过第二层14和第一层12延展进入衬底10。另外，独立台面可以通过第二层14延展进入第一层12。在这种情况下，离子注入到暴露的n^-层12中，深度从约100到5μm，到台面边缘的距离约为5μm到500μm。使用的载流子的浓度从5×10¹⁶cm^-3到1×10¹⁷cm^-3以环绕独立台面形成低掺杂p型区。

在台面82、n型和p型区86、88和90形成后，绝缘/氧化层70形成在图8G所示的外延结构上。绝缘/氧化层70最好使用一种例如在普通许可的名为“减少在碳化硅的氧化层中缺陷的工艺”的美国专利申请08/554,319中描述的热氧化工艺，在这里参考了前面全部的公开内容，或者一种例如在美国专利5,459,107和美国专利申请08/554,319中描述的淀积氧化工艺，在这里参考了全部的公开内容。如果使用了热氧化工艺，最好的方案是使用碳表面晶片，在这里参考了前面全部的公开内容。

这里绝缘/氧化层70形成后，蚀刻该层以提供用于形成导电带92的开口。本发明触点的形成示出在图8H。栅极触点通过在绝缘/氧化层70上淀积导电层形成。如图8H所示，最好是钼的栅极材料72淀积在绝缘层70上并被构图以便延展在部分n型区86上。发射极触点28和可选导电带34通过在绝缘层70上形成开口可以同时形成，然后沉积镍或其它合适的触点材料在层14和12的暴露部分上。最后，集电极触点30通过镍或其它合适的触点材料的淀积形成在衬底的暴露面上。

在上面描述的关于图5到8H的每一个方案中，衬底和各层可以从6H、4H、15R或3C碳化硅组中选择形成，然而4H碳化硅用于上面描述的器件是最好的。用作欧姆触点的最好金属包括镍、硅化钽和铂。另外，铝/钛触点可用于形成本发明的的欧姆触点。虽然上面描述了特定的金属，但是可以使用在本领域中周知的其它金属形成欧姆触点。

关于上面描述的器件外延层和注入区的载流子浓度或掺杂水平，p⁺或n⁺导电型区和外延层应当在不导致过量制造缺陷的情况下尽可能的重掺杂。用于制造p型区的合适掺杂剂包括铝、硼或镓。用于制造n型区的合适掺杂剂包括氮和磷。铝是用于p⁺区的最好掺杂剂，最好是使用例如上面描述的高温离子注入把铝注入在p⁺区中，使用的温度约在1000℃和1500℃之间，最好大于1500℃。达到3×10¹⁷cm^-3的载流子浓度是适合n外延层的，然而载流子浓度最好为3×10¹⁶cm^-3或更小。

如在本领域中技术人员所理解的，外延层12和14的厚度决定于所要器件的工作特性。此外，这些工作特性受到在多单元器件中使用的单元数量和几何形状的影响。栅极的宽度决定于所要器件的工作特性、获得这些工作特性所使用单元的数量和使用单元自己的几何形状。

在附图和说明中，公开了发明的典型最好方案，虽然使用了特定的术语，但是仅仅是一般的和描述性的使用，不用于限制性的目的，发明的范围在下面的权利要求中宣布。

Claims (32)

1.一种MOS双极型晶体管单元，包括：

n型单晶体材料碳化硅衬底(10)；

邻近上述n型导电单晶体材料碳化硅衬底的n型碳化硅漂移层(12)，上述n型漂移层具有小于n型碳化硅衬底的载流子浓度；

在上述n型碳化硅漂移层上的p型碳化硅基极层(14)；

在上述p型基极层中的第一n型碳化硅区(18)；

在上述p型基极层中的栅极槽(16)，通过上述基极层和第一n型区延展到漂移层，以便提供部分n型区作为栅极槽的部分侧面；

在上述栅极槽的底部和侧面上的绝缘层(24)；

在上述邻近栅极槽排列的基极层中的第二n型碳化硅导电区(20)；

在上述绝缘层上的栅极触点(26)，延展到部分第一n型区之上；

在上述碳化硅衬底与漂移层相对的表面上的集电极触点(30)；

在上述基极层(22)中的p型碳化硅区，在上述第一n型区和上述第二n型区之间排列，上述p型区具有高于p型基极层的载流子浓度以便把流过上述第一n型区的电子流转变成空穴注入p型基极层；和

在上述第二n型碳化硅区上的发射极触点(28)。

2.依照权利要求1的单元，进一步包括：

在栅极槽底部的上述n型碳化硅漂移区中的p型碳化硅区(32)，具有高于p型基极层的载流子浓度。

3.依照权利要求1或2的单元，其中上述p型区和第一n型区形成p-n结以便提供隧道二极管。

4.依照权利要求1或2的单元，进一步包括：

在上述第一n型区和p型区之间的导电带(34)以便提供上述p型区到第一n型区的电连接。

5.依照权利要求3的单元，进一步包括：

在上述第一n型区和p型区之间的导电带(34)以便提供上述p型区到第一n型区的电连接。

6.一种MOS双极型晶体管单元，包括：

n型单晶体材料碳化硅衬底(10)；

邻近上述n型导电单晶体材料碳化硅衬底的n型碳化硅漂移层(12)，上述n型漂移层具有小于n型碳化硅衬底的载流子浓度；

在上述n型碳化硅漂移层上形成的p型外延碳化硅基极层(14)；

在上述p型基极层中邻近与n型碳化硅漂移层相对的表面形成的第一碳化硅n型区，

其中上述p型外延碳化硅基极层形成为具有侧面的平台，该侧面通过上述p型外延碳化硅基极层延展到n型漂移层；

在上述邻近侧面排列的n型漂移层上形成的绝缘层(70)，并排列在侧面；

在上述邻近平台侧面的漂移层中形成的第二n型导电碳化硅区(66、86、206)，上述第二n型导电区具有高于漂移层的载流子浓度；

在上述绝缘层上的栅极触点(72)，延展到部分第一n型区；

在上述碳化硅衬底相对漂移层的表面上的集电极触点(30)；

在上述基极层中的第一p型碳化硅区(68、88、90、208)和邻近第二n型导电区形成的第二p型区延展进入第二n型导电区下面和栅极触点下面的n型漂移区，上述第一和第二p型区是电连接的并具有高于p型外延基极层的载流子浓度，以便把流过上述n型区的电子流转变成空穴注入p型基极层；

在上述侧面底部形成的导电带(74、92)，以便电连接第二n型导电区和第一p型碳化硅区；和

在上述第一n型碳化硅区上的发射极触点(28)。

7.依照权利要求6的单元，其中第一和第二p型碳化硅区包括形成在邻近上述平台侧面的基极层中的p型碳化硅区和第二n型导电区并延展进入栅极触点下面。

8.依照权利要求6或7的单元，其中侧面的斜度小于60度。

9.依照权利要求6或7的单元，其中选择侧面的斜度以便当p型离子在上述漂移层中以预定深度注入时产生第二p型碳化硅区。

10.依照权利要求6或7的单元，其中上述侧面包括两个侧面以便在平台的侧面提供台阶；

其中上述第一和第二p型碳化硅区包括：

在邻近上述台阶的p型外延基极层中形成的第一p型碳化硅区(90)；和

在邻近上述第二n型导电区(86、206)的n型漂移层中形成的第二p型碳化硅区(88、208)，延展进入栅极触点下的n型漂移层并延展到p型基极层。

11.依照权利要求9的单元，其中形成上述第二p型区以便暴露在漂移层的表面上，其中上述导电带电连接第一p型区和第二p型区、第二n型区。

12.依照权利要求10的单元，进一步包括形成在上述漂移层和台阶之间的平台侧面上的绝缘层并延展到台阶上，其中在绝缘层上形成导电带。

13.依照权利要求6或7的单元，其中上述第二p型区延展到栅极触点下面的距离从3μm到12μm。

14.依照权利要求1、2、6或7的单元，其中第二n型导电区延展进入n型漂移层的距离从0.3μm到5μm。

15.依照权利要求1、2、6或7的单元，其中上述p型基极层的厚度约为0.3μm到5μm。

16.依照权利要求1、2、6或7的单元，其中上述n型漂移层的厚度约为3μm到500μm。

17.依照权利要求1、2、6或7的单元，其中上述n型漂移层的载流子浓度约为10¹²cm^-3到10¹⁷cm^-3。

18.依照权利要求1、2、6或7的单元，其中上述p型基极层的载流子浓度约为10¹⁶cm^-3到10¹⁸cm^-3。

19.一种MOS栅极双极型晶体管，包括多个权利要求1、2、6或7的单元。

20.一种形成MOS双极型晶体管的方法，包括：

在n型导电单晶体材料碳化硅衬底(10)上形成n型碳化硅漂移层(12)，上述n型漂移层具有小于n型碳化硅衬底的载流子浓度；

在上述n型碳化硅漂移层上形成p型碳化硅基极层(14)；

在上述p型基极层中形成第一n型碳化硅层(18)；

在上述p型基极层上形成第一栅极槽(16)并通过基极层和第一n型区延展到漂移层以便提供部分n型区作为部分栅极槽的侧面；

在上述栅极槽的底部和侧面形成绝缘层(24)；

在邻近栅极槽排列的上述基极层中形成第二n型导电碳化硅区(20)；

在上述绝缘层上形成栅极触点(26)并延展到部分第一n型区之上；

在上述碳化硅衬底相对漂移层的表面上形成集电极触点(30)；

在上述基极层中形成并排列在第一n型区和第二n型区之间的p型碳化硅区(22)，上述p型区具有高于p型基极层的载流子浓度，以便把流过上述第一n型区的电子流转变成空穴注入p型基极层；和

在上述第二n型碳化硅区上形成发射极触点(28)。

21.一种依照权利要求19的方法，进一步包括步骤：

在栅极槽底部的上述n型碳化硅漂移区中形成p型碳化硅区(32)并具有高于p型基极层的载流子浓度。

22.一种依照权利要求19或10的方法，其中形成上述p型区的步骤包括形成与第一n型区形成p-n结以便提供隧道二极管的p型区。

23.一种依照权利要求19的方法，进一步包括步骤：

在上述第一n型区和p型区之间的导电带(34)以便提供在上述p型区到第一n型区的电连接。

24.一种依照权利要求19的方法，进一步包括形成多个权利要求18所述的单元的步骤，以便提供多个电气并联的MOS栅极双极型晶体管。

25.一种依照权利要求19的方法，其中在n型导电单晶体材料碳化硅衬底上形成n型碳化硅漂移层的上述步骤包括在碳化硅衬底中注入n型离子，以便在衬底中和在衬底的漂移层中提供高的载流子浓度区。

26.一种形成MOS栅极双极型晶体管的方法，包括步骤：

在n型单晶体材料碳化硅衬底(10)上形成n型碳化硅漂移层(12)；

在n型碳化硅漂移层上形成p型碳化硅基极层(14)；

通过第一掩膜注入离子以便在基极层中形成n型碳化硅区(18、20)用于提供发射极区和漏极区；

通过第二掩膜注入离子以便邻近源极区形成p型碳化硅区(22)；

通过部分n型源极区和基极层并进入漂移层蚀刻出槽(16)以提供栅极槽；

在暴露的基极层和槽表面上形成绝缘层(24)；

在槽中和基极层上构图形成欧姆触点(26)以便提供栅极触点；

去除部分绝缘层以暴露形成在基极层中的发射极区；

在暴露的发射极区上形成发射极触点(28)；和

在碳化硅衬底相对漂移层的表面上形成源极/发射极触点(30)。

27.一种依照权利要求25的方法，其中通过掩膜层注入的步骤之后是对所得结构在大于1500℃退火的步骤。

28.一种依照权利要求25的方法，进一步包括在槽底部下面的n型漂移层中形成p型碳化硅区的步骤。

29.一种依照权利要求25的方法，进一步包括步骤：

暴露在基极层中形成的部分n型源极区和高载流子浓度的p型区；

在n型源极区和p型区的暴露部分上形成导电带(34)以电连接n型源极区到p型区。

30.一种依照权利要求25的方法，其中上述注入离子形成n型源极和发射极区的步骤包括从氮和磷的组中选择注入离子。

31.一种依照权利要求25的方法，其中上述注入离子形成p型高载流子浓度区的步骤包括从铝、硼或镓的组中选择注入离子。

32.一种依照权利要求25的方法，其中上述在n型单晶体材料碳化硅衬底上形成n型碳化硅漂移层的步骤包括步骤：

形成n型碳化硅衬底；和

在碳化硅衬底中注入n型离子以便在衬底中和在衬底中的漂移层中提供高载流子浓度区。

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