CN1120201A - 信号处理器 - Google Patents

Abstract

信号处理器包括第一数据处理单元，处理单元包括通过算术或逻辑操作对数据进行处理的处理装置和具有该信号处理器的无线收发两用机。为增加计算速度，特别是增加计算相关函数，或交叉相关函数或用FIR滤波器的数字滤波器的速度，提供与第一数据处理单元(4)并联的至少一其它数据处理单元(5)，单元(5)包括通过算术或逻辑操作对从加到第一数据处理单元(4)的数据中推演出的数据进行处理的处理装置(17，18，19)。

Description

信号处理器

本发明涉及第一信号处理器，该信号处理器包括一数据处理单元，处理单元包括通过算术或逻辑运算对数据进行处理的处理装置，本发明同样涉及包含有信号处理器的无线电收发两用机，该信号处理器包含带有处理装置的数据处理单元通过算术或逻辑操作进行处理数据。

供车辆使用的无线电收发两用机能执行复杂的算法以实时处理语音，一般而言为该目的使用信号处理器，另一种可能的技术方案是使用为该应用专门发展的特殊芯片，信号处理器应用的其它领域是例如音频，视频，医学和自动化技术。从由M.Kappelan和H.Mucke。发表的无线电杂志16/1993，页66至69，题目为“数字信号处理器的第一部分：完成特别要求的处理器”可以知道由已公开段落所定义的信号处理器类型，该处理器包括一个数据处理单元，该单元通过两个数据总线耦连到两个数据存储器。寻址单元通过两个地址总线对存储在数据存储器内的数据进行寻址，通过两个数据总线该寻址的数据加到数据处理单元。数据处理单元是由在输入侧的乘法器，加法器和累加器组成的。作为乘法器可以从两个数据总线同时接收要相乘的数据，在一个指令周期内数据可以一块相乘和相加。

一些信号处理器具有数据处理单元，该单元能够在一个指令周期内乘以两个被接收的数据，并且能够对所获得的积与先前累加器的内容加以求和，能够用该和重写累加器的内容。在另一处理器中，仅能使用缓冲的前一指令周期乘积的结果进行相加。由于额外的缓冲器，初始化这样信号处理器的数据处理单元需要附加的指令周期，数据处理单元通过管道处理方法对数据进行处理，在该方法中所接收的数据在不同的阶段，即不同的指令周期内加以处理。为此目地，两级管道处理的数据处理单元具有两个接收寄存器和一个输出寄存器的累加器，在特定的信号处理器内附加的缓冲存储器是必要的并将在以后加以解释，这样就形成了三级管道处理。

计算两个数据矢量的积和或标量积是这类信号处理器的典型应用，例如，当计算自相关函数和交叉相关函数时，或用FIR滤波器处理数字信号的时候，当算法需要很多的计算时间而又要实时执行的情况下，例如，在数字移动式收音机中，现有技术的信号处理器的计算速度不能满足要求，通过并行连接另一个数据处理单元而该另一单元通过附加的数据总线获得数据的方法提高计算速度需要很多电路和费用。

因此，本发明的目的是提供一信号处理器，仅需增加很少的电路和费用就可以增加它的计算速度。

在开头那段内所定义的那类信号处理器中该目标是如此完成的，其中至少一个与第一数据处理单元并联操作的第二处理单元包括一个处理装置，该装置处理从加到第一处理单元的数据中推演出来的处理数据。

和仅具有一个信号处理单元的信号处理器相比较，该信号处理器对所有下述情况都具有增加的计算速度，这里加到第一数据处理单元的数据，或第一数据处理单元对这些施加的数据加以推演而获得的中间值和输出值均被至少与第一数据处理单元相并联的另一个数据处理单元加以求值。为此目的，每一其它的以该方式操作的数据处理单元耦连到第一数据处理单元，进而，通过至少另一数据处理单元把第三个数据处理单元耦连到第一数据处理单元这具有特别的优点，在该情况下，输入值，即加到第一数据处理单元的数据，第一处理单元的中间值和输出值分别地被转送到第二数据处理单元，第二处理单元的输入数据，中间值或输出值被转送到第三数据处理单元。可将第二数据处理单元或第三数据处理单元的输入，中间值或输出值加到第四个数据处理单元。以这样的方式就可以连接任意数目的相互并联操作的其它数据处理单元。除了把数据提供给第一数据处理单元的数据总线之外这样的信号处理器不需要进一步的数据总线。附加的电路实质上限于获得其它的数据处理单元。和实现附加数据总线相比较，特别是获得一信号处理器而增加的所需芯片的表面是小的。在数据处理单元所执行的算术运算是乘除法和加减法，而逻辑运算的例子是与，非，或，或异-或组合。

在本发明所提供的实施例中，在同一个或另一个指令周期中，加到第一个数据处理单元的处理装置的数据也被加到至少另一个数据处理单元的处理装置中。

在许多情况下数据处理单元使用其分量等于要被处理的数据的矢量去计算结果，在其数目对应那个特定数据矢量的分量的若干指令周期内可以确定各个结果。如果用第一数据处理单元对一个数据矢量进行处理以确定一个结果，那末该矢量的分量仅部分地需要以确定进一步的结果，和如果在特定诸数据矢量中相同数据的位置变化了，使用诸处理单元在不同的指令周期内处理相同的数据才有意义，以便用不同的数据处理单元可以同时进行求结果的计算。如有必要，随时间移位数据可以简单地通过缓冲数据加以实现。

在本发明提供的实施例中，第一数据总线耦连到第一和至少另一数据处理单元的数据处理装置，其中，第二数据总线耦连到第一数据处理单元的数据处理装置，并通过安排在每一个其它数据处理单元的诸存储器装置耦连到每一个其它数据处理单元的数据处理装置以缓冲数据；和其中，如果存在着多个其它数据处理单元的话，所有的存储器装置串联连接。

许多信号处理器包括两个数据总线和一个信号处理单元。使用数据总线能同时地把数据传送到安放在处理单元内的乘法器，该乘法器能在一个指令周期内求出两个数据的积。本发明优先应用于这些信号处理器，并且由此增加了计算速度而无需其它的数据总线。信号处理器的扩展局限于在这样信号处理器的芯片上再增加至少另一个信号处理单元，这在技术上是简单的。在实施例中所描述的第一数据总线把数据提供给第一和至少另外一个数据处理单元，这些处理单元通过在为此而设置的处理装置对数据进行同时的处理。第二数据总线把数据加到第一数据处理单元的数据处理装置，和通过缓冲数据的存储装置送到每一个另外数据处理单元的处理装置。如果提供多于一个的另外数据处理单元，所有的存储器装置均串联连接以缓冲数据，以这样的方式由第二数据总线传送的数据随着时间移位，即在不同的指令周期内由诸数据处理单元加以处理。

计算自相关函数，交叉相关函数和用FIR滤波器的数字滤波可以作为这些信号处理器的典型应用，对于这些应用从数据矢量中形成标量积是必要的，数据处理单元在此用来从所提供的数据形成乘积和对乘积进行求和。为了确保这些函数的适当运算，最好是在数据处理单元内用来处理数据的诸处理装置的各在输入侧设置一乘法器，乘法器的输出耦合到算术/逻辑单元的第一输入，算述/逻辑单元的第二输入端耦联到累加器输出端和输出端耦合到累加器的输入。在输入端接收的数据首先由乘法器进行乘的运算和然后在算术/逻辑单元和累加器的协助下一块进行加法运算，在本情况下使用算术/逻辑单元作为加法器，为了不把信号处理器局限为这里所描述的，即乘积求和的功能，也把其它的算术或逻辑功能提供给第一数据处理单元的算术/逻辑单元。

为了限制实现信号处理器的电路成本，每一个其它数据处理单元的算术/逻辑单元最好被安排为加法器/减法器。

该简化的实施例对于计算标量积的典型应用是足够了，仅对第一数据处理单元的算术逻辑单元提供多种算术的或逻辑的运算，这样可以对信号处理器进行编程和使其使用通用化。

发明的实施例将参照附图加以解释。

图1.示出了信号处理器的方框图，

图2示出了图1信号处理器的部分，和

图3示出了具有图1和2给出的信号处理器的数字无线电话的电路框图。

图1的信号处理器具有多个功能单元耦联到其上面的总线系统1。总线系统具有传送数据，地址和传送信号的诸总线。例如，总线系统1具有数据总线系统和在此不加以详细描述的程序总线，寻址单元2向存储器单元3提供地址，以此读出相关的存储内容。存储单元3一般是由ROM和/或RAM构成的，进而这里提供了第一和第二数据处理单元4和5，它们用来处理由存储单元3读出的数据，处理单元5并不直接连到总线系统1的数据总线系统，但通过第一数据处理单元4接收数据，程序存储单元6通过程序总线连接到与总线系统1相连接的诸单元。

进而，外围单元7连接到总线系统1，该单元具有输入输出单元。控制单元8通过控制线连接到与总统系统1相连接的诸单元，控制单元8控制程序流动和协调单元2至7对总线系统1的使用。

图2示出了在图1的信号处理器的更多细节，存储单元3具有第一数据存储器3a和第二数据存储器3b，第一数据存储器3a耦连到第一数据总线9和第二数据存储器3b耦连到第二数据总线10，设置在寻址单元2内的第一和第二寻址单元2a和2b用来向第一数据存储器3a和第二数据存储器3b提供地址。

进而，给出了第一和第二数据处理单元4和5的结构。在第一数据处理单元4的输入侧设置了从第一数据总线9接收数据的第1寄存器11，第2寄存器12从第二数据总线10接收数据，两个寄存器11和12用来缓冲所接收的数据，从寄存器11和12所接收的数据被乘法器13执行乘法运算和并且由乘法器所形成的乘积P1通过寄存器20送到算术/逻辑单元14的第一输入。执行加法器或减法器功能的算术逻辑单元14的第二个输入端接收累加器15的存储内容，并且累加器的内容叉由算术/逻辑单元14的输出值加以重写。信号处理器也可以编程，使得算术/逻辑单元14执行其它的算术或逻辑运算。进而，算术/逻辑单元14的第一个输入可以直接接收从寄存器11来的数据，而不接收乘法器13输出的数据，从寄存器12的输出到算术/逻辑单元14的第二输入的直连代替到乘法器13的输入。累加器15的输出不是通过期数据总线9就是通过第2数据总线10分别地连接到存储单元3，数据总线9和10也用来把数据从存储单元3传送到累加器15，例如，例如初始化累加器。

第2数据处理单元5具有寄存器16，该寄存器接收在第二寄存器12缓冲的数据，并且缓冲它们和把它们传送给乘法器17，乘法器17另外接收在第一寄存器内缓冲的数据，从第一寄存器11的输出和从第三寄存器16的输出所获得的数据被相乘，相乘的结果P2通过寄存器21馈送到算术/逻辑单元18的第一输入，算术/逻辑单元18的第二输入耦连到累加器19的输出，该累加器被算术/逻辑单元18的输出值加以重写，在本例中该算术/逻辑单元18是简单的加法器/减法器，该单元可以但不一定非要执行其它的功能。类似于累加器15，通过第一或第二数据总线9或10累加器19耦连到存储单元3。

该信号处理器特别适合计算下列形式的许多n标量积： $c\left(i\right)=d\left(i\right)+\underset{j=0}{\overset{m-1}{\mathrm{\Σ}}}a\left(j\right)*b(j+i),i=\mathrm{0,1},\·\·\·\·\·\·,n-1$

a(j)和b(j+i)是能够被解释为具有m维的两矢量 a和 的分量的数据，数据矢量 a类似地用来计算所有的标量积c(i)。不同数据矢量 的数在该情况下是如，它对应着要被计算的标量积c(i)。用来计算标量c(i)的数据矢量

的诸分量部分地是相同的，这可以从公式中呈现出来。值d(i)表示相关的两个累加器15和19被初始化并且开始计算两个标量积c(i)和c(i-1)的初始值(在本实施例中该值是0)。具体而言，当计算自相关函数和交叉相关函数时和使用FIR滤波器计算数字滤波时，就形成了这样的标量积。

参看下表，通过计算标量积c(0)和c(10)的例子进一步阐述平行地计算两个标量积。

                              表

在表第一栏的行1至m＋3用来解释信号处理器所需要的指令周期为m＋3。X1和X2分别表示寄存器12和16的输出值和存储的内容。Y对应着寄存器11输出所呈现的值。乘法器13和17的乘积在栏P1和P2内描述。a1和a2是累加器15和19的存储内容。在计算两个矢量积c(i)之前，在d(i)＝0时对a1和a2进行初始化而并不损失其一般性。参看图2进一步解释的信号处理器依照管道处理原理对数据进行处理。在本例中使用三级管道处理，即数据处理单元有三级。使用数据总线9和10转送的数据在连续的三个指令周期内通过该三级。在第一级内数据加到安置在输入侧的寄存器11，12和16内。在第二级由乘法器13和17对在前一指令周期内存在寄存器11，12和16的数据进行乘法运算并同时形成乘积P1和P2，该乘积P1和P2缓冲在寄存器20和21内。在第三级在前一指令周期缓冲在寄存器20和21内的乘积P1和P2被同时加到累加器15和19的内容。包括象本发明实施例那样在寄存器20和21进行缓冲的管道过程的第二级在所有信号处理单元内都是必要的，它们的数据处理单元不能在一个指令周期内执行对从累加器15和19的内容所形成的积进行求和和乘法运算。在信号处理器内如果进行该运算，第二级或分别在寄存器20和21进行缓冲可以省略。

数据总线9和10把存储在数据存储器3a和3b的数据提供给寄存器11和12。为了为特定的指令周期读出必要的数据，寻址单元2以程序控制方式向数据存储器3a和3b提供必要的地址。为了计算标量积c(0)和c(1)，在最初的三个指令周期内先进行初始化。

在第一个指令周期内数据存储器3b传送值b(0)至寄存器12，在第二个指令周期内值b(0)再转送到第二数据处理单元5的寄存器16。数据a(0)和b(1)从数据存储器3a和3b读出并写入到第一数据处理单元4的寄存器11和12。

在第三个指令周期乘法器13从先前第二指令周期的寄存器11和12的存储内容产生乘积P1＝a(0)*b(1)和把P1存入寄存器20。乘法器17从先前第二指令周期的寄存器11和16的存储内容产生乘积P2＝a(0)*b(0)和把P2存入寄存器21。类似前面的指令周期，寄存器16的存储内容由寄存器12的存储内容加以重写。现在就可以进一步写入数据a(1)和b(2)到寄存器11和12。

随着所描述的最初三个指令周期初始化就结束了，在第一指令周期内寄存器11和16有确定的存储内容，在第一和第二指令周期内存储在寄存器20和21的值P1和P2是不确定的，在初始化过程中累加器15和19的存储内容分别被置为d(1)和d(0)，在本例中即为值零。

在第四个指令周期这里首先对在先一个指令周期内由乘法器13和17所确定现存在累加器15和19内的乘积P1和P2进行求和。进一步的数据处理类似于上面描述的信号处理器的操作和能够从与图2相关的表中得到。在指令周期m＋3累加器15和19的存储内容a1和a2等于标量积c(1)和c(0)，标量积通过数据总线9和10传送到存储单元3，并且存在那里以供进一步的处理。然后，下两个标量积c(2)和c(3)的计算可以平行地进行。

如果忽略初始化的几个指令周期，当进行所说类型的标量计算时，和仅具有单个数据处理单元的信号处理相比较，本信号处理器提供了加倍的计算速度。在原理上，如果计算标量积所需的数据也至少部分地用来计算一个或各种其它的标量积的话，总是可以实现计算速度的增加。

为了增加计算速度，具有和第二数据处理单元5类似结构的其它数据处理单元(未示出)可以包含在信号处理器内。这些其它数据处理单元的所有输入侧寄存器均与寄存器12和16串联连接，寄存器11的输出连接到所有数据处理单元乘法器的输入，附加数据处理单元所计算的标量积通过数据总线9或10转送到存储单元3并存在那里以供近一步的处理。最好，第二数据处理单元5和任何其它数据处理单元均不需要附加的数据总线，这样附加的电路就微不足道了。

寄存器11，12，20和21分别用来确保无误的管道处理，使用足够快的信号处理器，两级管道处理可以实现，这样寄存器20和21就变为冗余的了。

在图3所示的数字无线电话的电路方框图电路具有发射和接收通路，从话筒30接收到的语音信号通过模拟-数字转换器31转换为二进制编码的数据字，数据字送到信号处理器32，在图3内的信号处理器32的方框33至39表示由信号处理器所执行的各种功能，框33对由模拟-数字转换器31产生的数据块进行语音编码，此后框34执行信道编码而最后框35执行加密。这些加密的数据字是在调制器40内进行GMSK调制。该调制器连接到信号处理器32的输出，此后，调制的数字信号在数字-模拟转换器41内转换为模拟调制的信号。这此调制的模拟信号加到发射电路42，该电路产生无线电信号并且通过天线43被辐射出去。这样描述的路径表示数字无线电话的发射路径。

数字无线电话的接收路径将描述如下：从天线44接收的模拟无线电信号在接收电路45内进行处理和模拟调制信号加到模拟-数字转换器46。由模拟-数字转换器46产生的数字调制信号在解调器47内解调和加到信号处理器32。在信号处理器32内的框39表示解调信号的以后量化。然后，框38内执行解密。在框37内信道解码和在框36内语言解码以后，信号处理器32将数字数据字加到数字-模拟转换器48，该转换器把模拟语言信号加到扬声器49。

信号处理器32不仅仅作为无线电话在移动无线电站的移动站内使用，而且还可以在这样系统的基站内使用。参考图2解释的信号处理器的结构进而并不局限到信号处理器。例如该结构还可以在专门为移动无线(移动站和基站)的无线收发两用机发展的微处理机或芯片内实现。

Claims (8)

1.包括第一数据处理单元(4)的信号处理器，该第一数据处理单元包括通过算术或逻辑运算对数据进行处理的处理装置(13，14，15)，其特征是，与第一数据处理单元(4)并联操作的至少一第二数据处理单元(5)包括对从加到第一数据处理单元(4)的那些数据推演的数据进行处理的处理装置(17，18，19)。

2.权利要求1的信号处理器，其特征是，加到第一数据处理单元(4)的处理装置(13，14，15)的数据在同一个指令周期内也加到至少一其它数据处理单元(5)的处理装置上(17，18，19)。

3.权利要求1或2的信号处理器，其特征在于，加到第一数据处理单元(4)的处理装置(13，14，15)的数据在另一指令周期内加到至少一其它数据处理单元(5)的处理装置(17，18，19)。

4.权利要求1至3中任一个的信号处理器，其特征是，第一数据总线(9)耦接到第一和至少另一个数据处理单元(4，5)的数据处理装置(13，14，15)，第二数据总线(10)耦接到第一数据处理单元(4)的数据处理装置(13，14，15)，并且通过安置在每一个其它数据处理单元(5)的存储装置，耦接到每一其它数据处理单元(95)的数据处理装置，以缓冲数据，如果有多个其它的数据处理单元，所有这些存储装置(16)均串联连接。

5.权利要求1至4中任一个的信号处理器，其特征是，配置数据处理单元(4，5)从所提供的数据形成乘积和对乘积进行求和。

6.权利要求5的信号处理器，其特征是，在数据处理单元(4，5)内的数据处理装置(13，14，15，17，18，19)在其输入侧具有-乘法器(13，17)，该乘法器的输出耦连到算术/逻辑单元(14，18)的第一输入端，该算术/逻辑单元(14，18)第二输入端耦连到累加器(15，19)的输出端，该算术/逻辑单元(14，18)的输出端耦连到累加器的输入端(15，19)。

7.权利要求5或6的信号处理器，其特征是，在每一其它数据处理单元(5)的算术/逻辑单元(18)均设置为一加法器/减法器。

8.具有信号处理器的无线收发两用机，该信号处理器具有通过算术或逻辑运算对数据进行处理的处理装置(13，14，15)的一第1数据数理单元(4)，其特征是，与数据处理单元(4)并行操作的至少一其它数据处理单元(5)具有对从加到第一数据处理单元(4)的数据中推演出的数据进行处理的处理装置(17，18，19)。

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