CN1113407C - 形成沟槽隔离结构的方法 - Google Patents

形成沟槽隔离结构的方法 Download PDF

Info

Publication number
CN1113407C
CN1113407C CN99107542A CN99107542A CN1113407C CN 1113407 C CN1113407 C CN 1113407C CN 99107542 A CN99107542 A CN 99107542A CN 99107542 A CN99107542 A CN 99107542A CN 1113407 C CN1113407 C CN 1113407C
Authority
CN
China
Prior art keywords
film
substrate
groove
sio
solution
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN99107542A
Other languages
English (en)
Other versions
CN1234607A (zh
Inventor
小柳贤一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=14686837&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=CN1113407(C) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1234607A publication Critical patent/CN1234607A/zh
Application granted granted Critical
Publication of CN1113407C publication Critical patent/CN1113407C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02219—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen
    • H01L21/02222—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and nitrogen the compound being a silazane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02323—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen
    • H01L21/02326—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of oxygen into a nitride layer, e.g. changing SiN to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Abstract

提供形成沟槽隔离结构的方法，可防止如形成在隔离沟槽上的隔离介质的空隙、裂缝和凹部的缺陷产生而没有如隔离区扩大、隔离能力降低和漏电增加的问题。该方法包括：在半导体衬底中形成隔离沟槽以从衬底主表面暴露沟槽顶部；用过氢化硅氮烷聚合物溶液通过旋涂法覆盖衬底的整个主表面，从而形成覆盖衬底的整个主表面的溶液膜，沟槽完全被溶液膜填充；通过化学反应将溶液膜转变成硅氧化物膜；有选择地去除覆盖衬底的主表面的硅氧化物膜，留下部分氧化物膜充当沟槽隔离结构的隔离介质。

Description

形成沟槽隔离结构的方法
本发明涉及半导体器件制备，特别是涉及使用旋涂法形成位于半导体器件上的沟槽隔离结构的方法。
一般半导体器件隔离结构用于将半导体元件或如有源区的晶体管、电阻和电容器的元件与其它半导体元件或同一半导体衬底上的邻近有源区内的元件电隔离。
近年来，随着大规模集成电路(LSIs)的集成水平的提高，越来越需要使隔离区变窄。因此，对于公知的通过在硅(Si)半导体衬底的主表面上选择氧化产生构图的隔离介质而形成隔离区的硅局部氧化法(LOCOS)，不能实现对应所需要的集成水平的隔离区。
为满足此需要，常使用“沟槽隔离结构”，其中邻近有源区通过隔离介质相互隔离，隔离介质填充在垂直形成于半导体衬底的沟槽中。隔离介质一般由二氧化硅(SiO2)形成。沟槽按照隔离区的所需要的图形在衬底形成，然后有选择地形成隔离介质来填充沟槽。与传统的LOCOS法完成的隔离区相比，沟槽隔离结构可降低隔离沟槽(即隔离区)的宽度。因此，沟槽隔离结构可产生对应LSIs最近的高集成水平的较窄隔离区。
参考图1A-1E，如下解释形成沟槽隔离结构的传统方法。在该方法中，不用说有许多隔离沟槽形成在半导体衬底中，相互电隔离相邻有源区。然而，为简化说明起见，下面只描述并解释一个沟槽隔离两个相邻有源区。
已知化学气相淀积法(CVD)可有效地选择形成SiO2的隔离介质，填充精细的隔离沟槽(即宽度约0.1μm)，这是因为CVD产生良好沟槽填充性能的SiO2，换句话说，CVD所产生的SiO2(即CVD-SiO2)具有良好沟槽填充性能。在如下参考图1A-1E解释的传统方法中，使用可产生较好沟槽填充性能的SiO2的高密度等离子体CVD。
首先，充当基层氧化物的厚度约20nm的SiO2膜105通过衬底101的热氧化形成在单晶硅Si衬底101的主表面。然后，厚度200nm的氮化硅(Si3N4)膜106通过减压CVD形成在SiO2膜105上。Si3N4膜106用作隔离沟槽的掩模。此阶段的状况如图1A所示。
下一步，通过涂覆在Si3N4膜106上形成光刻胶膜(未示出)之后，经过通常的暴光和显影处理使光刻胶膜形成图形。构图的光刻胶膜具有对应所需要的隔离沟槽的平面形状的图形。换句话说，光刻胶膜具有对应所要形成的隔离沟槽的窗口。
使用构图的光刻胶膜充当掩模，Si3N4膜106和SiO2膜105通过干蚀刻连续构图。因此，形成孔118穿透Si3N4膜106和SiO2膜105。具有对应光刻胶膜的窗口的平面形状的孔118可抵达衬底101的主表面，如图1B所示。
去除光刻胶膜之后，使用Si3N4膜106充当掩模，衬底101的主表面可通过干蚀刻有选择并垂直地去除，从而在衬底101形成隔离沟槽103，如图1C所示。隔离沟槽103具有对应光刻胶膜的窗口的平面形状。例如，沟槽103的宽度0.1μm，其深度0.5μm，高宽比为5(＝0.5/0.1)。
接着，如图1D所示，在Si3N4膜106上形成SiO2膜113以覆盖衬底101的整个主表面。通过可产生较好沟槽填充性能的SiO2的高密度等离子体CVD完成SiO2膜113的形成工艺。结果，在Si3N4膜106上淀积SiO2膜113，同时在沟槽103和穿透孔118中淀积。此阶段的状况如图1D所示。
然后通过化学机械抛光(CMP)抛光SiO2膜113，直至底层Si3N4膜106的表面被暴露。因此，去除SiO2膜113，而位于Si3N4膜106表面下的部分SiO2膜113留下，同时Si3N4膜106表面被平面化。
最后，剩余的Si3N4膜106和底层SiO2膜105通过湿蚀刻连续被去除。结果，如图1E所示，只有位于Si3N4膜106表面下的部分SiO2膜113留下。剩余部分的SiO2膜113充当隔离介质，几乎所有的SiO2膜113位于沟槽103中而且其顶部从衬底101的主表面突出一个对应膜106和105的总厚度的高度。沟槽103和剩余SiO2膜113组成沟槽隔离结构102从而电隔离两个相邻有源区A01和A102。
对于如图1A-1E所示的形成沟槽隔离结构的传统方法，空隙(即未填充部分)114可在通过高密度等离子体CVD形成SiO2膜113的处理期间趋于在剩余SiO2膜113(即隔离介质)中形成，如图1D所示。这由于隔离沟槽103的宽度窄而高宽比高而引起。在这种情况下，尽管可产生较好沟槽填充性能的SiO2的高密度等离子体CVD用于形成SiO2膜113中，整个沟槽103难于被SiO2膜113填充。
如果空隙114存在于隔离介质113，不仅沟槽隔离结构102的机械强度而且其电隔离能力将降低。同时，在SiO2膜113的CMP处理之后空隙114可能在衬底101的主表面上出现，如图1E所示。在这种情况下，暴露的空隙114将导致上覆布线层或线(在随后的工艺中形成)断裂或断开的问题。
作为如图1A-1E所示的上述传统方法的改进，已研制使用不同条件的高密度等离子体CVD的方法。在该方法中，通过增强的等离子体蚀刻作用防止空隙114产生。
对于使用不同CVD条件的改进方法，尽管空隙114可防止，但是膜106和105的孔118与隔离沟槽103的顶部的附近趋于被增强的等离子体蚀刻作用蚀刻。结果，如图2所示，孔118的侧壁与沟槽103倾斜。就图1A-1E的传统方法而论，沟槽103与孔118的倾斜侧壁115导致沟槽103或隔离区实际扩大，传统方法与缩小隔离区的需要恰恰相反。此外，扩大的沟槽103将产生由于隔离能力降低而导致增加漏电的问题。
另一方面，已知所谓的“旋涂”可有效产生较好沟槽填充性能的SiO2。旋涂工艺可称为“旋涂玻璃(SOG)”工艺。当使用该旋涂法或SOG工艺，含硅材料的溶液滴在Si衬底的主表面(或位于衬底上的层)，同时在水平面上旋转衬底，从而由于离心力作用在Si衬底的整个主表面(或位于衬底的层)上形成溶液的均匀涂覆膜。随后，加热衬底101从涂覆膜上蒸发或挥发溶液的溶剂，并引起含硅材料与气氛中存在的氧化学反应，从而在衬底101的整个主表面(或位于衬底的层)上形成SiO2膜。
对于使用旋涂工艺的方法，由于含硅材料的溶液滴在衬底的表面(或位于衬底的层)并在离心力作用下涂覆其上，这将产生优良沟槽填充性能。作为含硅材料的溶液，一般使用分散在有机溶剂如乙醇中的含氢氧化硅(即硅烷醇、SiOH4)的溶液。
使用上述旋涂法或SOG处理的形成沟槽隔离结构的传统方法如图3A和3B所示。
首先，以图1A-1E所示的相同上述传统方法，在有SiO2膜105和Si3N4膜106的Si衬底101上形成隔离沟槽103，如图3A所示。然后使用含分散在有机溶剂中的SiOH4的溶液通过旋涂工艺，在Si3N4膜106上形成SiOH4溶液的膜107，覆盖衬底101的整个主表面。在此阶段，膜107填充整个沟槽103和整个孔118，如图3A所示。
随后，SiOH4溶液的膜107进行规定的热处理，从而由于水解和脱水缩合反应将膜107转变成SiO2膜104。
最后，以图1A-1E所示的相同上述传统方法，位于Si3N4膜106表面上的SiO2膜104通过CMP有选择地去除，然后Si3N4膜106和SiO2膜105通过湿蚀刻连续去除。结果，位于Si3N4膜106表面下的部分SiO2膜104留在沟槽103和孔118中，从而形成电隔离两个相邻有源区A101和A102的沟槽隔离结构102，如图3B所示。
然而，使用如图3A和3B所示的旋涂法的传统法具有如下问题。
在将含硅材料膜107转变成SiO2膜104的热处理工艺期间，由于脱水缩合反应在膜107上发生大体积收缩。结果，位于沟槽103和孔118的部分SiO2膜104(即隔离介质)不能阻挡收缩作用，导致剩余SiO2膜104中产生裂缝117，如图3B所示，与剩余部分相比，SiO2膜104(即隔离介质)具有相对较大的厚度或高度。
而且，已知SiOH4脱水缩合反应所产生的SiO2膜104含有大量SiOH4集团且由于不够致密，膜104多孔。SiO2膜104的这些性能对有选择去除SiO2膜104的CMP工艺和/或去除Si3N4膜106和SiO2膜105的湿蚀刻处理造成有害影响。结果，剩余SiO2膜104的顶部趋于降低并在沟槽103中形成凹部或坑116，如图3B所示。
特别是当基层SiO2膜105通过热氧化形成时，凹部或坑116容易形成。这是由于SiOH4溶液的膜107化学反应所产生的SiO2膜104在蚀刻速率上比通过去除SiO2膜105的湿蚀刻工艺中的热氧化所形成的SiO2膜105要大。
如上所述，如图1A-1E所示的传统方法的问题在于空隙106趋于形成在隔离沟槽103的剩余SiO2膜113中。如图2所示的传统方法解决了与空隙106有关的该问题。然而，问题在于隔离区扩大，隔离能力降低，并增加了漏电。如图3A和3B所示的传统方法的问题在于裂缝117和/或凹部116趋于形成在隔离沟槽103的剩余SiO2膜104上。
因此，本发明的目的是提供形成沟槽隔离结构的方法，沟槽隔离结构可防止如形成在隔离沟槽中隔离介质的空隙、裂缝和凹部的缺陷产生而没有如隔离区扩大、隔离能力降低和漏电增加的问题。
本发明的另一目的是提供形成沟槽隔离结构的方法，可用介质填充宽度约0.1μm的精细隔离沟槽。
通过下列描述，本领域技术人员将对上述目的和未特别提及的其它目的一目了然。
按照本发明的形成沟槽隔离结构的方法包括如下第一至第四步骤。
在第一步骤中，在半导体衬底上形成隔离沟槽，并从衬底主表面暴露沟槽顶部。
第二步骤中，通过旋涂法用过氢化硅氮烷聚合物溶液涂覆衬底的整个主表面，从而形成覆盖衬底整个主表面的溶液膜。沟槽完全被溶液膜填充。
溶液膜可直接形成在衬底主表面上或经任何中间膜间接形成在衬底主表面上面。
第三步骤中，由于化学反应覆盖衬底主表面的溶液膜转变成覆盖衬底主表面的硅氧化物膜。
第四步骤中，有选择地去除覆盖衬底主表面的硅氧化物膜，从而在沟槽中留下用作沟槽隔离结构的隔离介质的部分氧化物膜。
对于按照本发明的形成沟槽隔离结构的方法，形成过氢化硅氮烷聚合物溶液膜，并在第二步骤中通过使用具有良好沟槽填充性能的旋涂层涂覆半导体衬底整个主表面。然后，在第三步骤中由于化学反应覆盖衬底主表面的溶液膜转变成硅氧化物膜。因此，尽管隔离沟槽的约0.1μm小宽度，可完美形成硅氧化物膜来填充整个沟槽而没有如隔离区扩大、隔离能力降低和漏电增加的问题。
此外，由于通过旋涂法形成过氢化硅氮烷聚合物溶液膜，在沟槽中即隔离介质中的硅氧化物膜剩余部分不会形成空隙。过氢化硅氮烷聚合物溶液膜在第三步骤的转变成硅氧化物膜期间几乎没有收缩，因此在隔离介质中不会形成裂缝。
而且，由于化学反应从过氢化硅氮烷聚合物溶液膜产生的硅氧化物膜致密且耐蚀刻性高。因此，在第四步骤的去除未用部分的硅氧化物膜的工艺(即CMP工艺)和去除形成在衬底主表面上的其它膜(氮化硅或二氧化硅膜)的工艺(即湿蚀刻工艺)中几乎没有影响硅氧化物膜。结果，在隔离介质中不会形成凹部和坑。
如上所述，对于本发明的形成沟槽隔离结构的方法，尽管隔离沟槽精细，具有约0.1μm的小宽度，但仍可防止产生如空隙、裂缝和凹部的隔离沟槽缺陷而没有如隔离区扩大、隔离能力降低和漏电增加的问题。换句话说，尽管隔离沟槽具有约0.1μm的小宽度，在隔离沟槽中可完美形成隔离介质。
在按照本发明方法的优选实施例中，第三步骤是在含有从由氧、臭氧和水蒸气组成的组中选择的至少一个的气氛下完成的热处理。这确保了在第三步骤中通过化学反应将过氢化硅氮烷聚合物转变成硅氧化物。
在按照本发明方法的另一优选实施例中，第三步骤在350℃或更高的温度下进行。这确保了在第三步骤中通过化学反应将过氢化硅氮烷聚合物转变成硅氧化物。
在按照本发明方法的还有一优选实施例中，在第三和第四步骤之间提供在700℃-1100℃温度范围内通过热处理使硅氧化物膜致密的步骤。如温度低于700℃，硅氧化物膜在随后的工艺步骤中可能释放一些气体和/或收缩，从而对随后的工艺步骤造成不良影响。如温度高于1100℃，由于热量可能导致半导体衬底退化。
在按照本发明方法的再一优选实施例中，在第二和第三步骤之间提供在惰性气氛下通过热处理挥发含在过氢化硅氮烷聚合物膜中的溶剂的步骤。在该实施例中，附加优点在于过氢化硅氮烷聚合物膜中所含的溶剂可不改变其膜的质量就能去除。
在按照本发明方法的还有再一优选实施例中，在第一和第二步骤之间提供通过氧化衬底主表面在隔离沟槽的顶部倒圆侧壁的步骤。在该实施例中，由于侧壁在隔离沟槽的顶部被弄圆，可防止在衬底中产生的电场在隔离沟槽顶部的角集中。因此，附加优点在于进一步抑制漏电，提高能达到的耐压。
在按照本发明的形成沟槽隔离结构的方法中，第一步骤可通过任何工艺来完成。第二步骤中可采用任何旋涂工艺来实现旋涂层。过氢化硅氮烷聚合物溶液可通过如将过氢化硅氮烷聚合物分散在合适溶剂(优选有机溶剂)中而方便产生。作为有机溶剂，优选使用如二甲苯或二丁醚。如果通过过氢化硅氮烷聚合物溶液膜的化学反应可形成硅氧化物膜，可采用任何工艺来完成第三步骤。尽管一般采用热处理来达到这一目的，但为此可采用其它任何工艺。第四步骤可采用如CMP工艺和干或湿蚀刻工艺的任何工艺。
为了使本发明容易实施，现参考附图描述。
图1A-1E是分别表示形成沟槽隔离结构的传统方法的部分截面图。
图2是表示形成沟槽隔离结构的另一传统方法的部分截面图。
图3A和3B是分别表示形成沟槽隔离结构的再一传统方法的部分截面图。
图4A-4G是分别表示按照本发明第一实施例形成沟槽隔离结构的方法的部分截面图。
图5是表示在按照本发明第一实施例的方法中过氢化硅氮烷聚合物膜的热处理工艺的流程图。
图6A-6E是分别表示按照本发明第二实施例形成沟槽隔离结构的方法的部分截面图。
参考附图下面详细描述本发明的优选实施例。
第一实施例
参考图4A-4G如下解释按照本发明的第一实施例的形成沟槽隔离结构的方法。
图4A-4G中，尽管实际上许多隔离沟槽形成在半导体衬底上以相互电隔离相邻有源区，而为简化起见下面只说明和解释隔离两个相邻有源区的仅一个沟槽。
如图4A所示，首先充当基层氧化物的厚度约20nm的SiO2膜5通过衬底1的热氧化形成在单晶Si衬底1的主表面上。然后，厚度约200nm的Si3N4膜6通过减压CVD形成在SiO2膜上。Si3N4膜6用作隔离沟槽的掩模。此阶段的状态如图4A所示。
在此阶段中，与膜5和6相同的SiO2膜和Si3N4膜形成在衬底1的背表面。然而，由于与本发明没有关系且在随后工艺中被去除，这里将其省略。
接着，通过涂覆在Si3N4膜6上形成光刻胶膜(未示出)之后，利用通常的光刻技术使光刻胶膜形成图形。构图的光刻胶膜具有对应所需要的隔离沟槽的平面形状的图形，换句话说，具有对应要形成的隔离沟槽的窗口。
使用构图的光刻胶膜充当掩模，Si3N4膜6和SiO2膜5通过干蚀刻连续形成图形。因此，形成孔18穿透Si3N4膜6和SiO2膜5。具有对应光刻胶膜的窗口的平面形状的孔18可抵达衬底1的主表面，如图4B所示。
去除光刻胶膜之后，利用Si3N4膜6充当掩模通过干蚀刻衬底1经其主表面可选择并垂直地被去除，从而在衬底1垂直形成隔离沟槽3，从衬底1的主表面暴露沟槽3的顶部，如图4C所示。隔离沟槽3具有对应光刻胶膜的窗口的平面形状。例如，沟槽3的宽度为0.1μm而其深度为0.5μm，其高宽比为5。
上述处理步骤与图1A-1E所示的传统方法一样。
随后，如图4D所示，衬底1的整个主表面用过氢化硅氮烷聚合物[(SiH2NH)n]溶液膜7覆盖。位于Si3N4膜6上的膜7厚度约为400nm。[(SiH2NH)n]溶液膜7利用旋涂工艺以下列方式形成。
首先，将液体[(SiH2NH)n]分散在液体二甲苯中产生[(SiH2NH)n]溶液。然后，所得的[(SiH2NH)n]溶液滴在Si3N4膜6的表面上，同时水平面上旋转衬底1。因此，形成[(SiH2NH)n]溶液的均匀膜7，覆盖衬底1的整个主表面。结果，如图4D所示，尽管沟槽3的宽度窄至0.1μm而其高宽比高至5，但沟槽3完全被膜7填充。不象图1A-1E所示的传统方法，在位于沟槽3和孔18的部分膜7上不会形成空隙。
旋涂工艺的一般条件是衬底1的旋转速度设定为4000rpm而旋转时间设定为20秒。
此后，对Si3N4膜6上的[(SiH2NH)n]溶液膜7进行热处理工艺，从而将膜7转变成SiO2膜4。该热处理工艺包含图5所示的三个步骤S1、S2和S3。
步骤S1中，具有[(SiH2NH)n]溶液膜7的衬底1在惰性气氛下200℃放置在热板(未示出)上3分钟，从而从膜7上挥发有机溶剂(即二甲苯)。
步骤S2中，具有[(SiH2NH)n]溶液膜7的衬底1放置在水蒸气(H2O)气氛下的电炉(未示出)中400℃下60分钟，从而将[(SiH2NH)n]溶液膜7转变成SiO2膜4。步骤S2可在用氧气(O2)或臭氧(O3)气氛替代水蒸气(H2O)气氛下完成。
步骤S2中，按照如下反应式(1)将[(SiH2NH)n]膜7转变成SiO2膜4。
(1)
从反应式(1)可看出，过氢化硅氮烷SiH2NH与水蒸气分解所产生的活化氧(O)反应，结果，产生二氧化硅(SiO2)和氨(NH3)。此氨在反应式(1)所示的反应中充当催化剂，因此，含在膜7中的SiH2NH完全转变成SiO2且膜7完全不含SiH2NH。因此，SiO2膜4密度高。同时，由于膜7经过转变成SiO2膜4几乎没有收缩，在膜4上不会形成裂缝。因此，SiO2膜4具有良好的耐蚀刻性。
步骤S3中，具有所得的SiO2膜4的衬底1放置在900℃的惰性气氛电炉中60分钟，从而从膜7中去除如过量氨和水的杂质。经过此步骤S3，SiO2膜4进一步致密，密度更高。
此阶段的状况如图4E所示。
随后，通过膜7热处理形成的SiO2膜4利用CMP工艺抛光直至Si3N4膜6的表面被暴露。因此，如图4F所示，只留下部分位于沟槽3和穿透孔18的SiO2膜4。剩余部分SiO2膜4的顶部大致平坦。
然后使用加热到如160℃的热磷酸通过湿蚀刻工艺去除Si3N4膜6。然后使用缓冲氢氟酸通过湿蚀刻工艺去除SiO2膜5。因此，如图4G所示，在衬底1上形成沟槽隔离结构2a，沟槽3中的剩余SiO2膜4充当结构2a的隔离介质。
沟槽3中的剩余SiO2膜4在Si3N4膜6的蚀刻处理期间并未蚀刻。然而，在SiO2膜5的蚀刻处理期间被蚀刻。因此，剩余SiO2膜4(即隔离介质)的顶部轻微从衬底1的主表面伸出，如图4G所示。实际上经过按照第一实施例的上述方法形成的沟槽隔离结构2a以此状态使用。
对于按照第一实施例的方法，如上所述，通过使用具有优良沟槽填充性能的旋涂法过氢化硅氮烷聚合物溶液膜7形成在Si3N4膜6上，覆盖半导体衬底1的整个主表面。然后，由于化学反应覆盖衬底1的主表面的溶液膜7转变成SiO2膜4。因此，尽管隔离沟槽3具有约0.1μm的小宽度，但仍可完美形成SiO2膜4来填充整个沟槽3而没有如隔离区扩大、隔离能力降低和漏电增加的问题。
此外，由于可通过旋涂法形成膜7，在沟槽3的剩余部分的SiO2膜4(即隔离介质)上不会形成空隙。在转变成SiO2膜4期间膜7几乎没有收缩，因此在隔离介质4上没有形成裂缝。
而且，由于化学反应从过氢化硅氮烷聚合物溶液膜7产生的SiO2膜4致密且耐蚀刻性高。因此，在去除未用部分的SiO2膜4的CMP工艺和去除Si3N4膜6和SiO2膜5的湿蚀刻工艺中几乎没有影响SiO2膜4。结果，在隔离介质4不会形成凹部和坑。
因此，尽管隔离沟槽3精细，宽度小至约0.1μm，但隔离介质4仍可在沟槽3中完美形成。
证实试验
为证实本发明的优点，发明者在如下所列的不同条件(i)、(ii)和(iii)下进行试验。
(i)利用按照上述第一实施例的过氢化硅氮烷聚合物形成沟槽隔离结构。
(ii)利用上述图3A和3B所示的传统方法的硅烷醇形成沟槽隔离结构。
(iii)利用上述图1A-1E所示的传统方法的高密度等离子体CVD形成沟槽隔离结构。
然后，测量并比较由在不同条件(i)、(ii)和(iii)下的方法所形成的SiO2膜的收缩速率和湿蚀刻速率。试验结果如表1所示。
根据经在氮气(N2)气氛下900℃进行60分钟热处理的SiO2膜的厚度变化(即所得值和初始值之差与初始值之比)的测量结果计算收缩速率。
以下列方式计算湿蚀刻速率。具体而言，对在不同条件(i)、(ii)和(iii)下的方法所形成的SiO2膜和950℃水蒸气(H2O)气氛下热氧化形成的SiO2膜用缓冲氢氟酸蚀刻，测量这些SiO2膜的蚀刻速率。缓冲氢氟酸通过将氢氟酸(HF)与氟化胺(NH4F)以1∶30比例混合而形成。然后，计算在不同条件(i)、(ii)和(iii)下的方法所形成的SiO2膜的蚀刻速率与热氧化所形成的SiO2膜的蚀刻速率之比。
表1
SiO2淀积处理 收缩速率(％) 湿蚀刻速率(倍数)
过氢化硅氮烷聚合物(SiH2NH)n        3     1.5
硅烷醇(SiOH4)        30     10.0
高密度等离子体CVD         3     1.5
从表1可清楚看出如下结论。
在使用SiOH4的条件(ii)的SiO2膜的情况下，收缩速率是30％的较大值。另一方面，在使用(SiH2NH)n和高密度等离子体CVD的条件(i)和(iii)的SiO2膜的情况下，收缩速率是3％的非常小的值。结果，证明按照第一实施例条件(i)下的方法所形成的SiO2膜的收缩速率与条件(iii)下利用高密度等离子体CVD所形成的SiO2膜的收缩速率一样低。
在使用(SiH2NH)n的条件(i)的SiO2膜的情况下，湿蚀刻速率是1.5的非常小的值，比使用SiOH4的条件(ii)的情况下所得的值低得多。结果，证明了按照第一实施例条件(i)下的方法所形成的SiO2膜的湿蚀刻速率与利用高密度等离子体CVD所形成的SiO2膜的湿蚀刻速率一样低。换句话说，证明了按照第一实施例的方法所形成的SiO2膜的密度与利用高密度等离子体CVD所形成的SiO2膜的密度一样高。
第二实施例
图6A-6E表示按照本发明第二实施例的沟槽隔离结构的方法。
首先，以第一实施例相同方式在单晶Si衬底1形成隔离沟槽3。此后，衬底1进行热氧化处理，从而形成覆盖衬底1主表面和沟槽3侧壁和底壁的SiO2膜8，如图6A所示。经过此热氧化处理，沟槽3的顶角9被弄圆。
随后工艺基本与第一实施例相同。
具体而言，厚度约20nm的基层SiO2膜5通过衬底1的热氧化形成在SiO2膜8上。然后，厚度约200nm的Si3N4膜6通过减压CVD形成在SiO2膜5上。
接着，使用构图的光刻胶膜(未示出)充当掩模，Si3N4膜6和SiO2膜5通过干蚀刻连续形成图形，从而形成穿透Si3N4膜6和SiO2膜5的孔18，与沟槽3重叠。此阶段的状况如图6A所示。
去除光刻胶膜之后，如图6B所示，过氢化硅氮烷聚合物[(SiH2NH)n]溶液膜7形成在Si3N4膜6上，覆盖衬底1整个主表面。膜7的厚度约400nm。以第一实施例所述的相同方式利用旋涂工艺形成[(SiH2NH)n]溶液膜7。结果，如图6B所示，尽管沟槽3的宽度窄至0.1μm，其高宽比为5，但沟槽3和孔18可完全被膜7所填充。不象图1A-1E所示的传统方法，在位于沟槽3的部分膜7上不会形成空隙。
此后，对形成在Si3N4膜6上的[(SiH2NH)n]溶液膜7进行第一实施例相同的热处理，从而将膜7转变成SiO2膜4，如图6C所示。之后，SiO2膜4通过CMP处理抛光，直至Si3N4膜6的表面暴露。因此，如图6D所示，只留下位于沟槽3和穿透孔18的部分SiO2膜4。剩余部分SiO2膜4的顶部大致平坦。
然后通过湿蚀刻去除Si3N4膜6。再通过湿蚀刻去除位于衬底1主表面上的整个SiO2膜5和部分SiO2膜8。因此，如图6E所示，在衬底1形成沟槽隔离结构2b，剩余SiO2膜4和8充当隔离介质。
沟槽3和孔18中的剩余SiO2膜4在Si3N4膜6蚀刻处理期间并未蚀刻而在SiO2膜5和8蚀刻处理期间被蚀刻。因此，剩余SiO2膜4(即隔离介质)的顶部从衬底1主表面轻微伸出，如图6E所示。实际上经上述工艺形成的沟槽隔离结构2b在此状态下使用。
如上所述，按照本发明第二实施例的形成沟槽隔离结构2b的方法包括与第一实施例相同的处理步骤，具有与第一实施例相同的优点。此外，沟槽3的顶角9可被弄圆并通过剩余SiO2膜4和8形成隔离介质。因此，可防止衬底1中产生的电场在角9集中，与第一实施例相比更有效抑制漏电。结果，额外优点在于比第一实施例能达到的耐压更高。
已描述了本发明的优选实施例，应了解在不脱离本发明精神下各种改进对本领域技术人员是显而易见的。因此，本发明的范围只由下列权利要求所确定。

Claims (6)

1.形成沟槽隔离结构的方法，包括：
在半导体衬底中形成隔离沟槽以从衬底主表面暴露沟槽顶部的第一步骤：
用过氢化硅氮烷聚合物溶液通过旋涂法覆盖所述衬底的所述整个主表面，从而形成覆盖所述衬底的所述整个主表面的所述溶液的膜的第二步骤；
所述沟槽完全被所述溶液的所述膜填充；
第三步骤，由于化学反应将覆盖所述衬底的所述主表面的所述溶液的所述膜转变成覆盖所述衬底的所述主表面的硅氧化物膜，并且该步骤是在含有从由氧气、臭氧和水蒸气组成的组中选择的至少一个的气氛下完成的热处理；和
第四步骤，有选择地去除覆盖所述衬底的所述主表面的所述硅氧化物膜，从而留下部分所述氧化物膜，所述氧化物膜充当在所述沟槽中的沟槽隔离结构的隔离介质。
2.如权利要求1所述的方法，其中所述第三步骤是在350℃或更高温度下进行。
3.如权利要求1所述的方法，还包括在所述第三步骤和第四步骤之间通过700-1100℃温度范围的热处理使所述硅氧化物膜致密的步骤。
4.如权利要求1所述的方法，还包括在所述第二和第三步骤之间通过惰性气氛中的热处理挥发含在所述过氢化硅氮烷聚合物的所述膜中的溶剂的步骤。
5.如权利要求1所述的方法，还包括在所述第一和第二步骤之间弄圆在所述隔离沟槽顶部的侧壁的步骤。
6.如权利要求5所述的方法，其中在所述隔离沟槽的顶部弄圆侧壁的所述步骤是通过氧化所述衬底的所述主表面来完成。
CN99107542A 1998-04-27 1999-04-27 形成沟槽隔离结构的方法 Expired - Fee Related CN1113407C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP116427/98 1998-04-27
JP116427/1998 1998-04-27
JP11642798A JP3178412B2 (ja) 1998-04-27 1998-04-27 トレンチ・アイソレーション構造の形成方法

Publications (2)

Publication Number Publication Date
CN1234607A CN1234607A (zh) 1999-11-10
CN1113407C true CN1113407C (zh) 2003-07-02

Family

ID=14686837

Family Applications (1)

Application Number Title Priority Date Filing Date
CN99107542A Expired - Fee Related CN1113407C (zh) 1998-04-27 1999-04-27 形成沟槽隔离结构的方法

Country Status (4)

Country Link
US (1) US6191002B1 (zh)
JP (1) JP3178412B2 (zh)
KR (1) KR100334474B1 (zh)
CN (1) CN1113407C (zh)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157385B2 (en) * 2003-09-05 2007-01-02 Micron Technology, Inc. Method of depositing a silicon dioxide-comprising layer in the fabrication of integrated circuitry
US6300219B1 (en) * 1999-08-30 2001-10-09 Micron Technology, Inc. Method of forming trench isolation regions
JP5020425B2 (ja) * 2000-04-25 2012-09-05 Ａｚエレクトロニックマテリアルズ株式会社 微細溝をシリカ質材料で埋封する方法
KR100362834B1 (ko) * 2000-05-02 2002-11-29 삼성전자 주식회사 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치
KR100671155B1 (ko) * 2001-06-26 2007-01-17 매그나칩 반도체 유한회사 반도체 장치의 소자분리막 형성 방법
TWI248159B (en) * 2002-01-25 2006-01-21 Nanya Technology Corp Manufacturing method for shallow trench isolation with high aspect ratio
US6777308B2 (en) * 2002-05-17 2004-08-17 Micron Technology, Inc. Method of improving HDP fill process
JP4018596B2 (ja) * 2002-10-02 2007-12-05 株式会社東芝 半導体装置の製造方法
JP3699956B2 (ja) 2002-11-29 2005-09-28 株式会社東芝 半導体装置の製造方法
JP2004273519A (ja) * 2003-03-05 2004-09-30 Clariant (Japan) Kk トレンチ・アイソレーション構造の形成方法
US6869860B2 (en) * 2003-06-03 2005-03-22 International Business Machines Corporation Filling high aspect ratio isolation structures with polysilazane based material
US7214595B2 (en) 2003-06-27 2007-05-08 Kabushiki Kaisha Toshiba Method of producing semiconductor devices
US7125815B2 (en) * 2003-07-07 2006-10-24 Micron Technology, Inc. Methods of forming a phosphorous doped silicon dioxide comprising layer
KR100499171B1 (ko) * 2003-07-21 2005-07-01 삼성전자주식회사 스핀온글래스에 의한 산화실리콘막의 형성방법
JP4342895B2 (ja) * 2003-10-06 2009-10-14 東京エレクトロン株式会社 熱処理方法及び熱処理装置
US20070123051A1 (en) * 2004-02-26 2007-05-31 Reza Arghavani Oxide etch with nh4-nf3 chemistry
US7053010B2 (en) * 2004-03-22 2006-05-30 Micron Technology, Inc. Methods of depositing silicon dioxide comprising layers in the fabrication of integrated circuitry, methods of forming trench isolation, and methods of forming arrays of memory cells
DE102005005327A1 (de) * 2004-05-17 2005-12-15 Infineon Technologies Ag Feldefekttansistor, Transistoranordnung sowie Verfahren zur Herstellung eines halbleitenden einkristallinen Substrats und einer Transistoranordnung
JP2005340327A (ja) 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
JP4594648B2 (ja) * 2004-05-26 2010-12-08 株式会社東芝 半導体装置およびその製造方法
JP2005347636A (ja) * 2004-06-04 2005-12-15 Az Electronic Materials Kk トレンチ・アイソレーション構造の形成方法
US7521378B2 (en) * 2004-07-01 2009-04-21 Micron Technology, Inc. Low temperature process for polysilazane oxidation/densification
JP2006054353A (ja) * 2004-08-13 2006-02-23 Az Electronic Materials Kk フラットバンドシフトの少ないシリカ質膜およびその製造法
US7235459B2 (en) * 2004-08-31 2007-06-26 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry, methods of fabricating memory circuitry, integrated circuitry and memory integrated circuitry
JP2006128246A (ja) 2004-10-27 2006-05-18 Toshiba Corp 半導体製造装置、液体容器および半導体装置の製造方法
KR100645189B1 (ko) * 2004-12-24 2006-11-10 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100607785B1 (ko) * 2004-12-31 2006-08-02 동부일렉트로닉스 주식회사 스플릿 게이트 플래시 이이피롬의 제조방법
JP4607613B2 (ja) 2005-02-09 2011-01-05 株式会社東芝 半導体装置の製造方法
US7217634B2 (en) * 2005-02-17 2007-05-15 Micron Technology, Inc. Methods of forming integrated circuitry
US7510966B2 (en) * 2005-03-07 2009-03-31 Micron Technology, Inc. Electrically conductive line, method of forming an electrically conductive line, and method of reducing titanium silicide agglomeration in fabrication of titanium silicide over polysilicon transistor gate lines
JP4672400B2 (ja) * 2005-03-09 2011-04-20 株式会社東芝 過水素化ポリシラザン溶液およびそれを用いた半導体装置の製造方法
US7682927B2 (en) * 2005-03-25 2010-03-23 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device
US8012847B2 (en) * 2005-04-01 2011-09-06 Micron Technology, Inc. Methods of forming trench isolation in the fabrication of integrated circuitry and methods of fabricating integrated circuitry
JP4417882B2 (ja) 2005-05-27 2010-02-17 株式会社東芝 半導体装置の製造方法
JP4886219B2 (ja) 2005-06-02 2012-02-29 株式会社東芝 半導体装置およびその製造方法
JP4509868B2 (ja) * 2005-06-07 2010-07-21 株式会社東芝 半導体装置の製造方法
JP5091428B2 (ja) 2005-06-14 2012-12-05 株式会社東芝 半導体装置の製造方法
JP4984558B2 (ja) * 2006-02-08 2012-07-25 富士通セミコンダクター株式会社 半導体装置の製造方法
JP2007221058A (ja) * 2006-02-20 2007-08-30 Toshiba Corp 半導体装置の製造方法
US20090305063A1 (en) * 2006-09-08 2009-12-10 Masanobu Hayashi Composition for forming siliceous film and process for producing siliceous film from the same
TW200829626A (en) * 2006-09-21 2008-07-16 Jsr Corp Silicone resin composition and method for forming trench isolation
JP2008101206A (ja) * 2006-09-21 2008-05-01 Jsr Corp シリコーン樹脂、シリコーン樹脂組成物およびトレンチアイソレーションの形成方法
JP2008266119A (ja) * 2006-11-24 2008-11-06 Jsr Corp シリコーン樹脂、シリコーン樹脂組成物およびトレンチアイソレーションの形成方法
KR100870322B1 (ko) * 2007-02-09 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
JP2009071168A (ja) 2007-09-14 2009-04-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
WO2009096603A1 (ja) * 2008-02-01 2009-08-06 Jsr Corporation トレンチアイソレーションの形成方法
JP5306669B2 (ja) * 2008-02-29 2013-10-02 ＡｚエレクトロニックマテリアルズＩｐ株式会社 シリカ質膜の形成方法およびそれにより形成されたシリカ質膜
JP5405031B2 (ja) 2008-03-06 2014-02-05 ＡｚエレクトロニックマテリアルズＩｐ株式会社 シリカ質膜の製造に用いる浸漬用溶液およびそれを用いたシリカ質膜の製造法
JP2010003983A (ja) * 2008-06-23 2010-01-07 Az Electronic Materials Kk シャロー・トレンチ・アイソレーション構造とその形成方法
US7994002B2 (en) 2008-11-24 2011-08-09 Applied Materials, Inc. Method and apparatus for trench and via profile modification
JP4987898B2 (ja) * 2009-03-27 2012-07-25 株式会社東芝 半導体装置の製造方法
JP5700615B2 (ja) * 2009-02-02 2015-04-15 旭化成イーマテリアルズ株式会社 ポリシラザン系トレンチ埋め込み用組成物
US8105956B2 (en) * 2009-10-20 2012-01-31 Micron Technology, Inc. Methods of forming silicon oxides and methods of forming interlevel dielectrics
JP2012084738A (ja) 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
JP5781323B2 (ja) * 2011-02-18 2015-09-16 メルク、パテント、ゲゼルシャフト、ミット、ベシュレンクテル、ハフツングＭｅｒｃｋ Ｐａｔｅｎｔ ＧｍｂＨ 絶縁膜の形成方法
JP6060460B2 (ja) 2012-11-22 2017-01-18 アーゼット・エレクトロニック・マテリアルズ（ルクセンブルグ）ソシエテ・ア・レスポンサビリテ・リミテ シリカ質膜の形成方法及び同方法で形成されたシリカ質膜
US9935000B2 (en) * 2016-02-29 2018-04-03 Intel Corporation Slit stress modulation in semiconductor substrates
JP6524369B1 (ja) * 2018-03-20 2019-06-05 日本碍子株式会社 圧電性材料基板と支持基板との接合体
WO2019181087A1 (ja) * 2018-03-20 2019-09-26 日本碍子株式会社 圧電性材料基板と支持基板との接合体
CN111599675A (zh) * 2020-05-25 2020-08-28 上海华力集成电路制造有限公司 一种自对准双重图形化的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59189650A (ja) 1983-04-13 1984-10-27 Fujitsu Ltd 素子間分離方法
JPS6148935A (ja) 1984-08-16 1986-03-10 Matsushita Electronics Corp 半導体装置の製造方法
JPH0656866B2 (ja) 1985-11-12 1994-07-27 日本電気株式会社 半導体素子分離領域の形成方法
JPH01223742A (ja) 1988-03-02 1989-09-06 Nec Corp トレンチ絶縁分離層の形成方法
JPH05243212A (ja) 1992-02-28 1993-09-21 Fujitsu Ltd 半導体装置の製造方法
JP2790163B2 (ja) 1993-07-29 1998-08-27 富士通株式会社 シリコン酸化膜の形成方法、半導体装置の製造方法及びフラットディスプレイ装置の製造方法
JPH088248A (ja) 1994-06-16 1996-01-12 Fujitsu Ltd 半導体装置の製造方法
JP3390890B2 (ja) 1994-10-13 2003-03-31 富士通株式会社 半導体装置の製造方法
US6064104A (en) * 1996-01-31 2000-05-16 Advanced Micro Devices, Inc. Trench isolation structures with oxidized silicon regions and method for making the same
JP2904110B2 (ja) 1996-04-02 1999-06-14 日本電気株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
JPH11307626A (ja) 1999-11-05
KR19990083521A (ko) 1999-11-25
CN1234607A (zh) 1999-11-10
US6191002B1 (en) 2001-02-20
KR100334474B1 (ko) 2002-04-26
JP3178412B2 (ja) 2001-06-18

Similar Documents

Publication Publication Date Title
CN1113407C (zh) 形成沟槽隔离结构的方法
CN1267982C (zh) 半导体器件的隔离方法
KR100362834B1 (ko) 반도체 장치의 산화막 형성 방법 및 이에 의하여 제조된 반도체 장치
KR100364026B1 (ko) 층간 절연막 형성방법
KR100436495B1 (ko) 스핀온글래스 조성물을 이용한 반도체 장치의 산화실리콘막 형성방법 및 이를 이용한 반도체 장치의 소자분리 방법
CN1208823C (zh) 浅沟隔离半导体及其制造
CN1144286C (zh) 半导体器件及制造该半导体器件的方法
US7582573B2 (en) Spin-on glass composition and method of forming silicon oxide layer in semiconductor manufacturing process using the same
CN1314706A (zh) 形成元件隔离区的方法
CN1189927C (zh) 绝缘膜形成材料,绝缘膜,形成绝缘膜的方法及半导体器件
CN1534758A (zh) 半导体器件的制造方法
CN1641854A (zh) 制造半导体器件的方法
CN1705129A (zh) 具有形成在电容器上的可流动绝缘层的半导体装置及其制造方法
CN1145208C (zh) 半导体装置的制造方法和半导体装置
KR100499171B1 (ko) 스핀온글래스에 의한 산화실리콘막의 형성방법
WO2006025500A1 (ja) 半導体装置の製造方法およびこれを用いて形成された半導体装置
CN1384539A (zh) 半导体元件的电容器及其制造方法
CN1716607A (zh) 半导体器件及其制造方法
CN101045820A (zh) 形成绝缘膜的组合物以及制造半导体器件的方法
US7053005B2 (en) Method of forming a silicon oxide layer in a semiconductor manufacturing process
CN1862791A (zh) 半导体器件制造方法
CN1310304C (zh) 半导体器件及其制造方法
CN1959955A (zh) 形成与半导体晶片上的布线层相关联的电隔离的方法
JP4628743B2 (ja) スピンオンガラス組成物及びこれを用いたシリコン酸化膜形成方法
JP4955314B2 (ja) 多孔性シリコン酸化膜の製造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD.

Effective date: 20030905

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20030905

Address after: Kawasaki, Kanagawa, Japan

Patentee after: NEC Corp.

Address before: Tokyo, Japan

Patentee before: NEC Corp.

C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee