CN1113365C - 实现数据的读修改写操作的方法和电路以及半导体存储器 - Google Patents

实现数据的读修改写操作的方法和电路以及半导体存储器 Download PDF

Info

Publication number
CN1113365C
CN1113365C CN97120638A CN97120638A CN1113365C CN 1113365 C CN1113365 C CN 1113365C CN 97120638 A CN97120638 A CN 97120638A CN 97120638 A CN97120638 A CN 97120638A CN 1113365 C CN1113365 C CN 1113365C
Authority
CN
China
Prior art keywords
address
data
write
read
decoding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN97120638A
Other languages
English (en)
Other versions
CN1180900A (zh
Inventor
谷口一雄
吉森正治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN1180900A publication Critical patent/CN1180900A/zh
Application granted granted Critical
Publication of CN1113365C publication Critical patent/CN1113365C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Abstract

能读修改写数据的半导体存储器，包括：含有能读写数据的多个存储单元的存储单元矩阵；根据读地址独立地译码读存储单元地址的读地址译码装置；根据写地址独立地译码写存储单元地址的写地址译码装置；数据读装置；数据写装置；和地址延迟装置，把写地址译码装置译码的写地址从读地址译码装置译码的读地址延迟一段预定的设为多次的基本同步脉冲周期的时间，以流水线的方式完成数据读修改写操作。

Description

实现数据的读修改写操作的方法和电路以及半导体存储器
技术领域
本发明涉及能够执行高速读修改写(以后称为“RMW”)操作的半导体存储器装置，这种半导体存储器装置被指定作为缓冲器用，在例如三维计算机图形学(以后称为“3DCG”)领域中执行隐藏面处理。
背景技术
近年来已出现了高速大容量存储器，例如时钟同步(同步)随机存取存储器(DRAM)和运行总线规程类型的存储器。
此外，由于个人计算机性能的改善和家用计算机游戏机等的缘故，3DCG领域正在迅速扩展，需要比以往速度更快和容量更大的存储器作为3DCG的图象存储器。
图象存储器的应用有作为帧缓冲器，存储绘图数据，以及作为子缓冲器，存储执行对于3DCG必不可少的隐藏面处理所需的子坐标。
在隐藏面处理中，产生被称为多边形的多边形绘图信息。将子坐标的大小与周界作比较，算出该多边形是在其它多边形之前还是在其它多边形之后，利用在其它多边形之前的多边形来执行绘图处理。
因此，在存储子坐标的子缓冲器中，需要读每一多边形的子地址，并在与其它子地址比较之后执行写修改。这种操作基本上是一种RMW操作。
图1是相关技术的时钟同步型存储器的方框图。
在该图中，标号20表示存储器阵列，22表示地址译码器，24表示暂时保持地址译码器22的输入信号的寄存器，26表示输入缓冲器，28表示输出缓冲器。还有，ADD代表地址信号，R/W-Data代表输入/输出数据，OE-ont代表输出控制信号。
目前，在一般的市场上买得到的通用存储器中，把相同的端子用作输入到存储器阵列20和从存储器阵列20输出的数据的输入/输出端，以便减少图1所示组件的引线数目，利用输出控制信号OE-cnt切换数据的输入和输出。就是说，输入缓冲器26和输出缓冲器28沿相反方向并行连接。输出缓冲器28在没有输出控制信号OE-cnt的输出时不工作。
图2是当通用存储器执行实现3DCG的隐藏面处理的RMW操作时的操作的流程图。
在该图中，符号A0、A1表示存储器阵列中的地址编号。根据每一时钟信号CLK，对于该地址编号的存储单元译码(Ad-Dec)命令中的地址信号ADD，并在存储数据被读出(mem-R)之后输出(D-out)该地址信号ADD。在该数据被输出之后，在接着的几个时钟部分中对子地址执行比较处理，并对该存储器中的原来地址执行写修改。以几个地址为单位地不断重复这一RMW操作，在此期间，利用时钟信号CLK的每一个脉冲移位每一地址。
实际上，对于比较处理本身，约3个时钟就足够，但在所示的例子中，以6个地址为单位地执行连续的处理。还有，如上所述，需要用相同的端子作输入/输出端，利用输出控制信号OE-cnt使输出缓冲器28进入不工作状态。因此，在这种切换中，为了保证高的输入阻抗，在每一地址执行了数据输出的写修改之前需要8个时钟部分。为此，如所示的那样，当从命令的角度来看时，等待部分(在这一例子中为4个时钟)在从R5至W0的期间内变成必需的，RMW的效率低。
为了缩短该命令的等待部分，可以考虑使连续处理的地址单位变小和缩短在执行每一地址的数据输出的写修改之前的时钟部分，但这将增大输出缓冲器28的切换次数。为此，命令等待部分的缩短受到限制，如果频繁地切换输入/输出端，控制将变得复杂。
为了避免这种命令等待时间，如图3所示，可以使共同使用的输入/输出引线分离开来。
当把这种单独的输入/输出型存储器用于RMW操作时，如图4的时序图所示，能够消除命令的等待部分。
图3所示结构的存储器的缺点是引线数目被增大，因此它是不切实际的，但近年来利用存储器/逻辑混合工艺已能够极大地增大位宽度，因此利用这种存储器能够在一定程度上提高RMW的效率。
但是，即使采用这一方法，如图4所示，地址信号的输入端在数据读出和写入时是公用的，以便抑引线数目的增大，因此数据的读/写操作仍占用两个时钟部分，所以在这一意义上，RMW的效率并没有得到显著的提高。
就是说，在需要进一步改善3DCG的绘图性能时，数据的每一读/写操作需要多个时钟部分这一事实成为一主要障碍。
发明内容
本发明的目的是提供能够在以时钟同步方式运行的存储器的同一时钟部分中执行数据写和读操作并能够连续地执行高速RMW操作的半导体存储器装置。
根据本发明的第一个方面，提供了能够执行数据的读修改写操作的半导体存储器，该存储器包括：包括以矩阵列式排列的、能够被写入和读出的多个存储单元的存储单元阵列；根据第一指定地址独立地译码存储单元的读地址的读地址译码装置；根据第二指定地址独立地译码存储单元的写地址的写地址译码装置；读出被读地址译码装置的译码读地址寻址的存储单元的数据的数据读数据；把数据写入被写地址译码装置的译码写地址寻址的存储单元的数据写装置；以及地址延迟装置，把被写地址译码装置译码的译码写地址延迟开被读地址译码装置译码的读地址一段预定的时间，该段预定时间被定为预定多次的基本同步脉冲周期，以便利用基本同步脉冲以流水线的方式完成数据读修改写操作。
该地址延迟装置最好包括存储输入至所述读地址译码装置的同一输入地址信号的辅助临时存储器，该辅助临时存储器被设置在写地址译码装置的输入级处。
该辅助临时存储器最好包括预定多个串连连接的子辅助临时存储器，每一子辅助临时存储器能够同时输入输入地址信号。
这些预定多个串连连接存储器最好能够响应指示信号而发生改变，利用该指示信号指示至少一个输入级子辅助存储器或输出级子辅助临时存储器。
辅助临时存储器最好包括预定多个串连连接的寄存器，这些寄存器能够同时输入输入地址信号，在经由这些寄存器的预定多次数据移位后输出该输入地址信号，与基本同步脉冲同步地完成每一数据移位。
根据本发明的第二个方面，提供了数据的读修改写操作的方法，包括以下步骤：根据第一指定地址独立地译码存储单元的读地址；根据第二指定地址独立地译码存储单元的写地址；读出被译码读地址寻址的存储单元内的数据；把数据写入被译码写地址寻址的存储单元；把译码写地址从读地址的译码时刻延迟一段预定时间，该段预定时间被定为预定多次的基本同步脉冲周期，以便利用基本同步脉冲以流水线的方式完成数据读修改写操作。
这样一来，就能够以流水线的方式在同一时钟部分内完成在通常需要三个时钟部分的在存储器阵列中读出和写入数据时的地址分配。
因此，RMW操作的效率相对于相关技术的操作被提高了两倍，能够实现非常适合作为例如3DCG的缓冲器的半导体存储器装置。
根据本发明的第三个方面，提供了一种实现数据的读修改写操作的电路，包括：包括多个存储单元的存储单元阵列；接收读地址和写地址的地址接收电路；读地址译码电路，从所述地址接收电路接收读地址并译码所接收的读地址，以便从所述存储单元中读出数据，所述存单元阵列输出在所述译码读地址指定的地址处的数据；数据修改电路，按照预定修改方式修改所述存储单元阵列输出的所述数据并把所述修改数据输入给所述存储单元阵列；地址延迟电路，从所述地址接收电路连续地接收多个写地址并按照预定延迟时间对它们进行延迟；以及写地址译码电路，从所述地址延迟电路接收写地址并译码所接收的写地址，以便写入所述数据修改电路的所述修改数据，所述存储单元阵列在所述译码写数据指定的地址处存储所述修改数据，所述读地址译码电路中的所述读地址译码、读存储器存取操作和所述存储单元阵列的所述数据输出的这三个操作之一在预定时间内被执行，所述写地址译码电路中的所述写地址译码、写存储器存取操作和所述存储单元阵列的所述数据存储的这三个操作之一在所述预定时间内被执行，多个读地址经所述地址接收电路连续地输入给所述读地址译码电路，多个写地址经所述地址接收电路连续地输入给所述地址延迟电路，输入给所述地址延迟电路的所述写地址被延迟所述预定延迟时间之后连续地输出给所述写地址译码电路，以及所述预定延迟时间由所述连续多个读地址的数目和所述数据修改电路的每次修改时间来确定。
优选地，在上述的电路中，所述执行操作的预定时间是所述存储单元阵列的操作的一个时钟的时间。
优选地，在上述的电路中，所述地址延迟电路包括先进先出型的存储器电路，与所述时钟时间同地址操作并具有存储相应于所述延迟时间的所述多个写地址的容量。
优选地，在上述的电路中，所述地址延迟电路包括多个相继的寄存器，每一寄存器与所述时钟时间同步地操作，所述寄存器的数目相应于所述延迟时间。
根据本发明的又一个方面，提供了一种实现数据的读修改写操作的电路，包括：包括多个存储单元的存储单元阵列；读地址译码电路，接收读地址并对其进行译码，以便从所述存储单元中读出数据，所述存储单元阵列输出在所述译码读地址指定的地址处的数据；数据修改电路，按照预定修改方式修改所述存储单元阵列输出的所述数据并把所述修改数据输入给所述存储单元阵列；以及写地址译码电路，接收写地址并对其进行译码，以便写入所述数据修改电路的所述修改数据，所述存储单元阵列在所述写数据指定的地址处存储所述修改数据，所述读地址译码电路中的所述读地址译码、读存储器存取操作和所述存储单元阵列的所述数据输出的这三个操作之一在预定时间内被执行，所述写地址译码电路中的所述写地址译码、写存储器存取操作和所述存储单元阵列的所述数据存储的这三个操作之一在所述预定时间内被执行，多个读地址连续地输入给所述读地址译码电路，多个写地址在所述多个读地址的所述输入算起的预定延迟时间之后连续地输入给所述写地译码电路，以及所述预定延迟时间由所述连续多个读地址的数目和所述写地译码电路，以及所述延迟时间由所述连续多个读地址的数目和所述数据修改电路的每次修改时间来确定。
根据以下结合附图给出的对最佳实施例的描述将清楚本发明的这些和其它目的和特点。
附图说明
图1是相关技术的半导体存储器装置的结构的简要方框图；
图2是图1的半导体存储器装置在执行RMW操作时的时序图；
图3是表示相关技术结构的另一例子的半导体存储器装置的方框图；
图4是图3的半导体存储器装置在执行RMW操作时的时序图；
图5是本发明第一实施例的半导体存储器装置的结构的简要方框图；
图6是图5的半导体存储器装置在执行RMW操作时的时序图；
图7是本发明第二实施例的半导体存储器装置的结构的简要方框图；
图8是本发明第三实施例的半导体存储器装置的结构的简要方框图；
具体实施方式
以下将参看附图详细描述本发明的半导体存储器装置。
图5是作为本发明的半导体存储器装置的一个例子的半导体存储器装置的结构的简要方框图。
在图5中，标号2表示具有例如DRAM结构的存储器阵列，标号4表示仅用于数据读操作的地址译码器，标号6表示仅用于数据写操作的地址译码器，标号8表示暂时保持两译码器4和6的输入信号的寄存器，标号10表示数据输入缓冲器，标号12表示数据输出缓冲器。此外，ADD代表地址信号，W-Data代表将要被写入存储器阵列2的写数据，R-Data代表将要从存储器阵列2被读出的读数据。
时钟信号CLK输入给地址译码器4和6以及寄存器8。此外，未示出的命令等的控制信号输入给这两个地址译码器4和6。用控制信号来控制启动/操作停止。
在本实施例中，作为把仅用于数据写入的地址译码器6的地址分配延迟预定时间的本发明的延迟单元的一个例子，先进先出半导体存储器14(以后称为FIFO存储器)与仅用于写入的该地址译码器6的输入侧连接。本发明的写译码单元由该FIFO存储器14和仅写地址译码器6组成。
FIFO存储器14利用具有预定位数的预定个数的单元存储器级组成，至少可同时向这些单元存储器级输入地址信号ADD，每一单元存储器级用移位寄存器来构成。此外，级数的设定使得能够在半导体存储器装置中采用的RMW(续修改写)的操作方法获得期望的最大延迟时间。
该FIFO存储器14设有未示出的指针端子。可以根据输入给该端子的指针信号自由地设定存储地址信号ADD的单元存储器级的开始位置(写指针Pw)和把该地址信号ADD输出仅写地址译码器6侧的结束位置(读指针Pr)。注意还可以设定写指针Pw和读指针Pr之一。
在FIFO存储器14中，一旦接收到例如未示出的命令这样的控制信号的指令就切换启动/操作停止。
以下参看图6的时序图说明按这种方式构成的半导体存储器装置的RMW操作。
图6的上部说明与时钟信号CLK同步的命令和输入/输出数据(以后为方便起见称为外部时钟操作)，将与外部单元的时钟信号CLK同步地被执行的内部操作示于下部。命令包含表示是RMW操作还是除地址信号ADD外的通常数据读或写操作的控制信息。
在内部操作的图中，符号A0、A1......表示存储器阵列2中的地址编号。根据每一时钟信号CLK，对于由该地址编号给定的每一存储单元译码(Ad-Dec)命令中的地址信号ADD，并在存储数据被读出(mem-R)之后输出(D-out)该地址信号ADD。在该数据被输出之后，在接着的几个时钟部分(在此为三个部分)中，对子地址执行比较处理，作为3DCG隐藏面处理的环节，并在接着的一个时钟部分中把被处理之后的数据写入存储器阵列2并对一开始存储该数据的同一地址进行写修改(mem-W)。然后无中断地对每一地址连续地重复这一RMW操作，在此期间，利用时钟信号CLK的每一脉冲移位地址。
此外，也是在外部时钟操作中，无中断地连续输入或输出命令RWo-R，RW1-R，......RW6-W，RW7-W，......，输出数据R0，R1，......，以及输入数据W0，W1，......。
以下按顺序说明为什么无中断的这种连续处理是可能的原因。
仅读地址译码器4根据前6个命令RW0-6至RW5-R顺序地指定存储单元2内的地址A0至A5，然后读出(mem-R)和输出(D-out)数据。因此，利用3个时钟部分在有命令输入的时滞的情况下把输出数据R0，R1，......输出至数据输出端D-Out。
在接着的命令RW6-W之后，除数据读操作时的地址外还同时指定了数据写操作时的地址。就是说，仅写地址译码器6在命令RW6-W之后马上在时钟部分A中把地址A0指定作为写修改的目标，下一个数据读操作的地址A6同时被仅读地址译码器4指定。
在这些地址分配的基础上，在下一个时钟部分B中，先前在存储器的外部单元中通过对读数据R0执行比较处理而获得的写数据W0被写修改至原来地址A0，同时从存储器阵列2的地址A6读出新的读数据R6。
相反地，在该同一时钟部分B中，类似于上述时钟周期A，下一次数据写操作的地址A1和下一次数据读操作的地址A7被同时指定。注意，通过把数据读和数据写操作之间的列地址(列线)准确地移位在例如同一行(字线)上的上述延迟量就能够同时指定数据读地址和数据写地址。
在这之后的时钟部分中，类似于时钟部分B，在短时间例如一个时钟部分内执行两个地址分配和数据的读及写操作。
因此，当根据图2上部所示的外部时钟操作观察这一切时，命令输入、数据输出D-Out和数据输入D-In都无中断地重复进行。
注意，在通常的数据读或写操作中，通过在上述例子中分配命令(还有其它控制信号也是可能的)，就停止了FIFO存储器14的操作并启动了两个译码器4和6之一。为此，从公共输入端输入的地址信号ADD被该ADD启动的译码器译码，存储器阵列2的地址分配被执行，然后相对于该地址分配执行数据写或读操作。
这样一来，就向本发明的半导体存储器装置提供了FIFO存储器14(延迟装置)，在该半导体存储器装置中，输入和输出被分开，消除了命令等待部分等，此外，数据读和写操作用的地址译码器4和6的输入端合用，减少了引线数，两个地址译码器4和6对存储器阵列2的地址分配按照大于数据读操作的写操作的时间被延迟。
这样一来，就能够在同一时钟部分内完成通常需要两个时钟部分的在存储器阵列中读出和写入数据时的地址分配。
因此，RMW操作的速度被提高到是普通操作的两们，实现了非常适合作为例如3DCG的子缓冲器的半导体存储器装置。
尤其是，在本实施例中，由于这一延迟装置，FIFO存储器14被用作数字延迟线。可以自由地改变单元存储器级的数目，并使性能改善到达RMW操作的极限，同时提高了在处理方法等的改变方面的灵活性。
第二实施例
本实施例表示多级结构的移位寄存器代替上述第一实施例的FIFO存储器14作为本发明中的延迟单元的结构的另一实例的情况。
图7是作为本发明半导体存储器装置的一个例子的半导体存储器装置的简要方框图。与上述第一实施例的部分相同的部分用相同的符号或数字来表示，在此省略对它们的描述。此外，时序图也与图6的时序图相同，所以与省略对整个操作的说明。
起图7所示延迟单元作用的移位寄存器16具有预定个数的单元寄存器级的结构，单元寄存器级具有预定个数的位，至少可以按照横向连接在一起的方式向这些单元寄存器级输入地址信号ADD。通常根据使用了该半导体存储器装置的RMW操作的方法预先确定这些单元寄存器级的个数。
因此，与第一实施例的FIFO存储器14不同，延迟时间的改变不那么容易，但可以通过利用与译码器4和6的时钟不同的时钟移位数据和改变频率来改变延迟时间。在这种情况下，需要使移位寄存器16的末级的输出与译码器4和6的时钟信号CLK同步。
第三实施例
本实施例表示本质上没有提供延迟装置而把对于同一地址的延时信息给与地址信号的情况，地址输入的数目被定为2而不是1。
图8是本实施例的半导体存储器装置的简要方框图。与上述实施例的部分相同的部分也用相同的符号或数字来表示，也省略对它们的描述。此外，时序图也与图6的时序图相同，所以也省略对整个操作的描述。
在第一和第二实施例的上述描述中，在数据读和写操作时公用地址输入端，以减少引线数。
与此相反，本实施例采用把地址信号的输入分成数据读时的地址信号输入和数据写时的地址信号输入。最好在有能力增大引线数目时这样做，通过把地址输入分成数据读时的地址输入和数据写时的数据输入省略了延迟装置，并简化了结构。
如图8所示，读地址信号R-ADD可通过寄存器8a输入给只读地址译码器4，写地址信号W-ADD可通过另一寄存器8b输入给只写地址译码器6。
在这种情况下，相对于读地址信号R-ADD，写地址信号W-ADD只被预先延迟了几个时钟部分(在图6的操作中为6个时钟部分)。
因此，类似于第一实施例的情况，当观察某一时钟部分时，对于一新地址和执行在比较处理之前和之后几个时钟部分被读出的数据的写修改的地址，可以按照重叠的方式执行地址分配，可以相对于面一部分中就在此之前的部分中被分配的地址执行数据的读和写操作，能够把RMW操作的速度提高到该极限。
如上所述，在本发明的半导体存储器装置中，输入和输出被分开，消除了命令等待部分等，单独提供了数据读和写操作用的地址译码器，提供了把写入侧的地址分配从读出侧的地址分配延时一段预定时间的装置(延迟装置)，因此能够在一个时钟部分中执行RMW操作(两次地址分配，数据读操作，数据写操作和数据输入/输出)。为此，RMW操作的速度被提高到是普通操作的两倍，可以把3DCG的绘图性能等增强至该极限。
此外，可以用地址译码器的同一输入端进行数据读和写操作，所以地址输入引线数可减半。
此外，如果用先入先出型存储器作为延迟单元，就能够改变延迟时间。
根据如上所述，对于时钟同步操作的存储器，能够在同一时钟部分中执行数据写和读操作，能够提供可以连续地执行高速RMW操作的半导体存储器装置。因此，3DCG的隐藏面处理的速度显著提高。
因此，RMW操作的效率被提高到是相关技术操作的两倍，能够实现非常适合作为例如3DCG的缓冲器的半导体存储器装置。

Claims (11)

1、能够执行数据的读修改写的半导体存储器，包括：
包括以矩阵形式排列的、能够被写入和读出的多个存储单元的存储单元阵列；
根据第一分配地址独立地译码存储单元的读地址的读地址译码装置；
根据第二分配地址独立地译码存储单元的写地址的写地址译码装置；
读出被所述读地址译码装置的所述译码读地址寻址的存储单元的数据的数据读装置；
把数据写入被所述写地址译码装置的所述译码与地址寻址的存储单元的数据的数据写装置；以及
地址延迟装置，把被所述写地址译码装置译码的译码写地址从被所述读地址译码装置译码的读地址延迟一段预定时间，该段预定时间被定为预定多次的基本同步的脉冲周期，以便利用所述基本同步脉冲以流水线的方式完成数据读修改写操作。
2、权利要求1的半导体存储器，其中所述地址延迟装置包括存储输入至所述读地址译码装置的同一输入地址信号的辅助临时存储器，所述辅助临时存储器被设置在写地址译码装置的输入级处。
3、权利要求2的半导体存储器，其中所述辅助临时存储器包括预定多个串连连接的子辅助临时存储器，每一所述子辅助临时存储器能够同时输入所述输入地址信号。
4、权利要求3的半导体存储器，其中所述预定多个串连连接的存储器能够响应指示信号而发生改变，利用该指示信号指示至少一个输入级子辅助存储器或输出级子辅助临时存储器。
5、权利要求2的半导体存储器，其中所述辅助临时存储器包括预定多个串连连接的寄存器，这些寄存器能够同时输入所述输入地址信号，在经由这些寄存器的预定多次数据移位后输出所述输入地址信号，与所述基本同步脉冲同步地完成每次数据移位。
6、数据的读修改写操作的方法，包括以下步骤：
根据第一分配地址独立地译码存储单元的读地址；
根据第二分配地址独立地译码存储单元的写地址；
读出被所述译码读地址寻址的存储单元中的数据；
把数据写入被所述译码写地址寻址的存储单元；以及
把所述译码写地址从所述读地址的译码时刻延迟一段预定时间，该段预定时间被定为预定多次的基本同步脉冲周期，以便利用所述基本同步脉冲以流水线的方式完成数据读修改写操作。
7、实现数据的读修改写操作的电路，包括：
包括多个存储单元的存储单元阵列；
接收读地址和写地址的地址接收电路；
读地址译码电路，从所述地址接收电路接收读地址并译码所接收的读地址，以便从所述存储单元中读出数据，所述存单元阵列输出在所述译码读地址指定的地址处的数据；
数据修改电路，按照预定修改方式修改所述存储单元阵列输出的所述数据并把所述修改数据输入给所述存储单元阵列；
地址延迟电路，从所述地址接收电路连续地接收多个写地址并按照预定延迟时间对它们进行延迟；以及
写地址译码电路，从所述地址延迟电路接收写地址并译码所接收的写地址，以便写入所述数据修改电路的所述修改数据，所述存储单元阵列在所述译码写数据指定的地址处存储所述修改数据，
所述读地址译码电路中的所述读地址译码、读存储器存取操作和所述存储单元阵列的所述数据输出的这三个操作之一在预定时间内被执行，
所述写地址译码电路中的所述写地址译码、写存储器存取操作和所述存储单元阵列的所述数据存储的这三个操作之一在所述预定时间内被执行，
多个读地址经所述地址接收电路连续地输入给所述读地址译码电路，多个写地址经所述地址接收电路连续地输入给所述地址延迟电路，
输入给所述地址延迟电路的所述写地址被延迟所述预定延迟时间之后连续地输出给所述写地址译码电路，以及
所述预定延迟时间由所述连续多个读地址的数目和所述数据修改电路的每次修改时间来确定。
8、权利要求7的实现数据的读修改写操作的电路，其中所述执行操作的预定时间是所述存储单元阵列的操作的一个时钟的时间。
9、权利要求8的实现数据的读修改写操作的电路，其中所述地址延迟电路包括先进先出型的存储器电路，与所述时钟时间同地址操作并具有存储相应于所述延迟时间的所述多个写地址的容量。
10、权利要求8的实现数据的读修改写操作的电路，其中所述地址延迟电路包括多个相继的寄存器，每一寄存器与所述时钟时间同步地操作，所述寄存器的数目相应于所述延迟时间。
11、实现数据的读修改写操作的电路，包括：
包括多个存储单元的存储单元阵列；
读地址译码电路，接收读地址并对其进行译码，以便从所述存储单元中读出数据，所述存储单元阵列输出在所述译码读地址指定的地址处的数据；
数据修改电路，按照预定修改方式修改所述存储单元阵列输出的所述数据并把所述修改数据输入给所述存储单元阵列；以及
写地址译码电路，接收写地址并对其进行译码，以便写入所述数据修改电路的所述修改数据，所述存储单元阵列在所述写数据指定的地址处存储所述修改数据，
所述读地址译码电路中的所述读地址译码、读存储器存取操作和所述存储单元阵列的所述数据输出的这三个操作之一在预定时间内被执行，
所述写地址译码电路中的所述写地址译码、写存储器存取操作和所述存储单元阵列的所述数据存储的这三个操作之一在所述预定时间内被执行，
多个读地址连续地输入给所述读地址译码电路，多个写地址在所述多个读地址的所述输入算起的预定延迟时间之后连续地输入给所述写地译码电路，以及
所述预定延迟时间由所述连续多个读地址的数目和所述写地译码电路，以及
所述延迟时间由所述连续多个读地址的数目和所述数据修改电路的每次修改时间来确定。
CN97120638A 1996-08-20 1997-08-20 实现数据的读修改写操作的方法和电路以及半导体存储器 Expired - Fee Related CN1113365C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP8218843A JPH1064257A (ja) 1996-08-20 1996-08-20 半導体記憶装置
JP218843/1996 1996-08-20
JP218843/96 1996-08-20

Publications (2)

Publication Number Publication Date
CN1180900A CN1180900A (zh) 1998-05-06
CN1113365C true CN1113365C (zh) 2003-07-02

Family

ID=16726219

Family Applications (1)

Application Number Title Priority Date Filing Date
CN97120638A Expired - Fee Related CN1113365C (zh) 1996-08-20 1997-08-20 实现数据的读修改写操作的方法和电路以及半导体存储器

Country Status (4)

Country Link
US (1) US5996052A (zh)
JP (1) JPH1064257A (zh)
KR (1) KR100455882B1 (zh)
CN (1) CN1113365C (zh)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000076845A (ja) * 1998-08-28 2000-03-14 Sony Corp 記憶装置および記憶装置の制御方法
JP4193284B2 (ja) * 1999-05-28 2008-12-10 沖電気工業株式会社 エラスティック回路および集積回路
JP4315552B2 (ja) * 1999-12-24 2009-08-19 株式会社ルネサステクノロジ 半導体集積回路装置
US6622198B2 (en) 2000-08-31 2003-09-16 United Memories, Inc. Look-ahead, wrap-around first-in, first-out integrated (FIFO) circuit device architecture
GB0031733D0 (en) 2000-12-28 2001-02-07 Power X Ltd Method and device for operating a ram memory
JP3851865B2 (ja) * 2001-12-19 2006-11-29 株式会社東芝 半導体集積回路
US6643212B1 (en) 2002-04-18 2003-11-04 United Memories, Inc. Simultaneous function dynamic random access memory device technique
US6751129B1 (en) * 2002-05-21 2004-06-15 Sandisk Corporation Efficient read, write methods for multi-state memory
JP3629019B2 (ja) * 2002-09-03 2005-03-16 沖電気工業株式会社 半導体集積回路
JP4459590B2 (ja) * 2003-10-10 2010-04-28 パナソニック株式会社 Ｄｔｖデータ処理装置
KR100624296B1 (ko) * 2004-11-08 2006-09-19 주식회사 하이닉스반도체 반도체 메모리 소자
US7409779B2 (en) 2005-10-19 2008-08-12 Nike, Inc. Fluid system having multiple pump chambers
US7451554B2 (en) 2005-10-19 2008-11-18 Nike, Inc. Fluid system having an expandable pump chamber
US7684257B1 (en) * 2006-12-15 2010-03-23 Cypress Semiconductor Corporation Area efficient and fast static random access memory circuit and method
JP2010033659A (ja) 2008-07-29 2010-02-12 Hitachi Ltd 情報処理システムおよび半導体記憶装置
US8473695B2 (en) * 2011-03-31 2013-06-25 Mosys, Inc. Memory system including variable write command scheduling
US9354823B2 (en) 2012-06-06 2016-05-31 Mosys, Inc. Memory system including variable write burst and broadcast command scheduling
US9350386B2 (en) 2012-04-12 2016-05-24 Samsung Electronics Co., Ltd. Memory device, memory system, and method of operating the same
US9588840B2 (en) 2013-04-18 2017-03-07 Samsung Electronics Co., Ltd. Memory devices that perform masked write operations and methods of operating the same
US9164834B2 (en) 2013-05-06 2015-10-20 Samsung Electronics Co., Ltd. Semiconductor memory devices, memory systems including the same and method of writing data in the same
CN109508303B (zh) * 2018-09-30 2022-12-23 中国科学院上海微系统与信息技术研究所 一种用于并行数据存储的超导高速缓冲存储器
CN112949229A (zh) * 2021-03-30 2021-06-11 中国科学院上海微系统与信息技术研究所 超导高速存储器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61123967A (ja) * 1984-11-21 1986-06-11 Hitachi Ltd メモリ回路
US5001665A (en) * 1986-06-26 1991-03-19 Motorola, Inc. Addressing technique for providing read, modify and write operations in a single data processing cycle with serpentine configured RAMs
US5023838A (en) * 1988-12-02 1991-06-11 Ncr Corporation Random access memory device with integral logic capability
JPH04302522A (ja) * 1991-03-29 1992-10-26 Hitachi Ltd 演算回路及びこれを用いた適応フィルタ並びにエコーキャンセラ
US5802586A (en) * 1995-02-27 1998-09-01 Motorola, Inc. Cache memory having a read-modify-write operation and simultaneous burst read and write operations and a method therefor

Also Published As

Publication number Publication date
CN1180900A (zh) 1998-05-06
KR100455882B1 (ko) 2005-01-13
JPH1064257A (ja) 1998-03-06
KR19980018726A (ko) 1998-06-05
US5996052A (en) 1999-11-30

Similar Documents

Publication Publication Date Title
CN1113365C (zh) 实现数据的读修改写操作的方法和电路以及半导体存储器
CN1866397A (zh) 实现高速存储器的装置及其方法
KR101525282B1 (ko) 스위칭된 인터페이스 적층-다이 메모리 아키텍처
CN1188948C (zh) 用于配置可编程逻辑单元阵列的方法及装置
CN1172247C (zh) 存储器控制器及其控制方法
CN1758438A (zh) 半导体存储装置及其封装以及使用该装置的存储卡
CN1010809B (zh) 页式存储器中数据的存取装置和方法
US7263023B2 (en) Semiconductor memory device having memory architecture supporting hyper-threading operation in host system
CN1225492A (zh) 高速半导体存储器件
CN1060731A (zh) 直接或交叉存储器存取用的存储器控制器
CN101236774B (zh) 单端口存储器实现多端口存储功能的装置和方法
CN102016809A (zh) 存储器控制装置、存储器系统、半导体集成电路和存储器控制方法
CN1618104A (zh) 数据的顺序半字节突发串排序
WO2008067659A1 (en) Apparatus and method for capturing serial input data
CN1702768A (zh) 半导体存储装置
CN1471670A (zh) 存储器件、存储控制方法以及程序
CN1157735C (zh) 数据读出电路,读出放大器及其操作方法
US8806155B2 (en) Methods and apparatus for designating or using data status indicators
CN1949396A (zh) 半导体存储器件的修复电路
US20050278491A1 (en) Memory interleaving
US20220027131A1 (en) Processing-in-memory (pim) devices
US6760273B2 (en) Buffer using two-port memory
CN1237769A (zh) 半导体存储器件及老化检测的方法
EP3938917B1 (en) Moving data in a memory and command for memory control
CN101350217B (zh) 数据写入存储器的装置及其方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20030702

Termination date: 20150820

EXPY Termination of patent right or utility model