CN1109404C - 计算电路 - Google Patents

Abstract

计算电路有为加权用的耦合电容。通过耦合电容可实现加法，通过连结和断开耦合电容，由于改变权重执行乘法，具有反馈电容的反相器连到计算电路以改进计算精度。电容器包括分散分布的单位电容，所以电容的偏离最小。

Description

计算电路

本发明涉及一种计算电路，这种电路可实现模拟数据的计算。

传统的计算机是数字型的，通过许多简单数字逻辑电路组合实现计算，数字型计算在精度和冗余度上是很好的，而由于较精细的主产过程使设备成本大，它的局限性已开始出现。模拟计算通常出现于工程中，主要用于解微分方程，但它脱离技术的发展。由于上述限制，目前，模拟计算再度吸引人们注意，运算放大器被用于传统模拟计算中，但是由于它是靠电流驱动的，对大规模计算需要很多电能。因此对大规模复杂计算；提供实用电路是困难的。

本发明目的是为大规模复杂计算提供可用的模拟型的计算电路。

根据本发明不同的组合电路被提供，其中通过电容耦合实现加法，通过电容耦合的加权实现乘法。

乘法亦可通过对数计算型电路实现，这种电路把电压转换成时间长度，它也适用于指数计算。

图1是根据本发明用来加权加的第一种实施例的电路图。

图2是加权加电路的第二种实施例。

图3是乘法电路，用在图2的加法电路中。

图4是第3个实施例。

图5是图4中第3个实施例的开关装置。

图6是乘法电路的第2个实施例。

图7是滤波电路，用在图6的乘法电路中。

图8是图7中滤波电路的保持电路。

图9是图7加法电路中耦合电容的实施例。

图10是滤波电路的第2个实施例。

图11是图10中第2个实施例的加法电路。

图12是乘法电路的第3个实施例。

图13是图12中反相器INV1和INV2的电路。

图14显示图13中反相器。

图15显示了开关电路SW1到SW8的电路。

图16显示了开关电路SW9的电路。

图17是乘法电路的第4个实施例。

图18是乘法电路的第5个实施例。

图19是作为第3实施例的滤波电路。

图20是采样/保持电路的第一个实施例。

图21是乘法电路的第6个实施例。

图22是加法电路的第4个实施例。

图23是开关装置的时序图。

图24是采样/保持电路的第2个实施例。

图25是图27中电路的采样/保持部份。

图26显示前沿保持部份。

图27显示后沿保持部份。

图28是另一个前沿保持部份。

图29是图28中电路的变化。

图30是保持电路的第3个实施例。

图31是滤波电路的第4个实施例。

图32是乘法电路的第7个实施例。

图33是用在图32电路中的耦合电容。

图34是滤波电路的第4个实施例。

图35是图34中滤波电路中的加法电路。

图36是滤波电路的第5个实施例。

图37显示了数据寄存器，移位寄存器和图36中滤波电路的控制部份。

图38是滤波电路的第6个实施例。

图39显示了图41的滤波电路中保持电路。

图40显示了图38中滤波电路的乘法电路。

图41是一电路图它显示了在LSI计算电路中电容器布局的第一实施例。

图42是电容器布局的第2个实施例。

图43是电容器布局的第3个实施例。

图44显示了用在上面计算电路中LSI的结构的一个实施例。

图45显示了转换电路，它将二进制数转成多值数。

图46显示了信号电平图。

图47是一个将多值数变成二进制数的转换电路。

图48显示了信号电平。

图49显示了开关电路。

下文参照附图叙述本发明的加权加法电路的实施例。

在图1中加权加法电路的第一实施例由耦合电容(电容耦合装置)CP1，反相器1NV1及1NV2串联组成，而CP1由电容(电容器)C0和C1并联连结。

反相器1NV1的输出经电容C10反馈到它输入端，并通过电容

C21输出到反相器1NV2。反相器1NV2的输出经电容C31反馈到

它的输入端，附加电容C11和C32平行连到CP1和C21上。

在CP1上，输入电压V₁和V₂分别输入到电容器C₀和C₁。

假设在1NV1和1NV2的输入端形成的失调电压彼此相等，电

压值定义成Voff，INV1的输入和输出电压定义为V₃和V₄，INV2

的输入电压定义为V₅，那么就定义公式1

(C₀V₁+C₁V₁+C₁₀V₄)/(C₀+C₁+C₁₀-C₁₁)＝V₃……(1)

由公式1得到公式2和3

V₄＝{V₃(C₀+C₁+C₁₀-C₁₁)-(c₀v₁+c₁v₂)}/c₁₀……(2)

(C₂₁V₄+C₃₁V_out)/(C₂₁+C₃₁-C₃₂)＝V₅……(3)由公式3得到公式4

V_out＝{V₅(C₂₁+C₃₁-C₃₂)-C₂₁V₄}/C₃₁……(4)公式2代入公式4得到公式5

V_out＝V₅(C₂₁+C₃₁-C₃₂)/C₃₁-V₃

    C₂₁(C₀+C₁+C₁₀C₁₁)/C₁₀C₃₁-

    (C₀V₁+C₁V₂)C₂₁/C₁₀C₃₁……(5)如果V₁＝V₂＝0那么  V₃＝V₅＝V_off  公式6就成立。

V_out＝V_off(C₂₁+C₃₁-C₃₂)/C₃₁-V_offC₂₁(C₀+C₁+C₁₀-C₁₁)/C₁₀C₃₁……(6)如果消去失调，Vout＝0那么公式6的右边成为0

(C₂₁+C₃₁-C₃₂)C₁₀＝(C₀+C₁+C₁₀-C₁₁)C₂₁所以(C₂₁+C₃₁-C₃₂)/C₂₁＝(C₀+C₁+C₁₀-C₁₁)/C₁₀……(7)公式7表示1NV1和1NV2的闭环增益相等。如果C₁₁和G₃₂不存在，那么公式7变成公式8，对电容C₀，C₁，C₁₀，C₂₁和C₃₁的范围限制不大。

C₃₂/C₂₁＝(C₀+C₁)/C₁₀

也就是说电容C₀，C₁，C₁₀，C₂₁和C₃₂的范围是可增大。

图2显示第2个实施例，它包括为输入电压V₁到V₄的第一个及第2个耦合电容CP1和CP2，V₁和V₂是通过电容CP1加到INV1输入端，V₃和V₄是通过电容CP2加到INV2输入瑞。这些电路与图1中CP1和INV1电路相同。INV1和INV2的输出通过耦合电容CP3相加输入到INV3。反相器INV1，INV2及INV3的输出经电容C₁₀，C₁₂和C₃₁反馈到它输入端，而CP1，CP2和CP3经附加电容C₁₁，C₁₃及C₃₂接地。

在CP1和CP2中，输入电压V₁，V₂，V₃和V₄被输入到电容C₀，C₁，C₂和C₃上，若分别定义反相器1NV1，1NV2和1NV3的输入电压为V₅，V₇及V₉，其输出电压为V₆，V₈及V_out可得到如下公式。 $V_6=\frac{V_5(C_0+C_1+C_{10}-C_{11})-C_0{V}_1-C-{1V}_2}{C_{10}}----\left(9\right)$ $V_8=\frac{V_7(C_2+C_3+C_{12}-C_{13})-C_2{V}_3-V_3{V}_4}{C_{12}}----\left(10\right)$ 这两公式代入公式11

C₂₁V₆+C₂₂V₆+C₃₁V_out+V₉(C₃₂-C₂₁-C₂₂-C₃₁)＝0……(11)将公式(9)，(10)代入(11)得公式12

V_out＝V₉(C₂₁+C₂₂+C₃₁-C₃₂)/C₃₁

    -C₂₁{V₅(C₀+C₁+C₁₀-C₁₁)-(C₀V₁+C₁V₂)}/C₁₀C₃₁

    -C₂₂{V₇(C₂+c₃+C₁₂-C₁₃)-(C₂V₃+C₃V₄)}/C₁₂C₃₁

……(12)

同图1电路相同，当V₁＝V₂＝V₃＝V₄＝0，V₅＝V₇＝V₉＝V_off

那么可得到公式13

Vout＝Voff(C₂₁+C₂₂+C₃₁-C₃₂)/C₃₁

-Voff(C₀+C₁+C₁₀-C₁₁)C₂₁/C₁₀C₃₁

-Voff(C₂+C₃+C₁₂-C₁₃)C₂₂/C₁₂C₃₁……(13)若消去失调V_out＝0公式12右边为0

(C₂₁+C₂₂+C₃₁-C₃₂)/C₃₁＝(C₂₁/C₃₁)(C₀+C₁+C₁₀-C₁₁)/C₁₀+(C₂₂/C₃₁)(C₂+C₃+C₁₂-C₁₃)/C₁₂……(14)

公式14表示1NV1和1NV2的加权加闭环加闭环增益等于1NV3的闭环增益，加外在设计中电容器C₁₁，C₁₃和C₃₂对电容器C₀，C₁，C₂，C₃，C₁₀，C₁₂，C₂₂，C₂₁及C₃₁的灵活选择是有影响的。

下文叙述经过加权加法和乘法电路的实施例。

图3中乘法电路的第一个实施例包括对输入的模拟数据V_in

进行选择的开关装置SW₀到SW₇这些开关装置受数字数据b₀到b₇的每一位控制。

开关装置可分成两组，第一组G₁包括SW₀到SW₃，第二组G₂包括SW₄到SW₇，每组通过耦合电容CP1和CP2集合而成。

耦合电容CP1由电容器C₀到C₃组成，CP2由电容器C₄到C₇组成。C₀到C₃的容量同b₀到b₃权重成比例，而C₄到C₇的容量同b₄到b₇权重成比例，而且，CP1和CP2通过电容C₁₁和C₁₃接地。

电容器CP1和CP2的输出输入到反相器INV1和INV2。每个反相器INV1和INV2的输出通过耦合电容CP3联在一起。CP3的输出经反相器INV3作为输出模拟数据V_out输出，并且CP3经电容C₃₂接地。

反相器INV1到INV3串联地连成3级，所以每个反相器的精度可保证，在每个反相器中，它的输出经C₁₀，C₁₂或C₃₁反馈到它的输入，电容器容量根据公式15，16和17决定。

C_C10-C₁₁＝C₀+C₁+C₂+C₃……(15)

C_C12-C₁₃＝C₄+C₅+C₆+C₇……(16)

C_C31+C₃₂＝C₂₁+C₂₂……(17)

当INV1到INV3有增益G，在C₀到C₇上加的电压是V₀到V₇，INV1和INV2的输入电压是V₁₁和V₁₂，INV1和INV2的输出电压是V₂₁和V₂₂，INV3的输出是V₃₁，那么可得到下面公式 $\underset{i=1}{\overset{3}{\mathrm{\Σ}}}\mathrm{Ci}(\mathrm{Vi}-V11)+C10(V11-V21)+C11V11=0----\left(18\right)$ $\underset{i=4}{\overset{7}{\mathrm{\Σ}}}(\mathrm{Vi}-V12)+C12(V12-V22)+C12V12=0----\left(19\right)$ C21V21+C22V22+C31(V31-Vout)+C32V31＝0    (20)V21＝GV11.   V22＝GV12 and Vout＝GV31    (21)近似地 $\underset{i=0}{V21}=\stackrel{3}{\mathrm{\Σ}}\mathrm{CiVi}/C10----\left(22\right)$ $\underset{i=4}{V22}=\stackrel{7}{\mathrm{\Σ}}\mathrm{CiVi}/C12----\left(23\right)$

Vout＝(C21V21+C22V22)/C31            (24)

在此，相应于b₀到b₇，SW_i被连到V_in或地，即V_i＝V_in或V_i＝0，下面公式就成立

Ci＝2ⁱ×Cu(i＝0 to 3)      (25)

Ci＝2^i-4×Cu(i＝4 to 7)    (26)

C11＝C13＝C32＝Cu          (27)

Cu为电容量的单位

C22＝2⁴×C21                                (28)

C31＝2⁴×Cu                                 (29)因此最后输出是模拟数据和数字数据的相乘结果如下所示。 $\mathrm{Vout}=\underset{i=0}{\overset{7}{\mathrm{\Σ}}}{2}^i\mathrm{biVin}/2^8----\left(30\right)$ If C31＝23×Cu                                  (31)成立那么得到公式32，它的电平是公式30的2倍。 $\mathrm{Vout}=\underset{i=0}{\overset{7}{\mathrm{\Σ}}}2\mathrm{ibiVin}/27----\left(32\right)$

对每个控制电平，工作范围成为可选的

如公式26所示，作为乘法的位权重可分成b₀到b₃和b₄到b₇两组，两组相加的结果进一步相加，对每个两级的乘法电路，每个电容减小范围小于2³。

如上所述，第一和第二反相器的闭环增益实质上彼此相等，反相器的耦合电容经附加电容连到地，所以增益被平衡，而本实施例具有使失调电压的影响降到最小的作用。

在图4中加法电路的第3实施例包括两个串行连结的反相器INV1和INV2，INV1的输出经电容C₂₂连到INV2_bINV1的输出经电容C₂₁反馈到INV1的输入，而INV2的输出经电容C₂₃反馈到它的输入。INV1和INV2通过足够大的增益和反馈电路保证其输出精度和线性特性。

用C₁₁到C₁₈多个电容平行相连的耦合电容CP1连到反相器1NV1的输入。用多个电容C₃₁到C₃₈平行相连的耦合电容CP2连到INV2的输入，耦合电容CP1和CP2对应电容C1_i和C3_i连到公共开关装置SW_i的输出端，输入电压D_i和表示输入数据是正或负的符号信号S_i输入到SW_i，D_i的电压值永远是正，它显示输入数据的绝对值。

开关装置SW_i通过符号信号S_i进行转换。当符号是正时，那么D_i从CP1输入到INV1。当符号是负时D_i输入到INV2。SW_i交替连结电容C_1i或C_3i，因而D_i是不会同地相连的。(见图5)，在此，S_i是0或1的二进制信号。当D₁是正，S₁等于0，当D₁是负S₁等于1。对应于INV1和INV2的输入电压V₁和V₂用如下公式计算 $\underset{i=1}{V1}=-\stackrel{8}{\mathrm{\Σ}}\mathrm{DiSiC}1i/\mathrm{CT}1----\left(33\right)$ $\underset{i=1}{\mathrm{CT}1}=\stackrel{3}{\mathrm{\Σ}}C1i----\left(34\right)$ $\underset{i=1}{V2}=\stackrel{8}{\mathrm{\Σ}}\⟨\mathrm{Di}\stackrel{\‾}{\mathrm{SiC}3i-C2\underset{.}{2}V}1(\mathrm{CT}1/C21)\⟩\mathrm{CT}2----\left(35\right)$ $\underset{i=1}{\mathrm{CT}2}=\stackrel{8}{\mathrm{\Σ}}C3i+C22----\left(36\right)$ 下面条件是成立的C₁₉＝C₂₁＝C₂₂＝C₂₃＝16C11C1_i＝C_3i＝常数，而下面条件可得到 $V2=(-\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{DiSiC}1i+\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{DiSiC}3i)/24----\left(37\right)$ 在此INV2的输出D_out被如下计算Dout＝-(CT2/C23)V2 $=(\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\stackrel{\′}{D}i\stackrel{\‾}{\mathrm{Si}}-\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{DiSi})/1G----\left(38\right)$ 这公式表示归一化带符号加电路。

图5是第3实施例中开关装置SW的电路它由触发器A和B组成。

触发装置A由晶体管Tr1到Tr4及反相器INV3组成，电压V_in输入到Tr1和Tr3的漏，Tr1和Tr3的源连到输出端a_o符号信号Sign输入到Tr1的栅，信号Sign经反相器1NV3输入到Tr3的栅，Tr2和Tr4的源接地，Tr2和Tr4的漏连到输出端a_o符号信号Sign输入到Tr2的栅，同时符号信号Sign经反相器INV4输入到Tr4的栅。

触发器装置B由Tr5到Tr8，1NV4及INV5组成。

电压V_in输入到Tr5和Tr7的漏，Tr5和Tr7的源连到输出端b，符号信号Sign经INV4输入到Tr5的栅，符号信号Sign经1NV4和INV5输入到Tr7的栅，Tr6及Tr8的源接地，Tr6和Tr8的漏连到输出端b。符号信号Sign经1NV4输入到Tr6的栅，同时符号信号Sign经1NV4和1NV5输入到Tr8的栅。

当符号信号Sign等于1时，触发装置A的Tr1和Tr3导通，而电压V_癌1n输入到输出端a，此电压再输入到1NV2。另一方面，在触发器装置B上，Tr6和Tr8导通，输出端b接地成0V电压。

同上相反，当符号信号等于0时，触发器装置a的输出端接地成0V电压，在触发器装置b的输出端b，输出V_in，同时此电压再输入到INV1。

上面加法电路通过包括反馈电路的串联连结的二级反相器保证输出精度，由于数据进入第一级或第二级反相器是对应于数据的正/负符号，故执行带符号模拟数据加法是可能的。

下文参考附图叙述乘法电路的实施例。

在图6中，乘法电路的第二实施例由一对运算放大器Amp3及Amp4，和一对场效应晶体管Tr3和Tr4组成。模拟输入数据AX输入到不反相的Amp3的输入端，Amp3的输出连到Tr3的漏，Tr3的源经电容C₃和C₄接地，当数字输入电压B是高电平输入到Tr3栅极C₃和C₄间的电压反馈到不反相的Amp3，Tr3导通，此时，因AX电压加到C₄，Amp3的输出受控制，在C₄中储存的电荷形成电荷电压等于AX。Tr3的源电压由如下公式所示AX{(C₃-C₄)/C₃}

在Amp4中，一个非反相输入到地，输出连到Tr4的源。Tr4的漏连到C₃，并反馈到Amp4的非反相输入端，数字数据B经反相器INV反相输入到Tr4的栅，当B是低电平时Tr4导通，此时，Amp4的输出因Tr4的漏形成0V而被控制。

Tr3的源和Tr4的漏相连到电容C₃输出，其输出是经包括C₅的耦合电容决定权重的加权输出，也就是相应于AX，M由{(C₃-C₄)/C₃}C_pp表示，C_pp是经耦合电容预先确定的加权值，或用0作为乘数的乘。

耦合电容是由很多电容(C₅₁到C₅₈₈个电容)组成的电路，如图9所示它们共同连到一输入端，当电压V₁到V₈加到这些电容上，输出电压V₈由下面公式表示并且加权加法就实现，

V₈＝(C₅₁V₁+C₅₂V₂+…C₅₈V₈)/(C₁C₂+…C₈)……(39)

如图6所示的很多电路平行相连，以便将模拟数据直接乘以数字数据，其中{(C₃-C₄)/C₃}Cpp被定义成2ⁿ。

上面涉及的乘法电路有各种用途，图7所示的滤波电路是可选的应用之一。在图中乘法电路由M₁₁到M₁₈及M₂₁到M₂₈表示。

在图7中，滤波电路有第一加法及乘法电路MC1和第二加法及乘法电路MC2。第一个电路MC1包括很多平行相连的保持电路H₁₁到H₁₈，每个保持电路H1K的输出端输入到乘法电路。而第二电路MC2包括很多串行相连的保持电路H₂₁到H₂₈，每个保持电路H2K的输出输入到乘法电路M2K。

在第一个加法和乘法电路中，输入数据D1n被输入，D1n在每个保持电路保持一次再传到下个保持电路，而在每个保持电路中，D1n数据顺序被保持，顺序数据可用X(t-k)表达。在每个乘法电路M11到M18，预定的乘数a₁到a₈事先被输入，电路如下对顺序数据执行乘法。

M1K＝ak×X(t-k)……(40)

M1k是乘法电路M1K的乘结果。

乘法电路M1K及M1(k+1)的输出经加法电路A1K相加，加的结果输出到下一个加法电路A1((k+1)。因此，加法电路A₁₇按照下面公式在第一个加法和乘法电路中计算所有乘法电路输出的总和。 $\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{ak}\×X(t-k)----\left(41\right)$

对第二加法和乘法电路，A₁₇或H₁₈的输出作为第二输入数据D_m输入，D_m在保持电路H₂₁到H₂₈中被保持并传送到下个保持电路，Dm的顺序数据被保存在每个保持电路中，在乘法电路M₂₁到M₂₈的每一个中，预定乘数b₁到b₈被输入，并对顺序数据执行乘法。

M2k＝bk×Y(t-k)M2K是乘法电路M2K的乘法结果。

乘法电路M2K和M2(k+1)的输出经加法电路A2K相加，加结果输出到下一个加法电路A2(K-1)。因此，加法电路A27在第二加法和乘法电路中按照下面公式计算所有乘法电路输出的总和， $\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{bk}\×Y\underset{1}{(t-k)}$

加法电路A21的输出输入到第一加法电路和乘法电路MC1中加法电路A₁₇，同时A₁₇的输出成为MC1和MC2乘法结果总和。

当sw连到H₁₈上，Dm成为X(t-8)，MC2的输出如下面公式所示 $\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{bk}\×X(t-k-8)$

经表达式bk＝a(k+8)从A17输出的MC1和MC2总和用下面公式显示，因而FIR(有限冲击响应)型滤波器特性就得到。 $\underset{i=1}{\overset{10}{\mathrm{\Σ}}}\mathrm{dk}\×X(t-k)----\left(42\right)$ 当sw连到A17得到下面公式 $D_{111}=\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{ak}\×X(t-k)+\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{bk}\×Y(t-k)----\left(43\right)$

Y(t)＝Dm                               (44)

这些公式意思是得到IIR(无限冲击响应)型特性。

如上所述，经开关sw，可实现FIR和IIR两种类型滤波器，对FIR型，滤波器用全部保持电路和乘法电路具有比较大级数实现的，这样，得到用途广速度高的滤波器。

图8是保持电路Hjk的实施例。Hjk由一对运算放大器Amp1及Amp2和一对场效应晶体管Tr1和Tr2组成。输入数据Din输入到非反相输入端，Amp1的输出连到Tr1的漏，Tr1的源经电容C1接地，同时反馈到Amp1的非反相输入端。时钟CLK0输入到栅，当CLK0是高电平时Tr1导通，当Tr1导通时，控制Amp1的输出，因此等于D_i的电压加到C₁，同时电荷被存储形成充电电压是din。

充电电压C₁输入到Amp2的非反相输入端，Amp2的输出连到Tr2的漏，Tr2的源通过电容C₂接地，同时反馈到Amp2的反相输入端，CLK0的反相时钟CLK1输入到Tr2的栅，依靠反相时钟CLK1使Tr2导通，当Tr2导通时，Amp2的输出被控制，以使电压等于C₁的充电电压din，电荷存于C₂中直到充电电压成为din，使输出dout等于din被输出。

Din仅在时钟时序为1时保持，因为当C₁充电时随着C₁充电对电路产生各种影响。

加法电路Ajk通过同图9相同电路用2输入或3输入来实现。

从上面电路输出的输出信号Dout被一次保持在Hout。

图10表示的是滤波电路的第二个实施例，它使用一个加法电路At代替所用加法电路Ajk，定义每个乘法电路Mjk的输出为Mjk如图11所示，耦合电容由电容器Cjk平行联接组成以实现加权加。这电路的工作同图9电路相同。

下文参考附图叙述乘法电路的第3个实施例。

在图12中乘法电路M由很多开关电路SW1到SW8组成，模拟输入数据X输入给它，而数字数据的数据位b₀到b₇输入到M作为这些开关电路的控制信号，开关电路的输出连到由很多电容CC0到CC7平行连结的耦合电容C_p中的每个电容上。CP的输出连到反相器电路INV1。

电容器CC0到CC7的容量同权b₀到b₇相对应，它们正比于2⁰到2⁷。当电容单位是C〔F〕时下面公式成立。

CC0＝2⁰×C        〔F〕        (45)

CC0＝2¹×c        〔F〕        (46)

CC2＝2²×C        〔F〕        (47)

CC3＝2³×C        〔F〕        (48)

CC4＝2⁴×C        〔F〕        (49)

CC5＝2⁵×C        〔F〕        (50)

CC6＝2⁶×C        〔F〕        (51)

CC7＝2⁷×C        〔F〕        (52)

模拟输入电压X通过各个开关电路SW_i乘以同2ⁱ成正比的权重。因此，通过开关电路SW1到SW8，得到下述CP的V1输出。 $V1=X\×\underset{i=0}{\overset{7}{\mathrm{\Σ}}}(2i\×\mathrm{bi})\×c----\left(53\right)$

在INV1中通过电容C₁，输出被反馈到输入端，C₁的电容显示于公式10 $C1=\underset{i=0}{\overset{7}{\mathrm{\Σ}}}\mathrm{CCi}----\left(54\right)$

INV1形成高精度的反相电压(-X)。

反相器电路INV2经电容C₂连到反相器1NV1的输出，反相器INV2有包括电容器C₃的反馈电路。

在1NV2中，通过使C₂＝C₃形成公式11的输出，并使公式12成立。

V₃＝-V₂(C₃/C₂)＝X(C₃/C₂)……(55)

Y＝X……(56)

如上所述，在乘法电路中，模拟输入电压X和输入电压(b₀到b₇)相乘作为V₃直接从1NV2输出，同时从1NV1输出反相的输出。

INV1和INV2的输出连到开关电路sw9，sw9由数字数据的符号位S控制转换，用来选择V₂或V₃作为输出电压Y输出，当S＝1(高电平)时V₂反相输出，当S＝0(低电平)时V₃非反相输出。

图13详述反相器电路INV1和INV2，图14显示反相器电路1NV1和INV2的一个反相器。

如图13所示，利用串联连结的很多反相器I₁到I₃，输出精度得以改进。反相器I₁到I₃由pMOS和nMOS组成，pMOS的源连到nMOS的漏，nMOS的源连到一电压源，输入电压输入到这些MOS上，在两种MOS相连结处形成输出。

图15详细显示开关电路SW1到SW8。它们每个开关由cMOS开关组成，这些开关有一个cMOS Tr1和一个封底晶体管Tr2串连到它输入端组成，输入电压X输入到Tr1的漏，而输出电压由Tr1和Tr2相连处形成。数字输入电压被反相输入到Tr1中pMOS和Tr2中nMOS的栅极，而非反相的输入到Tr1中nMOS和Tr2中pMOS的栅极，结果没有电压下降而实现X的开关。

图16详细显示开关电路SW9，V₂和V₃连到在各个cMOSTr3和Tr4中的pMOS的源，pMOS的漏连到公共电容C₄符号位S直接连到Tr3中nMOS的栅和Tr4中pMOS的栅极，经反相器I₄反相信号连到Tr3中pMOS的栅和Tr4中nMOS的栅极。当符号位是“1”，Tr3导通同时一反相输出V₂加到C₄。当符号位是“0”，Tr4导通，非反相输出V₃加到C₄。因此，对应于符号位可能形成正/负输出。

如上所述，模拟输入电压通过数字输入电压的开关信号被控制传送到输出端。很多位数字输入信号被用来对很多模拟输出经耦合电容加权和综合，符号位以数字信号的最高位权重的2倍而被加到耦合电容上。结果，模拟数据和数字数据可直接相乘不需A/D或D/A转换。

下文参考附图叙述乘法电路的第4种实施例。

在图17中乘法电路M有很多开关电路SW1到SW8同模拟输入电压X相连，数字输入数据b₀到b₇同数字数据各位相对应作为这些开关电路的控制信号的输入。

开关电路的输出连到耦合电容CP中的各个电容器，CP由很多电容CC0到CC7平行连结而成，CP经反相电路1NV1和1NV2输出输出电压Y。电容器CC0到CC7的容量与b₀到b₇权相对应。即相应于2⁰到2⁷，当单位电容C是〔F〕，那么可得到如下公式。

CC0＝2⁰×C        〔F〕        (57)

CC1＝2¹×C        〔F〕        (58)

CC2＝2²×C        〔F〕        (59)

CC3＝2³×C        〔F〕        (60)

CC4＝2⁴×C        〔F〕        (61)

CC5＝2⁵×C        〔F〕        (62)

CC6＝2⁶×C        〔F〕        (63)

CC7＝2⁷×C           〔F〕          (64)

根据这些公式，经各个开关电路SW_i的模拟输入电压按比例于2ⁱ被加权。

另外，耦合电容包括电容CC8，CC8经反相器INV1和开关电路SW8将模拟输入电压X反相。与数字数据的符号位相对应的数字输入电压输入到SW8，INV1的输出经电容C₂反馈到输入端，而C₁＝C₂，INV1以高精度形成X的反相电压一X。

电容器CC8的电容量用下面公式9得到，而经过开关电路SW1到SW8开关转换得到CP的输出V₁。

CC8＝2⁸×C……(65) $V1=X\⟨\underset{i=0}{\overset{7}{\mathrm{\Σ}}}(2^i\×\mathrm{bi})-2^8\×s\⟩----\left(66\right)$

输出V₁经带有电容器C₃反馈电路的反相器电路INV2转换到下个公式。 $V2=-V1(C3/\underset{i=0}{\overset{7}{\mathrm{\Σ}}}\mathrm{CCi})----\left(67\right)$

在此下面公式被建立而公式13被确定。

反相器电路INV3和INV2的输出经电容C₄相连，包括电容C₅的反馈电路置于INV3上。

在1NV3中，形成公式14的输出，而C₄＝C₅那么得到公式15。

Y＝-V₂(C5/C4)＝V₁(C5/C4)……(68)

Y＝V₁                       (69)

为了将模拟输入数据X同数字输入电压(b₀到b₇)直接相乘提供一乘法电路，根据符号位S可选择输出数据反相或非反相。

反相器INV1，INV2及开关电路SW1到SW9其电路与图13到15的相同。

下文参考附图描述定标电路。

在图19中为用作定标电路的乘法电路的第5个实施例，第一个耦合电容CP1第一个反相器INV1，第2个耦合电容CP2和第二个反相器INV2串联，输入电压V_in输入到CP1。

CP1由很多输入电路L₁₁，L₁₂，L₁₃和L₁₄包括电容C₁₁，C₁₂，C₁₃和C₁₄。电容器通过选择器SW11，SW12和SW13选择性地连到输入电路L₁₂，L₁₃及L₁₄或地。

C₁₁，C₁₂，C₁₃和C₁₄的组合电容量为(C₁₁+C₁₂+C₁₃+C₁₄)，耦合电容(下面以有效组合电容量表示)把V_1n连到INV1，其容量为(C₁₁+∑c1_i)，∑c1_i是电容C1_i通过SW1_i连到输入端的组合电容。

在1NV1中，很多反馈电路L₂₁，L₂₂，L₂₃和L₂₄把反相器输出反馈到输入。在L₂₁，L₂₂，L₂₃和L₂₄中连有电容C₂₁，C₂₂，C₂₃和C₂₄，C₂₂，C₂₃，C₂₄经选择器SW₂₁，SW₂₂和SW₂₃选择连到反馈电路L₂₂，L₂₃，和L₂₄或选择接地，C₂₁，C₂₂，C₂₃和C₂₄的组合容量为(C₂₁+C₂₂+C₂₃+C₂₄)，耦合电容把1NV1的输出连到输入(下面以有效组合电容量表示)。∑C_2i的组合容量，它经SW2连到反馈端。

CP2由很多连结电路L₃₁，L₃₂，L₃₃和L₃₄包括电容器C₃₁，C₃₂，C₃₃和C₃₄电容器C₃₂，C₃₃和C₃₄通过选择器SW₃₁SW₃₂和SW₃₃选择连到连结电路L₃₂，L₃₃和L₃₄或地，C₃₁，C₃₂，C₃₃和C₃₄的组合容量为(C₃₁+C₃₂+C₃₃+C₃₄)。耦合电容连结1NV1和1NV2(下面以有效组合电容表示)的容量变为(C₃₁+∑C3_i)。∑C3_i是电容C3猖的组合它通过SW3连到连结端。

在1NV2中很多反馈电路L₄₁，L₄₂，L₄₃和L₄₄把反相器输出反馈到输入，在L₄₁，L₄₂，L₄₃和L₄₄中连有电容C₄₁，C₄₂，C₄₃和C₄₄。C₄₂，C₄₃和C₄₄经选择器SW₄₁，SW₄₂和SW₄₃选择连到反馈电路L₄₂，L₄₃和L₄₄或选择接地。C₄₁蔼，C₄₂，C₄₃和C₄₄的组合容量为(C₄₁+C₄₂+C₄₃+C₄₄)。耦合电容的容量把INV1的输出连到输入(下面以有效组合电容表示)。∑C4_i是电容器C4_i的组合电容，它通过SW₄的连到反馈端。

1NV1和1NV2在输入和输出之间有很好线性特性关系，它的输出是V_癌1n蔼与有效组合电容相乘的结果，如下式所示。

M＝(c₁₁+∑c1_i)/(C₂₁+∑C2_i)……(70)

项M受开关SW11到SW13和SW21到SW23控制，它的精度取决于电容器的电容分配的精度(因为它不是绝对值)在LSI中这精度比较容易保证。

在CP2和INV2中，电容由公式2确定，而SW21，SW31及SW41，SW22，SW32及SW42，SW23，SW33及SW43和SW24，SW34及SW44在开关中彼此内锁。

C₂₁＝C₃₁＝C₄₁，C₂₂＝C₃₂＝C₄₂

C₂₃＝C₃₃＝C₄₃，C₂₄＝C₃₄＝C₄₄……(71)

因此，公式3的关系总是保证

(C₂₁+∑C2_i)＝(c₃₁+∑C3_i)＝(c₄₁+∑4_i)……(72)

因此，公式4被确定

(C₁₁+C₁₂+C₁₃+C₁₄)＝(C₃₁+C₃₂+C₃₃+C₃₄)……(73)

在此，假定1NV1和1NV2的输入端的失调电压V_off彼此相等，输入和输出电压V_1n和V_out之间关系可用公式5和6计算，INV1的输出定义成V₁₁。(∑C1iVin+∑C2iV11)/(∑C1i+∑C2i)＝Voff            (74)(∑C3iV11+∑C2iVout)/(∑C3i+∑C4i)＝Voff           (75)

按照上述关系得到公式76。

Vout＝mV_1n{(C₃₁+∑C3_i)/(C4a+∑4a)}

+〔{(C₄₁+∑4_i+C₃₁+C₃₂+C₃₄)/(C₄₁+∑C_4i)}

-{(C₃₁+∑C3_i)(C₂₁+∑C2_i)}

/{(C₄₁+∑C4_i)(C₂₁+_iC2_i)}〕V_off……(76)通过公式2，3和4关系得到公式8

MV1n{(C₃₁+∑C3_i)/(C₄₁+∑C4_i)}

{(C₄₁+∑C4_i+C₃₁+C₃₂+C₃₄)/(C₄₁+∑C4_i)}

-u{(C₃₁+∑C3_i)(C₂₁+∑C2_i)}

/{(C₄₁+∑C4_i)(C₂₁+∑C2_i)}＝0……(77)那么，失调被消去。

上述认为INV1和INV2的失调相等的假设被认为是比较好的近似。

标量电路实现输出电平的精度控制，它能消除失调的影响。

如上所述，带有反馈电容的反相器是串联连结的，乘法同输入电容和反馈电容有关，第一和第二反相器的失调电压可互相取消，那么电平控制可精确实现。

在图19中，滤波电路的第三个实施例由很多采样保持电路H₁到H₁₀通过转换电路串联而成，很多乘法电路M₁到M₁₀连结到采样保持电路H₁到H₁₀的输出分支，每个乘法电路的输出全部连到多路输入加法器。

在图20中为采样保持电路H₀到H₁₀的第一个实施例。

每个采样保持电路有输入端开关SW1，输入端电容C11，第一放大器AMP1，中间开关SW5，中间电容C21和第二放大器Amp2串联组成，第一个输入预置开关SW1和第二个预置开关SW4分别平行相连到输入端开关SW2及中间开关SW5。

而且，反相器INV是串联地连到开关SW1和开关SW4，在第一和第二放大器AMP1和AMP2中，输入和输出经反馈电容C12和C22连结，同时输入和输出经第一和第二开关SW3和SW6可转换相连。

图23是开关SW1到SW6的开和关时序图。

在初始状态，第一个输入预置开关SW1和第一个放大器AMP1的预置开关SW3同时关闭，因为3个反相器INV形成在同一晶片上，参考电压A和B的电位相等电压差几乎为0，在第一个放大器AMP1中P1的初始化被实现，电荷引起误差可以消除。

在预定时间后，第一个放大器AMP1的第一个初始化开关SW3打开，第一初始化开关SW1亦同时打开，输入端开关SW2关闭，而模拟电压X1被输入到第一个放大器AMP1参考电压由INV保持稳定。

如上所述，P1的初始化正好在模拟电压X1输入到第一个放大器AMP1之前，所以模拟电压X1几乎没有误差地输入到第一个放大器AMP1。

而通过预定时间之后，输入端开关SW2被打开，在预定时间后第二个初始化开关SW4和第二放大器AMP2的第二个初始化开关SW6同时被关闭。

当第二个初始化开关SW4和第二个放大器中的第二个初始化开关SW6同时关闭时，因3级反相器INV形成在同一晶片上，参考电压A和C电位相等，它们电位差几乎为0，在第二个放大器AMP2中P2的初始化实现，电荷引起误差可消除。

而在预定时间后，第二个放大器AMP2的第二个初始化开关SW6关闭，第二个输入预置开关SW4亦被打开，同时，第二个输入预置开关SW4被打开。中间开关SW5打开。从第一放大器AMP1输出的模拟电压X1被输入到第二个放大器。

如上所述，因为P2初始化正好在模拟电压X1输入到第二个放大器之间，模拟电压几乎不带误差而输入到第二放大器。

如在图23所示时序图，开关打开是顺序实现的，在下一周期，模拟数据X2被输入，以后X3，…Xn一个接一个连续输入到电路H1。

如上所述，第二个放大器的输出模拟电压X1如同采样保持电路H1到采样保持电路H2，而模拟电压X1顺序传送到保持电路H10，用同样方法，下面模拟电压X2…和Xn是顺序传送到各个采样保持电路H0到H10。

每个采样保持电路H1到H10传送模拟电压X1…Xn到下面采样保持电路。另一方面，模拟电压X1…和Xn经分支电路输出到同每个保持电路相对应的乘法器M1到M9，而采样保持电路H10及有紧跟的采样保持电路，它仅顺序输出模拟电压X1…Xn到乘法电路M10。

图24显示了乘法电路M1到M10的第6个实施例的电路图，一个乘法器有多路开关转换器MUX11，MUX22及MUX33，放大器1，2，和与放大器1，2相连的第3个初始化开关SW7组成，放大器1和2的转换操作经第3个初始化开关SW7实现。

模拟数据X1和参考电压输入到多路开关选择器MUX₁₁，MUX₂₂和MUX₃₃的IN0同时打开时，因为3级反相器在同一晶片上形成，参考电压的电位A和D的电压相等。其电压差几乎等于零，放大器1的P3和放大器2的P4的初始化被实现，电荷引起误差可消除。

在预定时间后，放大器1和2的第3个初始化开关SW7打开，而且多路开关选择器MUX₁₁，MUX₂₂和MUX₃₃的IN0，这些多路开关选择器的INV1同时关闭，模拟电压X1输MUX₁₁和MUX₂₂，多路开关选择器11和22输出模拟电压X1到放大器1。

放大器1的P3好在模拟电压X1输入之前初始化，因此模拟电压X1实质上几乎无误差地输入到到放大器1。放大器1输出模拟电压X1经多路开关选择器MUX₃₃到放大器2。

P4在模拟电压X1输入到放大器2之前初始化，所以模拟电压X1没有误差输入到放大器2。

乘法器M1到M10中每个把模拟电压X1，…Xn乘以从采样保持电路H1到H10顺序输入的系数，它从乘法器2输出乘法结果到加法器ADD。

在图22中作为加法电路的第5个实施例，显示了加法器ADD的电路图。

加法器ADD是由很多多路开关转换器MUX1到MUX10和MUX11到MUX20，放大器3及4和置于放大器3和4之间的多路开关选择器MUX30组成。

第3个初始化开关SW8连到放大器3和4放大器3和4的转换操作通过第3个初始化开关SW8实现。

模拟数据X1到X10及参考电压输入到多路开关选择器MUX1到MUX10，MUX11到MUX20及MUX30，它们都是通过控制信号CTL控制的。

当放大器3和4的第3个初始化开关SW8和多路开关选择器MUX1到MUX10，MUX11到MUX20及MUX30同时打开时，参考电压的电位A和E相等其电压差几乎为零，放大器3的P5和放大器4的P6中初始化实现，电荷引起误差可消除。

而在预定时间后，放大器3和4的第3个初始化开关打开，而多路开关选择器MUX到MUX10，MUX11到MUX20及MUX30的INO，这些多路开关选择器的1NV1同时关闭，模拟电压X1到X10输入到多路开关选择器MUX1到MUX10或MUX11到MUX20。

模拟电压X1到X10输入到多路开关选择器MUX1到MUX10，同时这些多路开关选择器输出模拟电压X1到X10。

在放大器3中P5在模拟电压X1输入之前初始化，因此，无误差的模拟电压X1到X10输入到放大器3，放大器3输出加的结果的模拟电压X1到X10的乘法经多路开关选择器MUX30到乘法器4。

在放大器4中P6在模拟电压X1到X10的计算结果输入到放大器4之前初始化，无误差数据就输入到放大器4。

另一方面，当模拟电压X1到X10输入到多路开关选择器MUX11到MUX20时，这些多路开关输出模拟电压X1到X10的加法和乘法结果到放大器4。无误差的模拟电压X1到X10的计算结果输入到放大器4，加法器ADD的放大器4计算模拟电压X1到X10的结果作为连续操作的电路的操作结果。

上述第2和第3个初始化开关在经足够时间在第2和第3个初始化开关打开之后，第一初始化开关关闭后，关闭第2和第3个初始化开关，这可以防止因初始化由充电电压引起的误差。

在图24中，显示了采样保持电路的第2个实施例的总电路，采样保持电路有很多起始采样保持部份SH1到SH16，而SH1到SH8及SH9到SH16是串行相连的，输入电压Din直接输入到SH1，输入电压Din经采样保持电路FH1到FH8和SH9中BH输入。

图25显示了SH1到SH16的组成，这些SHS在图中是以SH来表示的，SH包括开关装置SW10，电容C10，反相器INV10，开关装置SW11电容C13和串行连结的反相器INV11，INV10和INV11的输出经电容C11和C14反馈到它们的输入端。当SW10关闭的SW11打开时，C10由连到SW10的电压Vin充电，C10的充电电压受INV10和C11控制，因为有INV10的输出电压所以等于Vin。在SW10和C10之间，连接接地电容C12，它在高速充电和放电期间补偿电荷，而SH输出曾经获得的输入电压Vin作为输出电压Vout。

一旦获得电压后，SHi(i＝1到8)传送输入电压Din(i＝1)或前一级SHi-1(i≥2)的输出电压，并产生输出电压Di。SHi(i＝9到16)在采样保持后向下传输SHi(i＝9)的输出电压或输出前级(i≥10)的输出电压到下级SH1+1，并产生输出电压i。

为实现这种采样保持，晶体管的漂移引起INV10和INV11的输出误差及Di的误差，当数据顺序传送时误差被累加和扩大。

为了防止误差累加超过允许值，Din的传送在SH1到SH8上执行，Din通过在SH9到SH16中的采样保持电路SH输入。

采样保持电路SH’由很多保持电路的前面部份FH1到FH8同Din平行连结，而保持电路的后面部份BH共连到输出端。

图26所示由FH1到FH8组成。它们在图中以FH表示。FH包括开关装置SW1，电容C1，反相器1NV1和开关装置SW2串行联结，INV1的输出经电容C2反馈到输入端，当SW1关闭时C1被DIN充电。C1的充电电压被INV1和C2控制，所以INV1的输出电压等于Din。在SW1和C1之间连接接地电容，它用以补偿在C1高速充电和放电期间电荷，而采样/保持输入电压Din被执行。

采样保持在FH1到FH8中之一执行，例如它以循环次序如FH1→FH2→FH3→FH4→FH5→FH6→FH7→FH8→FH9执行，然后Din经7个时钟延迟并输出到BH。

BH如图27组成，它串行地联结电容C4和反相器1NV2，INV2的输出经电容C5反馈到输入，当SW2在FH的一个关闭时，C4经INV1的输出电压充电，C4的充电电压被INV2和C5控制，所以INV2的输出电压等于INV1的输出，接地电容C6连到C4的前级，它补偿在C4高速充电和放电期间电荷。

保持在BH上的电压传送到SH9，在Din传送到SH8的下一个时间，Din传送到SH9，这相当于SH1到SH16串联连结情况，从FH’到BH的传送仅是一步完成的，这同通过SH1传送到SH8相比，降低了保持误差。

如上所述，可通过将串联保持电路分成两级，经SH’从第一级把数据传送到第二级，可保证d1到d16的精度。

在下文显示保持电路的前一部份的第二种实施例，在图28中，前面部份FH’由包括电容C13，反相器INV5串联连结的电路CIR1，其输出经电容C14反馈到输入，电路CIR2提供了包括串联连接的电容C16，反相器INV6，其输出经电容C17反馈到输入，CIR1和CIR2平行相连。

开关装置SW5和SW6用来分别在输入端和输出端选择CIR1和CIR2。SW5和SW6连结位置方向相反。CIR1和CIR2中一个实现放大和保持，另一实现数据输出，所以采样/保持和输出是同时执行的，因此可以高速度实现采样保持和输出。

图29显示了图27的全部电路的变化，在这个电路中，SH1到SH16分成4部份，SH1到SH4直接传输Din，SH9到SH12如图27经SH’传送Din，而在SH5到SH8中Din在SH″后用保持电路4级传送，在SH13到SH16中Din经SH’和SH″而传送。

如上所述，为了保证电平很多电容和反相器平行提供，通过开关装置选择一个输入电压传送给电容，通过选择输出从电容器一级到下一级电容而使电压保持。因此，因为减少传输次数使传输误差最小。

在图30中，保持电路H的第3种实施例有一对运算放大器Amp1和Amp2，一对场效应晶体管Tr1和Tr2。输入模拟数据Din输入到Amp1的非反相输入端，Amp1的输出连到Tr1的漏，Tr1的源经电容C1接地同时反馈到Amp1的反相输入端。当时钟CLK0输入到栅极且CLK0是高电平时Tr1导通。同时Amp1的输出因加等于din的电压到C1而被控制，电荷被存储在C1上，所以电荷电压等于din。

          AX{(C3-C4)/C3}                  (78)

在Amp2中，C₁的充电电压连到非反相输入端。Amp2的输出连到Tr2的漏，Tr2的源经电容C₂接地，它亦反馈到AmP2的反相输入端，Tr2在其位与Tr1相反对导通，而同CLK0反相的时钟CLK1输入到栅极，当Tr2导通时，Amp2的输出被控制，所以等于din的电压作为充电电压加到C₁，在C₂上电荷被存储，所以充电电压成为din，对应于din的Dout放输出，Din是在一个时钟期间放保存，因为在对C₁充电时间不影响下一级，在预定时间内实现保持不会失败。

利用运算放大器Amp1和Amp2的反馈系统输出精度得到保证，保持误差成最小。

保持电路用作例如滤波电路那样示于图34图中显示保持电路H11到H18和H21到H28。

在图34中，滤波电路的第4实施例有第一和第二加法和乘法电路MC1和MC2。电路MC1由很多保持电路H11到H18串联连结组成。每个保持电路的输出H1k输入到乘法电路M1k，而第二电路MC2由很多保持电路H21到H28串联连结组成，每个保持电路H2k的输出输入到乘法电路M2k。

输入数据Din输入到MC1，Din在每个保持电路保持一次，再传送到下个保持电路。在每个保持电路，Din的顺序数据被保持，顺序数数被表达成X(t-k)。在每个乘法电路M11到M18，乘数a1到a8预先输入，电路对应于顺序数据执行乘法如下。

M1k＝ak×X(t-k)……(79)

Mlk是乘法电路M1k的乘法结果。

乘法电路M1k及M1(k+1)经加法电路A1k相加，加法结果输出到下一级加法电路A1(k+1)。因此，加法电路A17按照如下公式在第一个加法和乘法电路中计算所有乘法电路的总输出。 $\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{ak}\×X(t-k)----\left(80\right)$

在第二个加法和乘法电路中，A17的输出或H18的输出作为第二个输入数据Din输入，Din在各个保持电路H21到H28保持一次，并输入到下一级保持电路，Din的顺序数据被保存在各个保持电路上，在每个乘法电路M21到M28中，预定乘数b₁到b₈被输入，下面对应于顺序数据乘法被执行。

M2k＝bk×Y(t-k)……(81)

M2k是乘法电路M2k的乘法结果。

乘法电路M2k和M2(k+1)的输出经加法电路A2k相加，加法结果传到下一级加法电路A2(k-1)。因此加法电路A27按如下公式在第2个乘法求和由路中计算所有乘法电路的总输出。 $\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{bk}\×Y(t-k)----\left(82\right)$

加法电路A21的输出输入到第一加法和乘法电路MC1中加法电路A17中，A17的输出成为MC1和MC的总乘法结果。

当SW连到H18时，Din变成X(t-8)，MC2按下面所示公式输出。 $\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{bk}\×X(t-k-8)----\left(83\right)$

经定义bk＝a(k+8)    MC1和MC2从A17上总输出用如下公式表示，FIR型滤波器就实现。 $\underset{i=1}{\overset{1G}{\mathrm{\Σ}}}\mathrm{ak}\×X(t-k)----\left(84\right)$ 当SW连到A17端，得到下面公式； $D_{111}=\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{ak}\×X(t-k)+\underset{i=1}{\overset{8}{\mathrm{\Σ}}}\mathrm{bk}\×Y(t-k)----\left(85\right)$

Y(t)＝Dm

这些公式表示得到IIR型特性曲线

如上所述，经过转换SW，FIR和IIR型滤波器被实现，对于FIR滤波器，保持电路的各级保持电路都能用于构成滤波电路的更多级，实现用途宽速度高的滤波器。

图32是乘法电路Mjk的第7个实施例，Mjk由一对运算放大器Amp3和Amp4及一对场效应晶体管Tr3和Tr4组成，输入模拟数据AX输入到Amp3的非反相端，Amp3的输出连到Tr3的漏，Tr3的源经电容C1和C4接地，C3和C4间的电压被反馈到Amp3的反相输入端，当数字输入B输入到栅极且B是高电位时Tr3导通，当Tr3导通时，Amp3的输出受控制，以使等于AX的电压加到C4，同时电荷被存储，电荷电压是AX，而Tr3的源电压成为AX{(C3-C4)/C3}

在Amp4中，非反相输入是接地，Amp4输出连到Tr4的源，Tr4的漏连到C3，它再反馈到Amp4的反相输入端。在Tr4的栅极，经反相器INV反相的数据B的反相数字数据被输入，当B是低电平时Tr4导通，当Tr4导通时，为了形成Tr4的漏的0V控制Amp4输出。

Tr3的源和Tr4的漏相连再连到电容C5以便输出，通过耦合电容包括C5加权的电压值输出，Mjk对应于AX用{(C₃-C₄)/C₃}C_pp表示，C_pp是由耦合电容预先确定的权重，或者乘法器中用“0”作乘数做乘法。

耦合电容显示于图33中，很多电容平行相连(8个电容C51到C58)，当电压V1到V8加到这些电容时，通过下面公式给出输出电压V₈同时加权就实现。

V₈＝(C₅₁V₁+C₅₂V₂+…C₅₈V₈)/(c₁+C₂+…C₈)……(86)

在图32显示电路是平行安置，用定义{(C₃-C₄)/C₃}Ccp作为2ⁿ以及输入每个数字数据位作为B，那么可直接用数字数据乘模拟数据AX。

加法电路Ajk能通过图33所示的电路提供2或3个输入端实现。

输出信号Dout是从上面组成输出的，在Hout被一次性保存。

图37显示了滤波电路的第4个实施例，其中加法电路At代替加法电路Ajk，当各个乘法电路Mjk的输出定义成mjk时，通过如图38所示用平行连结电容Cjk成耦合电容执行加法，运算功能同图36的电路相同。

如上所述，保持电路通过两级的电容，因运算放大器而精确地保持电压信号，时序分成保持相位和传输相位的，因此它有效控制保持误差为最小。

在图38中，滤波电路的第6实施例有很多保持电路H1到H16，每个保持电路的输出输入到相应乘法电路M1到M16。而移位寄存器SR的每个数据区A1到A16连到每个乘法电路M1到M16，数据区的这些数据作为乘数与保持电路的数据相对应。

乘法电路M1到M16的输出同加法电路AD相加计算出总和。

当输入数据Din输入到保持电路H1到H10，Din的顺序数据顺序保持在H1到H16，同时为从H1保持下一个顺序数据重复执行，而在保持电路之间不传输数据，所需全部顺序数据在预定时序内得到。

在H1到H16用第一组顺序数据充填后，为保持下一个数据在每个保持电路中需要移动乘法器数据，如表1所示，用新的方式，通过输入顺序数据，一个乘法器移位到下一乘法器，最后一个乘法器移回到第一个乘法器。

在保持电路之间有保持误差传送时，在这样的保持电路中会被取消。

保持电路H1到H16分成第一保持电路组HG1和第二保持电路组HG2，H1到H8和H9到H16分别属于HG1和HG2。

在HG1和HG2之间，连结多路开关选择器MUX，HG1和HG2的输入分成第一输入数据Din和第二输入数据D’in。

加法电路AD的输出一次保持在保持电路Hout，Hout的输出反馈到多路开关选择器MUX。MUX选择输入第一个输入数据之一或选择Hout的输出到HG2，在那里定义它为D’。

当选择Din作为D’时，滤波电路执行如下公式所示运算，它成为FIR型滤波器。 $Y\left(t\right)=\underset{i=0}{\overset{15}{\mathrm{\Σ}}}\mathrm{aiX}(t-1)----\left(87\right)$

Y(t)是输出，X(t)和ai是乘数：

当选择Hout的输出作为D’时，滤波器电路执行如下公式所示的运算，这是HR型滤波器 $Y\left(t\right)=\underset{i=0}{\overset{7}{\mathrm{\Σ}}}\mathrm{aiX}(t-1)+\underset{i=0}{\overset{7}{\mathrm{\Σ}}}\mathrm{biY}(t-1)----\left(88\right)$

Y(t)是输出，X(t)是输入而ai和bi是乘数。

图39显示了保持电路H_i的实施例，H_i由一对运算放大器Amp1和Amp2和一对场效应晶体管Tr1和Tr2组成，输入模拟数据din输入到Amp1的非负输入端，Amp1的输出连到Tr1的漏，Tr1的源经电容C1接地并反馈到Amp1的反相输入端，当时钟CLK0输入到栅极且当CLK0是高电平时Tr1导通，此时，Amp1的输出因加上等于din的电压到C1而被控制，电荷存于C1中，所以充电电压成为din。

在Amp2中，C1的充电电压连到非负输入端，Amp2的输出连到Tr2的漏，Tr2的源经电容C2接地，它亦反馈到Amp2的反相输入端，Tr2同Tr1相位相反而导通，同CLK0时反相钟的时钟CLK1输入到栅极，当Tr2导通时，因为等于din的电压加到C1的充电电压上而Amp2的输出受控制，因充电电压等于din电荷被存储，dout与din对应输出，Din经一个时钟时间而保持而且通过预定时序实现保持，C1的充电时间对下级无影响。

图39是乘法电路Mjk的实施例，Mjk有一对运算放大器Amp3和Amp4，一对场效应晶体管Tr3及Tr4组成，输入模拟数据AX输入到Amp3的非反相输入端，Amp3的输出连到Tr3的漏，Tr3的源经电容C1和C4接地，C3和C4间的电压反馈到Amp3的反相输入端，当数字输入B输入到栅极且B是高电平时Tr3通导，当Tr3导通时，Amp3的输出由于等于AX的电压加到C4上而受控制，因充电电压是AX，电荷被存储，Tr3的源电压成为AX{(C₃-C₄)/C₃}

有Amp4中，非反相输入端接地，Tr3的输出连到Tr4的源，Tr4的漏连到C₃，它同时反馈到Amp4的反相输入端，经反相器INV反相的数据B信号输入到Tr4的栅，当B是低电平时，Tr4导通，当Tr4导通时Amp4的输出因Tr4的漏形成0V而受控制。

Tr3的源和Tr4的漏相连再连到C5以输出，经耦合电容包括C55加权的电压值输出，即Mjk同AX相对应表示成{(C₃-C₄)/C₃}C_pp，C_pp是耦合电容的权，或乘法器用乘数0执行耦合电容同图33的相同。

V₈＝(C₅₁V₁+C₅₂V₂+…C₅₈V₈)/(C₁+C₂+…C₈)……(89)在模拟数据AX和数值数据之间可直接执行乘法。

下文说明电容形成方法的实施例

图41显示在LSI中电容电路的第一个实施例，在这电路中1表示电容单元，1，……36形成6×6方阵，每个单元电容是带圆角的方块。

在垂直方向，在圆方框内导线表示为2，2……沿行扩展，为了使连结电容组同邻近电容所连组不同，设有两组导线，不同导线组沿方阵的行的两边提供，一根线所连的行的单元同另一根线所连的单元相间，每组导线同电容的一半相连。

虚线所围方框A中，每组导线引到a或b端，导线的每组所连的单位电容数为总单位电容数的一半，所以a端或b端同单位电容总数的一半的电容相连。

虚线所围方框B显示了导线的另一种连结，在这里有端点a，b和c，每个端点连结连到每个第3根线，每个端点连结总电容量的三分之一。

图41显示了各个电容的一端点的连结，另一端的连线同上相同，当一公共电压加到很多电容的一端时，这些电容连到一端，另一端独立连结。

在图41实施例中，单元电容相连，所以组合电容的电容比是1∶1，连结成例如12∶24或9∶27的比例是可能的，另外脱开某些单元电容，其它如9∶26的比例亦可能。

上面单元电容的分散式分配可改进相对电容的精度，使电容的制造偏差影响减到最小。

图42显示了在LSI上电容器电路的第2个实施例，在本实施例中，导线沿单元电容的行上扩展，所以，每根线同每行的所有单个电容相连，这种连结比图41更为简单，同样能得到减少相对电容偏差的优是。

图43显示了在LSI上电容器电路的第3个实施例，每行的单元电容分成很多对电容，每对由相邻两个电容组成，每对电容所连的线组不同于行向和列向相邻对，在图48中所用分散连结比第一种实施更为简单而同样可得到低电容偏差的优点。

图45是一个转换电路图，它有计算电路以将二进制数转换成多值4位数，TA，TB，TC和TD平行相连，电阻R4，R3，R2，R1和R0连到晶体管的源。TC和TB的源分别通过电阻R3和R4连到电源VCC及通过R4，R3和R2连到电源VCC，TA的源通过R4，R3，R2和R1连到电源VCC，在此，电阻R4和R0相等，而电阻R3，R2和R12倍于R4或R0。

通过电阻R0到R4构成分压器，在电阻R3和R4间得到电压(7/8)VCC，在R2和R3之间得到(5/8)VCC，在R1和R2间得到(3/8)VCC而在R0和R1间得到(1/8)VCC。电压输出点分别定为P3，P2，P1和P0。这些电压中仅有一个通过晶体管引到输出端。

当X和Y均为“0”时，仅信号A输出使TA导通，输入P0电压作为Vout输出。

当X为“1”，Y为“0”时，仅信号B输出高电平，仅使TB导通，点P1的电压作为Vout输出。

当X为“0”，Y为“1”时，仅信号C输出高电平，仅使TC导通，点P2的电压作为Vout输出。

当X和Y均为“1”时，仅信号D输出高电平，仅使TD导通，点P3的电压作为Vout输出。

在电路中，当信号A，B，C和D成为“1”时，电压Vout如下式所示：

信号A：0≤Vout＜1/4Vcc

信号B：1/4Vcc≤Vout＜2/4Vcc

信号C：2/4Vcc≤Vout＜3/4Vcc

信号D：3/4Vcc≤Vout＜Vcc

那么，可以用二行的2位二进制数据表示成具有与一电压电平对应的4个值的一行。

图46中用表显示了信号X，Y和信号A，B，C，D之间关系。

在图49中，V1和V2是输入电压，C1和C2是电容器，T1是nMOS，T2是pMOS晶体管，若C₁＝C₂，电压V₃将如下公式90所示 $V3=\frac{C1V1+C2V2}{C1+C2}=\frac{V1+V2}{2}----\left(90\right)$ 在此，定义T₁和T₂的阈值电压为V_T，如果V₃＜V_T那么信号X’为“1”，如果V₃≥V_T那么信号X掣为具有开关特性的“0”。

下文描述从多值数转成数字数的转换电路，在图47中，具有(1/4)Vcc和(3/4)Vcc的电压分压器给耦合电容提供输入电压，每一耦合电容接收相位电压之一和输入电压Vin，彼此以相等权重相加，耦合电容的输出分别为V_C，V_B和V_A。

V_A，V_B和V_C的输出分别输入到反相器以输出A’，B’和C’，当每个反相器的阈值定义为1/2Vcc时，反相器的输入电压VA，VB和VC按照公式90定义成如下公式。 $\mathrm{VA}=\frac{3/4\mathrm{Vcc}+\mathrm{Vin}}{2}----\left(91\right)$ $\mathrm{VB}=\frac{2/4\mathrm{Vcc}+\mathrm{Vin}}{2}----\left(92\right)$ $\mathrm{VC}=\frac{1/4\mathrm{Vcc}+\mathrm{Vin}}{2}----\left(93\right)$

在此输入电压Vin为如下

如果Vin＜1/4Vcc    信号A’，B’和C’为“1”

如果Vin≥1/4Vcc    信号A’为“0”

如果Vin≥2/4Vcc    信号A’和B’为“0”

如果Vin≥3/4Vcc    信号A’，B’和C’均为“0”

在此，编码器接收A’，B’和C’。如果所有信号A’，B’和C’为“1”，那么Y’和Z’信号电平为“0”，如果信号A’为“0”，那么信号Y’为“1”，Z’为“0”，如果信号A’和B’为“0”，那么信号Y’为“0”而信号Z’为“1”，如果信号A’，B’和C’均为“0”，那么信号Y’和Z’均为“1”。

因此，可以将4数字的2位数转换成二进制数。

图48显示了信号A’，B’和C’同信号Y’和Z’之间关系。

下文在二进制逻辑LSI的输入输出接口中具有二进制转成多值或多值转成二进制接口电路中LSI电路的实施例。它可以减少LSI上的引腿数。

在图49中，I/F2A为二进制多值地址信号的接口电路，I/FMA是多值二进制地址信号的接口电路，I/F2D为二进制多值数据信号的接口电路，I/FMD是多值二进制数据信号的接口电路，CPU和存储器芯片中是二进制逻辑电路，用在CPU中二进制地址信号转成多值信号输出，通过存储器1的I/FMA输出信号转换成二进制信号并存于存储器1中。

用于CPU中二进制数据通过二进制/多值I/F2A转换成多值并输出，输出数据经存储器1芯片的多值/二进制转换器转换成二进制数据并存于存储器1。

如果要处理数据通过CPU以二进制形式存于存储器1，经存储器1的I/F2D实现二进制多值转换，通过CPU的I/FMD用CPU二进制多值转换数据被处理。

Claims (24)

1.计算电路包括：

电容耦合装置，有多个电容器其容量与数字数据的位的权对应，电容器的容量二倍于所说位的最大权重，所说的电容器共同连到一公共输出端；

多个接收模拟输入电压的开关电路，它与所说多个电容器一一对应，根据输入到所说相应开关电路的所说数据的数字位，连接或断开所说开关电路；

借此实现所说模拟输入与所说数字数据的乘法。

2.根据权利要求1的计算电路，所说开关电路包括一cMOS。

3.根据权利要求2的计算电路还包括一对互补晶体管。

4.根据权利要求1的计算电路还包括连到上述公共输出端的第一反相器，连到所说第一反相器的输出端的连结电容器和连结到所说电容器的第二反相器，借此，所说第一反相器，电容器的第二反相器实现顺序连结。

5.根据权利要求4的计算电路还包括连结第一反相器的输出到第一反相器输入的第一反馈电容器，所说第一反馈电容器的容量等于所说电容耦合装置的总容量。

6.根据权利要求4的计算电路包括连结第二反相器的输出到第二反相器的输入的第二反馈电容器，所说第二反馈电容器的容量等于所说连结电容器的容量。

7.根据权利要求4的计算电路包括为了改变对第一反相器或第二反相器输出的开关电路。

8.计算电路包括：

第一运算放大器，它在非反相输入端接收模拟输入电压的输入；

第二运算放大器，它的非反相输入端接地；

第一开关电路，它连到所说第一运算放大器的输出端；

第二开关电路，它连到所说第二运算放大器的输出端；

第一电容器，它通过所说开关电路连到所说运算放大器的输出端；

第二电容器，它连结第一电容器到地；

第一反馈线，它从所说第一和第二电容器连结处连到所说第一运算放大器的反相输入端；

第二反馈线，它从所说第二运算放大器的输出端连到所说第一运算放大器的反相输入端；

第三电容器，通过所说第一和第二开关电路连到所说第一和第二运算放大大器的输出；

数字信号为了关闭和打开所说第一和第二开关电路，其中一个打开时另一个关闭。

9.计算电路包括：

多个第一输入线，它们共同连到一输入模拟电压；

多个第一电容器，它们中每个同第一输入线相对应并连到公共输出端；

多个第一开关电路，它用来改变连结，连到对应于输入线的第一电容器或到地；

第一反相器，它连到所说第一个电容器的公共输出端；

多个第一反馈线，它们共同地连到第一反相器的输出端；

多个第二电容器，它们每个同所说一个第一反馈线反应；

多个第二开关电容器，它们用来改变连结，连结所说第二个电容器到所说第一反相器的输入端或到地；

多个连结线，它们共同连到所说第一反相器的输出；

多个第三个电容器，它们每个同相应连结线之一对应，所说第三电容器的组合电容器实质上等于第一电容器的组合电容器；

多个第三个开关电路，它们用来改变连结，连结所说的第3个电容器到的说第一反相器的输出或到地；

第二个反相器，它连到所说第一电容器的公共输出端并连到公共输出端；

多个第二反馈线，它公共连到所说第二反相器的输出端；

多个第4个电容器，它们每个同所说的第二反馈线之一对应。

多个第4开关电路，它们用来改变连结，把所说第4电容器连到所说第二反相器的输出端或接地；

所说的第2，第3和第4开关电路共同受控制，所以第2，第3和第4电容器的实际组合电容器彼此相等；

借此，通过所说的第一和第三电容器组成的电容器，所说模拟输入电压的乘法得以实现。

10.计算电路包括：

电容耦合装置有多个电容器，它们连到多个模拟输入电压端，所说的电容耦合装置共同连到输出端；

第一反相器将其输入连到所说输出端；

连结电容器，它连到所说第一所相器的输出端；

第二反相器，它经过所说连结电容器连到第一所相器的输出端；

第一反馈电容器，它把所说第一反相器输出端连到第一反相器的输入端；

第二反馈电容器，它把所说第二反相器的输出连到第二反相器的输入端；

附加接地电容器，它连结所说电容耦合装置和所说的连结电容器，所说的附加电容器使所说第一和第二反相器的闭环增益实质上彼此相等；

因此输入模拟电压被加权。

11.根据权利要求10，计算电路还包括：

第二电容耦合装置，它连到所说第二反相器的输入端，平行连结到电容器，所说第二电容耦合装置其容量等于所说第一电容耦合装置的容量；

多个开关电路与所说第一和第二电容耦合装置相对应，它可改变连结，把每个模拟输入电压连到所说第一电容耦合装置或连到所说的第二电容耦合装置。

12.根据权利要求10的计算电路还包括

第二电容耦合装置，它有多个电容器连到多个模拟输入电压，所说电容耦合装置共同连到输出端。

第三反相器，将输入连到所说的输出端

第二连结电容器，它把第3反相器的输出端连到所说第二反相器的输入端；

第3反馈电容器，它把所说第3反相器的输出端连到第三反相器的输入端；

附加接地电容器，它连到所说第2电容耦合装置，所说的附加电容器使第3反相器的闭环增益实质上等于第一和第二反相器的增益。

13.计算电路包括：

多个顺序相连的采样保持部件；

多个计算部件，它用来计算每个采样保持电路的输出；

其中所述采样保持部件包括：

输入模拟输入电压的输入开关；

顺序地连到所说输入开关上的输入电容器；

顺序地连到所说输入电容器上的第一放大器；

顺序地连到所说输入电容器上的中间开关；

顺序地连到所说中间开关上的中间电容器；

顺序地加到所说中间电容器上的第二放大器；

第一反馈电容器，它把第一放大器的输出连到第一放大器的输入；

第二反馈电容器，它把第二放大器的输出连到第二放大器的输入。

14.根据权利要求13的计算电路，其中每个采样/保持部件包括：

在非负输入端接收模拟输入电压的第一运算放大器；

连到第一个运算放大器输出的第一开关；

第二运算放大器，它通过第一开关把非负输入端连到第一运算放大器的输出；

连到第二个运算放大器输出的第二开关；

第一电容器，它通过所说的第一开关，把它的第一输入端连到所说第一运算放大器的输出，其第二个输入端接地；

第二电容器，它通过所说的第二开关，把所说的第一端连到所说第二运算放大器的输出，其第二端接地；

第一反馈线，它把所说的第一个电容器的第一端连到所说第一运算放大器的反相输入端；

15.根据权利要求13的计算电路，其中每个采样保持部件包括：

多个第一开关，其第一端点连到模拟输入电压；

多个第一电容器，它通过所说的第一开关连到所说模拟输入电压上；

多个第一反相器，它们每个顺序连到各个第一电容器上；

多个第二开关，它们每个顺序连到各个第一反相器上；

第二电容器，它有第一各第二端，其第一端共同连到所说的第二开关上；

第二反相器，它连到所说的第二电容器的第二端；

多个第一反馈电容器，它把第一反相器的输出连到所说第一反相器的输入；

多个第二反馈电容器，它们把第二反相器的输入连到所说第二反相器的输入。

16.根据权利要求13的计算电路，其中每个采样保持电路还包括：

第一初始化开关，它连到与所说中间开关平行的中间电容器上；

第二初始化开关，它连到与所说中间开关平行的中间电容器上；

第三初始化开关连接所说的第一放大器的输出到所说第一放大器的输入；

第四初始化开关连接所说第三放大器的输出到所第二放大器的输入；

所说的第二，第三和第四个初始化开关在第一初始化开关打开足够长时间后关闭，所说第一初始化开关在所说第二，第三和第四初始化电路打开后关闭。

17.根据权利要求13的计算电路，其中每个采样保持部件包括：

多个有第一，第二和第三端的第一开关，在第一端共同连结一模拟输入电压，所说的第一端可改为所说第二或第三端；

多个第一电容器，它们都顺序连到所说第一开关之一的第二端；

多个第二电容器，它们都顺序连到所说第一开关之一的第三端；

多个第一反相器，它们都顺序连到所说第一电容器之一；

多个第二反相器，它们都顺序连到所说第二电容器之一；

多个具有第一第二和第三端的第二开关，它们都把第一端连到所说第一反相器的输出，第二端连到所说第二反相器之一的输出，并可把所说第一端或第二端改变为所说的第三端；

第三电容器共同连到所有第二开关的第三端；

第三反相器顺序连到所说第三电容器；

多个第一反馈电容器把所说第一反相器的输出连到所说第一反相器的输入；

多个第二反馈电容器，把所说第二反相器的输入连到所说第二反相器的输入；

多个第三反馈电容器，把所说第三反相器的输出连到所说第三反相器的输入。

18.根据权利要求13计算电路，所说的每个计算部件包括：

多个电容器，它们都同所说模拟输入电压权重对应；

多个开关，它都提供选择，把模拟输入电压连到所说的电容器的一个或多个；

数字信号用每位控制所说开关；

19.根据权利要求18计算电路，所说每个计算部件包括：

一个数据寄存器，它保持所说的数字信号作为乘数。

20.根据权利要求19计算电路，所说的数据寄存器是静态读存取存储器。

21.根据权利要求20计算电路，还包括EEPROM作为附加数据寄存器。

22.根据权利要求18计算电路，还包括一移位寄存器，它把数据寄存器的并行数据转成串行数据输出，并把所说输入到数据寄存器的事行数据转成并行数据。

23.根据权利要求18计算电路，所说的电容器包括在LSI中形成的一个或多个单元电容器，所说每个单元电容器作为一个电容器不同于单元电容器附近的用单元电容器组的多个电容器。

24.根据权利要求23计算电路，所说每个单元电容器其形状为具有圆角的矩形。

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