CN1096148A - 具有改进的音调抑制的∑-△调制器及其方法 - Google Patents

Abstract

一种∑-△调制器对其第一级电路的反馈信号的 频率特性在调制器的半时钟频率fs/2上进行衰 减。不需复杂的高频振动电路便可使调制器实际上 消除先前∑—△调制器中特有的带内音调。在实施 例中，∑—△调制器中包括有一个在反馈环路内的两 抽头FIR滤波器。该FIR滤波器对第二级电路输 出中的过渡沿进行平滑。这种电路结构既可应用于 模数转换器的∑—△调制器中，也可应用于模数转换 器的∑—△调制器中。

Description

本发明涉及数据转换器，具体涉及用于数/模转换器和模/数转换器的∑-△调制器。

在数据转换器中应用两种基本技术，即∑-△技术和电阻或电容分压器技术。∑-△技术很有吸引力，因为它依靠精密的定时而不依靠精密匹配芯片上诸如电阻之类的元件来达到高的分辨率。此外，制作薄膜的、激光修整的模拟元件所需的专门技术很难做到;然而，在半导体工业中获得高速数字开关的能力是很容易的。∑-△调制器可用于模/数转换器（ADC）和数/模转换器（DAC）。

在一个DAC中应用的基本的∑-△调制器接收一个输入信号，该输入信号与输出信号的负反馈信号相加，以提供一个误差信号。该误差信号被衰减，然后经过一个积分器处理，以提供输出信号。∑-△调制器能使量化噪声成形至通带处，在那里将它滤除掉。

然而，∑-△调制器的严重缺点是在通带内会产生不需要的音调。这些不需要音调具有与输入信号的直流偏置有线性关系的频率。对于接近信号地电平的小输入信号产生这些不需要信号是有害的。况且，在输入信号接近地电平的时候，收听者很容易听见不需要的音调。对于∑-△调制器为何会产生这类不需要音调的一种普遍承认的解释是∑-△调制器创生出多种图形的（Pattern）噪声，以便分解输入信号中微小的增量变化。在一个二阶∑-△调制器中，对两级电路用以作为反馈信号的单一比特输出只有有限个数的图形，来代表信号地电平附近的小输入信号，并且这些图形具有大的瞬时误差，导致这些图形的噪声在该调制器中还会谐派。为此，现在需要一种能够减少或消除这些带内音调的∑-△调制器。

据此，本文按照本发明的一种形式提供一种具有改进的音调抑制的∑-△调制器，它包括第一级电路、第二级电路、一个滤波器部分和一个反馈部分。第一级电路具有一个用以接收输入信号的输入端、一个用以接收第一反馈信号的反馈输入端以及一个提供第一输出信号的输出端。第二级电路具有一个与第一级电路输出端连接的输入端、一个用以接收第二反馈信号的反馈输入端以及一个提供第二输出信号的输出端。该滤波器部分与第一和第二级电路相耦合。滤波器部分对第二输出信号频率等于∑-△调制器时钟频率一半的第二输出信号频域特性进行衰减，以提供出一个滤波信号。该滤波器部分提供出滤波信号用以作为第一反馈信号。反馈部分响应第二输出信号，提供第二反馈信号。（∑-△调制器）响应第二输出信号，提供一个输出信号。

按照本发明的另一种形式，本文提供一种用以改进∑-△调制器音调抑制的方法。输入信号先经∑-△调制器的第一级电路的处理，第一级电路的输出信号再经∑-△调制器的第二级电路的处理。第二级电路输出信号的频率接近等于∑-△调制器时钟频率一半的频域特性受到衰减，以提供一个滤波信号。该滤波信号作为一个反馈信号提供给第一级电路。∑-△调制器响应第二级电路的输出信号，提供一个输出信号。

参阅以下详细描述并结合附图可以更清楚地了解本发明的这些那些特性和优点。

图1示出先有技术的二阶∑-△调制器的部分方框图和部分逻辑电路图。

图2示出本发明的、适用于数/模转换器的∑-△调制器的部分方框图、部分逻辑电路图和部分电路原理图。

图3示出图2所示的信号的定时图。

图4示出图1和图2所示的∑-△调制器在频域内频率响应特性的比较图。

图5示出本发明的、适用于模/数转换器的∑-△调制器的部分方框图和部分逻辑图。

图1示出先有技术的二阶∑-△调制器20。∑-△调制器20适用于数/模转换器，它接收一个标记为“D_1N”的n比特数字输入信号，据此提供一个标记为“A_ouT”的模拟输出信号。调制器20是一个二阶∑-△调制器，具有第一级电路30和第二级电路40。每级电路都从其输入信号中减去一个相应的反馈信号，并据此提供一个误差信号，再将此误差信号衰减，以提供一个衰减信号，再将该衰减信号积分，提供一个输出信号。

第一级电路30包括一个加法器31、一个放大器32、一个加法器33和一个延时单元34。加法器31具有一个接收D_rN的正输入端、一个接收A_ouT的负输入端和一个提供n比特总和值的输出端。放大器32具有一个与加法器31的输出端相连接的输入端和一个输出端，它将输入端的信号乘以1/2，以在输出端提供一个信号值。加法器33具有一个与放大器32的输出端相连接的第一正输入端、一个第二正输入端和一个提供总和值的输出端。延时单元34具有一个与加法器33的输出端相连接的输入端和一个与加法器33的第二正输入端相连接的输出端。加法器33和延时单元34相结合组成一个第一数字积分器。

第二级电路40包括一个加法器41、一个放大器42、一个加法器43和一个延时单元44。加法器41具有一个与加法器33的输出端相连接的正输入端、一个用以接收信号A_ouT的负输入端和一个输出端。放大器42具有一个与加法器41的输出端相连接的输入端和一个输出端，该放大器将输入端的信号乘以1/2，以在输出端提供一个输出信号。加法器43具有一个与放大器42的输出端连接的第一正输入端、一个第二正输入端和一个提供总和值的输出端。延时单元44具有一个与加法器43的输出端连接的输入端及一个输出端作为第二级电路40的输出端。加法器43和延时单元44相结合组成一个第二数字积分器。

一个附加的延时单元45具有一个与第二级电路40的输出端连接的输入端及一个输出端。在∑-△调制器中，在第一级电路30的反馈回路内提供延时单元45，用以提高稳定性。∑-△调制器20在其输出端上提供输出信号A_ouT作为延时单元45输出的最高有效比特（MSB）;不过，∑-△调制器20也用加法器43的输出或延时单元44的输出作为其输出。

∑-△调制器20是一个常规的二阶∑-△调制器，它能依靠对量化噪声形成在带外以达到高的信号对噪声加失真比。然而，由于∑-△技术的自身性质，故∑-△调制器20对音调是敏感的。因此，希望有一种对这类音调的敏感性降低的∑-△调制器。

图2以示出本发明的二阶∑-△调制器50的方框图。与∑-△调制器20一样，∑-△调制器50接收输入信号D_IN，并提供出输出信号A_ouT以作为响应;然而，∑-△调制器50显著地减小了通带内不希望的音调。∑-△调制器50一般包括第一级电路60、第二级电路70、一个抽头的FIR（有限冲激响应）滤波器80和输出部分90。

第一级电路60包括一个加法器61、一个放大器62、一个加法器63和一个延时单元64。加法器61具有一个接收D_IN的正输入端、一个接收第一反馈信号的负输入端以及一个提供n比特总和值的输出端。放大器62具有一个与加法器61的输出端相连接的输入端和一个输出端，在输出端提供一个输出信号值是输入端的信号乘以1/2。加法器63具有一个与放大器62的输出端相连接的第一正输入端、一个第二正输入端以及一个提供总和值的输出端。延时单元64具有一个与加法器63的输出端相连接的输入端和一个与加法器63的输入端相连接的第二正输入端。加法器63和延时单元64相结合以组成一个第一数字积分器。

第二级电路70包括一个加法器71、一个放大器72、一个加法器73和一个延时单元74。加法器71具有一个与加法器63的输出端相连接的第二正输入端、一个接收第二反馈信号的负输入端以及一个输出端。放大器72具有一个与加法器71的输出端相连接的输入端和一个输出端，它将在输出端提供一个信号值是输入端的信号乘以1/2。加法器73具有一个与放大器72的输出端相连接的第一正输入端、一个第二正输入端以及一个提供总和值的输出端。延时单元74具有一个与加法器73的输出端相连接的输入端和一个与加法器73的第二正输入端相连接的输出端。加法器73和延时单元74相结合以组成一个第二数字积分器。

FIR滤波器80包括单一比特延时单元81和82、一个加法器83和一个乘法器84。延时单元81具有一个与加法器73的输出端相连接的、接收MSB的输入端和一个与加法器71的负输入端相连接的、提供第二反馈信号的输出端。延时单元82具有一个与延时单元81的输出端相连接的输入端和一个输出端。加法器83具有一个与延时单元81的输出端相连接的第一正输入端、一个与延时单元82的输出端相连接的第二正输入端以及一个提供第一反馈信号的输出端。放大器84具有一个与加法器83的输出端相连接的输入端和一个输出端，它在输出端提供一个输出信号值是将输入端的信号乘以1/2。请注意，另一种可替代的方案是，由延时单元81引入的延时可以在第一级电路60或第二级电路70中以前向延时来实现。

输出部分90包括电阻91和92。电阻91具有一个与延时单元82的输出端相连接的第一端子和一个提供信号A_ouT的第二端子，即输出端子。电阻92具有一个与延时单元81的输出端相连接的第一端子和一个与电阻91的第二端子相连接的第二端子即输出端子。电阻91和92最好阻值相同。输出部分90是可选择的，加法器73、延时单元81或延时单元82的MSB输出也可作为单一比特的模拟输出。

FIR滤波器80设在∑-△调制器50的反馈环路内，是一个在fs/2频率上具有零点的两抽头FIR滤波器，这里的fs是调制器时钟频率。乘法器84输出端上的第一反馈信号是一个三电平信号，它对量化器在两个时钟周期上的过渡沿进行平滑。乘法器84提供一2比特的反馈信号，它们对应于D_IN中的最高有效比特和次最高有效比特。然而，∑-△调制器50应用第二级电路70的未滤波输出作为第二反馈信号（先经过延时单元81中一个时钟周期的延时），这是因为，FIR滤波器80的附加相位延时会使第二级电路70的响应特性变化。∑-△调制器50因有2比特的输出，比之图1中的∑-△调制器20略有改善的信噪比（SNR）;但因这2比特被均等地加权而只能代表三个量化电平，所以信噪比改善量并不具有完满的6分贝（dB）。

∑-△调制器50的频率特性与图1中∑-△调制器20的频率特性基本相同，只因∑-△调制器50可在fs/2频率上有FIR滤波器80提供（sinx）/x的响应。这种平均的反馈实际上消除了D_IN接近信号地电平时带内音调的出现。∑-△调制器50仅依靠FIR滤波器80的附加元件而不需要复杂的高频振动电路便可显著地减小这些音调。∑-△调制器50对于在1/4至3/4满度范围内的D_IN偏移产生出带内音调，这些带内音调所具有的幅度比∑-△调制器20产生的类似的带内音调要小;并且非中心的操作对于一个音频信号转换器代表了一种不平常的运行状态。

∑-△调制器50中各单元可应用常规的数字逻辑电路来实现。加法器61、63、71、73和83可用全加器来实现;乘法器62、72和84可以将二进制输入信号右移一个比特位来实现;延时单元64、74、81和82可利用由调制器时钟定时的D触发器来实现。∑-△调制器50最好用CMOS逻辑电路来实现，CMOS逻辑电路的功耗较低，速度较快;当然，也可以用其它的晶体管电路技术来实现。

图3示出图2中的信号的定时图。标的第一个信号标为“时钟”，代表∑-△调制器50的频率为fs的高速时钟信号。第二个信号标记为“数据”，代表延时单元81的一种可能的输出。第三个信号标记为“延时的数据”，是延时单元82的输出。第四个信号标记为“FIR滤波器输出”，代表加法器83的输出或相当于乘法器84的输出。数据和延时的数据两者都是具有“0”值或“1”值的单一比特信号，在图3中已标明了。然而，FIR滤波器输出是一种能代表三电平的2比特数字信号，在图3中示为“0”、“1/2”和“1”。

在图3中标记为“t₁”的时期所表明的第一部分内，∑-△调制器50提供出频率为fs/2的一种0和1交替结构的信号。当D_IN接近中间标度时会发生这种情况。FIR滤波器输出将保持在1/2恒定值上，从而避免了在∑-△调制器50中造成图形噪声的锐陡过渡沿。在标记为“t₂”的第二时期内，数据交替地为两个时钟周期的“1”电平及其后随的两个时钟周期的“0”电平。t₂期间，数据以fs/4频率变化。因有三电平，故FIR滤波器输出仍然可提供某些平滑量，以防止锐陡的过渡沿。

图4示出一个频域内对图1和图2中∑-△调制器的频率响应特性相比较的曲线图。图4中，水平轴表示频率，垂直轴表示A_ouT的幅度（dB值）。第一条曲线与先有技术的∑-△调制器20和∑-△调制器50的第二反馈信号有关，其响应特性是，从0频率起每倍频程上升12dB，并在fs/2频率附近比较平坦。然而，与∑-△调制器50有关的第二条曲线在fs/2频率附近呈下陷的特性，这对一个DAC来说，在fs/2频率上有无限的衰减，对一个ADC来说，这下陷衰减取决于FIR滤波器内加法器中元体的匹配情况。由于对fs/2频率上信号能量的衰减，∑-△调制器50实际上消除了由于接近基底电平的信号输入的图形噪声而产生的音调。

图5以方框图形式示出按照本发明的一个∑-△调制器100，它适于在模/数转换器中应用。对于∑-△调制器100中与∑-△调制器50内元件相类同的那些元件，以相同的参考数字标出。∑-△调制器100包括第一级电路60、第二级电路70、量化器110、FIR滤波器80和一个反馈回路中的DAC120。∑-△调制器100接收一个模拟输入信号标记为“A_IN”，以提供出一个数字输出信号标记为“D_ouT”作为响应。∑-△调制器100是一个二阶∑-△调制器，具有以模拟元件构成的两级电路。每级电路从一个输入信号中减去一个相应的反馈信号，提供一个误差信号，将此误差信号衰减以提供一个衰减的信号，再对此衰减的信号积分，提供一个输出信号。第一级电路60、第二级电路70和FIR滤波器80的结构与图2中相应的电路相同。不过，第一级电路60和第二级电路70是用模拟元件构成的，在按模拟信号方式工作。在FIR滤波器80中，延时单元81和82是数字式的，但加法器83和乘法器84是模拟式的。加法器83可以用电阻加法电路来实现，诸如可采用输出部分90中使用的电阻91和92那样的均等加权电阻。请注意，由于FIR滤波器80在fs/2频率处陷波和∑-△调制器100响应于较低的频率，因此加法器83中电阻的匹配和乘法器84的精确度对于∑-△调制器100的工作来说都不严格要求。量化器110连接在第二级电路70的输出端与FIR滤波器80的输入端之间，将第二级电路70的模拟输出信号转换成一个1比特的数字信号。DAC    120将延时单元81的输出信号转换成一个适合于在模拟的第二级电路70中应用的模拟信号。

∑-△调制器100的大部分单元可应用常规的模拟元件构成。加法器83可以用电阻加法器之类的电路来构成;乘法器62、72和84可以用运算放大器来构成;第一级电路60和第二级电路70中的积分器可以用开关电容积分器之类的电路来构成;为前所述，延时单元81和82可以用由调制器时钟定时的D触发器来构成。

虽然，借助一个优选实施例说明了本发明，但本领域技术人员显然理解，本发明能以极多的方式进行修改，并可设计许多实施例，它们不同于具体列出的和上面说明的实施例。例如，调制器可依靠包含附加的电路级以使得其阶数高于二阶。还有，实施例中DAC的模拟信号输出可以取自第二级电路的输出或者取自FIR滤波器的两个抽头其中之一。再有，每个调制器部分可以用各种各样的电路单元来构成。因此，所附的权利要求书意在覆盖对本发明的所有修改，它们都归在本发明的精神实质和范畴之内。

Claims (10)

1、一种具有改进的音调抑制的Σ-Δ调制器(50)，其特征在于：

一个第一级电路(60)，它具有一个接收输入信号的输入端。一个接收第一反馈信号的反馈输入端以及一个提供第一输出信号的输出端；

一个第二级电路(70)，它具有一个与所述第一级电路的所述输出端相连接的输入端、一个接收第二反馈信号的反馈输入端以及一个提供第二输出信号的输出端；

滤波器装置(80)，它与所述第一级(60)和第二级(70)级联电路相耦合，用以在接近Σ-Δ调制器(50)时钟频率一半的频率上对所述第二输出信号的频率特性进行衰减，以提供一个滤波的信号，并提供所述滤波的信号作为所述第一反馈信号；

反馈装置(81)，它与所述第二级电路(70)相连接，用以根据所述第二输出信号提供所述第二反馈信号；

Σ-Δ调制器(50)响应所述第二输出信号，提供一个输出信号。

2、权利要求1的∑-△调制器（50），其特征在于，所述滤波器装置是一个FIR（有限冲激响应）滤波器（80），它有一个与所述第二级电路（70）的所述输出端相连接的输入端，以及一个与所述第一级电路（60）的所述反馈输入端相连接、用以提供所述第一反馈信号的输出端。

3、权利要求2的∑-△调制器（50），其特征在于，所述FIR滤波器（80）包括：

一个第一延时单元（81），它有一个接收所述第二输出信号的输入端及一个输出端;

一个第二延时单元（82），它有一个与所述第一延时单元（81）的所述输出端相连接的输入端及一个输出端;

一个加法器（83），它有一个与所述第一延时单元（81）的所述输出端相连接的第一正输入端、一个与所述第二延时单元（82）的所述输出端相连接的第二正输入端以及一个输出端;

一个乘法器（84），它有一个与所述第三加法器（83）的所述输出端相连接的输入端，以及一个与所述第一相加部件（60）的所述负输入端相连接、用以提供所述第一反馈信号的输出端。

4、一种具有改进的音量抑制的∑-△调制器（100），其特征在于：

一个第一级电路（60），它有一个接收模拟输入信号的输入端、一个接收第一反馈信号的反馈输入端及一个提供第一输出信号的输出端;

一个第二级电路（70），它有一个与所述第一级电路的所述输出端相连接的输入端、一个接收第二反馈信号的反馈输入端以及一个提供第二输出信号的输出端;

一个量化器（110），它有一个与所述第二级电路（70）的所述输出端相连接的输入端和一个提供第三输出信号的输出端;

滤波器装置（80），它与所述量化器（110）和所述第一级电路（60）相连接，用以在接近∑-△调制器（50）时钟频率一半的频率上对所述第三输出信号的频率特性进行衰减，以提供一个滤波的信号，并将所述滤波的信号作为所述第一反馈信号来提供;

反馈装置（81、120），它有一个与所述第二级电路（70）相连接的输入端，以及一个与所述第二级电路（70）的所述反馈输入端相连接、用以提供所述第二反馈信号的输出端;

∑-△调制器（100），响应所述第三输出信号，提供出一个数字输出信号。

5、权利要求4的∑-△调制器（100），其特征在于，所述滤波器装置（80）的是一个FIR（有限冲激响应）滤波器（80），它有一个与所述量化器（110）的所述输出端相连接的输入端，以及一个与所述第一级电路（60）的所述反馈输入端相连接的、用以提供所述第一反馈信号的输出端。

6、权利要求5的∑-△调制器（100），其特征在于，所述FIR滤波器（80）包括：

一个第一延时单元（81），它有一个接收所述第三输出信号的输入端及一个输出端;

一个第二延时单元（82），它有一个与所述第一延时单元（81）的所述输出端相连接的输入端及一个输出端;

一个加法器（83），它有一个与所述第一延时单元（81）的所述输出端相连接的第一正输入端、一个与所述第二延时单元（82）的所述输出端相连接的第二正输入端以及一个输出端;

一个乘法器（84）;它有一个与所述第三相加部件（83）的所述输出端相连接的输入端，以及一个与所述第一级电路（60）的所述反馈输入端相连接的、用以提供出所述第一反馈信号的输出端。

7、一种改进∑-△调制器中音调抑制的方法，其特征在于有下列步骤：

由∑-△调制器（50）中第一级电路（60）来处理输入信号;

由∑-△调制器（50）中第二级电路（70）来处理所述第一级电路（60）的输出信号;

在接近∑-△调制器（50）时钟频率一半的频率上对所述第二级电路（70）的输出信号的频率特性进行衰减，以提供一个滤波的信号;

将所述滤波的信号提供给所述第一级电路（60）作为一个反馈信号;

∑-△调制器（50）响应所述第二级电路（70）的所述输出信号，提供输出信号。

8、权利要求7的方法，其特征还在于，所述对频率特性进行衰减的步骤包括以下步骤，在FIR（有限冲激响应）滤波器（80）中接近所述频率上，对所述第二级电路（70）的所述输出信号的频率特性进行衰减，以提供所述滤波的信号。

9、一种改进∑-△调制器中音调抑制的方法，其特征在于有下列步骤：

由∑-△调制器（100）中第一级电路（60）来处理输入信号;

由∑-△调制器（100）中第二级电路（70）来处理所述第一级电路（60）的输出信号;

对所述第二级电路（70）的输出信号进行量化，以提供第一输出信号;

在接近∑-△调制器（100）时钟频率一半的频率上对所述第一输出信号的频率特性进行衰减，以提供一个滤波的信号;

将所述滤波的信号提供给所述第一级电路（60）作为一个反馈信号;

∑-△调制器（100）响应所述第一输出信号，提供的一个第二输出信号。

10、根据权利要求9的方法，其特征在于，所述对频率特性进行衰减的步骤包括以下步骤，在FIR（有限冲激响应）滤波器（80）中接近所述频率上，对所述第二级电路（70）的所述输出信号的频率特性进行衰减，以提供所述滤波的信号。

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