CN1076580A - 检测视频信号奇数场和偶数场的电路 - Google Patents

Abstract

检测视频信号奇数场和偶数场的电路包括用于 对时钟脉冲输入进行计数，以检测视频信号的垂直同 步脉冲时间间隔的第一计数电路，用于根据垂直同步 脉冲时间间隔的检测对时钟脉冲进行计数，以产生窗 口信号和有预定脉冲宽度的计数信号的第二计数电 路，以及响应于水平同步脉冲和窗口信号的输出电 路，产生持续到下一个垂直同步脉冲时间间隔的第一 逻辑状态或第二逻辑状态，从而输出电路对奇数场维 持第一逻辑状态而对偶数场维持第二逻辑状态。

Description

本发明涉及视频信号处理，更具体地说，涉及检测视频信号的奇数场和偶数场的电路。

通常，借助于软件程序实现视频信号的奇数场和偶数场的检测。在这种情况下，一般要使用微机和辅助的外围设备来控制场的检测。但是，软件程序偶而会产生程序故障，此外，每当程序故障发生时，必须复位软件以重新开始该程序。因此，降低了视频信号场检测的可靠性。

因此，本发是的目的在于通过硬件提供一种检测视频信号的奇数场和偶数场的电路。

根据本发明，检测视频信号的奇数场和偶数场的电路包括第一计数电路，用于对时钟脉冲输入信号进行计数，以便检测视频信号的垂直同步脉冲时间间隔;第二计数电路，用于根据垂直同步脉冲时间间隔的检测对时钟脉冲进行计数，以便产生窗口信号和有预定脉冲宽度的计数信号;以及对水平同步脉冲和窗口信号响应的输出电路，以产生持续到下一个垂直同步脉冲时间间隔的第一逻辑状态和持续到下一个垂直同步脉冲时间间隔的第二逻辑状态，从而输出电路对奇数场维持第一逻辑状态，而对偶数场维持第二逻辑状态。

下面，参考作为实施例的附图详细地说明本发明。

图1是按照本发明的用于检测视频信号奇数场和偶数场的电路图;

图2A-2L是图1各部分的波形图

参看图1，第一计数电路100包含第一与门15，同步计数器10，第二与门20以及JK触发器30。第一与门15经反相相器12接收来自复合同步脉冲发生器（未画出）的复合同步脉冲，以及来自复位电路（未画出）的复位脉冲。第二与门20接收同步计数器10的输出信号以据此检测垂直同步脉冲时间间隔的起点（参看图2D）。

第二计数电路200包含并联连接的第一和第二4位同步计数器40，50，以构成8位计数器，第三与门60，或门70和JK触发器80。8位计数器接收第一计数电路100的输出信号S₂（图2E）和来自时钟脉冲发生器及复位电路的输出脉冲，以便产生覆盖在垂直同步脉冲时间间隔开始之后最先收到的偶数和奇数场水平同步脉冲S₆（图2S和2J）的窗口信号S₅（图2H）。此外，或门70接收第二4位同步计数器50的输出信号以产生输出信号S₄（图2G），当第二同步计数器50至少计数16个时钟脉冲时，该输出信号S₄达到逻辑“高”。

场检测电路300包括第四与门90和D触发器95。场检测电路300接收来自第二计数电路200的信号S₄和S₅以及水平同步脉冲S₆（图2I和图2J），以便经输出端产生奇数和偶数场信号。

应该指出，按照本发明图1的电路使用了频率为500KHz（即2微秒周期）的时钟脉冲。此外，图2A的复合同步脉冲含有均衡脉冲时间间隔和垂直同步脉冲时间间隔。对于均衡脉冲时间间隔，脉冲的逻辑“低”状态连续保持2.3微秒。但是，对于垂直同步脉冲时间间隔，脉冲的逻辑“低”状态连续保持约27微秒。

下面参考图1和图2A-2L将说明按照本发明的电路工作的过程。

首先，同步计数器10计数具有与复合同步脉冲相关连的2微秒周期的时钟脉冲和经由第一与门15接收的复位脉冲。如果同步计数器10计数到8个时钟脉冲（即16微秒），则第二与门20产生逻辑“高”的输出信号S₁。

然而，由于对均衡脉冲时间间隔来说，脉冲的逻辑“低”状态保持约2.3微秒，因此在计数到8个时钟脉冲之前，同步计数器10可能被清零，以响应于经由反相器12加到第一与门15上的复合同步脉冲的逻辑“高”状态，以便在均衡脉冲时间间隔期间使JK触发器30的输出信号S₂不能转到逻辑“高”。否则，在逻辑“低”状态的持续期约为27微秒的垂直同步脉冲时间间隔中，同步计数器10可能最多计数到14个时钟脉冲（即28微秒）。因此，第一计数电路100有足够的时间余量来对垂直同步时间间隔的8个时钟脉冲（16微秒）进行计数，以便检测垂直同步脉冲时间间隔。从而，当对垂直同步脉冲时间间隔中的8个时钟脉冲计数时，同步计数器10允许JK触发器30在输出端“Q”上产生逻辑“高”。同时，同步计数器10由JK触发器30的反相输出端“Q”上的逻辑“低”清零，而且不管以下的6个垂直同步脉冲，继续让JK触发器30保持逻辑“高”状态。

在此期间，由于JK触发器30的输出S₂是处于逻辑“高”，则8位计数器开始工作。其后，8位计数器（40，50）对时钟脉冲计数，直到检测到了下一个奇数场或偶数场的水平同步脉冲中的任一个，结果就产生信号S₃和S₄。

另外，当8位计数器计数到30个时钟脉冲即60微秒时，来自第三与门60的信号S₃转到逻辑“高”。接着，由来自第一与门20的逻辑“高”信号S₁变为逻辑“高”的窗口信号S₅由来自第三与门60的逻辑“高”的信号S₃转到逻辑“低”以形成持续60微秒（计数30个时钟脉冲所需要的时间）的窗口信号S₅。只有当来自JK触发器80的窗口信号S₅是处于逻辑“高”时，水平同步脉冲输入信号才作为时钟脉冲经由第四与门90传输给D触发器。因此，来自第四与门90的信号S₆（图2I和2J）成为D触发器95的时钟脉冲。使其根据信号S₄产生奇数场和偶数场信号。

在偶数场的情况中，由来自第四与门90的信号S₆（图2I）的输出信号作为D触发器95的时钟脉冲，该输出信号在窗口信号S₅（图2H和2I）的开始点之后约15微秒（计数7或8个时钟脉冲所需要的时间）转到逻辑“高”。在此时，由于8位计数器的高4位全处于逻辑“低”，故来自或门70的信号S₄（图2G）的输出信号则处于逻辑“低”。因此，D触发器95连续保持逻辑“低”的状态，直到检测到下一个垂直同步脉冲时间间隔为止。

在奇数场的情况下，由来自第四与门90的信号S₆（图2J）的输出信号作为D触发器的时钟脉冲，该输出信号在窗口信号S₅（图2H和2J）的开始点之后46微秒（计数23个时钟脉冲所需要的时间）转到逻辑“高”。在此时，由于8位计数器（40，50）的高4位中的至少一位处于逻辑“高”，故来自或门70的信号S₄（图2G）的输出信号处于逻辑“高”。因此，D触发器95连续保持逻辑“高”的状态，直到检测到下一个垂直同步脉冲时间间隔为止。

总之，D触发器95在输出端Q上对偶数场产生逻辑“低”，对奇数场产生逻辑“高”。

鉴于以上公开的内容，可以容易地理解到，根据本发明的电路能够通过硬件检测视频信号的奇数和偶数场，从而改善了场检测的可靠性。

Claims (4)

1、检测视频信号输入的奇数场和偶数场的电路，包括有：

第一计数装置，用于对时钟脉冲输入信号进行计数，以便检测视频信号的垂直脉冲的时间间隔：

第二计数装置，用于根据垂直同步脉冲时间间隔的检测对时钟脉冲进行计数，以便产生窗口信号和有预定脉冲宽度的计数信号；和

输出装置，响应于水平同步脉冲和窗口信号，用于产生持续到下一个垂直同步脉冲时间间隔的第一逻辑状态，以及用于产生持续到下一个垂直同步脉冲时间间隔的第二逻辑状态；

从而，输出装置对奇数场维持第一逻辑状态，对偶数场维持第二逻辑状态。

2、按照权利要求1所述的电路，其特征在于所述的第一计数装置包括：

第一与门，用于接收复合同步脉冲和复位脉冲;

同步计数器，用于对时钟脉冲进行计数;

第二与门，用于接收同步计数器的输出信号，以便从中检测垂直同步脉冲时间间隔;和

第一JK触发器，与第二与门的输出信号响应。

3、按照权利要求1所述的电路，其特征在于所述的第二计数装置包括：

并联地连接的第一和第二4位同步计数器以构成8位计数器，用于根据接收到的第一JK触发器的输出信号对时钟信号进行计数;

第三与门，用于接收8位同步计数器的输出信号;

或门，用于接收第二4位同步计数的输出信号以产生计数信号;和

第二JK触发器，用于接收第二和第三与门的输出信号以产生窗口信号。

4、按照权利要求1所述的电路，其特征在于所述的输出装置包括：

第四与门，用于接收窗口信号的垂直同步脉冲以产生副时钟脉冲;和

D触发器，用于接收计数信号以维持响应副于时钟脉冲的计数信号的逻辑状态。

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