CN1054702C - 制造半导体器件电容器的方法 - Google Patents

制造半导体器件电容器的方法 Download PDF

Info

Publication number
CN1054702C
CN1054702C CN96107006A CN96107006A CN1054702C CN 1054702 C CN1054702 C CN 1054702C CN 96107006 A CN96107006 A CN 96107006A CN 96107006 A CN96107006 A CN 96107006A CN 1054702 C CN1054702 C CN 1054702C
Authority
CN
China
Prior art keywords
film
coating
spin
titanium
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CN96107006A
Other languages
English (en)
Other versions
CN1143264A (zh
Inventor
崔璟根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Covenson wisdom N.B.868 company
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1019950017479A external-priority patent/KR0159013B1/ko
Priority claimed from KR1019950018912A external-priority patent/KR100360150B1/ko
Priority claimed from KR1019950018911A external-priority patent/KR100330572B1/ko
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of CN1143264A publication Critical patent/CN1143264A/zh
Application granted granted Critical
Publication of CN1054702C publication Critical patent/CN1054702C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes

Abstract

本发明公开一种使电容器电极工作稳定并改善半导体器件的工作特性和可靠性的制造半导体器件电容器的方法。该方法包括以下各步骤:制备一块半导体基片;在该基片上形成绝缘层;通过选择去除下绝缘层形成接触孔;在接触孔内形成柱塞;在其上形成Ti/TiN膜;在Ti/TiN膜上形成第一氧化钌膜;在第一氧化钌膜上形成第一SOG膜;将离子注入到第一SOG膜的表面;在第一SOG膜上形成第二SOG膜,然后选择去除第一和第二SOG膜;利用第一和第二SOG膜作掩模腐蚀第一氧化钌膜Ti/TiN和膜;去除第一和第二SOG膜,然后在裸露的表面上形成介质膜;以及在介质膜上形成第二氧化钌膜。

Description

制造半导体器件电容器的方法
本发明涉及制造半导体器件的方法,具体涉及一种特别适合于高集成化半导体器件的制造半导体器件电容器的方法。
一般,在制造半导体器件中,把器件做成较高集成化,并使单元变小些。所以,保证足够的与存储电极的表面面积成正比的电容量已变成一个大问题。
特别是,在由单个MOS晶体管和一个电容器构成的单位单元的DRAM中,减小占据芯片大部分面积的电容器的面积,并同时增大电容器的容量,对DRAM的高集成化是至关重要的。
其中,电容量C由下式计算:
C=(Eo·Er·A)/T
其中,Eo、Er、A、T分别代表真空介电常数、介质膜介电常数、电容器的面积及介质膜的厚度,即,介质膜的特定的介电常数越大,介质膜的厚度越薄,则电容量越大。所以,为达到半导体器件的高集成化,介质膜最好薄些,并由高介电常数的金属制成。
然而,在介质膜是薄的,并由高介电常数的金属制成的情况下,器件的电学性能变得不合适,并且其再生产的特性由于出现小丘和针孔现象而恶化。
所以,最近有人提出一种工艺来解决上述问题,按此工艺,上电极和下电极均由氧化钌(RuO2)构成,然后,通过热处理,使其工作特性稳定。下面参照图1A~1C描述常规的工艺,这些图示意地表示出常规工艺步骤的半导体器件的剖面图。
首先,在半导体基片1上形成下绝缘层2,如图1A所示。之后,通过用于电容器的接触掩模(未示出)选择腐蚀下绝缘层2,形成露出半导体基片1的预定部位接触孔3。
之后,在整个裸露的表面上形成多晶硅膜(未示出),然后,腐蚀多晶硅膜,以致在接触孔3内形成柱塞4。
然后,如图1B所示,在整个柱塞4及其附近的部分下绝缘层2上形成待用作电容器下电极的第一氧化钌膜(RuO2)膜5。之后,在第一氧化钌膜5上淀积介质膜,以形成介质膜6。
然后,如图1C所示,在介质膜6上形成待用作电容器上电极的第二氧化钌(RuO2)膜7,至此完成电容器的制造。
在此情况下,第一和第二氧化钌5和7是借助于钌靶和氧气或一种经化学汽相淀积(CVD)方法淀积钌,然后在一管道中通过退火处理氧化工艺而形成的。
下面讨论如上所述的制造半导体器件电容器的常规方法中的问题。在常规的制造半导体器件电容器的方法中,在由钌靶和氧气形成氧化钌膜的情况下,由于钌的氧化速度低则难以形成合适的氧化钌膜。
而且,当氧气的分压高时,产生强挥发性的RuO3气或RuO4气,因而,使薄膜呈挥发性的。
而且,当用常规的制造半导体器件电容器的方法形成氧化钌膜(RuO2)时,用CVD方法淀积钌,然后在管道中退火处理氧化的情况下,当钌在管道中氧化时,产生比氧化钌膜具有更高挥发性的RuO3气或RuO4气,因而,使薄膜呈挥发性的。
所以,在常规的制造半导体器件电容器的方法中,由于薄膜呈挥发性的现象,未形成所期望的电容器。而且,使半导体器件的可靠性和工作特性恶化。
换言之,因为薄膜呈挥发性的,并由于在图形形成过程中产生氧而退化,使半导体器件的可靠性和工作特性恶化。
所以,常规的制造半导体器件电容器的方法不适合于半导体器件的高集成化。为克服上述已有技术中的问题而提出本发明。因而本发明之目的在于提供一种适合于电容器电极工作特性的制造半导体器件电容器的方法,因而,改善了半导体器件的工作特性和可靠性。
本发明的另一目的在于提供一种适合于半导体器件高集成化的制造半导体器件电容器的方法。
为达到上述目的,本发明提出一种制造半导体器件电容器的方法,该方法包括以下各步骤:制备一块半导体基片;在半导体基片上形成绝缘层;通过选择去除下绝缘层,形成露出半导体基片的接触孔;在接触孔内形成柱塞;在柱塞和下绝缘层上形成铁/氮化钛膜;在钛/氮化钛膜上形成第一氧化钌膜;在第一氧化钌膜上形成第一旋涂玻璃膜;将杂质注入第一旋涂玻璃膜的表面;在第一旋涂玻璃膜上形成第二旋涂玻璃膜,然后选择去除第一和第二旋涂玻璃膜;利用第二和第一旋涂玻璃膜做掩模,腐蚀第一氧化钌膜和钛/氮化钛膜;去除第二和第一旋涂玻璃膜,然后在第一氧化钌膜、钛/氮化钛膜和下绝缘层的裸露表面上形成介质膜。
本发明的另一方案,提出一种制造半导体器件电容器的方法,该方法包括以下各步骤:制备一块半导体基片;在半导体基片上形成绝缘层;通过选择去除下绝缘层,形成露出半导体基片的接触孔;在接触孔内形成柱塞;在柱塞和下绝缘层上形成第一氮化钛膜;在第一氮化钛膜上形成氧化钌膜;选择腐蚀氧化钌膜和第一氮化钛膜;在氧化钌膜、第一氮化钛膜和下绝缘层的裸露表面上形成具有特定的高介电常数的介质膜;在介质膜上按顺序形成硅化钨膜、第二氮化钛膜以及多晶硅膜。
本发明的另一方案,提出一种制造半导体器件电容器的方法,该方法包括以下各步骤:制备一块半导体基片;在半导体基片上形成绝缘层;通过选择去除下绝缘层,形成露出半导体基片的接触孔;在接触孔内形成柱塞;在柱塞和下绝缘层上形成钛/氮化钛膜和钌膜;选择去除钌膜和钛/氮化钛膜;在选择去除的钌膜上形成氧化钌膜;以及在氧化钌膜、钛/氮化钛膜及下绝缘层的裸露表面上形成具有高特定介电常数的介质膜,然后在该介质膜上形成上电极。
通过下面结合附图的说明对本发明会更好地理解,对其各种目的和优点会更加完全明了。图1A~1C是示意表示常规的制造半导体器件电容器的方法步骤的半导体器件的剖面图;
图2A~2G是示意表示根据本发明实施例1的制造半导体器件电容器的方法步骤的半导体器件的剖面图;
图3A~3E是示意表示根据本发明实施例2的制造半导体器件电容器的方法步骤的半导体器件的剖面图;以及
图4A~4G是示意表示根据本发明实施例3的制造半导体器件电容器的方法步骤的半导体器件的剖面图。
下面参照附图描述本发明的几个实施例。
图2A~2G是示意表示根据本发明实施例1的制造半导体器件电容器的方法步骤的半导体器件的剖面图。
首先,制备一块半导体基片10,并在半导体基片10上形成下绝缘层11,如图2A所示。在此情况下,下绝缘层11是通过淀积绝缘材料形成的,以便在形成隔离绝缘膜、栅电极和位线(均未示出)的部件之后,使该层表面平坦。
之后,借助于电容器接触掩模(未示出)选择腐蚀下绝缘层11,因而形成露出半导体基片10预定部位的接触孔12。
之后,在结构的整个表面上形成多晶硅膜(未示出),然后腐蚀该多晶硅膜,以便在接触孔12内形成多晶硅膜的柱塞13。然后,如图2B所示,在所得结构的整个表面上,按顺序形成钛/氮化钛(TiN)膜14和第一氧化钌(RuO2)膜15。
在此情况下,利用供选择的化学汽相淀积(CVD)或物理汽相淀积(PVD)淀积厚度在约100~1000之间的钛/氮化钛膜14。
特别是当使用CVD法时,钛/氮化钛膜14是在约500~700℃之间的温度下通过淀积TiCL4/NH3气体或在约300~500℃之间的温度下,借助于有机金属化合物四二乙基酰胺基钛(TDEAT)或四二甲基酰胺基钛(TDMAT)的热解反应,在CVD反应腔内形成的。
而且,在约25~500℃之间的温度下,用直流(DC)或射频(RF)电流在溅射反应腔内借助于钌靶和氧/氩气形成厚度在约2000~5000之间的第一氧化钌膜15。
之后,在第一RuO2膜15上形成预定厚度的第一旋涂玻璃膜16,如图2C所示。第一SOG膜16的厚度最好能在约500~1500之间。
然后,将离子注入第一旋涂玻璃膜16。最好用铂作杂质离子。
此时,在将杂质离子注入到第一SOG膜16时,使用剂量为1019离子/cm2和1keV的能量,因而使杂质可通过第一旋涂玻璃膜16注入到第一RuO2膜15的表面面积。第一SOG膜16可防止第一RuO2膜15由上述离子的注入工艺导致的损伤。
之后,在第一旋涂玻璃膜16上形成预定厚度的第二SOG膜17。第二SOG膜17的厚度最好能在约1000~3500之间。
之后,如图2D所示,借助于存储电极掩模(未示出),通过腐蚀工艺,在第二SOG膜17上形成光致抗蚀剂膜图形18。
之后,利用光致抗蚀剂膜图形18作掩模,按顺序腐蚀第二SOG膜17和第一旋涂玻璃膜16,如图2E所示,然后清除光致抗蚀剂膜图形18。在此情况下,上述腐蚀是在反应离子腐蚀(RIE)反应腔中用CHF3/CF4溶液完成的。
然后,利用腐蚀后仍留在其上的第一和第二SOG膜17a和16a作掩模,按顺序腐蚀第一RuO2膜15和钛/氮化钛膜14,如图2F所示。在此情况下,此腐蚀步骤是用Cl2/O2、Ar气在RIE反应腔中完成的。
此后,在整个裸露的上表面上形成介质膜19。在此情况下,在约25~700℃之间的温度下,用在约50~300W的电功率,借助于Ba0.5Sr0.5TiO3(BST)靶形成厚度在约300~700之间的介质膜19。此外,作为候选方法还可用PVD和CVD方法形成介质膜19。
特别是,当使用CVD方法时,使用Ti(T-OC3H7)4、Sr(DPM)2和Ba(DPM)作原气(raw gas)淀积介质膜19。另外可使用钛酸锆酸铅(PZT)作原料形成介质膜19。
在介质膜19形成后,在介质膜19上形成用作板极的第二膜20如图2G所示。在此情况下,形成厚度在约1000~3000之间的第二RuO2膜20。而且,第二RuO2膜20的形成是在低压化学汽相淀积(LPCVD)反应腔内在约300~600℃之间的温度下用Ru(DPM)3和O2气或Ru(DPM)3和O3气完成的。
下面,参照附图详细描述根据本发明的实施例2的一种制造半导体器件电容器的方法。
图3A~3E是示意表示根据本发明实施例2的制造半导体器件电容器的方法步骤的半导体器件的剖面图。
首先,在半导体基片21上形成下绝缘层22,如图3A所示。在此情况下,下绝缘层22是在形成隔离绝缘膜、栅电极和位线(均未示出)的部件之后,通过淀积绝缘材料形成的。
此后,借助于电容器接触掩模(未示出)选择腐蚀下绝缘层22,形成露出半导体基片21预定部位的接触孔23。在设置接触孔23之后,在接触孔23的内侧壁上形成氧化膜间隔层24。
此后,在遍及整个结构的上表面形成一定厚度的多晶硅膜(未示出),然后腐蚀多晶硅膜,在接触孔23内形成多晶硅膜的柱塞25。
然后,如图3B所示,在遍及所得结构的整个表面上按顺序形成第一氮化钛膜26和RuO2膜27。
在此情况下,第一氮化钛膜26是采用供选择的化学汽相淀积(CVD)或物理汽相淀积(PVD)淀积的,厚度在约100~500之间。
特别是当使用CVD方法时,钛/氮化钛膜14是在500~700℃之间的温度下,通过淀积TiCl4/NH3气形成的,或在300~500℃之间的温度下,在CVD反应腔内,借助于一种金属有机化合物,四二乙基酰胺基钛(TDEAT)或四二甲基酰胺基钛(TDMAT)的热解反应形成的。
而且,RuO2膜27是在25~500℃之间的温度用直流(DC)或射频(RF)电流,借助于钌靶和氧/氩气形成的,厚度在2000~5000之间。
此后,借助于存储电极掩模(未示出)通过腐蚀工艺,在氧化钌膜27上形成光致抗蚀剂膜图形28。
此后,如图3C所示,利用光致抗蚀剂膜图形28作掩模,按顺序腐蚀RuO2膜27和第一氮化钛膜26,然后清除光致抗蚀剂膜图形28。在此情况下,上述的RuO2膜27和第一氮化钛膜26的腐蚀是借助于Cl2/O2气在反应腔内完成的。
此后,在膜27和26被腐蚀后留下的RuO2膜27a和第一氮化钛膜26a上,通过淀积BST材料,形成预定厚度的介质膜29,一层BST膜。在此情况下,该BST膜29是在25~700℃之间的温度下,采用在约50~300W之间的电功率,借助于Ba0.5Sr0.5TiO3(BST)靶形成的,其厚度在约300~700之间。此外,介质膜29是由CVD方法淀积介质材料形成的。
在此情况下,介质膜29是使用Ti(T-OC3H7)4、Sr(DPM)2和Ba(DPM)2作为介质材料淀积的。再有,介质膜29可以用PZT形成。此后,在该BST膜29上形成具有预定厚度的硅化钨膜30。该厚度最好在50~900之间。而且,硅化钨膜30的形成是在LPCVD反应腔内采用WF6和SiH2Cl2或WF6和SiH4气,在300~700℃之间的温度下完成的。在此情况下,硅化钨膜30防止BST膜29被硅化物沾污,同时,减小因随后的高温工艺引来的BST膜29和上电极中的应力。
此后,如图3E所示,在硅化钨膜30上按顺序淀积第一氮化钛膜和多晶硅膜,以便在其上形成第二氮化钛/多晶硅多层膜31。
在此情况下,第二氮化钛膜是在CVD反应腔内在约200~700℃之间的温度下借助于TDEAT、TDMAT或TiCl4/NH3的热解反应淀积的。
此外,第二氮化钛膜防止上电极和介质膜之间的杂质扩散,因而维持各个膜的膜特性。
此外,多晶硅膜是在450~700℃之间的温度下在LPCVD反应腔内用SiH4和SiH2Cl2作为反应气体淀积的。在此情况下,硅化钨膜30和第二氮化钛/多晶硅多层膜31的叠层结构起着电容器的上电极作用。
下面参照附图详细说明的根据本发明实施例3的另一种制造半导体器件电容器的方法。
图4A~4G是示意表示根据本发明实施例3的制造半导体器件电容器的方法步骤的半导体器件的剖面图。
首先,在半导体基片31上形成下绝缘层32,如图4A所示。在此情况下,在形成隔离绝缘膜、栅电极和位线(均未示出)的部件之后,通过淀积绝缘材料形成下绝缘层32。
此后,借助于电容器接触掩模(未示出)选择腐蚀下绝缘层32,形成露出半导体基片31预定部位的接触孔33。
在设置接触孔33之后,在接触孔33的内侧壁形成氧化膜间隔层34。
此后,遍及整个结构的上表面形成一定厚度的多晶硅膜(未示出),然后腐蚀该多晶硅膜,以便在接触孔33内形成多晶硅膜的柱塞35。
然后,如图4B所示,遍及所得结构的整个表面按顺序形成第一钛/氮化钛膜36和第一RuO2膜37。在此情况下,第一铁/氮化钛膜36的钛膜的厚度在约100~300之间,而其中的氮化钛膜的厚度在约200~500之间。
进而,形成厚度在约3000~5000之间的第一氧化钌膜37。采用钌靶通过溅射,或在约200~500℃之间的温度下通过CVD方法,淀积Ru(C5H5)2、Ru(NO)(NO3)3、RuO4、RuF5、H3Ru(SO3)2OH以及类似物来淀积第一氧化钌膜37。
此后,借助于存储电极掩模(未示出)通过腐蚀工艺,在第一氧化钌膜37上形成光致抗蚀剂膜图形38。
此后,如图4C所示,利用光致抗蚀剂膜图形38作掩模按顺序腐蚀第一RuO2膜37和第一钛/氮化钛膜36,然后清除光致抗蚀剂膜图形38。在此情况下,上述的第一RuO2膜37和第一钛/氮化钛膜36的腐蚀是利用下绝缘层32作腐蚀阻挡层完成的。
此后,如图4D所示,在膜37和36的腐蚀之后留下的第一RuO2膜37a和第一钛/氮化钛膜36a上形成SOG氧化膜39。在此情况下,SOG氧化膜39的厚度最好在约1000~5000之间。
此后,如图4E所示,在管道中,通过在400~800℃对整个结构退火处理30~120分钟而形成第二氧化钌膜40。
在此情况下,因为SOG氧化膜39中的氧扩散到第一氧化钌膜37中的氧化工艺,在第一氧化钌膜37上形成厚度在约300~500之间的第二氧化钌膜40。
同时,当通过图4D和图4E所示的工艺所形成的第二氧化钌膜40的厚度不够厚时,可使SOG氧化膜39形成得具有不厚于500的厚度,在对其注入作为杂质的氧之后,经退火处理,可形成合适的完美的氧化钌膜。
此后,清除SOG氧化膜39,如图4F所示。在此情况下,SOG氧化膜39的清除是通过将整个结构放入容器内含比例为100∶1的缓冲氧化腐蚀剂(BOE)溶液和纯水的溶液中完成的。
此后,如图4G所示,在遍及整个所得结构的上表面上,按顺序形成介质膜41和上电极42。在此情况下,可利用供选择的具有高介电常数的BST或PZT来形成介质膜41。
如上所述,在根据本发明的实施例1的制造半导体器件电容器的方法中,当掺入杂质时,SOG膜防止对起着存储电极作用的RuO2膜的损伤,和随后的高温工艺引起的退化,而改善了RuO2膜的漏电流特性。
另外,在根据本发明的实施例2的制造半导体器件电容器的方法中,在介质膜上由硅化钨膜/氮化钛膜/多晶硅膜的叠层结构形成上电极,而防止了介质膜和上电极的质量下降。
再有,在根据本发明的实施例3的制造半导体器件电容器的方法中,因在下电极和介质膜之间形成了合适的氧化钌膜,而减少了半导体器件的漏电流密度并改善了半导体器件的工作特性。
所以,本发明的方法改善了半导体器件的可靠性而且能使半导体器件高集成化。
虽然以解释的方式描述了本发明,但应该明了所用的专业术语意在说明发明的本质,而不是对发明的限制。
在上述教导的启发下,本发明可以有多种改型和变化。所以,应该理解在所附权利要求书的范畴内,本发明可被用于除已具体描述的实施例之外各种方式。

Claims (9)

1.一种制造半导体器件电容器的方法,该方法包括以下各步骤:
制备一块半导体基片;
在所说的半导体基片上形成绝缘层;
通过选择去除所说的下绝缘层,形成露出所说的半导体基片的接触孔;
在所说的接触孔内形成柱塞;
在所说的柱塞和所说的下绝缘层上形成钛/氮化钛膜;
在所说的钛/氮化钛膜上形成第一氧化钌膜;
其特征在于:
在所说的第一氧化钌膜上形成第一旋涂玻璃膜;
将杂质注入所说的第一旋涂玻璃膜的表面;
在所说的第一旋涂玻璃膜上形成第二旋涂玻璃膜,然后选择去除第一和第二旋涂玻璃膜;
利用所说的第二和所说的第一旋涂玻璃膜做掩模,腐蚀所说的第一氧化钌膜和所说的钛/膜氮化钛;
清除所说的第二和第一旋涂玻璃膜,然后在所说的第一氧化钌膜、所说的钛/氮化钛膜和所说的下绝缘层的裸露表面上形成介质膜。
2.如权利要求1所述的方法,其特征在于所说的氧化钌膜是在25℃~500℃之间的温度下在溅射反应腔内采用钌靶和氧/氩气形成的。
3.如权利要求1所述的方法,其特征在于所说的介质膜是采用Ba0.5Sr0.5TiO3形成的。
4.如权利要求1所述的方法,其特征在于所说的介质膜是采用钛酸锆酸铅形成的。
5.如权利要求1所述的方法,其特征在于所说的杂质注入的步骤是采用作为杂质的原材料进行的。
6.如权利要求1所述的方法,其特征在于所说的选择去除第一和第二旋涂玻璃膜的步骤是采用CHF3/CF4/O2和Ar化学物质进行的。
7.如权利要求1所述的方法,其特征在于所说的腐蚀第一氧化钌膜和钛/氮化钛膜的步骤是采用Cl2/O2、Ar气在反应离子腐蚀腔内进行的。
8.如权利要求1所述的方法,其特征在于所说的形成第二氧化钌膜的步骤是采用Ru(DPM)3和O2气作为原材料通过低压化学汽相淀积方法进行的。
9.如权利要求1所述的方法,其特征在于所说的形成第二氧化钌膜的步骤是采用Ru(DPM)3和O3气作为原材料通过低压化学汽相淀积方法进行的。
CN96107006A 1995-06-26 1996-06-26 制造半导体器件电容器的方法 Expired - Lifetime CN1054702C (zh)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
KR17479/95 1995-06-26
KR17479/1995 1995-06-26
KR1019950017479A KR0159013B1 (ko) 1995-06-26 1995-06-26 반도체소자의 캐패시터 형성방법
KR1019950018912A KR100360150B1 (ko) 1995-06-30 1995-06-30 반도체소자의캐패시터형성방법
KR18912/1995 1995-06-30
KR18911/95 1995-06-30
KR18912/95 1995-06-30
KR18911/1995 1995-06-30
KR1019950018911A KR100330572B1 (ko) 1995-06-30 1995-06-30 반도체소자의캐패시터형성방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN99123981.4A Division CN1122306C (zh) 1995-06-26 1999-11-22 制造半导体器件电容器的方法

Publications (2)

Publication Number Publication Date
CN1143264A CN1143264A (zh) 1997-02-19
CN1054702C true CN1054702C (zh) 2000-07-19

Family

ID=27349191

Family Applications (2)

Application Number Title Priority Date Filing Date
CN96107006A Expired - Lifetime CN1054702C (zh) 1995-06-26 1996-06-26 制造半导体器件电容器的方法
CN99123981.4A Expired - Lifetime CN1122306C (zh) 1995-06-26 1999-11-22 制造半导体器件电容器的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN99123981.4A Expired - Lifetime CN1122306C (zh) 1995-06-26 1999-11-22 制造半导体器件电容器的方法

Country Status (3)

Country Link
US (3) US5702970A (zh)
JP (1) JP2802262B2 (zh)
CN (2) CN1054702C (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087259A (en) * 1996-06-24 2000-07-11 Hyundai Electronics Industries Co., Ltd. Method for forming bit lines of semiconductor devices
KR100235949B1 (ko) * 1996-06-27 1999-12-15 김영환 반도체 소자의 캐패시터 제조 방법
JP3587004B2 (ja) * 1996-11-05 2004-11-10 ソニー株式会社 半導体メモリセルのキャパシタ構造及びその作製方法
JP3003608B2 (ja) * 1997-01-23 2000-01-31 日本電気株式会社 半導体装置の製造方法
JP3060995B2 (ja) * 1997-05-29 2000-07-10 日本電気株式会社 半導体容量素子構造および製造方法
JP3090198B2 (ja) * 1997-08-21 2000-09-18 日本電気株式会社 半導体装置の構造およびその製造方法
TW406406B (en) * 1998-01-12 2000-09-21 Siemens Ag DRAM-cells arrangement and its production method
US6919168B2 (en) 1998-01-13 2005-07-19 Applied Materials, Inc. Masking methods and etching sequences for patterning electrodes of high density RAM capacitors
KR100319879B1 (ko) * 1998-05-28 2002-08-24 삼성전자 주식회사 백금족금속막식각방법을이용한커패시터의하부전극형성방법
US6063709A (en) * 1998-09-08 2000-05-16 Taiwan Semiconductor Manufacturing Company Removal of SOG etchback residue by argon treatment
US6495412B1 (en) 1998-09-11 2002-12-17 Fujitsu Limited Semiconductor device having a ferroelectric capacitor and a fabrication process thereof
US6332900B1 (en) 1999-02-08 2001-12-25 Wilson Greatbatch Ltd. Physical vapor deposited electrode component and method of manufacture
KR100756742B1 (ko) * 1999-02-17 2007-09-07 어플라이드 머티어리얼스, 인코포레이티드 고밀도 ram 커패시터의 전극을 패턴화하기 위한 개선된마스킹 방법 및 에칭 공정
US6255122B1 (en) 1999-04-27 2001-07-03 International Business Machines Corporation Amorphous dielectric capacitors on silicon
US6388285B1 (en) 1999-06-04 2002-05-14 International Business Machines Corporation Feram cell with internal oxygen source and method of oxygen release
US6146991A (en) * 1999-09-03 2000-11-14 Taiwan Semiconductor Manufacturing Company Barrier metal composite layer featuring a thin plasma vapor deposited titanium nitride capping layer
US6492241B1 (en) * 2000-04-10 2002-12-10 Micron Technology, Inc. Integrated capacitors fabricated with conductive metal oxides
KR100587048B1 (ko) * 2000-06-01 2006-06-07 주식회사 하이닉스반도체 반도체 메모리 소자의 캐패시터 제조방법
US7009240B1 (en) 2000-06-21 2006-03-07 Micron Technology, Inc. Structures and methods for enhancing capacitors in integrated circuits
KR100414948B1 (ko) * 2000-06-30 2004-01-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
KR100387264B1 (ko) 2000-12-29 2003-06-12 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조 방법
JP3364488B1 (ja) * 2001-07-05 2003-01-08 東京エレクトロン株式会社 反応容器のクリーニング方法及び成膜装置
JP2003068882A (ja) * 2001-08-08 2003-03-07 Huabang Electronic Co Ltd 記憶装置のストレージノード及びその製造方法
JP2003098992A (ja) 2001-09-19 2003-04-04 Nec Corp ディスプレイの駆動方法、その回路及び携帯用電子機器
US6579766B1 (en) * 2002-02-15 2003-06-17 Infineon Technologies Ag Dual gate oxide process without critical resist and without N2 implant
JP2006097044A (ja) * 2004-09-28 2006-04-13 L'air Liquide Sa Pour L'etude & L'exploitation Des Procede S Georges Claude 成膜用前駆体、ルテニウム含有膜の成膜方法、ルテニウム膜の成膜方法、ルテニウム酸化物膜の成膜方法およびルテニウム酸塩膜の成膜方法
KR100722988B1 (ko) * 2005-08-25 2007-05-30 주식회사 하이닉스반도체 반도체 소자 및 그 제조방법
US20070279231A1 (en) * 2006-06-05 2007-12-06 Hong Kong University Of Science And Technology Asymmetric rfid tag antenna
US20080072973A1 (en) * 2006-09-25 2008-03-27 Honeywell International, Inc. Rotary pneumatic damper for check valve
KR101607263B1 (ko) 2009-02-06 2016-03-30 삼성전자주식회사 유전층의 전기적 특성을 향상시킬 수 있는 반도체 소자의 제조방법
EP2584588B1 (en) 2011-10-21 2017-10-04 Imec Method of forming MIM capacitor with Ru-comprising oxygen diffusion barrier

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045899A (en) * 1989-12-01 1991-09-03 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory having stacked capacitor structure

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63155742A (ja) * 1986-12-19 1988-06-28 Oki Electric Ind Co Ltd 半導体素子の製造方法
JPH02184079A (ja) * 1989-01-11 1990-07-18 Seiko Epson Corp 強誘電体記憶装置の形成法
JP2932484B2 (ja) * 1989-01-18 1999-08-09 ソニー株式会社 高融点金属多層膜形成法
JPH03108752A (ja) * 1989-09-22 1991-05-08 Nec Corp 半導体装置
JPH05299601A (ja) * 1992-02-20 1993-11-12 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
US5187638A (en) * 1992-07-27 1993-02-16 Micron Technology, Inc. Barrier layers for ferroelectric and pzt dielectric on silicon
US5348894A (en) * 1993-01-27 1994-09-20 Texas Instruments Incorporated Method of forming electrical connections to high dielectric constant materials
JP3224450B2 (ja) * 1993-03-26 2001-10-29 日本酸素株式会社 酸化ルテニウムの成膜方法
JPH06291253A (ja) * 1993-04-07 1994-10-18 Oki Electric Ind Co Ltd 半導体素子の電荷蓄積部の誘電体絶縁膜の形成方法
US5358889A (en) * 1993-04-29 1994-10-25 Northern Telecom Limited Formation of ruthenium oxide for integrated circuits
US5407855A (en) * 1993-06-07 1995-04-18 Motorola, Inc. Process for forming a semiconductor device having a reducing/oxidizing conductive material
JPH0730077A (ja) * 1993-06-23 1995-01-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2658819B2 (ja) * 1993-09-13 1997-09-30 日本電気株式会社 薄膜キャパシタ
JPH0794680A (ja) * 1993-09-22 1995-04-07 Fujitsu Ltd 半導体装置の製造方法
JP2713178B2 (ja) * 1994-08-01 1998-02-16 日本電気株式会社 半導体記憶装置およびその製造方法
US5489548A (en) * 1994-08-01 1996-02-06 Texas Instruments Incorporated Method of forming high-dielectric-constant material electrodes comprising sidewall spacers
KR0168346B1 (ko) * 1994-12-29 1998-12-15 김광호 고유전율 재료를 이용한 커패시터 및 그 제조방법
JPH09260600A (ja) * 1996-03-19 1997-10-03 Sharp Corp 半導体メモリ素子の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5045899A (en) * 1989-12-01 1991-09-03 Mitsubishi Denki Kabushiki Kaisha Dynamic random access memory having stacked capacitor structure

Also Published As

Publication number Publication date
CN1143264A (zh) 1997-02-19
JP2802262B2 (ja) 1998-09-24
US5702970A (en) 1997-12-30
JPH09116115A (ja) 1997-05-02
CN1122306C (zh) 2003-09-24
US5953576A (en) 1999-09-14
CN1256511A (zh) 2000-06-14
US6080594A (en) 2000-06-27

Similar Documents

Publication Publication Date Title
CN1054702C (zh) 制造半导体器件电容器的方法
CN1310331C (zh) 铁电随机存取存储器电容器及其制造方法
CN1270352C (zh) 形成方法以及包含钌和包含钨层的集成电路结构
CN1129171C (zh) 半导体器件的电容器的形成方法
CN1641843A (zh) 半导体器件及其制造方法
CN1444282A (zh) 多晶存储结构,形成该结构的方法,和使用该结构的半导体存储装置
CN1181529C (zh) 半导体装置的电容器的制造方法
CN1808717A (zh) 具有铁电电容器的半导体器件及其制造方法
CN1921114A (zh) 半导体器件及其制造方法
CN1202728A (zh) 一种半导体器件及制造该半导体器件的方法
KR20120051820A (ko) 커패시터, 그 형성 방법, 이를 포함하는 반도체 소자 및 그 제조 방법
CN1384539A (zh) 半导体元件的电容器及其制造方法
JP2001237400A (ja) 半導体素子のキャパシタ製造方法
US6770525B2 (en) Method of fabricating capacitors for semiconductor devices
CN1794456A (zh) 用于半导体元件的电容器及其制造方法
JP4035626B2 (ja) 半導体素子のキャパシタ製造方法
CN1163965C (zh) 半导体存储器件的电容器及其制造方法
KR20090114821A (ko) 반도체 소자의 캐패시터 형성방법
CN1236481C (zh) 改善阻障层的覆盖均匀性的方法及具有该阻障层的内连线
CN1722384A (zh) 形成半导体器件的电容器的方法
CN1519940A (zh) 具有拼合顶板结构的铁电记忆体装置及其制造方法
CN1146982C (zh) 半导体器件的制造方法
CN1162900C (zh) 制造微电子器件的方法和微电子器件
CN1172362C (zh) 半导体器件的电容器制造方法
CN1677621A (zh) 金属-绝缘体-金属电容器之电极的制造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: HAIRYOKSA SEMICONDUCTOR CO., LTD.

Free format text: FORMER NAME: HYUNDAI ELECTRONICS INDUSTRIES CO., LTD.

CP01 Change in the name or title of a patent holder

Address after: Gyeonggi Do, South Korea

Patentee after: Hairyoksa Semiconductor Co., Ltd.

Address before: Gyeonggi Do, South Korea

Patentee before: Hyundai Electronics Industries Co., Ltd.

ASS Succession or assignment of patent right

Owner name: 658868 NB CORPORATION

Free format text: FORMER OWNER: HYNIX SEMICONDUCTOR INC.

Effective date: 20120716

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20120716

Address after: St. John's New Brunswick province of Canada

Patentee after: 658868 N.B. Corporation

Address before: Gyeonggi Do, South Korea

Patentee before: Hairyoksa Semiconductor Co., Ltd.

C56 Change in the name or address of the patentee

Owner name: CONVERSANT INTELLECTUAL PROPERTY N.B.868 INC.

Free format text: FORMER NAME: 658868 NB CORPORATION

CP01 Change in the name or title of a patent holder

Address after: St. John's New Brunswick province of Canada

Patentee after: Covenson wisdom N.B.868 company

Address before: St. John's New Brunswick province of Canada

Patentee before: 658868 N.B. Corporation

CX01 Expiry of patent term

Granted publication date: 20000719

EXPY Termination of patent right or utility model