CN105278921A

CN105278921A - 用于在处理具有未对齐数据行的数组期间消除未对齐的存储器访问的指令集

Info

Publication number: CN105278921A
Application number: CN201510313561.1A
Authority: CN
Inventors: M·普罗特尼科夫; I·厄莫拉夫
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2014-07-09
Filing date: 2015-06-09
Publication date: 2016-01-27
Anticipated expiration: 2035-06-09
Also published as: TW201617856A; TWI619073B; CN105278921B; DE102015007422A1; US20160011870A1; US9910670B2

Abstract

本申请公开了用于在处理具有未对齐数据行的数组期间消除未对齐的存储器访问的指令集。描述了具有指令执行流水线的处理器。该指令执行流水线包括用于取出指令的指令取出级。该指令的指令格式指定第一输入向量、第二输入向量和第三输入操作数。该指令执行流水线包括用于解码该指令的指令解码级。该指令执行流水线包括用于执行该指令的功能单元。该功能单元包括路由网络，该路由网络将来自多个输入向量中的一个的第一端的第一连续的元素组路由至该指令的结果向量的第二端，并且将来自多个输入向量中的另一个的第二端的第二连续的元素组路由至该指令的结果向量的第一端。第一端和第二端是相反的向量端。从第三输入操作数来定义第一连续的元素组和第二连续的元素组。该指令不能够将来自多个输入向量的非连续的元素组路由至该指令的结果向量。还描述了使用该指令的软件流水线。

Description

用于在处理具有未对齐数据行的数组期间消除未对齐的存储器访问的指令集

技术领域

本发明的领域涉及计算科学，更具体地说，本发明的领域涉及用于消除具有未对齐数据行的数组的处理期间的未对齐的存储器存取的指令集。

背景技术

图1示出了在半导体芯片上用逻辑电路实现的处理核100的高层级的图。该处理核包括流水线101。该流水线由多个级组成，这些级各自被设计成在完全执行程序代码指令所需的多步骤过程中执行特定步骤。这些级通常至少包括：1)指令取出和解码；2)数据取出；3)执行；4)写回。执行级对由指令标识的并且在先前级(例如，在上述步骤2)中所取出的数据执行由在另一先前级(例如，在上述步骤1)中所取出并解码的相同指令所标识的特定操作。被操作的数据通常是从(通用)寄存器存储空间102中取出的。在该操作完成时所创建的新数据通常也被“写回”到寄存器存储空间(例如，在上述级4)。

与执行级相关联的逻辑电路通常由多个“执行单元”或“功能单元”103_1到103_N构成，这些单元各自被设计成用于执行其自身的唯一操作子集(例如，第一功能单元执行整数数学操作，第二功能单元执行浮点指令，第三功能单元执行来自/去往高速缓存/存储器的加载/存储操作，等等)。由所有这些功能单元执行的所有操作的集合与处理核100所支持的“指令集”相对应。

计算机科学领域中广泛认可两种类型的处理器架构：“标量”型和“向量”型。标量处理器被设计成用于执行对单个数据集执行操作的指令，而向量处理器被设计成用于执行对多个数据集执行操作的指令。图2A和2B呈现了展示标量处理器与向量处理器之间的基本差异的比较示例。

图2A示出标量AND(与)指令的示例，其中单个操作数集A和B一起进行“与”运算以产生单个(或“标量”)结果C(即，AB＝C)。相比之下，图2B示出向量AND指令的示例，其中两个操作数集A/B和D/E并行地分别一起进行“与”运算以同时产生向量结果C和F(即，A.AND.B＝C并且D.AND.E＝F)。根据术语，“向量”是具有多个“元素”的数据元素。例如，向量V＝Q,R,S,T,U具有五个不同的元素：Q、R、S、T和U。示例性向量V的“尺寸”是5(因为它具有5个元素)。

图1也示出不同于通用寄存器空间102的向量寄存器空间107的存在。具体而言，通用寄存器空间102名义上用于存储标量值。由此，当多个执行单元中的任何执行单元执行标量操作时，它们名义上使用从通用寄存器存储空间102调用的操作数(并且将结果写回到通用寄存器存储空间102)。相比之下，当多个执行单元中的任何执行单元执行向量操作时，它们名义上使用从向量寄存器空间107调用的操作数(并将结果写回到向量寄存器空间107)。可类似地分配存储器的不同区域以存储标量值和向量值。值得注意的是，一些机器可使用向量寄存器空间来存储浮点标量值。

附图说明

结合以下附图，从以下具体实施方式中可获得对本发明更好的理解，其中：

图1示出指令执行流水线；

图2a和2b将标量处理与向量处理进行比较；

图3a和3b描绘了对具有未对齐行的数组的处理；

图4示出处理具有未对齐行的数组的改进方法；

图5a示出针对图4的过程中所使用的第一指令的设计；

图5b示出针对图4的过程中所使用的第二指令的设计；

图5c示出编译过程；

图6a是示出根据本发明的多个实施例的通用向量友好指令格式及其A类指令模板的框图。

图6b是示出根据本发明的多个实施例的通用向量友好指令格式及其B类指令模板的框图。

图7a-d是示出根据本发明的多个实施例的示例性专用向量友好指令格式的框图。

图8是根据本发明的一个实施例的寄存器架构的框图。

图9a是根据本发明的多个实施例的单个CPU核以及它与管芯上互连网络的连接及其第二级(L2)高速缓存的本地子集的框图。

图9b是根据本发明的多个实施例的图9A中的CPU核的部分的分解图。

图10a-b是示出根据本发明的多个实施例的示例性无序架构的框图。

图11是根据本发明的一个实施例的系统的框图。

图12是根据本发明的实施例的第二系统的框图。

图13是根据本发明的实施例的第三系统的框图。

图14是根据本发明的实施例的SoC的框图。

图15是根据本发明的多个实施例的具有集成的存储器控制器和图形器件的单核处理器和多核处理器的框图。

图16是根据本发明的多个实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

具体实施方式

向量处理对于处理数组是有用的。作为示例，每一个向量可对应于数组中的行。根据基本的数组处理，从输入数组读取行的信息量(或仅仅是该数组的“行”)，并且对其进行处理。然后，将来自该处理的行的结果信息量写入到结果数组结构中。

图3a示出当数组的多个行相对于存储器寻址空间是“未对齐的”(misaligned)时候可能出现的问题或低效。图3a示出示例性输入数组结构301和示例性“结果”数组结构302。在此，图3a中所观察到的每一个矩形行对应于其中单次存储器读取可填充一个或多个此类向量寄存器的向量寄存器。理想情况下，在向量寄存器的边缘上对齐该数组的多个行。然而，注意在它们各自的数组结构301、302中的行的信息量303、304是未对齐的。也就是说，这些行不在正常的向量边界上开始/结束，而在向量边界之内开始/结束。此外，行303、304两者具有不同的未对齐程度。

当承担处理具有未对齐向量行的数组的任务时，向量处理器及其编译器可能显现出低效。更具体地说，未对齐访问是低效的，因为它们可能使来自存储器的多次读取用于输入数据的单个行以供计算，并且/或者它们可能使对存储器的多次写入用于结果数据的单个行。

当今的编译器通过被称为“剥离”(“peeling”)的技术力图减少与未对齐数组访问相关联的损失，该“剥离”技术贯穿多次迭代滚动(scroll)，直到达到对齐的结果行为止。作为剥离的结果，数组结构将如图3b中那样被对齐。在此，输入和结果数组两者的起始位置已被偏移了相同的量305，该偏移量使结果行307与机器的标称向量边界对齐。随着结果307被对齐，避免了为写入单个结果行而向存储器的多次写入。然而，由于输入和结果行相对于彼此是未对齐的，因此输入行308仍然是未对齐的。由此，从存储器的多次读取仍然可能获取信息行用于计算，并且处理器可能继续以低效的方式操作。

图4示出利用软件流水线操作和专门改编的指令对的改进方法。使用利用特殊指令的软件流水线操作提供了对具有未对齐行的数组的高效处理，同时没有往/返于存储器的未对齐访问的损失。在此，这些数组行的多个边界被保持在流水线环路的内部而不是被暴露在存储器访问接口处。结果，从存储器调用的输入数据被对齐到机器的向量边界而不是这些未对齐行的边界。因此，即便正在被处理的数组的多个行是未对齐的，也可通过对齐的存储器访问来取出输入数据。同样，即便结果数组行是未对齐的，也能以对齐的方式将结果数据写入存储器。输入行和结果行之间的未对齐程度也可能是不同的。

如图4中所观察到的那样，输入数组结构401包含一系列将处理的未对齐行411、412、413，响应于数组处理，这些未对齐行将在输出数组402中产生结果行431、432、433。为简化起见，图4中的示例仅参考往/返于向量寄存器空间的访问。对本领域普通技术人员显而易见的是，即便图4的示例中仅参考了向量寄存器空间，本文中所讨论的对齐的寻址方式也能够消除如上文所讨论的未对齐的存储器访问。

在基本实现中，输入数组结构401的每一个片段对应于向量寄存器空间(每一个分别具有其自身的寄存器地址)中的唯一的向量寄存器。如图4中所描绘的那样：1)输入行411的前导部411_1被保持在寄存器RX1中；2)输入行411的拖尾部411_2和输入行412的前导部412_1被容纳在寄存器RX2中；并且3)输入行412的拖尾部412_2和输入行413的前导部413_1被容纳在寄存器RX3中；等等。同样也如图4中所描绘的那样：1)结果行431的前导部431_1被保持在寄存器RY1中；2)结果行431的拖尾部431_2和结果行432的前导部432_1被容纳在寄存器RY2中；并且3)结果行432的拖尾部432_2和结果行433的前导部433_1被容纳在寄存器RY3中；等等。注意，在图4的特定示例中，输入数组401中的多个行的对齐性与输出数组402中多个行的对齐性不同。

可像在插图450中所观察到的那样结构化软件流水线环路，该插图450示出在利用无论什么代码序列452执行对数组中的每一行执行数组处理之间的两条新指令VSHIFTR2B451和VSHIFTL2B453。VSHIFTR2B指令451和VSHIFTL2B指令453两者的独特特征在于，这两条指令接受两个源向量操作数和第三输入操作数，该第三输入操作数以某种方式指定数组中的未对齐性，其转而指定偏移量以及将来自两个向量源操作数的内容向单个结果向量的整合。在图4的示例中，第三输入操作数被描绘为标量输入S1。如下文中将更详细地描述的那样，该第三输入操作数可采取诸如掩码输入向量之类的其他形式。

为简化起见，为了展示软件流水线化的环路，本讨论假定恰好已处理了行411，并且软件流水线环路的下一迭代开始于行412的处理。值得注意的是，为了已经处理了行411，必须在前一次迭代上已经读取了寄存器RX2的内容。此外，寄存器RX2包括行412的前导部412_1。在此，在对行412的处理的开始时，假定包括前导部412_1的寄存器RX2的内容在伪代码450中所指定的R2的内容中。此外，作为环路初始化的部分，标量值S1用于定义存在于输入数组401的多个行中的未对齐量。

因此，根据伪代码450，如455处所示，包括行412的拖尾部412_2的RX3的内容被读入R3。然后，如451处所示，执行将R2、R3和S1作为输入操作数并且将结果存储在RZ1中的VSHIFTR2B指令。

在插图420处，以图形方式描绘对VSHIFTR2B指令451的执行。如插图420处所描绘的那样，对VSHIFTR2B指令451的执行将：1)如423处所示，使寄存器R2的内容中的最后三个元素向右偏移五个元素位置，以便使行412的最右边的边缘对齐到寄存器空间的最右边的边缘；2)如424处所示，将寄存器R3的前五个元素位置附到R2的经偏移的多个元素的最左边的边缘。因此，RZ1中的VSHIFTR2B指令的结果(也被称为“当前向量”421)对应于输入行412的对齐的版本。注意，在此示例中，每个向量有八个元素。取决于设计选择，考虑到输入数组中所描绘的未对齐性，S1可定义为3或5。

然后，RZ1用作用于数组处理序列452的输入源操作数。如425处所示，数组处理序列452将其结果432写入到RM2。结果432是结果数据432的完全对齐的行，该结果432的前导部432_1将连同结果431的拖尾部431_2一起被写入到寄存器RY2处的输出数组402中。在此，注意对针对前一行411的先前循环的处理产生对齐的行431作为它的结果。当前，作为在先前的环路循环期间执行的操作456的结果，将对齐的结果431存储在RM1中。

然后如453处所示，执行VSHIFTL2B指令。在插图426处，以图形方式描绘VSHIFTL2B指令的操作。如插图426处所观察到的那样，VSHIFTL2B指令接受两个结果431、432和标量S2作为源操作数。标量输入S2指定结果数组402中的未对齐性。注意，结果数组402中的未对齐性和输入数组401中的未对齐性不同。也就是说，虽然输入数组401的未对齐性对应于五个向量元素位置(例如，S1＝5)，但是输出数组402的未对齐性对应于三个向量元素位置(例如，S2＝3)。由此，在图4的示例中，S1和S2呈现不同的值。

从这些输入操作数中，VSHIFTL2B指令将：1)如427处所示，使RM2中的第二结果432的前五个元素位置向左偏移三个元素位置；并且2)如428处所示，将RM1中的第一结果431的最后三个元素附到第二结果432的经偏移的多个元素的最右边的边缘。通过对齐的访问，这些活动合适地形成可被存储到(在寄存器RC＝RY2处的)结果数组402中的两个不同输出行的未对齐的数据内容。

然后，作为过程456的结果，R3的内容被移进R2，并且RM2的内容被移进RM1。

从上述讨论中应当清楚，上述处理可顺序地开始去往输入数组401中的下一个寄存器RX4，并且作为对齐的访问，可顺序地将这些结果写入到RY3处的输出数组作为输出432_2、433_1。因此，能以这种方式处理整个数组。值得注意的是，如同从软件流水线450的方案中所看到的那样，在每一次迭代上，对于每一次存储器读取访问使用仅一个对齐的向量加载455，并且对于每一个存储器写入访问使用仅一个对齐的向量存储458。在一般情况下，软件流水线环路的每一次迭代的对齐的存储器加载和存储的数量分别等于存储器读取访问和写入访问的数量。

以上所讨论的流可认为是软件流水线化的环路，这至少是因为由后续迭代(例如，输出向量431_2、432_1的形成)使用来自先前迭代的数据内容(例如，寄存器RM1的内容)。可执行一些环路初始化(未描绘)以初始化环路。在实施例中，环路初始化定义标量S1和S2，也执行针对将处理的第一输入向量的掩码化读取(其仅捕捉输入数组的第一行的前导部)，并且随后读取将处理的第二输入向量。环路初始化继续执行VSHIFTR2B指令以形成第一当前向量，该第一当前向量随后由数组处理序列452处理。该结果将是第一输出行。环路初始化继续执行VSHIFTL2B指令以形成包含输出数组的第一行的前导部的第一结果，该第一结果随后被掩码化存储到输出数组，并且随后被移动到RM1中。使已读取的第二输入向量的内容在R2中偏移。在该时刻，软件流水线化的环路准备好以完全参照图4所讨论的方式操作。也可能存在在最后的环路迭代之后的最后所执行的结尾例程，该最后的环路迭代执行向输出数组的最后行的拖尾部的向量寄存器空间的掩码化写入。

为简化起见，输出向量402中的未对齐性402被认为是对环路自身的输入条件。此类未对齐性可以源自数组处理452，并且指定为被提供给VSHIFTL2B指令453的该处理452的另一结果是可能的(即，过程452定义S2)。此外，注意在一些情况下，可在输出向量是对齐的情况下写入到输出数组。在那种情况下，可将过程452的结果写入到输出数组402而没有VSHIFTL2B指令的任何执行。

在替代实施例中，VSHIFTR2B和VSHIFTL2B指令而不是标量值S采用掩码值k来指定偏移控制信息。在此，对于VSHIFTR2B指令，掩码的经掩码位的数量可用于指定标量偏移控制S(例如，对于在图4的VSHIFTR2B指令的示例中的11100000，S＝5)。

可通过以下伪代码来描述该实施例，其中，KL是向量中的元素数量：

VSHIFTR2Bzmmdest,zmmsrc1,zmmsrc2,k1

s＝zerocnt(k1)//对k1中的“0”的数量进行计数

for(i＝0；i<KL-s；i++){

zmmdest[i]＝zmmsrc1[i+s]；

}

for(；i<KL；i++){

zmmdest[n]＝zmmsrc2[i-KL+s]；

}

或者，输入掩码的未经掩码位的数量可用于指定偏移控制S。

同样，对于VSHIFTL2B指令，掩码值的经掩码位可指定例如标量偏移控制S(例如，对于图4的VSHIFTL2B指令的示例中的11111000，偏移控制S＝3)。

VSHIFTL2Bzmmdest,zmmsrc1,zmmsrc2,k1

s＝zerocnt(k1)//计算k1中的“0”的数量

for(i＝0；i<s；i++){

zmmdest[i]＝zmmsrc1[i+KL-s]；

}

for(；i<KL；i++){

zmmdest[i]＝zmmsrc2[i-s]；

}

可利用其他掩码之方案来提供该偏移控制信息。利用被添加到图4的指令序列450的另一指令，可实现逻辑反转。

凭借上述指令，示例向量环路

for(i＝0；i<N；i+＝KL)B[i+KL-1:i]＝computation(A[i+KL-1:i])

可在以下列方式消除未对齐的存储器访问的同时得以向量化：

//SWP的prolog(逻辑编程)

rax＝A％VL//确定A的对齐性

r8＝A-rax//最靠近A对齐的地址

rbx＝B％VL//确定B的对齐性

r9＝B-rbx//最靠近B对齐的地址

k3＝(1<<rax-1)//利用A的对齐性的掩码

k1＝knot(k3)//用于A的第一加载的掩码，k3的反转

k4＝(1<<rbx-1)//利用B的对齐性的掩码

k2＝knot(k4)//用于B的第一存储的掩码，k4的反转

vpxorzmm_res1,zmm_res1,zmm_res1//zmm_res1＝0

vmovdqa8zmm_in1{k1},[r8]//通过掩码k1加载第一对齐的向量(不完整的)

vmovdqa8zmm_in2,[r8+VL]//加载第二对齐的向量(完整的)

vshiftr2bzmm_cur,zmm_in1,zmm_in2,k1//构建当前向量以进行计算

zmm_res2＝computation(zmm_cur)//进行向量计算

vshiftl2bzmm_out,zmm_res1,zmm_res2,k2//构建输出向量

vmovdqa8[r9]{k2},zmm_out//通过掩码k2将输出向量存储到对齐的位置//(不完整的)

zmm_in1＝zmm_in2//保持用于下一个的值

zmm_res1＝zmm_res2//向量迭代

//加载了流水线，开始主环路

for(i＝KL,rcx＝VL；i<N；i+＝KL,rcx+＝VL){//已经计算了1个向量(KL个元素，VL个字节)

vmovapszmm_in2,[r8+rcx+VL]//下一个向量的经对齐的加载

vshiftr2bzmm_cur,zmm_in1,zmm_in2,k1//构建当前向量以进行计算

zmm_res2＝computation(zmm_cur)//进行向量计算

vshiftl2bzmm_out,zmm_res1,zmm_res2,k2//构建输出向量

vmovaps[r9+rcx],zmm_out//输出向量的经对齐的存储

zmm_in1＝zmm_in2//保持值用于下一个

zmm_res1＝zmm_res2//向量迭代

}

//结尾

vmovaps[r9+rcx]{k4},zmm_out//向B的最后的输出向量的最后一些元素的对齐的存储，使用k4掩码以便不写入到数组边界之外

值得注意的是，偏移指令使用与分别用于第一输入和输出向量的加载和存储的掩码相同的掩码。

图5a和5b分别示出对针对能够执行VSHIFTR2B和VSHIFTL2B指令的指令执行流水线功能单元510、520的电路设计的描绘。如在图5a中所观察到的那样，VSHIFTR2B功能单元510接受第一和第二输入向量操作数501、502。在此，输入向量操作数501、502的尺寸为N个元素。另一输入503指定将由功能单元510执行的操作，其中，将选择第一输入操作数501的N-K个连续元素的部分和第二源操作数502的K个连续元素的部分，用于包括在结果505中。完全如上文所讨论的那样，在输入503处接收到的内容可指定数据数组内的未对齐性。

输入503用于控制切换网络504，仅作为一个示例，可利用多路复用器电路构建该切换网络504。在操作中，可从指令的指令格式中指定的第三输入操作数中导出经由输入503被应用于切换网络504的实际控制。例如，在对指令进行了解码之后，可在功能单元之内发布或生成一系列微操作以建立对交换网络504的合适的交换控制。或者，可直接经由输入503将操作码和第三输入操作数应用于切换网络504。第三输入操作数可采取指令格式中的(例如，掩码)向量或标量的形式。在标量的情况下，可按照指令格式将标量值清楚地表达为立即数操作数，或者可从其他标量寄存器空间(例如，控制寄存器空间，其中，例如条件分支信息被保持)调用标量值。或者，实际可由指令调用向量操作数，但是理解标量值占据向量的多个数据元素中的一个。

无论是何种实现，交换网络504将来自第一源操作数501的上边界的N-K个连续元素置入结果505的前导边缘中，并且在结果中将来自第二源操作数502的下边界的K个连续元素附到从第一源操作数中选出的这N-K个元素的拖尾边缘。

该指令可完全并行地执行(并行地同时处理所有的向量元素)，可完全以串行方式执行(逐元素地选择多个元素以包括在结果中)，或者能以介于这两种方式之间的某种组合来执行。

在进一步的实施例中，使由功能单元510执行的操作的粒度可配置，从而可对具有不同元素数量尺寸的向量源操作数执行操作。在这种情况下，N是例如可在指令的立即数操作数中指定的该指令的另一变量。

如在图5b中所观察到的那样，VSHIFTL2B功能单元520接受第一和第二输入向量操作数511、512。在此，输入向量操作数511、512的尺寸为N个元素。另一输入513指定将由功能单元510执行的操作，其中，将选择第一输入操作数511的K个连续元素的在上部分(uppersection)和第二源操作数512的N-K个连续元素的在下部分(lowersection)，用于包括在结果515中。完全如上文所讨论的那样，在输入513处接收到的内容可指定数据数组内的未对齐性。

输入513用于控制切换网络514，仅作为一个示例，可利用多路复用器电路构建该切换网络514。在操作中，可从指定的指令格式中指定的第三输入操作数中导出经由输入513被应用于切换网络514的实际控制。例如，在对指令进行了解码之后，可在功能单元之内发布或生成一系列微操作以建立对交换网络514的合适的交换控制。或者，可直接经由输入513将操作码和第三输入操作数应用于切换网络514。第三输入操作数可采取指令格式中的(例如，掩码)向量或标量的形式。在标量的情况下，可按照指令模板将标量值清楚地表达为立即数操作数，或者可从其他标量寄存器空间(例如，控制寄存器空间，其中，例如条件分支信息被保持)调用标量值。或者，实际可由指令调用向量操作数，但是理解标量值占据向量的数据元素中的一个。

无论是何种实现，交换网络514将来自第一源操作数511的在上的K个连续元素置入结果515的前导边缘中，并且在结果中将来自第二源操作数512的下边界的N-K个连续元素附到从第一源操作数中选出的这K个元素的拖尾边缘。

在进一步的实施例中，使由功能单元511执行的操作的粒度可配置，从而可对具有不同元素数量尺寸的向量源操作数执行操作。在这种情况下，N是例如可在指令的立即数操作数中指定的该指令的另一变量。

注意，可将在以上图5a和5b中所述的操作结合进同一个功能单元。在各种实施例中，这些指令中的任意一个或两者的操作码对应于如上文所讨论的那样仅可将多个连续的元素组从两个源向量操作数移到结果中的操作。也就是说，该指令不能用于将非连续的元素组从任意一个源操作数移到结果中。如果将仅单个元素从这些源操作数中的一个移到结果中，则可认为该单个元素是符合本文中所描述的指令的操作的“连续”的。

图5c示出可由编译器(例如，正在构建定向于具有专用指令集架构的处理器的目标代码的编译器)执行的编译过程。根据图5中的过程，如521处所示，该编译器检测对具有未对齐的数据行的数组执行的处理。响应于该检测，如522处所示，该编译器构建代码序列，该代码序列执行数组处理，并且包括在其指令格式中具有第一和第二向量操作数和指定未对齐性的第三输入操作数。在实施例中，不使用剥离过程来构建该代码。

以上详述的指令的多个实施例可至少部分地按以下详述的“通用向量友好指令格式”来具体化。另外，在下文中详述示例性系统、架构、以及流水线。上文中指令的多个实施例可在此类系统、架构和流水线上执行，但是不限于详述的那些系统、架构和流水线。

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的某些字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量操作两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量操作。

示例性通用向量友好执行格式——图6A-B

图6A-B是示出根据本发明的多个实施例的通用向量友好指令格式及其指令模板的框图。图6A是示出根据本发明的多个实施例的通用向量友好指令格式及其A类指令模板的框图；而图6B是示出根据本发明的多个实施例的通用向量友好指令格式及其B类指令模板的框图。具体而言，针对通用向量友好指令格式600定义A类和B类指令模板，两者包括无存储器访问605的指令模板和存储器访问620的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。尽管将描述其中按向量友好指令格式的指令对源自寄存器(无存储器访问605的指令模板)或寄存器/存储器(存储器访问620的指令模板)的多个向量操作的多个实施例，但是本发明的替代实施例可只支持这些中的仅一个。同样，尽管将描述其中存在按向量指令格式的加载和存储指令的本发明的多个实施例，但是替代地或附加地，替代实施例具有按照将向量移入和移出寄存器(例如，从存储器到寄存器，从寄存器到存储器，在多个寄存器之间)的不同指令格式的指令。此外，尽管将描述支持两类指令模板的本发明的多个实施例，但替代实施例可只支持这些中的仅一类或多于两类。

尽管将描述其中向量友好指令格式支持下列各项的本发明的多个实施例，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素或者替代地8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)；16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)。

图6A中的A类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的完整舍入控制型操作610的指令模板、以及无存储器访问的数据变换型操作615的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的时效性625的指令模板和存储器访问的非时效性630的指令模板。图6B中的B类指令模板包括：1)在无存储器访问605的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作612的指令模板以及无存储器访问的写掩码控制的vsize型操作617的指令模板；以及2)在存储器访问620的指令模板内，示出存储器访问的写掩码控制627的指令模板。

格式

通用向量友好指令格式600包括以下列出的按照图6A-B中示出的顺序的下列字段。结合以上涉及图4、5a和5b的讨论，在实施例中，参考下文在图6A-B和图7中提供的格式细节，可利用非存储器访问指令类型605或存储器访问指令类型620。可在以下描述的寄存器地址字段644中标识输入向量操作数和目的地的地址。指令可被格式化为破坏性的或非破坏性的。

格式字段640——该字段中的专用值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。因此，格式字段640的内容将按照第一指令格式的指令的出现与按照其他指令格式的指令的出现进行区分，从而允许将向量友好指令格式的指令引入具有其他指令格式的指令集中。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段642——其内容区分不同的基础操作。如稍后在本文中描述的那样，基础操作字段642可包括和/或是操作码字段的部分。

寄存器索引字段644——其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x1012)个寄存器组中选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地；可支持高达三个源，其中这些源中的一个源还用作目的地；可支持高达两个源和一个目的地)。尽管在一个实施例中P＝32，但是替代实施例可支持更多或更少的寄存器(例如，16)。尽管在一个实施例中Q＝1012位，但是替代实施例可支持更多或更少位(例如，128、1024)。

修饰符(modifier)字段646——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；也就是说，在无存储器访问605的指令模板与存储器访问620的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次结构(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段650——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段668、α字段652以及β字段654。扩充操作字段允许在单条指令而非2、3或4条指令中执行多组共同的操作。以下是使用扩充字段650来减少所需指令的数量的指令(稍后在本文中更详细地描述其命名法)的一些示例。

其中[rax]是要用于地址生成的基址指针，并且其中{}指示由数据操纵字段(稍后在本文中更详细地描述)所指定的转换操作。

比例字段660——其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。

位移字段662A——其内容用作存储器地址生成的部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段662B(注意，位移字段662A直接在位移因数字段662B上的并置指示使用一个或另一个)——其内容用作地址生成的部分；它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段674(稍后在本文中描述)和稍后在本文中描述的数据操纵字段654C确定。位移字段662A和位移因数字段662B可以不用于无存储器访问605的指令模板并且/或者不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上，位移字段662A和位移因数字段662B是任选的。

数据元素宽度字段664——其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令；在其他实施例中仅用于指令中的一些)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段670——其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一个元素的旧值。相比之下，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段670允许部分向量操作，这包括加载、存储、算术、逻辑等。同样，该掩码可用于出错避免(即，通过将目的地的数据元素位置进行掩码操作以防止接收可/将造成出错的任何操作的结果——例如，假定存储器中的向量跨越页边界并且第一页而非第二页会造成页面出错，则如果由写掩码对该向量的位于第一页上的所有数据元素进行写掩码操作，则可忽略该页面出错)。此外，写掩码允许包含某些类型的条件语句的“向量化环路”。尽管描述了其中写掩码字段670的内容选择多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段670的内容间接地标识了要执行的掩码操作)的本发明的多个实施例，但是替代地或附加地，替代实施例允许掩码写字段670的内容直接地指定要执行的掩码操作。此外，在以下情况下归零允许性能改进：1)寄存器重命名被用在其目的地操作数并非也是源的指令上(也称为非三元指令)，因为在寄存器重命名流水线级期间，该目的地不再是隐式源(没有来自当前目的地寄存器的数据元素需要被复制到经重命名的目的地寄存器或以某种方式与该操作一起被携带，因为不是操作结果的任何数据元素(任何经掩码的数据元素)将被归零)；以及2)在写回级期间，因为零被写入。

立即数字段672——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

指令模板类选择

类字段668——其内容在不同类的指令之间进行区分。参考图2A-B，该字段的内容在A类和B类指令之间进行选择。在图6A-B中，圆角方形用于指示专用值存在于字段中(例如，在图6A-B中分别用于类字段668的A类668A和B类668B)。

A类无存储器访问指令模板

在A类非存储器访问605的指令模板的情况下，α字段652被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作610和无存储器访问的数据变换型操作615的指令模板分别指定的舍入652A.1和数据变换652A.2)的RS字段652A，而β字段654区分要执行指定类型的操作中的哪一种。在图6中，圆角块被用来指示存在专用值(例如，修饰符字段646中的无存储器访问646A；α字段652/rs字段652A的舍入652A.1和数据变换652A.2)。在无存储器访问605指令模板中，比例字段660、位移字段662A以及位移比例字段662B不存在。

无存储器访问的指令模板——完整舍入控制型操作

在无存储器访问的完整舍入控制型操作610的指令模板中，β字段654被解释为其内容提供静态舍入的舍入控制字段654A。尽管在本发明的所描述的多个实施例中舍入控制字段654A包括避免所有浮点异常(SAE)字段656和舍入操作控制字段658，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段658)。

SAE字段656——其内容区分是否停用异常事件报告；当SAE字段656的内容指示启用避免时，给定的指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段658——其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段658允许在每一指令的基础上改变舍入模式，并且因而在需要这一点时是特别有用的。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段650的内容覆盖该寄存器值(能够选择舍入模式而不必在这样的控制寄存器上执行保存-修改-恢复是有利的)。

无存储器访问的指令模板——数据变换型操作

在无存储器访问的数据变换型操作615的指令模板中，β字段654被解释为数据变换字段654B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。

存储器访问的A类指令模板

在A类存储器访问620的指令模板的情况下，α字段652被解释为驱逐提示字段652B，其内容区分要使用驱逐提示中的哪一个(在图6A中，对于存储器访问时效性625的指令模板和存储器访问非时效性630的指令模板分别指定时效性的652B.1和非时效性的652B.2)，而β字段654被解释为数据操纵字段654C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问620的指令模板包括比例字段660以及任选的位移字段662A或位移比例字段662B。

向量存储器指令利用转换支持来执行来自存储器的向量加载和去往存储器的向量存储。如同寻常的向量指令，向量存储器指令以数据元素式的方式往/返于存储器传输数据，其中实际传输的元素由被选为写掩码的向量掩码的内容规定。在图6A中，圆角方形被用来指示字段中存在专用值(例如，针对修饰符字段646的存储器访问646B；针对α字段652/驱逐提示字段652B的时效性的652B.1和非时效性的652B.2)。

存储器访问的指令模板——时效性的

时效性的数据是可能足够快地被重新使用以从高速缓存操作中受益的数据。然而，这是提示，且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

存储器访问的指令模板——非时效性的

非时效性的数据是不可能足够快地被重新使用以从第一级高速缓存中的高速缓存操作中受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器能以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段652被解释为写掩码控制(Z)字段652C，其内容区分由写掩码字段670控制的写掩码操作应当是合并还是归零。

无存储器访问的B类指令模板

在B类非存储器访问605的指令模板的情况下，β字段654的部分被解释为RL字段657A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作612的指令模板和无存储器访问的写掩码控制VSIZE型操作617的指令模板分别指定舍入657A.1和向量长度(VSIZE)657A.2)，而β字段654的其余部分区分要执行指定类型的操作中的哪一种。在图6中，圆角块用于指示存在专用值(例如，修饰符字段646中的无存储器访问646A；针对RL字段657A的舍入657A.1和VSIZE657A.2)。在无存储器访问605指令模板中，比例字段660、位移字段662A以及位移比例字段662B不存在。

无存储器访问的指令模板——写掩码控制的部分舍入控制型操作

在无存储器访问的写掩码控制的部分舍入控制型操作610的指令模板中，β字段654的其余部分被解释为舍入操作字段659A，并且停用异常事件报告(给定的指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。

舍入操作控制字段659A——正如舍入操作控制字段658，其内容区分要执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入以及就近舍入)。由此，舍入操作控制字段659A允许在每一指令的基础上改变舍入模式，并且因而在需要这一点时是特别有用的。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段650的内容覆盖该寄存器值(能够选择舍入模式而不必在这样的控制寄存器上执行保存-修改-恢复是有利的)。

无存储器访问的指令模板——写掩码控制的VSIZE型操作

在无存储器访问的写掩码控制VSIZE型操作617的指令模板中，β字段654的其余部分被解释为向量长度字段659B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、856字节、或1012字节)。

存储器访问的B类指令模板

在B类存储器访问620的指令模板的情况下，β字段654的部分被解释为广播字段657B，其内容区分是否要执行广播型数据操纵操作，而β字段654的其余部分被解释为向量长度字段659B。存储器访问620的指令模板包括比例字段660以及任选的位移字段662A或位移比例字段662B。

关于字段的附加评论

针对通用向量友好指令格式600，示出完整操作码字段674包括格式字段640、基础操作字段642以及数据元素宽度字段664。尽管示出了其中完整操作码字段674包括所有这些字段的一个实施例，但是在不是支持所有这些字段的实施例中，完整操作码字段674包括少于所有的这些字段。完整操作码字段674提供操作码。

扩充操作字段650、数据元素宽度字段664以及写掩码字段670允许在每一指令的基础上以通用向量友好指令格式指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

该指令格式需要相对少量的位，因为它基于其他字段的内容、出于不同的目的来重新使用不同的字段。例如，一个观点是，修饰符字段的内容在图6A-B上的无存储器访问605指令模板和图6A-B上的存储器访问620指令模板之间选择；而类字段668的内容在图6A的指令模板610/615和图6B的612/617之间的那些无存储器访问605的指令模板内选择；并且类字段668的内容在图6A的指令模板625/630和图6B的627之间的那些存储器访问620指令模板内选择。从另一观点看，类字段668的内容分别从图6A和图B的A类和B类指令模板之间选择；而修饰符字段的内容在图6A的指令模板605和620之间的那些A类指令模板内选择；并且修饰符字段的内容在图6B的指令模板605和620之间的那些B类指令模板内选择。在类字段的内容指示A类指令模板的情况下，修饰符字段646的内容(在rs字段652A和EH字段652B之间)选择α字段652的解释。以相关的方式，修饰符字段646和类字段668的内容选择α字段是被解释为rs字段652A、EH字段652B还是写掩码控制(Z)字段652C。在类和修饰符字段指示A类无存储器访问操作的情况下，扩充字段的β字段的解释基于rs字段的内容而变化；而在类和修饰符字段指示B类无存储器访问操作的情况下，β字段的解释取决于RL字段的内容。在类和修饰符字段指示A类存储器访问操作的情况下，扩充字段的β字段的解释基于基础操作字段的内容而变化；而在类和修饰符字段指示B类存储器访问操作的情况下，扩充字段的β字段的广播字段657B的解释基于基础操作字段的内容而变化。因而，基础操作字段、修饰符字段、以及扩充操作字段的组合允许指定更多种扩充操作。

在A类和B类内发现的各种指令模板在不同的情形下是有益的。在出于性能原因而需要归零-写掩码操作或较小的向量长度时，A类是有用的。例如，归零允许在使用重命名时避免假依赖，因为不再需要人工归并目的地；作为另一示例，在利用向量掩码仿真较短的向量尺寸时，向量长度控制使存储-加载转发问题变得容易。B类在以下合乎需要的情况下是有用的：1)在使用舍入模式控制的同时允许浮点异常(即，当SAE字段的内容指示否时)；2)能够使用上转换、混合、交换和/或下转换；3)对图形数据类型进行操作。例如，向上转换、混合、交换、向下转换以及图形数据类型减少了在与不同格式的源一起工作时所需的指令的数量；作为另一示例，允许异常的能力提供了与有向舍入模式的完全IEEE符合。

示例性专用向量友好指令格式

图7是示出根据本发明的多个实施例的示例性专用向量友好指令格式的框图。图7示出专用向量友好指令格式700，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式700是专用的。专用向量友好指令格式700可用于扩展x86指令集，并且由此这些字段中的一些与在现有x86指令集及其扩展(例如，AVX)中使用的那些字段类似或相同。该格式与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MODR/M字段、SIB字段、位移字段、以及立即数字段保持一致。示出来自图6的字段，来自图7的字段映射到来自图6的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式600的上下文中参照专用向量友好指令格式700描述了本发明的多个实施例，但是本发明不限于专用向量友好指令格式700，除非另有声明。例如，通用向量友好指令格式600构想各种字段的各种可能的尺寸，而专用向量友好指令格式700被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式700中数据元素宽度字段664被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式600构想数据元素宽度字段664的其他尺寸)。

格式——图7

通用向量友好指令格式600包括以下列出的按照图7中示出的顺序的如下字段。

EVEX前缀(字节0-3)

EVEX前缀702——以四字节形式进行编码。

格式字段640(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段640，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段705(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(657BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx和bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段710——这是REX’字段710的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下所指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MODR/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及以下其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段715(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F38、或0F3)进行编码。

数据元素宽度字段664(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv720(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或更多源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对某些向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段720对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U668类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段725(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式两者的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此，PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接用作操作码扩展，但是为了一致性，某些实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位的SIMD前缀编码，并且由此不需要扩展。

α字段652(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)——如先前所述，该字段是针对上下文的。稍后在本文中提供附加描述。

β字段654(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)——如先前所述，该字段是针对上下文的。稍后在本文中提供附加描述。

REX’字段710——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段670(EVEX字节3，位[2:0]-kkk)——其内容指定先前所描述的写掩码寄存器中的寄存器索引。在本发明的一个实施例中，专用值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这能以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段730(字节4)

这也被称为操作码字节。操作码的部分在该字段中被指定。

MODR/M字段740(字节5)

修饰符字段646(MODR/M.MOD，位[7-6]——MOD字段742)——如先前所述，MOD字段742的内容将存储器访问和非存储器访问操作区分开。稍后在本文中将进一步描述该字段。

MODR/M.reg字段744，位[5-3]——ModR/M.reg字段的作用可被概括为两种情况：ModR/M.reg对目的地寄存器操作数或源寄存器操作数进行编码；或者ModR/M.reg被视为操作码扩展且不用于对任何指令操作数进行编码。

MODR/M.r/m字段746，位[2-0]——ModR/M.r/m字段的作用可包括如下：ModR/M.r/m对引用存储器地址的指令操作数进行编码；或者ModR/M.r/m对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)

比例字段660(SIB.SS,位[7-6]——如先前所述，比例字段660的内容用于存储器地址生成。稍后在本文中将进一步描述该字段。

SIB.xxx754(位[5-3])和SIB.bbb756(位[2-0])——先前已经针对寄存器索引Xxxx和Bbbb参考了这些字段的内容。

位移字节(字节7或字节7-10)

位移字段662A(字节7-10)——当MOD字段742包含10时，字节7-10是位移字段662A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段662B(字节7)——当MOD字段742包含01时，字节7是位移因数字段662B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段662B是disp8的重新解释；当使用位移因数字段662B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。此类压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段662B替代传统x86指令集8位位移。由此，位移因数字段662B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。

立即数

立即数字段672如先前所述地操作。

示例性寄存器架构——图8

图8是根据本发明的一个实施例的寄存器架构800的框图。以下列出该寄存器架构的寄存器组和寄存器：

向量寄存器组810——在所示出的实施例中，有32个512位宽的向量寄存器；这些寄存器被引用为zmm0到zmm31。较低的16个zmm寄存器的较低阶的256个位覆盖在寄存器ymm0-16上。较低的16个zmm寄存器的较低阶的128个位(ymm寄存器的较低阶的128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式700对这些覆盖的寄存器组操作，如下表格中所示。

换句话说，向量长度字段659B在最大长度与一个或多个其他较短长度之间进行选择，其中每一此类较短的长度是前一长度的一半；并且不具有向量长度字段659B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式700的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器815——在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。如先前所述，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

多媒体扩展控制状态寄存器(MXCSR)820——在所示实施例中，此32位寄存器提供在浮点操作中使用的状态和控制位。

通用寄存器825——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

扩展标志(EFLAGS)寄存器830——在所示实施例中，此32位寄存器被用来记录许多指令的结果。

浮点控制字(FCW)寄存器835和浮点状态字(FSW)寄存器840——在所示实施例中，由x87指令集扩展将这些寄存器用于在FCW的情况下设置舍入模式、异常掩码和标志，并且在FSW的情况下跟踪异常。

标量浮点栈寄存器组(x87栈)845，在其上面重叠了MMX紧缩整数平坦寄存器组850——在所示出的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。

段寄存器855——在所示实施例中，存在用来存储用于分段地址生成的数据的六个16位寄存器。

RIP寄存器865——在所示实施例中，此64位寄存器存储指令指针。

本发明的替代实施例可使用更宽的或更窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。

示例性有序处理器架构——图9A-9B

图9A-B示出示例性有序处理器架构的框图。这些示例性实施例是围绕用宽向量处理器(VPU)扩充的有序CPU核的多个实例设计的。取决于e13t应用，核通过高带宽的互连网络与一些固定功能逻辑、存储器I/O接口和其他必要的I/O逻辑通信。例如，该实施例作为独立GPU的实现通常包括PCIe总线。

图9A是根据本发明的多个实施例的单个CPU核以及它与管芯上互连网络902的连接及其第二级(L2)高速缓存的本地子集904的框图。指令解码器900支持带有包括专用向量指令格式700的扩展的x86指令集。尽管在本发明的一个实施例中(为了简化设计)，标量单元908和向量单元910使用分开的寄存器集合(分别为标量寄存器912和向量寄存器914)，并且在这些寄存器之间转移的数据被写入到存储器并随后从第一级(L1)高速缓存906读回，但是本发明的替代实施例可使用不同的方法(例如，使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。

L1高速缓存906允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。与按照该向量友好指令格式的load-op(加载操作)指令一起，这意味着在某种程度上可以像对扩展寄存器组那样来对待L1高速缓存906。这显著提改善了许多算法(尤其是利用驱逐提示字段652B的算法)的性能。

L2高速缓存的本地子集904是全局L2高速缓存的部分，该全局L2高速缓存被划分成多个分开的本地子集，对于每个CPU核有一个本地子集。每个CPU具有去往其自身的L2高速缓存的本地子集904的直接访问路径。由CPU核读取的数据被存储在其L2高速缓存子集904中，并且可并行于其他CPU访问它们自身的本地L2高速缓存子集，迅速地访问该数据。由CPU核写入的数据被存储在其自身的L2高速缓存子集904中，并在必要的情况下从其他子集转储清除。环形网络确保共享数据的一致性。

图9B是根据本发明的多个实施例的图9A中的CPU核的部分的分解图。图9B包括L1高速缓存904的L1数据高速缓存906A部分，以及涉及向量单元910和向量寄存器914的更多细节。具体而言，向量单元910是16宽向量处理单元(VPU)(见16宽ALU928)，该单元执行整数、单精度浮点以及双精度浮点指令。该VPU通过混合单元920支持对寄存器输入的混合、通过数值转换单元922A-B支持数值转换并通过复制单元924支持对存储器输入的复制。写掩码寄存器926允许预测得到的向量写入。

能以各种方式混合寄存器数据，以例如支持矩阵乘法。可横跨多个VPU通道复制来自存储器的数据。这是图形和非图形并行数据处理中的共同操作，这显著增加了高速缓存效率。

环形网络是双向的，以允许诸如CPU核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向512位宽。

示例性无序架构——图10

图10是示出根据本发明的多个实施例的示例性无序体系结构的框图，并且可视为诸如上文在图1中讨论的流水线之类的流水线的更具体描述。具体而言，图10示出已被修改为结合了向量友好指令格式以及其执行的公知的示例性无序架构。在图10中，箭头指示两个或更多个单元之间的耦合，且箭头的方向指示那些单元之间的数据流的方向。图10包括耦合到执行引擎单元1010和存储器单元1015的前端单元1005；执行引擎单元1010还耦合到存储器单元1015。

前端单元1005包括耦合到第二级(L2)分支预测单元1022的第一级(L1)分支预测单元1020。L1和L2分支预测单元1020和1022耦合到L1指令高速缓存单元1024。L1指令高速缓存单元1024耦合至指令转换后备缓冲器(TLB)1026，该指令转换后备缓冲器进一步耦合至指令取回和预解码单元1028。指令取回和预解码单元1028耦合至指令队列单元1030，该指令队列单元进一步耦合至解码单元1032。解码单元1032包括复杂解码器单元1034和三个简单解码器单元1036、1038和1040。解码单元1032包括微代码ROM单元1042。该解码单元1032可如上文在解码级章节中所描述的那样操作。L1指令高速缓存单元1024还耦合到存储器单元1015中的L2高速缓存单元1048。指令TLB单元1026还耦合到存储器单元1015中的第二级TLB单元1046。解码单元1032、微代码ROM单元1042和环路流检测器(LSD)单元1044各自耦合到执行引擎单元1010中的重命名/分配器单元1056。

执行引擎单元1010包括耦合到引退单元1074和统一调度器单元1058的重命名/分配器单元1056。引退单元1074还耦合到执行单元1060且包括重排序器缓冲器单元1078。统一调度器单元1058还耦合到物理寄存器组单元1076，物理寄存器组单元1076耦合到执行单元1060。物理寄存器组单元1076包括向量寄存器单元1077A、写掩码寄存器单元1077B和标量寄存器单元1077C；这些寄存器单元可提供向量寄存器810、向量掩码寄存器815以及通用寄存器825；并且物理寄存器组单元1076可包括未示出的附加寄存器组(例如，重叠在MMX紧缩整数平坦寄存器组850上的标量浮点栈寄存器组845)。执行单元1060包括三个混合标量和向量单元1062、1064和1072；加载单元1066；存储地址单元1068；存储数据单元1070。加载单元1066、存储地址单元1068和存储数据单元1070各自进一步耦合到存储器单元1015中的数据TLB单元1052。

存储器单元1015包括耦合到数据TLB单元1052的第二级TLB单元1046。数据TLB单元1052耦合到L1数据高速缓存单元1054。L1数据高速缓存单元1054还耦合到L2高速缓存单元1048。在一些实施例中，L2高速缓存单元1048还耦合到存储器单元1015内部和/或外部的L3和更高层级的高速缓存单元1050。

作为示例，示例性无序体系结构按下列方式实现进程流水线8200：1)指令取回和预解码单元1028执行取回和长度解码级；2)解码单元1032执行解码级；3)重命名/分配器单元1056执行分配级和重命名级；4)统一调度器1058执行调度级；5)物理寄存器组单元1076、重排序缓冲器单元1078和存储器单元1015执行寄存器读取/存储器读取级；执行单元1060实施执行/数据变换级；6)存储器单元1015和重排序缓冲器单元1078执行写回/存储器写入级1960；7)引退单元1074执行ROB读取级；8)各单元可涉及异常处理级；以及9)引退单元1074和物理寄存器组单元1076执行提交级。

示例性单核和多核处理器——图15

图15是根据本发明的多个实施例的具有集成存储器控制器和图形器件的单核处理器和多核处理器1500的框图。图15中的实线框示出具有单个核1502A、系统代理1510、一个或多个总线控制器单元的集合1516的处理器1500，而可选附加的虚线框示出了具有多个核1502A-N、系统代理单元1510中的一个或多个集成存储器控制器单元的集合1514和集成图形逻辑1508的替代处理器1500。

存储器层次结构包括多个核内的一个或多个层级的高速缓存、一个或多个共享高速缓存单元的集合1506以及耦合至该集成存储器控制器单元集合1514的外部存储器(未示出)。共享高速缓存单元1506的集合可包括一个或多个中级高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他层级的高速缓存、末级高速缓存(LLC)和/或以上的组合。虽然在一个实施例中，基于环的互连单元1512将集成图形逻辑1508、共享高速缓存单元的集合1506和系统代理单元1510进行互连，但替代的实施例也使用任何数量的公知技术来互连此类单元。

在一些实施例中，一个或多个核1502A-N能够实现多线程操作。系统代理1510包括协调并操作核1502A-N的那些组件。系统代理单元1510可包括例如功率控制单元(PCU)和显示单元。PCU可以是或可包括调节核1502A-N以及集成图形逻辑1508的功率状态进行调节所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1502A-N在架构和/或指令集方面可以是同构的或异构的。例如，核1502A-N中的一些可以是有序的(例如，像在图9A和9B中所示出的)，而其他的是无序的(例如，像在图10中所示出的)。作为另一个示例，核1502A-N中的两个或更多可能能够执行相同的指令集，而其他核可能能够执行该指令集中仅仅子集或执行不同的指令集。这些核中的至少一个能够执行本文描述的向量友好指令格式。

处理器可以是通用处理器，诸如酷睿(Core^TM)i3、i5、i7、2Duo和Quad、至强(Xeon^TM)、安腾(Itanium^TM)，这些均可以从加利福尼亚圣克拉拉市的英特尔公司获得。或者，处理器可以来自另一公司。处理器可以是专用处理器，诸如，例如，网络或通信处理器、压缩引擎、图形处理器、协处理器、嵌入式处理器，等等。该处理器可以被实现在一个或多个芯片上。处理器1500可以是一个或多个基板的部分，或者可使用诸如BiCMOS、CMOS或NMOS之类的多个工艺技术中的任意技术将处理器1500实现在一个或多个基板上。

示例性计算机系统和处理器——图11-13

图11-13是适于包括处理器1500的示例性系统，而图15是可包括一个或多个核1502的示例性芯片上系统(SoC)。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。通常，能够涵盖本文中所公开的处理器和/或其他执行逻辑的多个系统或电子设备一般都是合适的。

现在参照图11，所示为根据本发明的一个实施例的系统1100的框图。系统1100可包括耦合至图形存储器控制器中枢(GMCH)1120的一个或多个处理器1110、1115。附加的处理器1115的可选性在图11中通过虚线来表示。

每一个处理器1110、1115可以是处理器1500的某个版本。然而，应当注意，集成图形逻辑和集成存储器控制单元不太可能出现在处理器1110、1115中。

图11示出GMCH1120可耦合至存储器1140，该存储器1140可以是例如动态随机存取存储器(DRAM)。对于至少一个实施例，DRAM可以与非易失性高速缓存相关联。

GMCH1120可以是芯片组或芯片组的部分。GMCH1120可以与处理器1110、1115进行通信，并控制处理器1110、1115与存储器1140之间的交互。GMCH1120还可担当处理器1110、1115和系统1100的其他元件之间的加速总线接口。对于至少一个实施例，GMCH1120经由诸如前端总线(FSB)1195之类的多点分支总线与处理器1110、1115进行通信。

此外，GMCH1120耦合至显示器1145(诸如，平板显示器)。GMCH1120可包括集成图形加速器。GMCH1120还耦合至输入/输出(I/O)控制器中枢(ICH)1150，该输入/输出(I/O)控制器中枢(ICH)1150可用于将各种外围设备耦合至系统1100。在图11的实施例中作为示例示出了外部图形设备1160以及另一外围设备1170，该外部图形设备1160可以是耦合至ICH1150的分立图形设备。

替代地，附加的或不同的处理器也可存在于系统1100中。例如，附加处理器1115可包括与处理器1110相同的附加处理器、与处理器1110异构的或不对称的附加处理器、加速器(例如，图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器。在物理资源1110、1115之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。这些差异会有效地显示为处理器1110、1115之间的不对称性和异构性。对于至少一个实施例，各种处理元件1110、1115可驻留在同一管芯封装中。

现在参照图12，所示出的是根据本发明实施例的第二系统1200的框图。如图12中所示，多处理器系统1200是点对点互连系统，且包括经由点对点互连1250耦合的第一处理器1270和第二处理器1280。如图12中所示，处理器1270和1280中的每一个可以是处理器1500的某个版本。

或者，处理器1270、1280中的一个或多个可以是除处理器之外的元件，诸如加速器或现场可编程门阵列。

虽然仅以两个处理器1270、1280来示出，但是应当理解本发明的范围不限于此。在其他实施例中，一个或多个附加处理元件可存在于给定的处理器中。

处理器1270还可包括集成存储器控制器中枢(IMC)1272和点对点(P-P)接口1276和1278。类似地，第二处理器1280可包括IMC1282和P-P接口1286和1288。处理器1270、1280可经由使用点对点(PtP)接口电路1278、1288的点对点(PtP)接口1250来交换数据。如图12中所示，IMC1272和1282将多个处理器耦合到各自的存储器，即存储器1242和存储器1244，这些存储器可以是本地附连到各自处理器的主存储器的多个部分。

处理器1270、1280可各自经由使用点对点接口电路1276、1294、1286、1298的各个P-P接口1252、1254与芯片组1290交换数据。芯片组1290还可经由高性能图形接口1239与高性能图形电路1238交换数据。

共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。

芯片组1290可经由接口1296耦合至第一总线1216。在一个实施例中，第一总线1216可以是外围组件互连(PCI)总线或诸如PCI高速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。

如图12中所示，各种I/O设备1214可连同总线桥1218一起耦合到第一总线1216，总线桥1218将第一总线1216耦合到第二总线1220。在一个实施例中，第二总线1220可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线1220，在一个实施例中，这些设备包括例如键盘/鼠标1222、通信设备1226以及诸如可包括代码1230的盘驱动器或其他大容量存储设备的存储单元1228。此外，音频I/O1224可耦合至第二总线1220。注意，其他架构是可能的。例如，代替图12的点对点架构，系统可以实现多点分支总线或其他此类架构。

现在参照图13，所示出的是根据本发明实施例的第三系统1300的框图。图12和图13中的相同部件用相同附图标记表示，并从图13中省去了图12中的某些方面，以避免使图13的其他方面变得模糊。

图13示出处理元件1270、1280可分别包括集成存储器和I/O控制逻辑(“CL”)1272和1282。对于至少一个实施例，CL1272、1282可包括诸如以上联系图89和12所描述的存储器控制器中枢逻辑(IMC)。此外，CL1272、1282还可包括I/O控制逻辑。图13示出不仅存储器1242、1244耦合至CL1272、1282，而且I/O设备1314也耦合至控制逻辑1272、1282。传统I/O设备1315耦合至芯片组1290。

现在参照图14，所示出的是根据本发明实施例的SoC1400的框图。图15中的相似部件具有同样的附图标记。另外，虚线框是更先进的SoC上的可选特征。在图14中，互连单元1402被耦合至：应用处理器1410，其包括一个或多个核1502A-N的集合以及共享高速缓存单元1506；系统代理单元1510；总线控制器单元1516；集成存储器控制器单元1514；一个或多个媒体处理器的集合1420，其可包括集成图形逻辑1508、用于提供静止和/或视频相机功能的图像处理器1424、用于提供硬件音频加速的音频处理器1426和用于提供视频编码/解码加速的视频处理器1428；静态随机存取存储器(SRAM)单元1430；直接存储器存取(DMA)单元1432；以及用于耦合至一个或多个外部显示器的显示单元1440。

本文公开的机制的多个实施例可以被实现在硬件、软件、固件或此类实现方案的组合中。本发明的多个实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码应用至输入数据以执行本文描述的多个功能并产生输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的多个机制不限于任何特定编程语言的范围。在任何情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，当由机器读取该指令时，该指令使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的此类表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其他类型的盘，包括软盘、光盘(紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW))以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

相应地，本发明的多个实施例还包括非瞬态的有形机器可读介质，该介质包含向量友好指令格式或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。此类实施例也被称为程序产品。

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可变换(例如，使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式将指令转换成将由核来处理的一条或多条其他指令。指令转换器可在软件、硬件、固件、或其组合中实现。指令转换器可在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图16是根据本发明的多个实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可在软件、固件、硬件或其各种组合中实现。图16示出可使用x86编译器1604来编译按照高级语言1602的程序，以便生成可以由具有至少一个x86指令集核的处理器1616原生执行的x86二进制代码1606(假定被编译的指令中的一些是按照向量友好指令格式的)。具有至少一个x86指令集核的处理器1616表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他程序的目标代码版本，。x86编译器1604表示用于生成x86二进制代码1606(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1616上被执行。类似地，图16示出可使用替代的指令集编译器1608来编译利用高级语言1602的程序，以生成可由不具有至少一个x86指令集核的处理器1614(例如，具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1610。指令转换器1612用来将x86二进制代码1606转换成可由不具有x86指令集核的处理器1614原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1610相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1612通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1606的软件、固件、硬件或其组合。

按照本文中公开的向量友好指令格式的指令的某些操作可由硬件组件执行，并且可在机器可执行指令中具体化，这些机器可执行指令用于使得或至少致使以这些指令编程的电路或其他硬件组件执行多个操作。电路可包括通用或专用处理器、或逻辑电路，此处仅是列举数例。这些操作还可任选地由硬件和软件的组合执行。执行逻辑和/或处理器可包括响应于从机器指令导出的机器指令或一个或多个控制信号以存储指令指定的结果操作数的专用或特定电路或其他逻辑。例如，本文中公开的指令的多个实施例可在图11-16中的一个或多个系统中执行，并且向量友好指令格式的指令的多个实施例可存储在将在系统中执行的程序代码中。此外，这些附图中的多个处理元件可利用本文中详述的流水线和/或架构(例如，有序和无序架构)中的一个。例如，有序架构的解码单元可解码指令、将经解码的指令传送到向量或标量单元等。

上述描述旨在示出本发明的优选实施例。根据上述讨论，还应当显而易见的是，在发展迅速且进一步的进展难以预见的此技术领域中，本领域技术人员可在安排和细节上对本发明进行修改，而不背离落在所附权利要求及其等价方案的范围内的本发明的原理。例如，方法的一个或多个操作可组合或进一步分开。

替代实施例

尽管已经描述了将原生执行向量友好指令格式的多个实施例，但本发明的替代实施例可通过在执行不同指令集的处理器(例如，执行美国加利福亚州桑尼维尔的MIPS技术公司的MIPS指令集的处理器、执行加利福亚州桑尼维尔的ARM控股公司的ARM指令集的处理器)上运行的仿真层来执行向量友好指令格式。同样，尽管附图中的流程图示出本发明的某些实施例的特定操作顺序，但是，应当理解此类顺序是示例性的(例如，替代实施例可按不同顺序执行操作，可组合某些操作，可使某些操作重叠，等等)。

在以上描述中，为了进行解释，阐明了众多具体细节以提供对本发明的实施例的透彻理解。然而，将对本领域技术人员明显的是，没有这些具体细节中的一些也可实施一个或多个其他实施例。提供所描述的具体实施例不是为了限制本发明，而是为了说明本发明的多个实施例。本发明的范围不是由以上所提供的具体示例确定的，而仅由所附权利要求来确定。

Claims

1.一种处理器，包括：

指令执行流水线，包括：

指令取出级，用于取出指令，所述指令的指令格式指定第一输入向量、第二输入向量和第三输入操作数；

指令解码级，用于解码所述指令；以及

功能单元，用于执行所述指令，所述功能单元包括路由网络，所述路由网络用于将来自所述多个输入向量中的一个的第一端的第一连续的元素组路由至所述指令的结果向量的第二端，并且将来自所述多个输入向量中的另一个的第二端的第二连续的元素组路由至所述指令的结果向量的第一端，所述第一端和所述第二端是相反的向量端，其中，从所述第三输入操作数来定义所述第一连续的元素组和所述第二连续的元素组，所述指令不能够将来自所述多个输入向量的非连续的元素组路由至所述指令的结果向量。

2.如权利要求1所述的处理器，其特征在于，所述第三输入操作数被指定为标量。

3.如权利要求1所述的处理器，其特征在于，用掩码向量具体化所述第三输入操作数。

4.如权利要求1所述的处理器，其特征在于，所述第一端是左端，并且所述第二端是右端。

5.如权利要求1所述的处理器，其特征在于，所述第一端是右端，并且所述第二端是左端。

6.如权利要求1-5中任意一项所述的处理器，其特征在于，所述指令执行流水线包括用于执行第二指令的第二功能单元，所述第二功能单元包括路由网络，所述路由网络用于将来自第一输入向量的所述第二端的第一连续的元素组路由至所述指令的结果向量的所述第一端，并且将来自第二输入向量的所述第一端的第二连续的元素组路由至所述第二指令的结果向量的所述第二端，其中，从所述第二指令的第三输入操作数来定义所述第一连续的元素组和所述第二连续的元素组。

7.如权利要求6所述的处理器，其特征在于，所述功能单元和所述第二功能单元是同一个功能单元。

8.一种方法，包括：

检测对具有未对齐的多个数据行的数组的处理；以及

将对所述数组的所述处理编译为具有指令的软件流水线化环路程序代码序列，所述指令的指令格式指定第一输入向量、第二输入向量和第三输入操作数，所述指令用于将来自所述多个输入向量中的一个的第一端的第一连续的元素组路由至所述指令的结果向量的第二端，并且将来自所述多个输入向量中的另一个的第二端的第二连续的元素组路由至所述指令的结果向量的第一端，所述第一端和所述第二端是相反的端，其中，从所述第三输入操作数来定义所述第一连续的元素组和所述第二连续的元素组，并且其中，所述指令不能够将来自所述多个输入向量的非连续的元素组路由至所述指令的结果向量。

9.如权利要求8所述的方法，其特征在于，在构成所述程序代码序列时不使用剥离。

10.如权利要求8所述的方法，其特征在于，所述指令的结果向量是所述数组的对齐的行。

11.如权利要求10所述的方法，其特征在于，所述程序代码序列包括用于处理所述对齐的行的代码。

12.如权利要求10所述的方法，其特征在于，所述指令的结果向量包括所述数组的两个不同行的多个部分。

13.如权利要求10所述的方法，其特征在于，所述软件流水线化的环路在每个循环的基础上接受下一向量作为输入，所述下一向量具有数组中第三行的前导部和第二行的拖尾部，并且其中，所述指令将所述下一向量和前一循环的输入向量接受为第一输入向量和第二输入向量，所述前一循环的向量具有所述数组中的所述第二向量的前导部和第一行的拖尾部。

14.如权利要求13所述的方法，其特征在于，对多个行的多个存储器访问不与行边界对齐。

15.如权利要求10-14中任意一项所述的方法，其特征在于，所述软件流水线化的环路在每一个循环的基础上写入下一输出向量，所述下一输出向量具有第一行的拖尾部和第二行的前导部，其中，所述指令将对所述第一行和所述第二行执行的处理的多个结果接受为所述第一输入向量和所述第二输入向量。

16.如权利要求15所述的方法，其特征在于，对多个行的多个存储器访问不与行边界对齐。

17.一种计算系统，包括：

系统存储器；以及

处理器，耦合至所述系统存储器，所述处理器包括指令执行流水线，所述指令执行流水线包括：

指令解码级，用于解码所述指令；以及

18.如权利要求17所述的计算系统，其特征在于，所述第三输入操作数被指定为标量。

19.如权利要求17所述的计算系统，其特征在于，用掩码向量具体化所述第三输入操作数。

20.如权利要求17所述的计算系统，其特征在于，所述第一端是左端，并且所述第二端是右端。

21.如权利要求17所述的计算系统，其特征在于，所述第一端是右端，并且所述第二端是左端。

22.如权利要求17-21中任意一项所述的计算系统，其特征在于，所述系统存储器包含用于处理具有未对齐的多个数据行的数组的经编译的代码，其中，实现对所述系统存储器的对齐的访问以处理所述数组的数据。

23.一种机器可读介质，包括程序代码，当执行所述程序代码时，所述程序代码使机器执行如权利要求8-16中任意一项所述的方法。