CN104635839A - 频率锁定装置及频率锁定方法 - Google Patents

Abstract

一种频率锁定装置包括：锁相回路、本地端时钟产生器、数据缓冲单元以及控制单元。锁相回路锁定射频信号的相位及频率以产生回复时钟信号及接收数据。数据缓冲单元根据回复时钟信号的频率将接收数据写入至数据缓冲单元中的弹力缓冲器中，及根据本地端时钟产生器所产生本地时钟信号的频率而从弹力缓冲器中读出接收数据。控制单元读取弹力缓冲器中的写入地址以及读取地址，根据写入地址和读取地址之间的关系传送控制信号至本地端时钟产生器以调整本地时钟信号的频率。

Description

频率锁定装置及频率锁定方法

技术领域

本发明是有关于一种电子装置，且特别是有关于一种频率锁定装置及其方法。

背景技术

智能型手机、数字相机与MP3播放器等移动电子装置于近年来的成长十分迅速，使得使用者对于装置间的文件数据传输的使用需求提升，而文件数据的传输速度亦日益受到使用者的重视。

一般而言，电子装置间的数据传输可分为有线传输及无线传输，而就目前的技术而言，有线传输所能达到的最高速度仍比无线传输的速度高。就有线传输而言，移动电子装置通常可通过连接端口连接到外部的电子装置，例如个人计算机或是笔记本型计算机等。而上述的连接端口会兼容于一个传输标准，例如为通用序列总线(Universal Serial Bus,USB)标准。

在此标准下，移动电子装置的连接端口与外部的电子装置之间所传输的数据会以某一个特定频率来传输，因此连接端口必须要能产生此特定频率的时钟信号。而为了要能符合传输标准的规范，使得接收端(例如上述的外部的电子装置)能够正确的通过时钟信号来正确接收数据，此时钟信号的频率必须要稳定。一般而言，会在连接端口中配置一个石英振荡器来产生此时钟信号。然而，相较于其它类别的振荡器来说，石英振荡器所生成的时钟信号虽准确，但所需的成本较高。并且，当移动电子装置的自身温度、环境温度或其它条件改变时，石英振荡器的特性可能会改变，造成振荡器所生成的时钟信号的频率会有所偏移，而使得传送/接收的数据的正确性下降。因此，如何在不使用石英振荡器的限制下设计出一个能够准确产生此时钟信号，为本领域技术人员所关心的议题。

发明内容

本发明提供一种频率锁定装置与方法，可用以锁定射频信号而产生对应的回复时钟信号，并对应产生与调整本地时钟信号的频率。

本发明的一种频率锁定装置包括：锁相回路、本地端时钟产生器、数据缓冲单元以及控制单元。锁相回路接收射频信号，锁定射频信号的相位及频率以产生回复时钟信号以及接收数据。本地端时钟产生器产生本地时钟信号。数据缓冲单元耦接至锁相回路与本地端时钟产生器。数据缓冲单元根据回复时钟信号的频率将接收数据写入至数据缓冲单元中的弹力缓冲器中，以及根据本地时钟信号的频率而从弹力缓冲器中读出接收数据。控制单元耦接数据缓冲单元以及本地端时钟产生器，其中控制单元读取弹力缓冲器中的写入地址以及读取地址，根据写入地址和读取地址之间的关系传送控制信号至本地端时钟产生器以调整本地时钟信号的频率。

本发明的一种频率锁定方法，适用于无石英振荡器的传输接口的频率锁定装置。所述频率锁定方法包括以下步骤。接收射频信号，并锁定射频信号的相位及频率以产生回复时钟信号以及接收数据。根据回复时钟信号的频率将接收数据写入至弹力缓冲器中的写入地址处，以及根据本地时钟信号的频率而从弹力缓冲器中的读取地址处读出接收数据。根据写入地址和读取地址之间的关系调整本地时钟信号的频率。

基于上述，根据数据缓冲单元的弹力缓冲器的操作状况来找出回复时钟信号与本地时钟信号之间的关系，并基于此关系对应地调整本地时钟信号的频率值，使得本地时钟信号可以同步于接收电路的时钟信号。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为根据本发明一实施例所绘示频率锁定装置的功能方块示意图。

图2为根据本发明一实施例所绘示频率锁定方法的流程图。

图3为根据本发明一实施例所绘示弹力缓冲器中写入地址与读取地址的关系示意图。

图4为根据本发明另一实施例所绘示频率锁定装置的装置方块示意图。

图5为根据本发明一实施例说明图4所绘示频率检测器的功能方块示意图。

图6为根据本发明另一实施例所绘示频率锁定方法的步骤流程图。

[标号说明]

具体实施方式

图1为根据本发明一实施例所绘示频率锁定装置的功能方块图。请参照图1，频率锁定装置10包括锁相回路(Phase Locked Loop,PLL)110、本地端时钟产生器120、数据缓冲单元130以及控制单元140。锁相回路110从频率锁定装置10的外部装置(例如通过传输接口所连接的外部电子装置)接收射频信号SIG。所述传输接口可以是任何有线传输接口或是任何无线通讯接口。锁相回路110可以锁定射频信号SIG的相位及/或频率，以对应产生回复时钟信号RCLK以及接收数据DAT。本地端时钟产生器120可以产生本地时钟信号LCLK，并且依据控制信号CS的控制而对应决定本地时钟信号LCLK的频率。数据缓冲单元130耦接至锁相回路110与本地端时钟产生器120。数据缓冲单元130根据回复时钟信号RCLK的频率将接收数据DAT写入至数据缓冲单元130的弹力缓冲器中的写入地址WR_ADD处，以及根据本地时钟信号LCLK的频率而从弹力缓冲器中的读取地址RD_ADD处读出接收数据DAT’给下一级电路(未绘示)。

控制单元140耦接数据缓冲单元130以及本地端时钟产生器120。控制单元140读取数据缓冲单元130的弹力缓冲器中的写入地址WR_ADD以及读取地址RD_ADD。根据写入地址WR_ADD和读取地址RD_ADD之间的关系，控制单元140传送控制信号CS至本地端时钟产生器120以调整本地时钟信号LCLK的频率。

图2为根据本发明一实施例所绘示频率锁定方法的流程图。图2所示频率锁定方法可以适用于无石英振荡器的传输接口的频率锁定装置(例如图1所示频率锁定装置10)。请参照图2，首先，在步骤S201时，接收射频信号，以及锁定射频信号的相位及频率以产生回复时钟信号以及接收数据。然后在步骤S202时，根据回复时钟信号的频率将接收数据写入至弹力缓冲器中的写入地址处，以及根据本地时钟信号的频率而从弹力缓冲器中的读取地址处读出接收数据。接着在步骤S203时，根据写入地址和读取地址之间的关系调整本地时钟信号的频率。

其中，上述弹力缓冲器(例如，包括于图1所述数据缓冲单元130中)为先进先出(First in,First out,FIFO)的缓冲器，可以以预定的写入频率的速度(例如图1所示实施例中的回复时钟信号RCLK)将接收数据写入所述的弹力缓冲器中，再接着以另一预定的读取频率(例如图1所示实施例中的本地时钟信号LCLK)读取出所述的接收数据。根据这样的特性，弹性缓冲器便可以用来补偿数据写入速度与数据读取速度之间的差值，使得数据不因回复时钟信号RCLK与本地时钟信号LCLK两者的频率差而有错漏的问题。频率锁定装置10的控制单元140可根据在此弹性缓冲器在写入操作和读取操作的关系中，判断写入频率(回复时钟信号RCLK的频率)和读取频率(本地时钟信号LCLK的频率)之间的关系(例如相位差，或是频率差)。

在本实施例中，频率锁定装置10的控制单元140可利用从数据缓冲单元130的弹性缓冲器中所读取到的写入地址WR_ADD及读取地址RD_ADD来判断回复时钟信号RCLK与本地时钟信号LCLK之间的关系，并进而利用上述的判断结果来调整本地时钟信号LCLK的频率，使本地时钟信号LCLK的频率可以趋近于回复时钟信号RCLK的频率。

图3为根据本发明一实施例所绘示弹力缓冲器中写入地址WR_ADD与读取地址RD_ADD的关系示意图。图3所绘示弹性缓冲器132的相关说明可以适用于图1所示实施例所述数据缓冲单元130的弹力缓冲器。在图3中，弹性缓冲器132所包含的多个方格被表示为成多个储存空间，而这些空间各自对应不同的地址。必须要注意的是，图3所示实施例仅用来说明运用写入地址WR_ADD与读取地址RD_ADD的关系进而判断回复时钟信号RCLK与本地时钟信号LCLK的关系，但实际实施时的写入地址与读取地址并不一定完全等同于图3所示的写入地址WR_ADD与读取地址RD_ADD。写入地址WR_ADD与读取地址RD_ADD的实际地址可能随着弹力缓冲器的实际实施方式而有所不同，本发明并不限定于此。

由图3所示，弹力缓冲器132所接收的数据将沿着方向DATIN被写入弹力缓冲器132中，并且沿着方向DATOUT被读取出来。在写入数据的速度(对应于回复时钟信号RCLK的频率)与读取数据的速度(对应于本地时钟信号LCLK的频率)相当相近的情况下，写入地址WR_ADD与读取地址RD_ADD所指向的地址之间的距离会趋近于稳定，也就是说写入地址WR_ADD与读取地址RD_ADD之间的地址距离不会有太大的变动。也就是说，写入地址WR_ADD与读取地址RD_ADD之间的距离将趋近于一个定值(例如图3中的距离D1)。在这样的情况下，控制单元140则通过控制信号CS控制本地端时钟产生器120来维持/保持本地时钟信号LCLK的频率。

而当弹性缓冲器132的目前写入速度已快于读取速度时(亦即回复时钟信号RCLK的频率大于本地时钟信号LCLK的频率)，则会造成预存于弹性缓冲器132中且尚未被读取出的接收数据增多。弹性缓冲器132中尚未被读取出的接收数据的增加，造成写入地址WR_ADD位移与读取地址RD_ADD之间的地址距离加大。例如，图3所示从写入地址WR_ADD往图3的左方移动至写入地址WR_ADD′处。这么一来，写入地址WR_ADD与读取地址RD_ADD之间的距离将变成图3所示的距离D2，大于原先的距离D1。在这样的情况下，当控制单元140根据写入地址WR_ADD与读取地址RD_ADD之间的距离D2判断回复时钟信号RCLK的频率(写入速度)与本地时钟信号LCLK的频率(读取速度)二者的频率差大于第一预设值时，控制单元140则根据上述的频率差产生对应的控制信号CS，并传送控制信号CS至本地端时钟产生器120以提高本地时钟信号LCLK的频率。

当弹性缓冲器132的目前写入速度已低于读取速度时(亦即回复时钟信号RCLK的频率小于本地时钟信号LCLK的频率)，则会造成预存于弹性缓冲器132中且尚未被读取出的接收数据减少。弹性缓冲器132中尚未被读取出的接收数据的减少，造成写入地址WR_ADD与读取地址RD_ADD之间的地址距离变小。例如，图3所示从读取地址RD_ADD往图3的左方移动至读取地址RD_ADD′处。这么一来，写入地址WR_ADD与读取地址RD_ADD之间的距离将变成图3所示的距离D3，小于原有的距离D1。在这样的情况下，当控制单元140根据写入地址WR_ADD与读取地址RD_ADD之间的距离D3判断回复时钟信号RCLK的频率(写入速度)与本地时钟信号LCLK的频率(读取速度)二者的频率差小于第二预设值时，控制单元140则根据上述的频率差产生对应的控制信号CS，并传送控制信号CS至本地端时钟产生器120以降低本地时钟信号LCLK的频率。

其中，所述第一预设值与所述第二预设值可以是实数，且所述第二预设值小于所述第一预设值。若是所述频率差值未大于上述的第一预设值时，例如所述频率差值介于上述第一预设值与上述第二预设值之间，则控制单元140可以通过控制信号CS使本地端时钟产生器120维持/不改变本地时钟信号LCLK的目前频率。所述第一预设值与所述第二预设值可以视实际产品的设计需求来决定。

简单来说，当控制单元140判断回复时钟信号RCLK的频率与本地时钟信号LCLK的频率二者的频率差大于第一预设值时，控制单元140可以通过控制信号CS控制本地端时钟产生器120提高本地时钟信号LCLK的频率。当控制单元140判断回复时钟信号RCLK的频率与本地时钟信号LCLK的频率二者的频率差小于第二预设值时，控制单元140可以通过控制信号CS控制本地端时钟产生器120降低本地时钟信号LCLK的频率。当回复时钟信号RCLK的频率与本地时钟信号LCLK的频率二者的频率差介于第一预设值以及第二预设值时，控制单元140可以通过控制信号CS控制本地端时钟产生器120维持本地时钟信号LCLK的目前频率。

上述对于所述频率差与第一预设值以及第二预设值之间的比较的判断可为实时性的判断，亦可为将一段统计周期内(例如在回复时钟信号RCLK的周期的数倍时间内)所累积的频率差的进行平均后再与第一预设值以及第二预设值作比较，本发明并不限定于上述。例如，控制单元140可以在一个统计周期内累计写入地址WR_ADD与读取地址RD_ADD的差值(即，两者之间的距离)，并进一步计算所述差值的平均。当于该统计周期内所累积的该写入地址WR_ADD与该读取地址RD_ADD的差值的平均值大于第一阈值时，控制单元140可以判断回复时钟信号RCLK与本地时钟信号LCLK之间的所述频率差大于该第一预设值。因此，控制单元140可以通过控制信号CS控制本地端时钟产生器120提高本地时钟信号LCLK的频率。当于该统计周期内所累积的该写入地址WR_ADD与该读取地址RD_ADD的差值的平均值小于第二阈值时，控制单元140可以判断回复时钟信号RCLK与本地时钟信号LCLK之间的所述频率差小于该第二预设值。因此，控制单元140可以通过控制信号CS控制本地端时钟产生器120降低本地时钟信号LCLK的频率。

在本发明另一实施例中，控制单元140还对写入地址WR_ADD以及读取地址RD_ADD分别设定阈值。当写入地址WR_ADD或读取地址RD_ADD超过此阈值时，即使上述的频率差介于第一预设值以及第二预设值之间，控制单元140仍根据此情况调整本地时钟信号LCLK的频率。例如，当控制单元140判断该写入地址WR_ADD或读取地址RD_ADD大于满溢阈值时，表示弹力缓冲器132已有即将满溢的可能，因此控制单元140可以传送控制信号CS至本地端时钟产生器120以暂时提高本地时钟信号LCLK，直到写入地址WR_ADD与读取地址RD_ADD小于满溢阈值为止。又例如，当控制单元140判断写入地址WR_ADD或读取地址RD_ADD小于清空阈值时，表示弹力缓冲器132已有即将清空的可能，因此控制单元140可以传送控制信号CS至本地端时钟产生器120以暂时降低本地时钟信号LCLK，直到写入地址WR_ADD与读取地址RD_ADD大于清空阈值为止。

另一方面，造成写入地址WR_ADD高于满溢阈值，或是读取地址RD_ADD低于清空阈值的可能原因包括，回复时钟信号RCLK具有幅度不小的改变，或是上述预先设定的第一预设值以及第二预设值之间的间距过大，而使得依照图3所示实施例的情况的调整仍能无法适时地调整本地时钟信号LCLK的频率与回复时钟信号RCLK同步。因此，在本发明一实施例中，当写入地址WR_ADD高于满溢阈值，或是读取地址RD_ADD低于清空阈值时，控制单元140除了上述通过控制信号CS调整本地时钟信号LCLK的频率外，还可以动态调整了所述第一预设值及/或所述第二预设值的设定(例如，减小第一预设值及第二预设值之间的间距等)。

另一方面，当图1所示数据缓冲单元130中的弹力缓冲器(例如图3所示弹力缓冲器132)将满溢(overflow)或是欠位(underflow)时，数据缓冲单元130中的弹力缓冲器亦可能主动传送满溢信号或是欠位信号至控制单元140。当控制单元140从数据缓冲单元130中的弹力缓冲器接收溢位信号时，控制单元140可以通过控制信号CS控制本地端时钟产生器120以提高本地时钟信号LCLK的频率。而当控制单元140从数据缓冲单元130中的弹力缓冲器接收欠位信号时，控制单元140通过控制信号CS控制本地端时钟产生器120以降低本地时钟信号LCLK的频率。值得注意的是，当控制单元140从数据缓冲单元130中的弹力缓冲器接收到满溢信号或是欠位信号时，表示此时的回复时钟信号RCLK与本地时钟信号LCLK之间的频率差距太大，控制单元140亦将通过控制信号CS对本地时钟信号LCLK进行较大幅度(大步阶)的调整。

图4为根据本发明另一实施例所绘示频率锁定装置的装置方块示意图。相较于图1所示实施例，图4所示实施例中提供了一种较为详细的实施方式。图4所示实施例可以参照图1与图2的相关说明而类推之。请参照图4，在本实施例中，锁相回路110包括相位检测器111、电荷泵浦112、电压控制振荡器113以及频率检测器114。相位检测器111接收射频信号SIG以及回复时钟信号RCLK，根据射频信号SIG以及回复时钟信号RCLK二者的相位差而产生相位差信号PD给电荷泵浦112。电荷泵浦112耦接相位检测器111。电荷泵浦112接收相位差信号PD，并依据相位差信号PD产生对应的充电电压CV。电压控制振荡器113则耦接电荷泵浦112以接收充电电压CV。电压控制振荡器113根据充电电压CV产生/决定回复时钟信号RCLK的频率，并传送回复时钟信号RCLK至相位检测器111。因此，锁相回路110可以通过上述相位检测器111、电荷泵浦112以及电压控制振荡器113所形成的闭回路来锁定射频信号SIG的相位。另外，在本发明中，相位检测器111还可以根据回复时钟信号RCLK的时序而取样射频信号SIG以得到接收数据DAT，并将接收数据DAT以及回复时钟信号RCLK传送至数据缓冲单元130。

值得一提的是，在本实施例中，锁相回路110亦包括了耦接于电压控制振荡器113以及电荷泵浦112之间的频率检测器114。电压控制振荡器113更传送回复时钟信号RCLK至频率检测器114。频率检测器114根据射频信号SIG以及回复时钟信号RCLK之间的频率差而产生对应的频率差信号FD，并传送频率差信号FD至充电泵浦112。这么一来，充电泵浦112除了根据相位差信号PD外，更同时根据频率差信号FD来产生充电电压CV，以控制电压控制振荡器113去调整回复时钟信号RCLK的频率。因此，锁相回路110还可以通过上述频率检测器114、电荷泵浦112以及电压控制振荡器113所形成的闭回路来锁定射频信号SIG的频率。

图5为根据本发明一实施例说明图4所绘示频率检测器的功能方块示意图。请参照图4及图5，在本实施例中，频率检测器114包括取样单元1141、取样单元1142以及逻辑控制单元1143。在本实施例中，频率检测器114从电压控制振荡器113所接收的回复时钟信号RCLK包括了同相(In-Phase)时钟信号RCLK_I以及正交(Quadrature)时钟信号RCLK_Q，其中同相时钟信号RCLK_I与正交时钟信号RCLK_Q之间具有90度的相位差。取样单元1141、1142则分别根据同相时钟信号RCLK_I的频率以及正交时钟信号RCLK_Q的频率取样射频信号SIG而得到取样数据SD1、SD2。逻辑控制单元1143耦接取样单元1141、1142。逻辑控制单元1143可通过比较取样数据SD1、SD2的内容来判断目前回复时钟信号RCLK的频率与射频信号SIG频率二者的关系，以及依据回复时钟信号RCLK与射频信号SIG二者的频率关系而产生并调整频率差信号FD。因此，逻辑控制单元1143即可根据取样数据SD1、SD2来产生频率差信号FD给电荷泵浦112。这么一来，电荷泵浦112可同时根据相位差信号PD以及频率差信号FD来产生并调整充电电压CV，使得充电电压CV可更精准地反应射频信号SIG以及回复时钟信号RCLK之间的频率关系。

请再次参照图4，在本实施例中，数据缓冲单元130包括连接至锁相回路110的串行转并行(Serial to Parallel)单元131以及弹性缓冲器132。串行转并行单元131耦接于锁相回路110与弹性缓冲器132之间。在本实施例中，在当接收数据DAT被写入至弹性缓冲器132之前，串行转并行单元131可以将锁相回路110所提供的接收数据DAT自串行数据形式转换为并行数据形式。根据回复时钟信号RCLK的频率，串行转并行单元131可以将并行形式的接收数据DAT写入至弹性缓冲器132。依据先进先出原则，弹性缓冲器132可以暂存串行转并行单元131所提供的目前接收数据DAT，以及输出先前接收数据DAT’。因此，连接至弹性缓冲器132的下一级电路(例如外部数据处理电路，未绘示)可根据本地时钟信号LCLK的频率从弹性缓冲器132读取先前的接收数据DAT’，以便对接收数据DAT’进行后续处理。因此，图4所示的频率锁定装置10可被运用于包括串行器/解串行器(Serializer/Deserializer,SerDes)的高速传输接口之中。

值得注意的是，图4所示串行转并行单元131可被选择性地实施，意即，可能随着频率锁定装置10所应用的传输接口而有不同的实施方式。例如在其它实施例中，图4所示串行转并行单元131可能被其它数据处理模块/电路所取代，以便对接收数据DAT进行其它的数据处理操作，本发明并不限定于上述。而弹性缓冲器132的相关作动则可参考上述图1、图3所示实施例的相关叙述，在此则不赘述。

另一方面，本地端时钟产生器120则包括了数字控制振荡器121、锁相回路122以及传送端电路123。其中，数字控制振荡器121耦接控制单元140，从控制单元140中接收控制信号CS，并且根据控制信号CS产生本地时钟信号LCLK。在本实施例中，控制单元140所产生的控制信号CS为数字信号，数字控制振荡器121则根据控制信号CS中的数字值来调整(提高/降低)其所产生的本地时钟信号LCLK的频率。锁相回路122耦接至数字控制振荡器121，从数字控制振荡器121接收本地时钟信号LCLK，锁定本地时钟信号LCLK的频率以确保本地时钟信号LCLK的稳定性。锁相回路122并将锁定后的本地时钟信号LCLK传送至数据缓冲单元130的弹力缓冲器132。传送端电路123耦接锁相回路122，并从锁相回路122接收本地时钟信号LCLK。根据本地时钟信号LCLK，传送端电路123可以将本地数据LDAT调制为射频信号SIG’，以及通过传输接口将射频信号SIG’传送至频率锁定装置10外部的通信装置(例如远程主机)。此时，本地时钟信号LCLK的频率应与射频信号SIG’的频率一致。

在本发明另一实施例中，本地端时钟产生器120中配置了电压控制振荡器，以取代图4所示数字控制振荡器121来产生本地时钟信号LCLK。而在所述另一实施例中，控制单元140所产生的控制信号CS实为控制电压，电压控制振荡器则可根据此控制电压产生与调整本地时钟信号LCLK的频率。

图6为根据本发明另一实施例所绘示频率锁定方法的步骤流程图。在图6所示实施例之中，射频信号SIG可以是展频时钟(Spread Spectrum Clock,SSC)信号。此展频时钟信号具有展频周期(SSC周期)。请参照图4及图6，首先控制单元140在步骤S601中判断是否已接收到射频信号SIG。当判断已接收到射频信号SIG时，控制单元140在步骤S602中启动弹力缓冲器132的存取，即，以回复时钟信号RCLK的频率将接收数据DAT写入弹性缓冲器132。控制单元140在步骤S602中将控制信号CS设定为预设数字值(初始值)而控制本地端时钟产生器120产生本地时钟信号LCLK。依据本地时钟信号LCLK的频率，弹性缓冲器132内所储存的接收数据DAT’会以先进先出原则从弹性缓冲器132中被读取出来。控制单元140在步骤S602中重置(reset)定时器(第一定时器)。控制单元140中的所述定时器可以累计第一计时值，以及控制单元140中的另一个定时器(第二定时器)可以累计第二计时值，其中第一计时值以及第二计时值对应于回复时钟信号RCLK的周期，用来计数回复时钟信号RLCK的周期次数。控制单元140可以通过检查第一计时值来判断是否以到达X值，以及通过检查第二计数值来得知展频周期是否结束。也就是说，上述的第二计数值乘以回复时钟信号RLCK的周期将小于等于展频周期。

接着，控制单元140在步骤S603中判断弹力缓冲器132是否已满/已空，或是第一计时值是否大于数值X。其中，当数据缓冲单元130中的弹力缓冲器132将满溢(overflow)或是欠位(underflow)时，弹力缓冲器132可以主动/被动传送满溢信号或是欠位信号至控制单元140。控制单元140可根据是否从弹力缓冲器132接收满溢信号或是欠位信号来判断弹力缓冲器132是否已满/已空。

另一方面，数值X为预设于控制单元140中的数值，其意义为，弹力缓冲器132可能即将发生溢位/欠位(已满/已空)的周期次数。因此，数值X会介于1和SSC周期除以回复时钟信号RLCK的周期的值之间。所述数值X可以视实际产品的设计需求来决定。例如，当本发明中的频率锁定装置及方法应用于通用总线(Universal Serial Bus,USB)3.0标准时，上述的X值以及第一计时值亦可被运用于计算得到插入SKP指令集(ordered set)的最长时间。

若是在步骤S603的判断为否，则于回复时钟信号RLCK的下一个周期再进行步骤S603的判断。若在步骤S603的判断为是，则控制单元140在步骤S605判断第一计时值是否小于数值X，且判断弹力缓冲器132是否为已满。当控制单元140在步骤S605判断目前第一计时值小于数值x，并且弹力缓冲器132已满时，控制单元140会进行步骤S606，以便将包括于控制信号CS中的数字值加1，以提高由本地端时钟产生器120所产生的本地时钟信号LCLK的频率。完成步骤S606后，控制单元140会在回复时钟信号RLCK的下个周期再一次进行步骤S603的判断。当控制单元140在步骤S605的判断结果为否时，控制单元140会进行步骤S608。

在步骤S608中，控制单元140判断第一计时值是否小于数值X，且判断弹力缓冲器132是否为已空。当控制单元140在步骤S608判断目前第一计时值小于数值X，并且判断弹力缓冲器132已空时，控制单元140会进行步骤S609，以便将包括于控制信号CS中的数字值减1，以降低由本地端时钟产生器120所产生的本地时钟信号LCLK的频率。完成步骤S609后，控制单元140会在传送此控制信号CS后，待回复时钟信号RLCK的下个周期再一次进行步骤S603的判断。当控制单元140在步骤S608的判断结果为否时，控制单元140会进行步骤S610。

在步骤S610中，控制单元140会依据第二定时器的目前第二计时值判断是否已达SSC周期。若步骤S610的判断结果为否，则回到步骤S602，将第一定时器的第一计时值归零，重新进行步骤S603～S610的判断。若步骤S610的判断结果为是，即第二定时器的目前的第二计时值表示已达SSC周期，则控制单元140保留目前对于控制信号CS中的数字值的设定，并且归零第二计时值。

在本实施例中，控制单元140包括了两种工作模式，校正模式(calibrationmode)以及背景模式(background mode)。当控制单元140处于校正模式时，控制单元140将完整的执行步骤S601～S611后，与数个SSC周期中重复执行步骤S603～S611。在控制单元140确认弹力缓冲器132在所述的数个SSC周期皆不会发生满溢或是欠位(已满/已空)的情况之后，控制单元140便可维持控制信号CS中的数字值，以维持本地时钟信号LCLK的频率。

而当控制单元140处于背景模式时，主要会执行的操作事实上与校正模式时相去不远，但是差别在于，控制单元140将会在M次的SSC周期中重复进行上述S603～S610的判断，若是在M个SSC周期中有N个SSC周期中有弹力缓冲器132已满或已空的情况，则控制单元140则再进一步地调整控制信号CS中的数字值以调整本地时钟信号LCLK。而上述的M值以及N值则可根据实际实施时所需而调整其大小。当频率锁定装置10与电子装置共同设置，并且以频率锁定装置10作为传输接口的一部分时，上述的校正模式对应于电子装置起始传输接口，并准备运用频率锁定装置10来进行数据传输时使用。而控制单元140的背景模式则可对应电子装置于正常工作状态，未使用频率锁定装置10来传输数据，但传输接口并未中断(例如，与射频信号SIG的发送端中断连线)的情况使用。

上述图6所示的实施例的频率锁定方法，可适用于传输接口具有展频时钟信号，并且以串行方式传输数据的传输标准，例如通用总线(Universal SerialBus,USB)3.0标准，而上述的实施方式亦可根据传输接口的需求而调整。

综上所述，本发明实施例中提供了一种频率锁定装置以及频率锁定方法，适用于无石英振荡器的传输接口，可被集成于移动电子装置或是电子装置之中。所述频率锁定装置可在没有石英振荡器的设置下，实时地锁定从外部(例如通过上述的传输接口)所接收的时钟信号，并产生与此时钟信号同步的本地时钟信号，以正确地收发数据。

本发明虽以较佳实施例揭露如上，然其并非用以限定本发明的范围，任何本领域技术人员在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。

Claims (24)

1.一种频率锁定装置，用于无石英振荡器的传输接口，其特征在于所述频率锁定装置包括：

锁相回路，接收射频信号，锁定该射频信号的相位及频率以产生回复时钟信号以及接收数据；

本地端时钟产生器，产生本地时钟信号；

数据缓冲单元，耦接至该锁相回路与该本地端时钟产生器，根据该回复时钟信号的频率将该接收数据写入至该数据缓冲单元中的弹力缓冲器中，以及根据该本地时钟信号的频率而从该弹力缓冲器中读出该接收数据；以及

控制单元，耦接该数据缓冲单元以及该本地端时钟产生器，其中该控制单元读取该弹力缓冲器中的写入地址以及读取地址，根据该写入地址和该读取地址之间的关系传送控制信号至该本地端时钟产生器以调整该本地时钟信号的频率。

2.根据权利要求1所述的频率锁定装置，其中：

当该控制单元根据该写入地址与该读取地址判断该回复时钟信号的频率以及该本地时钟信号的频率二者的频率差大于第一预设值时，该控制单元通过该控制信号控制该本地端时钟产生器提高该本地时钟信号的频率；以及

当该控制单元根据该写入地址与该读取地址判断该频率差小于第二预设值时，该控制单元通过该控制信号控制该本地端时钟产生器降低该本地时钟信号的频率。

3.根据权利要求2所述的频率锁定装置，其中当该控制单元根据该写入地址与该读取地址判断所述频率差介于该第一预设值与该第二预设值时，该控制单元通过该控制信号控制该本地端时钟产生器维持该本地时钟信号的频率。

4.根据权利要求2所述的频率锁定装置，其中：

该控制单元于统计周期内累计该写入地址与该读取地址的差值，当于该统计周期内所累积的该写入地址与该读取地址的差值的平均值大于第一阈值时，该控制单元判断所述频率差大于该第一预设值；以及

当于该统计周期内所累积的该写入地址与该读取地址的差值的平均值小于第二阈值时，该控制单元判断所述频率差小于该第二预设值。

5.根据权利要求1所述的频率锁定装置，其中：

当该控制单元判断该写入地址大于第三阈值时，该控制单元通过该控制信号控制该本地端时钟产生器提高该本地时钟信号的频率；以及

当该控制单元判断该读取地址小于第四阈值时，该控制单元通过该控制信号控制该本地端时钟产生器以降低该本地时钟信号的频率。

6.根据权利要求1所述的频率锁定装置，其中：

当该控制单元从该弹力缓冲器接收溢位信号时，该控制单元通过该控制信号控制该本地端时钟产生器以提高该本地时钟信号的频率；以及

当该控制单元从该弹力缓冲器接收欠位信号时，该控制单元通过该控制信号控制该本地端时钟产生器以降低该本地时钟信号的频率。

7.根据权利要求1所述的频率锁定装置，其中该锁相回路包括：

相位检测器，接收该射频信号以及该回复时钟信号，根据该射频信号以及该回复时钟信号产生相位差信号，以及以该回复时钟信号取样该射频信号得到该接收数据；

电荷泵浦，耦接该相位检测器，接收该相位差信号以产生充电电压；以及

电压控制振荡器，耦接该电荷泵浦，根据该充电电压产生该回复时钟信号，并传送该回复时钟信号至该相位检测器。

8.根据权利要求7所述的频率锁定装置，其中该锁相回路还包括：

频率检测器，耦接该充电泵浦，根据该射频信号以及该回复时钟信号产生频率差信号，并传送该频率差信号至该充电泵浦，

其中，该充电泵浦根据该相位差信号以及该频率差信号产生该充电电压。

9.根据权利要求8所述的频率锁定装置，其中该回复时钟信号中包括相位差互为90度的同相时钟信号及正交时钟信号，以及该频率检测器包括：

第一取样单元，接收该回复时钟信号中的该同相时钟信号，并根据该同相时钟信号的频率取样该射频信号以得到第一取样数据；

第二取样单元，接收该回复时钟信号中的该正交时钟信号，并根据该正交时钟信号的频率取样该射频信号以得到第二取样数据；以及

逻辑控制单元，耦接该第一取样单元与该第二取样单元，根据该第一取样数据及该第二取样数据产生该频率差信号。

10.根据权利要求1所述的频率锁定装置，其中该数据缓冲单元还包括：

串行转并行单元，耦接于该锁相回路与该弹性缓冲器之间，将该接收数据自串行数据转换为并行数据。

11.根据权利要求1所述的频率锁定装置，其中该控制单元包括校正模式，其中当该控制单元处于该校正模式时，该控制单元用以：

a.判断是否已接收该射频信号，当判断接收该射频信号时，启动弹力缓冲器的存取；

b.当第一计时值小于X数值时，判断该弹力缓冲器是否已满或已空，当该弹力缓冲器已满时，增加该控制信号中的数字值，以及当该弹力缓冲器已空时，减少该控制信号中的该数字值；

c.判断第二计时值与该回复时钟信号的周期的乘积是否已达到展频时钟周期，当该第二计时值与该回复时钟信号的周期的乘积未达该展频时钟周期，重置该第一计时值并重复上述步骤b.；以及

d.当该第二计时值与该回复时钟信号的周期的乘积已达到该展频时钟周期时，储存该数字值以及归零该第二计时值。

12.根据权利要求11所述的频率锁定装置，其中该控制单元还包括背景模式，其中当该控制单元处于该背景模式时，该控制单元用以：

于M次该展频时钟周期中执行上述步骤a.～c.，当在所述M次该展频时钟周期中有N次该展频时钟周期中该弹力缓冲器发生已空或已满时，该控制单元储存该数字值。

13.一种频率锁定方法，用于无石英振荡器的传输接口的频率锁定装置，其特征在于所述频率锁定方法包括以下步骤：

接收射频信号；

锁定该射频信号的相位及频率以产生回复时钟信号以及接收数据；

根据该回复时钟信号的频率将该接收数据写入至弹力缓冲器中的写入地址处；

根据本地时钟信号的频率而从该弹力缓冲器中的读取地址处读出该接收数据；以及

根据该写入地址和该读取地址之间的关系调整该本地时钟信号的频率。

14.根据权利要求13所述的频率锁定方法，其中所述根据该写入地址和该读取地址之间的关系调整该本地时钟信号的频率的步骤包括：

根据该写入地址与该读取地址判断该回复时钟信号的频率以及该本地时钟信号的频率二者的频率差；

当该频率差大于第一预设值时，提高该本地时钟信号的频率；以及

当根据该写入地址与该读取地址判断该频率差小于第二预设值时，降低该本地时钟信号的频率。

15.根据权利要求14所述的频率锁定方法，其中所述根据该写入地址与该读取地址之间的关系调整该本地时钟信号的频率的步骤还包括：

当根据该写入地址与该读取地址判断所述频率差介于该第一预设值与该第二预设值时，维持该本地时钟信号的频率。

16.根据权利要求14所述的频率锁定方法，其中所述根据该写入地址与该读取地址判断该回复时钟信号的频率以及该本地时钟信号的频率的频率差的步骤包括：

于统计周期内累计该写入地址与该读取地址的差值；

当于该统计周期内所累积的该写入地址与该读取地址的差值的平均值大于第一阈值时，判断所述频率差大于该第一预设值；以及

当于该统计周期内所累积的该写入地址与该读取地址的差值的平均值小于第二阈值时，判断所述频率差小于该第二预设值。

17.根据权利要求13所述的频率锁定方法，其中所述据该写入地址和该读取地址之间的关系调整该本地时钟信号的频率的步骤包括：

当判断该写入地址大于第三阈值时，提高该本地时钟信号的频率；以及

当判断该读取地址小于第四阈值时，降低该本地时钟信号的频率。

18.根据权利要求13所述的频率锁定方法，还包括：

当该弹力缓冲器产生溢位信号时，提高该本地时钟信号的频率；以及

当从该弹力缓冲器产生欠位信号时，降低该本地时钟信号的频率。

19.根据权利要求13所述的频率锁定方法，其中所述锁定该射频信号的相位及频率的步骤包括：

根据该射频信号以及该回复时钟信号产生相位差信号；

根据该相位差信号产生充电电压；以及

根据该充电电压产生该回复时钟信号。

20.根据权利要求19所述的频率锁定方法，其中所述锁定该射频信号的相位及频率的步骤还包括：

根据该回复时钟信号中的同相时钟信号的频率取样该射频信号以得到第一取样数据；

根据该回复时钟信号中的正交时钟信号的频率取样该射频信号以得到第二取样数据，其中该同相时钟信号与该正交时钟信号具有90度的相位差；以及

根据该第一取样数据及第二取样数据产生频率差信号。

21.根据权利要求20所述的频率锁定方法，其中所述根据该相位差信号以产生该充电电压的步骤包括：

根据该相位差信号以及该频率差信号产生该充电电压。

22.根据权利要求19所述的频率锁定方法，还包括：

转换该接收数据自串行数据为并行数据。

23.根据权利要求13所述的频率锁定方法，其中所述根据该写入地址和该读取地址之间的关系调整该本地时钟信号的频率的步骤包括：

a.当第一计时值小于X数值时，判断该弹力缓冲器是否已满或已空，当该弹力缓冲器已满时，增加控制信号中的数字值，以及当该弹力缓冲器已空时，减少该控制信号中的该数字值，其中控制信号用以调整该本地时钟信号的频率；

b.判断第二计时值与该回复时钟信号的周期的乘积是否已达到展频时钟周期，当该第二计时值与该回复时钟信号的周期的乘积未达该展频时钟周期，重置该第一计时值并重复上述步骤a.；以及

c.当该第二计时值与该回复时钟信号的周期的乘积已达到该展频时钟周期时，储存该数字值以及归零该第二计时值。

24.根据权利要求23所述的频率锁定方法，其中所述步骤c.还包括：

于M次该展频时钟周期中执行上述步骤a.～b.，当在所述M次该展频时钟周期中有N次该展频时钟周期中该弹力缓冲器发生已空或已满时，储存该数字值。