CN104040633B - 用于具有垂直位线的三维非易失性存储器的架构 - Google Patents

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Abstract

适于存储器元件的三维阵列，该存储器元件能够响应于跨越它们所施加的电压差可逆地改变电导的水平。跨在半导体基板上的不同距离定位的多个平面形成存储器元件。通过多个平面将连接所有平面的存储器元件的位线与基板垂直定向。

Description

用于具有垂直位线的三维非易失性存储器的架构
本申请要求2011年8月24日提交的美国临时申请61/526,764“OptimizingArchitecture for Three Dimensional Non-Volatile Storage Device With VerticalBit Lines”和2010年12月14日提交的美国临时申请61/423,007“Non-Volatile MemoryHaving3D Array of Read/Write Elements With Vertical Bit Lines and LaterallyAligned Active Elements and Methods Thereof”的权益。
技术领域
本发明涉及用于非易失性存储的技术。
背景技术
非易失性存储器的一个示例使用可以被设置为低或高电阻状态，并且在后来被复位为初始状况之前可以保持在该状态的可变电阻存储器元件。可变电阻存储器元件分别连接在两个正交延伸的导体(一般是位线和字线)之间，其中，它们以二维阵列相互交叉。这种存储器元件的状态一般由对相交叉的导体所施加的适当电压来改变。由于因为沿着与正在被编程或者读取的所选择的存储器元件相同的导体连接了大量其它未选择的存储器元件，所以这些电压也一定被施加到这些未选择的存储器元件，因此二极管与可变电阻元件共同串联连接，以减小可能流过它们的漏电流。希望通过大量存储器元件并行进行数据读取和编程操作，导致对非常大量的其它存储器元件施加读取或编程电压。在美国专利申请公布第US2009/0001344号中给出了可变电阻元件和相关联的二极管的阵列的示例。
附图说明
图1是可变电阻存储器元件的示例三维阵列的一部分的等效电路，其中，该阵列具有垂直位线。
图2是利用图1的存储器阵列并且指示存储器系统与主机系统的连接的可再编程非易失性存储器系统的示意性框图。
图3提供了具有一些结构添加的图1的三维阵列的两个平面和基板的平面图。
图4是进行了注释以示出在其中对数据进行编程的效果的图3的平面之一的一部分的放大视图。
图5是进行了注释以示出从其读取数据的效果的图3的平面之一的一部分的放大视图。
图6是根据其实施方式的第一具体示例的图1所示的三维阵列的一部分的等角视图。
图7是可变电阻存储器元件的示例三维阵列的一部分的等效电路，其中，该阵列具有垂直位线和柱式选择层，垂直位线和柱式选择层两者都在基板上方(不在基板中)。
图8A是描绘垂直位线、垂直定向选择器件和全局位线的示意图。
图8B是描绘垂直位线、垂直定向选择器件和全局位线的平面图。
图9是描绘在基板上方的垂直位线、在基板上方的垂直定向选择器件和在基板中的行选择线驱动器的存储器系统的一部分的示意图。
图10示出了具有在基板上方的垂直局部位线和将位线连接到全局位线的在基板上方的垂直定向选择器件的存储器结构的一个实施例。
图11是描绘在基板上方的垂直位线和垂直定向选择器件的存储器系统的一部分的示意图。
图12是描绘垂直位线、在基板上方的垂直定向选择器件和在基板中的行选择线驱动器的存储器系统的一部分的示意图。
图13是描述用于建造图10的结构的处理的一个实施例的流程图。
图14A-F描绘了图13的处理期间的图10的结构。
图15是描述用于操作图10的结构的处理的一个实施例的流程图。
图16示出了具有垂直局部位线和将位线连接到全局位线的垂直定向选择器件的存储器结构的一个实施例。
图17示出了具有垂直局部位线和将位线连接到全局位线的垂直定向选择器件的存储器结构的一个实施例。
图18A-I描绘了建造处理期间的图17的结构。
图19是描绘垂直位线、在基板上方的垂直定向选择器件和字线梳(连接的字线)的存储器系统的一部分的示意图。
图20是两个字线梳和多个垂直位线的顶视图。
图21A和B是存储器系统的一部分的示意图，其示出了字线梳。
图22A和B是描述对存储器系统进行编程的实施例的流程图。
图23是描绘编程操作的存储器系统的一部分的示意图。
图24是描述对存储器系统进行读取的一个实施例的流程图。
图25是描绘编程操作的存储器系统的一部分的示意图。
图26是描绘存储器系统架构的框图。
图27是示出行选择线驱动器和相关联的行选择线的框图。
图28A-C是描绘定位行选择线驱动器的多个布置的框图。
图29是描绘垂直位线、在基板上方的垂直定向选择器件、字线梳和跨存储器元件的多个块运行的行选择线的存储器系统的一部分的示意图。
图30是描绘垂直位线、字线梳、字线和存储器元件的存储器系统的一部分的示意图。
图31A和B是描绘行选择线驱动器的示意图。
图32是描绘行选择线驱动器的部件的分布式放置的框图。
图33描绘了通过选择两个行选择线而操作的图10的结构。
图34是描绘当通过选择两个行选择线来操作图33的结构时，行选择线驱动器的部件的分布式放置的框图。
图35是描绘垂直位线、在基板上方的垂直定向选择器件、字线梳、跨存储器元件的多个块运行的行选择线以及通过选择两个行选择线来操作图33的结构的存储器系统的一部分的示意图。
图36是描述操作图33-35的结构的处理的一个实施例的流程图。
图37描绘了具有不对称垂直定向选择器件的图10的结构。
图38A和B示出了在建造不对称垂直定向选择器件期间使用的两个处理步骤。
图39-41是提供图37的实施例的操作的示例的示意图。
图42描绘了用于实现包括两个层次的行选择线和垂直定向选择器件的存储器的另一实施例的结构的横截面。
图43是描绘如何连接各个行选择线的一个示例实施方式的框图。
图44是描绘实现图43的结构时的行选择线驱动器的部件的分布式放置的框图。
具体实施方式
这里描述的技术面向用于三维阵列的存储器元件的架构，其中，阵列的位线垂直地定向。也就是说，代替仅仅在公用半导体基板上堆叠多个已有二维阵列（其中，每个二维阵列具有其自己的位线），多个二维阵列在分离的平面中堆叠在彼此顶部，但是然后共享向上延伸通过平面的公用位线。
在三维阵列中使用的存储器元件优选可变电阻存储器元件。也就是说，各个存储器元件的电阻(以及因此作为倒数的电导)，一般作为跨越与存储器元件连接的正交相交叉的导体施加的电压的结果而改变。依据可变电阻元件的类型，状态可以响应于跨越可变电阻元件的电压、通过可变电阻元件的电流水平、跨可变电阻元件的电场的量、对可变电阻元件施加的热的水平等而改变。对于一些可变电阻元件材料，对元件施加的电压、电流、电场、热等的时间的量，确定其导通状态何时改变以及改变发生的方向。在这些状态改变操作之间，存储器元件的电阻保持不变，因此是非易失性的。上面概述的三维阵列架构可以使用从各种各样的具有不同性质和工作特性的这些材料中选择的存储器元件材料来实现。
可以将存储器元件的电阻并且从而存储器元件可检测的存储状态重复地从初始水平设置为另一水平，然后复位返回初始水平。对于一些材料，为了沿一个方向改变其状态而施加的电压、电流、电场、热等的量或者持续时间，与为了沿另一方向进行改变而施加的电压、电流、电场、热等的量或者持续时间不同(不对称)。使用两个可检测状态，每个存储器元件存储一位（bit）数据。通过使用一些材料，通过指定电阻的多于两个的稳定水平作为存储器元件的可检测状态，可以在每个存储器元件中存储多于一位的数据。这里的三维阵列架构在其可以工作的方式方面相当多变。
该三维架构还使得能够限制在对其它寻址(选择)的存储器元件进行读取和编程操作期间施加了不希望的水平的电压的未寻址(未选择)的电阻存储器元件的范围和数量。扰乱未寻址存储器元件的状态和通过未寻址元件的漏电流水平的风险与在使用相同存储器元件材料的其它阵列中所经历的相比可以显著降低。不希望有漏电流，因为它们可能改变从寻址的存储器元件读取的视在电流，由此使得难以准确地读取寻址(选择)的存储器元件的状态。不希望有漏电流，还因为它们增加阵列汲取的总体电力，并且因此不希望使电力供给必须大于希望的电力供给。由于在寻址的存储器元件的编程和读取期间有电压施加的未寻址存储器元件的范围相对小，因此可以使这里具有三维架构的阵列包括极大数量的已寻址存储器元件，而不会在进行读取时引入错误，并且不会超过合理的电力供给能力。
另外，这里的三维架构使得能够以位线导体和字线导体的正交交叉连接可变电阻存储器元件，而不需要与可变电阻元件串联连接二极管或者其它非线性元件。在已有的可变电阻存储器元件阵列中，通常与每个存储器元件串联连接二极管，以减小在未选择该元件时通过该元件的漏电流，但是二极管仍然具有跨二极管施加的电压差，例如，这可能在未选择的存储器元件连接到对于连接到相同位线或字线的所选择的存储器元件的电压进行承载的位线或字线时发生。不需要二极管显著降低了阵列的复杂度，由此减少了制造阵列所需的处理步骤的数量。术语连接是指直接和间接连接。
当然，这里的三维阵列的存储器元件的制造，比使用相同类型的存储器元件的其它三维阵列简单得多。特别地，需要较少数量的掩模来形成阵列的每个平面的元件。形成具有三维阵列的集成电路所需的处理步骤的总数由此减少，产生的集成电路的成本也降低。
初始参考图1，以这种存储器的一部分的等效电路的形式，示意性并且概括地示出了三维存储器10的一个示例实施例的架构。使用标准三维直角坐标系11作为基准，矢量x、y和z中的每个的方向与其它两个正交。在另一实施例中，方向x和x基本上彼此距离60度。
优选使用选择器件Qxy形成选择性地将内部存储器元件与外部数据电路连接的电路，其中，x给出了器件在x方向上的相对位置，y给出了其在y方向上的相对位置。作为示例，各个选择器件Qxy可以是选择门电路或者选择晶体管。全局位线(GBLx)在y方向上延长，并且具有由下标指示的在x方向上的相对位置。虽然在读取、并且一般也在编程期间，一次仅接通与特定全局位线连接的一个选择器件，但是全局位线(GBLx)与在x方向上具有相同位置的选择器件Qxy的源极或漏极分别可连接。各个选择器件Qxy的源极或漏极中的另一个与局部位线(LBLxy)中的一个连接。局部位线在z方向上垂直地延长，并且在x(行)和y(列)方向上形成规则的二维阵列。
为了将局部位线的一个集合(在该示例中指定为一行)与相应的全局位线连接，行选择线SGy在x方向上延长，并且与在y方向上具有共同位置的单行的选择器件Qxy的控制端子(栅极)连接。因此，选择器件Qxy依据行选择线SGy中的哪个接收到了使与其连接的选择器件接通的电压，将跨x方向(在y方向上具有相同位置)的一行局部位线(LBLxy)一次连接到全局位线(GBLx)中的相应的全局位线。其余行选择线接收到将其连接的选择器件Qxy保持关断的电压。注意，由于对于局部位线(LBLxy)中的每个，仅使用一个选择器件(Qxy)，因此可以使在x和y方向二者上跨半导体基体的阵列的间距非常小，由此使存储器存储元件的密度大。
在基体13上方在z方向上以不同距离定位的多个平面中形成存储器元件Mzxy。在图1中示出了两个平面1和2，但是一般存在更多，例如4、6、8、16、32或者甚至更多。在距离为z的每个平面中，字线WLzy在x方向上延长，并且在y方向上在局部位线(LBLxy)之间间隔开。每个平面的字线WLzy分别使相邻的两个局部位线LBLxy跨在字线的任一侧。各个存储器存储元件Mzxy连接在与这些各个交点相邻的一个局部位线LBLxy和一个字线WLzy之间。因此，通过对之间连接存储器元件的局部位线LBLxy和字线WLzy施加适当的电压，可寻址各个存储器元件Mzxy。选择电压，以提供使存储器元件的状态从已有状态改变为希望的新状态所需的电激励。这些电压的水平、持续时间和其它特性取决于存储器元件使用的材料。
该三维存储器结构的每个“平面”一般由至少两个层形成，在一个层中定位导电字线WLzy，并且另一个层是将平面彼此电隔离的介电材料。例如依据存储器元件Mzxy的结构，还可以在每个平面中存在附加层。这些平面在半导体基板上方堆叠在彼此顶部，其中，局部位线LBLxy与局部位线延伸通过其的每个平面的存储元件Mzxy连接。
这里描述的包括存储器10的存储器阵列是单片三维存储器阵列。单片三维存储器阵列是在没有中间基板的情况下在诸如晶片等单个基板上方(而不在基板中)形成多个存储器层次的存储器阵列。形成一个存储器层次的层直接在已有层次的层上方沉积或者生长。相对来说，如在Leedy，美国专利第5,915,167号，“Three Dimensional StructureMemory”中，通过在分离的基板上形成存储器层次，并且将存储器层次粘附在彼此顶上，来构造堆叠存储器。在接合之前使基板变薄或者从存储器层次中去除基板，但是因为存储器层次最初形成在分离的基板上方，因此这些存储器不是真正的单片三维存储器阵列。
图2是可以使用图1的三维存储器10的说明性存储器系统的框图。连接数据输入-输出电路21，以在图1的全局位线GBLx上并行提供(在编程期间)并且接收(在读取期间)表示存储在寻址存储器元件Mzxy中的数据的模拟电学量。数据输入-输出电路21一般包含感测放大器，用于在读取期间将这些电学量转换为数字数据值，然后将这些数字值在线23上输送到存储器系统控制器25。相反地，控制器25将要编程到阵列10中的数据发送到输入-输出电路21，然后通过对全局位线GBLx施加适当的电压，将该数据编程到寻址存储器元件中。对于二进制运算，一般对全局位线施加一个电压水平，以表示二进制“1”，并且施加另一个电压水平，以表示二进制“0”。通过由各个字线选择电路27和局部位线电路29对字线WLzy和行选择线SGy施加的电压，来对存储器元件寻址，以进行读取或编程。在图1的特定三维阵列中，可以通过经由选择电路27和29施加的适当电压，对位于选择的字线和在一个实例中通过选择器件Qxy连接到全局位线GBLx的局部位线LBLxy中的任意一个之间的存储器元件寻址，以进行编程或读取。
控制器25一般从主机系统31接收数据并且向主机系统31发送数据。控制器25通常包含用于临时存储这些数据和操作信息的许多随机存取存储器(RAM)34。还在控制器25和主机31之间交换命令、状态信号以及正在被读取或编程的数据的地址。存储器系统与各种各样的主机系统一起工作。它们包括个人计算机(PC)、膝上型电脑和其它便携式计算机、蜂窝电话、个人数字助理(PDA)、数字静止照相机、数字电影照相机和便携式音频播放器。主机一般包括用于一种或更多种类型的存储卡或闪速驱动的内置插座33，其接受存储器系统的配对存储器系统插头35，但是一些主机需要使用插入存储卡的适配器，并且另一些主机需要在其之间使用线缆。可选地，可以将存储器系统作为主机系统的整体部分内置到主机系统中。
控制器25向解码器/驱动器电路37输送从主机31接收到的命令。类似地，从解码器/驱动器电路37向控制器25传送由存储器系统生成的状态信号。在控制器控制几乎所有存储器操作的情况下，电路37可以是简单的逻辑电路，或者电路37可以包括状态机，以控制执行给定命令所需的重复性存储器操作中的至少一部分。从电路37向字线选择电路27、局部位线选择电路29和数据输入-输出电路21施加通过对命令进行解码而获得的控制信号。此外，承载在阵列10内要访问的存储器元件的物理地址的地址线39从控制器连接到电路27和29，以执行来自主机的命令。物理地址对应于从主机系统31接收到的逻辑地址，由控制器25和/或解码器/驱动器37进行转换。其结果是，局部位线选择电路29通过对选择器件Qxy的控制元件施加适当的电压，部分地对阵列10内的指定存储元件进行寻址，以将选择的局部位线(LBLxy)与全局位线(GBLx)连接。通过电路27对阵列的字线WLzy施加适当的电压来完成寻址。
虽然图2的存储器系统利用图1的三维存储器阵列10，但是系统不限于仅使用该阵列架构。可选地，给定存储器系统可以将这种类型的存储器与包括诸如具有NAND存储器胞元（cell）阵列架构的闪存的闪存、磁盘驱动或者一些其它类型的存储器的其它另一类型组合。特别是在操作层面在两种类型的存储器之间存在一些兼容性的情况下，其它类型的存储器可以具有其自己的控制器，或者在一些情况下可以与三维存储器胞元阵列10共享控制器25。
虽然可以对图1的阵列中的存储器元件Mzxy中的每个单独进行寻址，以根据到来的数据改变其状态，或者读取其已有存储状态，但是当然优选以多个存储器元件为单位并行对阵列进行编程和读取。在图1的三维阵列中，可以并行对一个平面上的一行存储器元件进行编程和读取。并行操作的存储器元件的数量取决于连接到选择的字线的存储器元件的数量。在一些阵列中，可以将字线分段(在图1中未示出)，以使得对于并行操作，仅可以对沿着其长度连接的存储器元件的总数中的一部分，即连接到区段中的所选择的一个区段的存储器元件进行寻址。在一些阵列中，为了使IR下降最小，为了使功率最小，或者为了其它原因，在一个操作中编程的存储器元件的数量可以小于连接到选择的字线的存储器元件的总数。
可以从先前对数据已经变得陈旧的存储器元件进行了编程的状态开始，对先前编程的存储器元件进行寻址和再编程。因此，并行进行再编程的存储器元件的状态极其经常在它们之间具有不同的开始状态。这对于许多存储器元件材料是可接受的，但是通常优选在对一组存储器元件进行再编程之前，将它们复位到共同状态。为此，可以将存储器元件分组为块，其中，在准备随后对每个块的存储器元件进行编程时，将每个块的存储器元件同时复位到共同状态（优选地编程状态中的一个）。如果使用的存储器元件材料的特征在于，与其从第二状态改变返回第一状态花费的时间相比，在明显少的时间内从第一状态改变为第二状态，则优选选择复位操作使得要进行花费更长时间的变迁。然后，比复位更快地进行编程。较长的复位时间通常不是问题，因为一般在高比例的情况下在后台完成仅包含陈旧数据的存储器元件的块的复位，因此不对存储器系统的编程性能产生负面影响。
通过使用存储器元件的块复位，可以以与目前的闪存阵列类似的方式，操作可变电阻存储器元件的三维阵列。将存储器元件的块复位到共同状态，对应于将闪存元件的块擦除为擦除状态。可以将这里的存储器元件的各个块进一步划分为存储器元件的多个页，其中，一起对一页的存储器元件进行编程和读取。这就像在闪存中使用页。一起对各个页的存储器元件进行编程和读取。当然，当进行编程时，要存储由复位状态表示的数据的那些存储器元件不从复位状态改变。需要改变为另一状态以表示存储在其中的数据的页的那些存储器元件，通过编程操作使其状态改变。
在图3中示出了这些块和页的使用的示例，图3提供了图1的阵列的平面1和2的示意性平面图。以二维的方式示出了跨每个平面延伸的不同字线WLzy和延伸通过平面的局部位线LBLxy。在这些平面中的一个中，各个块由连接到一个字线或者在将字线分段的情况下、一段字线两侧的存储器元件构成。因此，在阵列的每个平面中存在非常大的数量的这种块。在图3所示的块中，连接到一个字线WL12两侧的存储器元件M114、M124、M134、M115、M125和M135中的每个形成块。当然，存在沿着字线的长度连接的多得多的存储器元件，但是为了简单，仅示出了它们中的几个。每个块的存储器元件连接在单个字线和局部位线中的不同的局部位线之间，即对于图3所示的块，在字线WL12和各个局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33之间。
在图3中还示出了页。在描述的具体实施例中，每个块有两页。一页由沿着块的字线一侧的存储器元件形成，另一页由沿着字线相对侧的存储器元件形成。在图3中标记的示例页由存储器元件M114、M124和M134形成。当然，页一般具有非常大的数量的存储器元件，以便能够一次对大量数据进行编程和读取。为了使说明简单，仅包括了图3的页的几个存储器元件。
现在，描述当在图2的存储器系统中作为阵列10操作时，图1和3的存储器阵列的示例复位、编程和读取操作。对于这些示例，取存储器元件Mzxy中的每个包括非易失性存储器材料，通过跨存储器元件施加具有不同极性的电压(或电流)，或者具有相同极性、但是不同幅值和/或持续时间的电压，该非易失性存储器材料可以在不同电阻水平的两个稳定状态之间切换。例如，一种类别的材料通过使电流沿一个方向通过元件，可以被置于高电阻状态，并且通过使电流沿另一方向通过元件，可以被置于低电阻状态。或者，在使用相同电压极性进行切换的情况下，一个元件可以需要较高的电压和较短的时间，以切换到高电阻状态，并且需要较低的电压和较长的时间，以切换到低电阻状态。这些是各个存储器元件的两个存储器状态，其依据存储器元件状态指示是“0”或者“1”的一位数据的存储。
为了复位(例如擦除)存储器元件的块，将该块中的存储器元件置于高电阻状态。遵照在目前的闪存阵列中使用的惯例，将该状态指定为逻辑数据状态“1”，但是可选地，可以将其指定为“0”。如图3中的示例所示，块包括电连接到一个字线WL或者其区段的所有存储器元件。块是在阵列中一起复位的存储器元件的最小单位。其可以包括几千个存储器元件。如果例如字线一侧的一行存储器元件包括1000个存储器元件，则块具有来自字线的任一侧的两行的2000个存储器元件。
使用图3所示的块作为示例，可以采取以下步骤，来复位块的所有存储器元件：
1.通过图2的电路21将所有全局位线(图1和3的阵列中的GBL1、GBL2和GBL3)设置为0伏。
2.至少将块的一个字线的任一侧的两行选择线设置为H′伏，以使得字线的每一侧的y方向上的局部位线通过其选择器件连接到其各自的全局位线，因此使局部位线变为0伏。使电压H′足够高，以使选择器件Qxy接通，例如在1-6伏范围内的电压（一般为3伏）。图3所示的块包括字线WL12，因此通过图2的电路29将该字线的任一侧的行选择线SG2和SG3(图1)设置为H′伏，以使选择器件Q12、Q22、Q32、Q13、Q23和Q33接通。这使得在x方向上延伸的两个相邻行中的局部位线LBL12、LBL22、LBL32、LBL13、LBL23和LBL33中的每个连接到全局位线GBL1、GBL2和GBL3中的各个。在y方向上彼此相邻的局部位线中的两个连接到单个全局位线。然后，这些局部位线被设置为由全局位线引起的0伏。其余局部位线优选保持不连接，并且使其电压浮置。
3.将复位的块的字线设置为H伏。该复位电压值取决于存储器元件中的开关材料，并且可以在几分之一伏到几伏之间。将阵列的所有其它字线，包括选择的平面1的其它字线和另一未选择的平面上的所有字线，设置为0伏。在图1和3的阵列中，通过图2的电路27，字线WL12被设置在H伏，而阵列中的所有其它字线被放置在0伏。
结果是，跨越块的存储器元件中的每个施加H伏。在图3的示例块中，这包括存储器元件M114、M124、M134、M115、M125和M135。对于作为示例使用的存储器材料的类型，通过这些存储器元件的产生的电流将尚未处于高电阻状态的它们中的任意一个置于复位状态。
注意，因为仅一个字线具有非零电压，因此没有杂散电流流动。块的一个字线上的电压可以使电流仅通过块的存储器元件流到地。也没有电压或者电流可以将未选择的电浮置局部位线中的任意一个驱动到H伏，因此不存在跨阵列的该块外部的任意其它存储器元件的电压差。因此，跨其它块中的未选择存储器元件不被施加可能使得无意间干扰它们或者将它们复位的电压。
还注意，通过将字线和相邻选择栅极的任意组合分别设置为H或H′伏，可以将多个块同时复位。在这种情况下，这样做的唯一损失是同时复位数量增加的存储器元件所需的电流量增加。这影响所需的电源的大小。在一些实施例中，将比块的所有存储器元件少的存储器元件同时复位。
优选对页的存储器元件同时进行编程，以提高存储器系统操作的并行性。在图4中提供了在图3中指示的页的放大版本，并且增加了注释以示出编程操作。因为先前对块的所有存储器元件进行了复位，因此页的各个存储器元件最初处于复位状态。这里取复位状态表示逻辑数据“1”。对于根据被编程到页中的到来数据存储逻辑数据“0”的这些存储器元件中的任意一个，将那些存储器元件切换到其低电阻状态、其设置状态，同时该页的其余存储器元件保持在复位状态。
为了对页进行编程，仅接通一行选择器件，使得仅一行局部位线连接到全局位线。可选地，该连接使得能够在两个连续编程周期中对块的两页的存储器元件进行编程，这然后使复位和编程单位中的存储器元件的数量相等。
参考图3和4，描述指示的一页存储器元件M114、M124和M134内的示例编程操作，如下：
1.对全局位线施加的电压依照于进行编程的存储器系统接收到的数据的模式。在图4的示例中，GBL1承载逻辑数据位“1”，GBL2承载逻辑位“0”，GBL3承载逻辑位“1”。如图所示，将位线分别设置为相应的电压M、H和M，其中，M水平电压高，但是不足以对存储器元件进行编程，H水平足够高，以强迫存储器元件变为编程状态。M水平电压可以在0伏和H之间，大约为H水平电压的一半。例如，M水平可以是0.7伏，H水平可以是1.5伏。编程使用的H水平不需要与复位或者读取使用的H水平相同。在这种情况下，根据接收到的数据，存储器元件M114和M134将保持在其复位状态，而存储器元件M124被编程。因此，仅对该页的存储器元件M124通过以下步骤施加编程电压。
2.将要编程的页的字线设置为0伏，在这种情况下选择的字线WL12。这是该页的存储器元件连接到的唯一字线。将所有平面上的其它字线中的每个设置为M水平。由图2的电路27施加这些字线电压。
3.将选择的字线任一侧下面的行选择线中的一个设置为H′电压水平，以选择要编程的页。对在图3和4中指示的页，对行选择线SG2施加H′电压，以接通选择器件Q12、Q22和Q32(图1)。将所有其它行选择线，即该示例中的线SG1和SG3，设置为0伏，以保持其选择器件关断。行选择线电压由图2的电路29施加。这将局部位线中的一行连接到全局位线，并且保留所有其它局部位线浮置。在该示例中，局部位线LBL12、LBL22和LBL32的行通过接通的选择器件连接到各个全局位线GBL1、GBL2和GBL3，同时保留该阵列的所有其它局部位线(LBL)浮置。
对于上述示例存储器元件材料，该操作的结果是发送编程电流IPROG通过存储器元件M124，由此使存储器元件从复位状态改变为设置(编程)状态。对于连接在选择的字线WL12和施加了编程电压水平H的局部位线(LBL)之间的其它存储器元件(未示出)，这同样会发生。
施加上面列出的编程电压的相对定时的示例是，最初将一页上的所有全局位线(GBL)、选择的行选择线(SG)、选择的字线和选择的字线任一侧的两个相邻字线，全部设置为电压水平M。这之后，根据要编程的数据使GBL中的选择的GBL升高到电压水平H，而同时在编程周期持续时间内，使选择的字线的电压跌落到0伏。可以将平面1中的选择的字线WL12之外的字线和未选择的其它平面中的所有字线弱驱动到M、一些较低的电压或者允许其浮置，以减少作为图2的电路27的一部分的字线驱动器必须输送的电力。
通过将选择的行之外的所有局部位线(在该示例中为LBL12、LBL22和LBL32之外的所有局部位线)浮置，通过连接在浮置局部位线和相邻字线之间的处于其低电阻状态(被编程)的存储器元件，电压可以松耦合到选择的平面1的外部字线和允许浮置的其它平面的字线。虽然允许将选择的平面的这些外部字线和未选择的平面中的字线浮置，但是可以通过被编程的存储器元件的组合，最终将其驱动直到电压水平M。
一般存在在编程操作期间存在的寄生电流，这可能使必须通过选择的字线和全局位线提供的电流增加。在编程期间，存在两个寄生电流源，一个是不同块中的相邻页，另一个是同一块中的相邻页。第一个寄生电流源的示例是图4所示的来自在编程期间被抬升到电压水平H的局部位线LBL22的寄生电流IP1。存储器元件M123在其字线WL11上连接在该电压和电压水平M之间。该电压差可以使寄生电流-IP1流动。由于在局部位线LBL12或者LBL32和字线WL11之间不存在这种电压差，因此没有这种寄生电流流过存储器元件M113或者M133中的任一个，结果是这些存储器元件根据要编程的数据保持在复位状态。
其它寄生电流可以类似地从同一局部位线LBL22流到其它平面中的相邻字线。由于总电流可能随着平面的数量而增大，因此这些电流的存在可能限制可以在存储器系统中包括的平面的数量。对编程的限制是在存储器电源的电流能力方面，因此平面的最大数量在电源的大小和平面的数量之间作出折衷。通常在大多数情况下，可以使用4-16个数量的平面，但是也可以使用不同的量。
编程期间的寄生电流的另一个来源是同一块中的相邻页。保留浮置的局部位线(连接到被编程的存储器元件的行的局部位线之外的所有局部位线)趋于通过任意平面上的任意编程的存储器元件被驱动到未选择的字线的电压水平M。这继而可以使寄生电流在选择的平面中从处于M电压水平的这些局部位线流到处于0伏的选择的字线。由图4所示的电流IP2、IP3和IP4给出了这的示例。通常，由于这些电流仅流过与选择的平面中的选择的字线相邻的处于其导电状态的那些存储器元件，因此这些电流比上面讨论的另一个寄生电流IP1小得多。
上述编程技术确保对选择的页进行编程(局部位线处于H，选择的字线处于0)，并且相邻的未选择字线处于M。如早前所提及的，可以将其它未选择字线弱驱动到M，或者最初将其驱动到M，然后保留浮置。交替地，也可以保留任意平面中的远离选择的字线(例如距离多于5个的字线)的字线不变(处于地)或者浮置，因为流到它们的寄生电流如此低，以至于与标识的寄生电流相比可以忽略，这是由于它们必须流过五个或更多个接通的器件(处于其低电阻状态的器件)的串联组合。这可以减小由于对大量字线进行充电而导致的功率耗散。
虽然上面的描述假设要编程的页的每个存储器元件通过编程脉冲的一次施加而达到其希望的ON(接通)值，但是可以交替地使用在NOR或者NAND闪存技术中通常使用的编程验证技术。在该处理中，对给定页的完整编程操作包括在每个编程操作内出现ON电阻的较小改变的一系列单独的编程操作。判断各个存储器元件是否达到其希望的与要在存储器元件中编程的数据一致的电阻或者电导的编程水平的验证(读取)操作散置在每个编程操作之间。在验证达到了希望的电阻或者电导值时，对每个存储器元件的编程/验证序列终止。在验证要编程的所有存储器元件达到了其希望的编程值之后，然后对该页的存储器元件的编程完成。在美国专利第5,172,338号中描述了这种技术的示例。
主要参考图5，描述对诸如存储器元件M114、M124和M134等一页存储器元件的状态的并行读取。示例读取处理的步骤如下：
1.将所有全局位线GBL和所有字线WL设置为电压VR。电压VR简单地是方便的参考电压，其可以是任意数值，但是一般在0和1伏之间。通常，对于进行重复读取的工作模式，将阵列中的所有字线设置为VR，以减小寄生读取电流很方便，即使这需要改变所有字线。然而，作为可选项，仅需要将选择的字线(图5中的WL12)、其它平面中的每个中的处于与选择的字线相同的位置的字线和所有平面中的紧接相邻的字线抬升到VR。
2.通过对与选择的字线相邻的控制线施加电压，接通一行选择器件，以定义要读取的页。在图1和5的示例中，对行选择线SG2施加电压，以接通选择器件Q12、Q22和Q32。这使一行局部位线LBL12、LBL22和LBL32连接到其各自的全局位线GBL1、GBL2和GBL3。然后，这些局部位线连接到存在于图2的电路21中的各个感测放大器(SA)，并且呈现它们连接到的全局位线的电位VR。允许所有其它局部位线LBL浮置。
3.将选择的字线(WL12)设置为电压VR±Vsense。基于感测放大器选择Vsense的符号，并且Vsense具有大约0.5伏的幅值。所有其它字线上的电压保持相同。
4.感测在时间T内流到每个感测放大器中的电流(VR+Vsense)或者流出每个感测放大器的电流(VR-Vsense)。存在所示出的流过图5的示例的寻址存储器元件的电流IR1、IR2和IR3，其与各个存储器元件M114、M124和M134的编程状态成比例。然后，由连接到各个全局位线GBL1、GBL2和GBL3的电路21内的感测放大器的二进制输出给出存储器元件M114、M124和M134的状态。然后，通过线23(图21)将这些感测放大器输出发送到控制器25，然后向主机31提供读取的数据。
5.通过从行选择线(SG2)移除电压来关断选择器件(Q12、Q22和Q32)，以将局部位线从全局位线断开，并且使选择的字线(WL12)返回电压VR。
该读取操作期间的寄生电流有两个不希望的影响。与在进行编程时相同，寄生电流对存储器系统电源设置了更高的要求。另外，可能存在错误地包含在通过正在读取的寻址存储器元件的电流中的寄生电流。因此，如果这些寄生电流足够大，则这可能导致错误的读取结果。
与在编程的情况下相同，除了选择的行(图5的示例中的LBL12、LBL22和LBL32)之外的所有局部位线是浮置的。但是通过任意平面中的连接在浮置的局部位线和处于VR的字线之间的、处于其编程(低电阻)状态的任意存储器元件，可以将浮置的局部位线的电位驱动到VR。在数据读取期间，因为选择的局部位线和相邻的未选择字线两者都处于VR，因此不存在与在编程情况(图4)下的IP1相当的寄生电流。然而，寄生电流可能流过连接在浮置的局部位线和选择的字线之间的低电阻存储器元件。在图5中作为IP5、IP6和IP7指示的这些电流与编程(图4)期间的电流IP2、IP3和IP4相当。这些电流中的每个的幅值可能与通过寻址的存储器元件的最大读取电流相等。然而，这些寄生电流从处于电压VR的字线流到处于电压VR±Vsense的选择的字线，而不流过感测放大器。这些寄生电流将不流过连接了感测放大器的所选择的局部位线(图5中的LBL12、LBL22和LBL32)。虽然它们有助于功率耗散，但是这些寄生电流不因此而引入感测误差。
虽然相邻字线应当处于VR，以使寄生电流最小，但是与在编程情况下相同，对这些字线进行弱驱动或者甚至允许它们浮置是理想的。在一个变化中，可以将选择的字线和相邻字线预充电到VR，然后允许其浮置。当对感测放大器通电时，其可以将它们充电到VR，从而由来自感测放大器的参考电压(与来自字线驱动器的参考电压相对)准确地设置这些线上的电位。这可以在将选择的字线充电到VR±Vsense之前进行，但是直到该充电暂态完成，才测量感测放大器电流。
也可以在存储器阵列10内包括参考胞元，以方便共同数据操作(擦除、编程或者读取)中的任意一个或者全部。参考胞元是在结构上尽可能与电阻被设置为特定值的数据胞元几乎一致的胞元。它们对于抵消或者跟踪在存储器工作期间可能改变的与温度、处理的不均匀性、重复编程、时间或者其它胞元属性相关联的数据胞元的电阻漂移是有用的。一般将它们设置为具有在一个数据状态下的存储器元件的最高可接受低电阻值(例如ON电阻)以上、并且在另一数据状态下的存储器元件的最低可接受高电阻值(例如OFF电阻)以下的电阻。参考胞元可以对于平面或者整个阵列是“全局”的，或者可以包含在每个块或者页内。
在一个实施例中，可以在每一页内包含多个参考胞元。这些胞元的数量可以仅仅是几个(少于10个)，或者可以多达每一页内的胞元总数的百分之几。在这种情况下，一般在不依赖于页内的数据的单独操作中，对参考胞元进行复位和写入。例如，可以在工厂中一次设置它们，或者可以在存储器阵列的操作期间一次或多次设置它们。在上述复位操作期间，将所有全局位线设置为低，但是可以将这修正为仅将与要复位的存储器元件相关联的全局位线设置为低的值，同时将与参考胞元相关联的全局位线设置为中间值，由此禁止将它们复位。交替地，为了将给定块内的参考胞元复位，将与参考胞元相关联的全局位线设置为低的值，同时将与数据胞元相关联的全局位线设置为中间值。在编程期间，使该处理相反，将与参考胞元相关联的全局位线抬升到高的值，以将参考胞元设置为希望的ON电阻，同时存储器元件保持在复位状态。一般将改变编程电压或者时间，以将参考胞元编程到比在对存储器元件进行编程时更高的ON电阻。
如果例如选择每一页中的参考胞元的数量是数据存储存储器元件的数量的1%，则可以沿着每个字线物理地布置它们，以使得每个参考胞元与其相邻的参考胞元隔开100个数据胞元，并且与读取参考胞元相关联的感测放大器可以与读取数据的中间感测放大器共享其参考信息。可以在编程期间使用参考胞元，以确保以足够的裕量对数据进行编程。可以在美国专利第6,222,762、6,538,922、6,678,192和7,237,074号中找到关于页内的参考胞元的使用的其它信息。
在特定实施例中，可以使用参考胞元来近似地抵消阵列中的寄生电流。在这种情况下，将参考胞元的电阻的值设置为复位状态的值，而不是如早前所描述的复位状态和数据状态之间的值。每个参考胞元中的电流可以由其相关联的感测放大器测量，并且从相邻数据胞元中减去该电流。在这种情况下，参考胞元接近在存储器阵列的区域中的流动的寄生电流，该寄生电流跟踪在数据操作期间在阵列的该区域中流动的寄生电流并且与该寄生电流类似。可以在两步操作(测量参考单元中的寄生电流，然后从在数据操作期间获得的值中减去其值)中或者与数据操作同时应用该校正。可以进行同时操作的一种方式是使用参考胞元调整相邻数据感测放大器的定时或者参考水平。在美国专利第7,324,393号中示出了这的示例。
在传统的可变电阻存储器元件的二维阵列中，通常在交叉位和字线之间与存储器元件串联地包括二极管。二极管的主要用途是减小复位(擦除)、编程和读取存储器元件期间的寄生电流的数量和幅值。这里的三维阵列的显著优点是使寄生电流更少，因此与在其它类型的阵列中相比，对阵列的操作有更小的负面影响。
与目前在可变电阻存储器元件的其它阵列中进行的相同，也可以与三维阵列的各个存储器元件串联地连接二极管，以进一步减少寄生电流的数量，但是这样做存在不利之处。主要是，制造工艺变得更复杂。然后，需要增加的掩模和增加的制造步骤。此外，由于硅p-n二极管的形成经常需要至少一个高温步骤，因此无法由诸如通常在集成电路制造中使用的铝等具有低熔点的金属制成字线和局部位线，因为其可能在后续高温步骤期间熔化。优选使用金属或者包括金属的复合材料，因为其导电率比位线和字线由于暴露到这种高温一般使用的导电掺杂多晶硅材料高。在专利申请公布第US2009/0001344Al号中给出了具有作为各个存储器元件的一部分形成的二极管的电阻开关存储器元件的阵列的示例。
由于在这里的三维阵列中寄生电流的数量减少，因此可以在不使用这些二极管的情况下，对寄生电流的总幅值进行管理。除了更简单的制造工艺之外，没有二极管还使得能够进行双极操作；也就是说，用于将存储器元件从其第一状态切换为其第二存储器状态的电压极性，与用于将存储器元件从其第二存储器状态切换为其第一存储器状态的电压极性相反的操作。双极操作优于单极操作(使用与将存储器元件从其第二存储器状态切换为第一存储器状态相同极性的电压，来将存储器元件从其第一存储器状态切换为第二存储器状态)的优点是，减少了用于切换存储器元件的电力，并且改善了存储器元件的可靠性。与在由金属氧化物和固态电解质材料制成的存储器元件中相同，在导电丝的形成和损坏是用于进行切换的物理机制的存储器元件中看到了双极操作的这些优点。由于这些原因，下面讨论的实施例利用包括电阻开关材料、而不包括二极管或者其它独立转向器件的存储器元件。还设想了具有非线性电流相对于电压的关系的存储器元件的使用。例如，随着跨HfOx存储器元件的电压从编程电压降低到编程电压的一半，电流以因数5或者甚至更大的因数减小。在该实施例中，可以在阵列中不使用二极管的情况下，对寄生电流的总幅值进行管理。
寄生电流的水平随着平面的数量并且随着在每个平面内沿着各个字线连接的存储器元件的数量而增加。因为选择的字线仅在一个平面上，例如图4中的WL12，因此寄生电流的增大仅稍微随着附加平面而增大。寄生电流Ip1、Ip2、Ip3和Ip4全部在包含WL12的平面上。因为浮置线趋于使没有直接连接到选择的字线的元件上的电流最小，因此其它平面上的漏电流较不明显。此外，由于每个平面上的未选择字线的数量不显著影响寄生电流的量，因此平面可以各自包括大量字线。可以进一步通过将字线划分为较少数量的存储器元件的区段，来对从沿着各个字线的长度连接的大量存储器元件中产生的寄生电流进行管理。然后，对沿着每个字线的一个区段连接的存储器元件，而不是沿着字线的整个长度连接的存储器元件的总数，进行擦除、编程和读取操作。
这里描述的可再编程非易失性存储器阵列具有许多优点。每单位的半导体基平面积可以存储的数字数据的量高。其可以以每存储数据位更低的成本制造。平面的全部堆叠仅需要几个掩模，而不需要用于每个平面的单独的掩模集合。与不使用垂直局部位线的其它多平面结构相比，与基板的局部位线连接的数据显著减少。这种架构消除了每个存储器元件具有与电阻存储器元件串联的二极管的需要，由此进一步简化了制造工艺，并且使得能够使用金属导线。此外，操作阵列所需的电压比在目前市场上的闪存中使用的电压低得多。
由于每个电流路径的至少一半是垂直的，因此在大的交点阵列中存在的电压跌落显著减小。电流路径的长度由于更短的垂直部件而减小，意味着在每个电流路径上近似存在一半数量的存储器元件，并且由于其与在数据编程或者读取操作期间受到干扰的未选择存储器元件的数量相同，因此漏电流减小。例如，如果在传统阵列中存在N个与字线相关联的胞元和N个与相同长度的位线相关联的胞元，则存在与每个数据操作相关联或者“触及”的2N个胞元。在本文描述的垂直局部位线架构中，存在n个与位线相关联的胞元(n是平面的数量，其一般是诸如4至16等小的数量)，或者N+n个胞元与数据操作相关联。对于大的N，这意味着受数据操作影响的胞元的数量近似与传统三维阵列中的一半一样多。
对于存储器存储元件有用的材料
图1的阵列中的非易失性存储器元件Mzxy使用的材料可以是硫属化物、金属氧化物、CMO或者响应于对材料施加的外部电压或者通过材料的电流而展示稳定的电阻可逆转变的多种材料中的任意一种。
金属氧化的特征在于在最初沉积时被绝缘。一种合适的金属氧化物是氧化钛(TiOx)，其中，近化学计量TiO2块体材料在退火工艺中改变，以靠近底部电极创建缺氧层(或者具有氧空穴（oxygen vacancy）的层)。包括TiOx的存储器存储元件的顶部铂电极以其高工函数创建高电位的Pt/TiO2电子势垒。其结果是，在中电压(1伏以下)处，非常小的电流流过该结构。底部Pt/TiO2-x势垒由于存在氧空穴(O+ 2)而降低，并且表现为低电阻接触(欧姆接触)。(已知TiO2中的氧空穴作为n型杂质起作用，从而转化导电掺杂半导体中的绝缘氧化物。)获得的复合结构处于不导电(高电阻)状态。
但是当跨该结构施加大的负电压(例如1.5伏)时，氧空穴向顶部电极漂移，其结果是，电位势垒Pt/TiO2减小，并且相对大的电流可以流过该结构。然后，器件处于其低电阻(导电)状态。其他人报告的实验示出了在TiO2的丝状区域中，可能沿着晶粒边界发生导电。
通过跨该结构施加大的正电压来破坏导电路径。在该正偏压下，氧空穴从顶部Pt/TiO2势垒附近移开，并且“破坏”导电丝。器件返回到其高电阻状态。导电和不导电状态都是非易失性的。通过施加0.5伏左右的电压来感测存储器存储元件的导电性，可以容易地确定存储器元件的状态。
虽然该特定导电机制可能不适用于所有金属氧化物，但是作为组，它们具有类似的行为：当施加适当的电压时，状态发生从低导电性状态到高导电性状态的过渡，并且两种状态都是非易失性的。图1的阵列中的非易失性存储器元件Mzxy可以使用的其它材料的示例包括HfOx、ZrOx、WOx、NiOx、CoOx、CoalOx、MnOx、ZnMn2O4、ZnOx、TaOx、NbOx、HfSiOx、HfAlOx。合适的顶部电极包括能够吸取与金属氧化物接触的氧以在接触处产生氧空穴的具有高工函数(一般>4.5eV)的金属。一些示例是TaCN、TiCN、Ru、RuO、Pt、富Ti氧化钛、TiAlN、TaAlN、TiSiN、TaSiN、IrO2和掺杂多晶硅。合适的用于底部电极的材料是诸如Ti(O)N、Ta(O)N、TiN和TaN等任意导电的富氧材料。电极的厚度一般是1nm或者更大。金属氧化物的厚度通常在2nm到20nm的范围内。
一个示例非易失性存储器元件使用氧化铪(例如HfO2)作为可逆电阻开关材料，并且将该可逆电阻开关材料定位在两个电极之间。第一电极被定位在可逆电阻开关材料和第一导体(例如位线或者字线)之间。在一个实施例中，第一电极由铂制成。第二电极被定位在可逆电阻开关材料和第二导体(例如位线或者字线)之间。在一个实施例中，第二电极由氮化钛制成，并且其用作势垒层。在另一实施例中，第二电极是n+掺杂的多晶硅，第一电极是氮化钛。还可以使用其它材料。下面描述的技术不局限于用于形成非易失性存储器元件的材料的任意一个集合。
在另一实施例中，存储器存储元件包作为可逆电阻开关材料的括氧化铪(或者不同的金属氧化物或者不同的材料)，并且没有任何电极被定位在可逆电阻开关材料和导体(例如位线和/或字线)之间。
适合于存储器存储元件的另一类别的材料是固体电解质，但是由于它们在沉积时导电，因此需要形成各个存储器元件，并且将各个存储器元件彼此隔离。固体电解质与金属氧化物有些类似，并且假设导电机制是在顶部电极和底部电极之间形成金属丝。在这种结构中，通过将来自一个电极(可氧化电极)的离子溶解到胞元的主体(固体电解质)中来形成金属丝。在一个示例中，固体电解质包含银离子或者铜离子，并且优选可氧化电极是诸如Ax(MB2)1-x等在过渡金属硫化物或者硒化物材料中插入的金属，其中，A是Ag或者Cu，B是S或者Se，并且M是诸如Ta、V或者Ti等过渡金属，x的范围从大约0.1到大约0.7。这种组合物尽可能减少将不需要的材料氧化为固体电解质。这种组合物的一个示例是Agx(TaS2)1-x。可替代的组合物材料包括α-AgI。其它电极(不活跃或者中性电极)应当在保持在固体电解质材料中不溶解的同时是良好的导电体。示例包括诸如W、Ni、Mo、Pt、金属硅化物等的金属和化合物。
固体电解质材料的示例是：TaO、GeSe或者GeS。适合作为固体电解质胞元使用的其它系统是：Cu/TaO/W、Ag/GeSe/W、Cu/GeSe/W、Cu/GeS/W和Ag/GeS/W，其中，第一材料是可氧化电极，中间材料是固体电解质，第三材料是不活跃(中性)电极。固体电解质的一般厚度在30nm和100nm之间。
近年来，碳作为非易失性存储器材料得到了广泛研究。作为非易失性存储器材料，通常以导电(或石墨烯状碳（grapheme like-carbon）)和绝缘(或无定形碳)两种形式使用碳。两种类型的碳材料的差别是碳化学键的含量，所谓的sp2和sp3混杂。在sp3构成中，碳价电子保持在强共价键中，其结果是，sp3混杂不导电。通常将sp3构成占主导地位的碳膜称为四面体无定形碳或类金刚石。在sp2构成中，不是所有碳价电子保持在共价键中。弱紧电子（weak tight electron）(phi键)有助于导电（使大多数sp2构成成为导电碳材料）。碳电阻开关非易失性存储器的操作基于通过对碳结构施加合适的电流(或者电压)脉冲，能够将sp3构成变换为sp2构成的事实。例如，当跨材料施加非常短(1-5ns)的高幅值电压脉冲时，随着材料sp2改变为sp3形式，电导大大降低(“复位”状态)。理论认为，由该脉冲产生的高局部温度在材料中导致无序，并且如果脉冲非常短，则碳在无定形状态下“淬灭”(sp3混杂)。另一方面，当处于复位状态时，在较长时间内(～300纳秒)施加较低的电压使一部分材料改变为sp2形式(“置位”状态)。碳电阻开关非易失性存储器元件具有顶部电极和底部电极由像W、Pd、Pt和TaN的高温熔点金属制成的电容器状构成。
近来存在对应用碳纳米管(CNT)作为非易失性存储器材料的显著关注。(单壁)碳纳米管是中空的碳圆柱体，一般是一个碳原子厚的卷式的自闭合薄片，其中，一般的直径是大约1-2nm，并且长度大几百倍。这些纳米管可以表现出非常高的导电性，并且关于与集成电路制造的兼容性，提出了各种提议。提出了将“短”CNT封装在惰性粘合剂基质中，以形成CNT纤维。可以使用旋涂或者喷涂将这些沉积在硅晶片上，并且如所应用的，CNT相对于彼此具有随机朝向。当跨该纤维施加电场时，CNT趋于弯曲或者对齐它们，使得纤维的导电性改变。与在另一基于碳的电阻开关非易失性存储器中相同，基于CNT的存储器具有顶部电极和底部电极由诸如上面提及的金属的高熔点金属制成的电容器状构成。
适合于存储器存储元件的又一类别的材料是相变材料。相变材料的优选组包括经常为组合物GexSbyTez的硫属化物玻璃，其中，优选x=2，y=2并且z=5。还发现GeSb是有用的。其它材料包括AgInSbTe、GeTe、GaSb、BaSbTe、InSbTe以及这些基本元素的各种其它组合。厚度通常在1nm到500nm的范围内。通常接受的对于开关机制的说明是，当在非常短的时间内施加高能量脉冲，以使材料的区域熔化时，材料在无定形状态下“淬灭”，这是低导电状态。当在较长时间内施加较低能量脉冲，使得温度保持在结晶温度以上、但是熔化温度以下时，材料结晶，以形成具有高导电率的多晶相。经常与加热器电极集成地使用子光刻支柱（sub-lithographic pillar）来制造这些器件。发生相变的局部区域经常可以被设计为对应于阶梯边缘（step edge）上的过渡，或者材料跨越在低导热性材料中刻蚀的槽的区域。接触电极可以是厚度从1nm到500nm的诸如TiN、W、WN和TaN等任意高熔点金属。
注意，前述示例的大多数中的存储器材料在其任一侧使用特别选择了组合物的电极。在这里的字线(WL)和/或局部位线(LBL)也通过与存储器材料直接接触来形成这些电极的三维存储器阵列的实施例中，优选这些线由上述导电材料制成。在针对两个存储器元件电极中的至少一个使用附加导电区段的实施例中，这些区段因此由上述用于存储器元件电极的材料制成。
通常将转向（steering）元件包含到可控电阻类型的存储器存储元件中。转向元件可以是晶体管或者二极管。虽然这里描述的三维架构的优点是不需要这些转向元件，但是可能存在希望包括转向元件的特定配置。二极管可以是p-n结(不一定是硅)、金属/绝缘体/绝缘体/金属(MIIM)或者肖特基型金属/半导体接触，但是替换地，可以是固体电解质元件。这种类型的二极管的特性是用于校正存储器阵列中的操作，需要在每个寻踪操作期间切换为“on(接通)”和“off(关断)”。在对存储器元件寻址之前，二极管处于高电阻状态(“off”状态)，并且“防护”电阻存储器元件免于干扰电压。为了访问电阻存储器元件，需要进行三个不同的操作：a)将二极管从高电阻转换为低电阻；b)通过跨二极管施加适当的电压或者施加适当的电流通过二极管，对存储器元件进行编程、读取或者复位(擦除)；以及c)将二极管复位(擦除)。在一些实施例中，可以将这些操作中的一个或更多个组合到同一步骤中。可以通过对包括二极管的存储器元件施加反向电压来完成对二极管的复位，该反向电压使二极管丝崩溃，并且使二极管返回到高电阻状态。
为了简单，上面的描述考虑了在每个胞元内存储一个数据值的最简单的情况：复位或者设置每个胞元，并且每个胞元保持一位数据。然而，本申请的技术不限于这种简单情况。通过使用ON电阻的各个值并且将感测放大器设计为能够在几个这种值之间进行区分，每个存储器元件可以在多水平胞元(MLC)中保持多位数据。在早前引用的美国专利第5,172,338号中描述了这种操作的原理。应用于存储器元件的三维阵列的MLC技术的示例包括Kozicki等人的标题为“Multi-bit Memory Using Programmable Metallization CellTechnology”的文章，Proceedings of the International Conference on ElectronicDevices and Memory,Grenoble,France,June12-17,2005,pp.48-53，以及Schrogmeier等人的标题为“Time Discrete Voltage Sensing and Iterative Programming Controlfor a4F2Multilevel CBRAM”(2007Symposium on VLSI Circuits)。
三维阵列的结构示例
在图6中示出了用于实现图1的三维存储器元件阵列的一个示例半导体结构，其使用在第一次沉积时不导电的非易失性存储器元件(NVM)材料构成。上面讨论的类型的金属氧化物具有该特性。由于材料最初不导电，因此不需要将存储器元件在字线和位线的交点彼此隔离。几个存储器元件可以由材料的单个连续层实现，在图6的情况下，其是在y方向上沿着垂直位线的相对侧垂直定向并且通过所有平面向上延伸的NVM材料带。图6的结构的显著优点是，可以使用单个掩模同时限定一组平面中的所有字线和它们下面的绝缘带，由此大大简化了制造工艺。
参考图6，示出了三维阵列的四个平面101、103、105和107的一小部分。用相同的附图标记标识图6的阵列的与图1的等效电路的元素相对应的元素。注意，图6示出了图1的两个平面1和2加上在其顶部的两个附加平面。所有平面具有相同水平模式的导体、电介质和NVM材料。在每个平面中，金属字线(WL)在x方向上延长，并在y方向上间隔开。每个平面包括将其字线与其下面的平面的字线，或者在平面101的情况下，与其下面的基板电路部件隔离的绝缘电介质层。在垂直z方向上延长并且在x-y方向上形成规则阵列的金属局部位线(LBL)“支柱”的集合延伸通过每个平面。
每个位线支柱连接到以与支柱相同的间隔沿y方向运行的硅基板中的一组全局位线(GBL)中的一个，支柱通过在基板中形成的栅极由也在基板中形成的在x方向上延长的行选择线(SG)驱动的选择器件(Qxy)间隔开。选择器件Qxy可以是方便的CMOS晶体管(或者垂直MOSFET薄膜晶体管或者结型FET或者npn晶体管)，其使用与用来形成其它传统电路的相同工艺来制造。在代替MOS晶体管使用npn晶体管的情况下，用沿x方向延长的基区接触电极线来替换行选择线(SG)线。此外，在基板中制造了感测放大器、输入-输出(I/O)电路、控制电路和任意其它需要的外围电路，但是在图6中未示出。存在一个行选择线(SG)用于x方向上的每一行局部位线支柱和一个选择器件(Q)用于每个单独的局部位线(LBL)。
NVM材料的每个垂直带夹在垂直局部位线(LBL)和垂直地堆叠在所有平面中的多个字线(WL)之间。优选NVM材料存在于x方向上的局部位线(LBL)之间。存储器存储元件(M)被定位在字线(WL)和局部位线(LBL)的每个相交处。在上述金属氧化物用于存储器存储元件材料的情况下，相交的局部位线(LBL)和字线(WL)之间的NVM材料的小区域，通过对相交线施加的适当的电压，在导电(置位)和不导电(复位)状态之间可控地交替。
在一个实施例中，NVM材料包括氧化铪，字线包括TiN，并且位线包括N+硅。
还可能存在在LBL和平面之间的电介质之间形成的寄生NVM元件。通过与NVM材料层(即局部位线和字线之间的间隔)的厚度相比，将电介质带的厚度选择为大，可以使由于同一垂直字线堆栈中的字线之间的电压差而产生的场足够小，使得寄生元件从来不导通大量的电流。类似地，在其它实施例中，如果相邻LBL之间的工作电压保持低于编程阈值，则可以将不导电NVM材料留在相邻局部位线之间的位置。
制造图6的结构的处理的概要如下：
1.以传统方式在硅基板中形成包括选择器件Q、全局位线GBL、行选择线SG和阵列外围的其它电路的支持电路，并且例如通过使用放置在电路上方的刻蚀停止材料层进行刻蚀，使该电路的顶部表面平坦化。
2.在彼此顶部作为薄片并且至少在形成选择器件Q的基板的区域上方，形成电介质(绝缘体)和金属的交替层。在图6的示例中，形成了四个这种薄片。
3.然后，使用在这些薄片的顶部上方形成的具有在x方向上延长并且在y方向上间隔开的切口的掩模对这些薄片进行刻蚀(隔离)。向下去除所有材料直到刻蚀停止层，以形成图6所示的稍后形成局部位线(LBL)支柱和NVM材料的沟槽。还在沟槽的底部通过刻蚀停止材料层刻蚀接触孔，以使得能够接入处于随后形成的支柱的位置的选择器件Q的漏极。沟槽的形成还限定了字线(WL)在y方向上的宽度。
4.沿着这些沟槽的侧壁并且在沟槽上方跨结构以薄层的形式沉积NVM材料。这留下NVM材料沿着每个沟槽的相对的侧壁，并且与暴露到沟槽中的字线(WL)表面接触。
5.然后，在这些沟槽中沉积掺杂的多晶硅(或者合适的金属电极材料)，以使得与NVM材料接触。在y方向上使用具有切口的掩模将沉积的材料图案化。通过刻蚀通过该掩模去除沉积的材料，留下局部位线(LBL)支柱。也可以在支柱之间去除x方向上的NVM材料。然后，用电介质材料填充x方向上的在支柱之间的空间，并且返回平坦化到结构的顶部。
图6的配置的显著优点是，仅需要通过单个掩模的一次刻蚀操作，以一次形成通过平面的所有材料层的沟槽。然而，工艺限制可能限制能够以这种方式一起刻蚀的平面的数量。如果所有层的总厚度太大，则可能需要以顺序步骤形成沟槽。对第一数量的层进行刻蚀，并且在形成了沟槽的第一数量的层的顶部形成第二数量的层之后，对顶部层进行第二刻蚀步骤，以在它们中形成与底部层中的沟槽对齐的沟槽。针对具有非常大数量的层的实施方式，可以将该序列重复甚至更多次。
垂直开关
为了使得存储器能够更密集(例如每个区域更多存储器元件)，与在过去相比，可以使存储器元件的尺寸更小，并且可以将存储器元件布置得更互相靠近。为了使得存储器元件能够更相互靠近，一个实施例使用垂直定向选择器件(例如三个端子开关和/或选择晶体管)，以将各个局部位线支柱连接到各个全局位线。例如，可以作为垂直定向选择器件来实现图1的选择器件Q11、Q12、...、Q21、Q22、...。在一个实施例中，每个垂直定向选择器件是作为垂直结构形成的、在局部位线支柱和全局位线之间进行切换的支柱选择器件。与在CMOS层内形成支柱选择器件的先前的实施例不同，在本实施例中，在CMOS层/基板上方的分离层(支柱选择层)中，在全局位线的阵列和局部位线的阵列之间沿着z方向形成支柱选择器件。CMOS层是实现包括行选择电路和字线驱动器的支持电路的基板。使用上面的垂直定向选择器件，但是不在基板中，使得能够以更紧凑的方式布置存储器元件，由此提高密度。另外，将垂直定向选择器件定位在基板上方，使得能够将其它器件(例如字线驱动器)定位在存储器阵列下面的基板中，而不是阵列外部，这使得集成电路能够更小。
例如，可以使用支柱形状的薄膜晶体管(TFT)FET或者JFET作为选择器件。在一种示例实施方式中，选择晶体管的控制节点具有领形孔（collar shaped hole），并在该孔中形成栅极和沟道区域，并且在沟道区域上方/下方形成源极/漏极区域。另一可选项是作为轨道刻蚀限定栅极，并且使沟道沉积在栅极之间的沟槽中并通过用交叉线掩模(而不是孔)进行刻蚀而单一化。
图7示意性地示出了由在支柱选择层顶部的存储器层构成的三维存储器(“3D存储器”)。在CMOS基板(未明确示出)顶部形成3D存储器10，其中，将CMOS中的结构称为处于FEOL(“线前端”)。现在，在BEOL(“线后端”)中在FEOL层顶部形成将各个垂直位线(在基板上方而不在基板中)切换为各个全局位线的垂直定向选择器件。因此，BEOL由存储器层在其顶部的支柱选择层构成。在支柱选择层中形成垂直定向选择器件(例如Q11、Q12、...、Q21、Q22、...等)，作为垂直定向选择器件。在基板上方(不在基板中)形成支柱选择层。存储器层与上面描述的存储器层类似，由多个层的字线和存储器元件构成。为了简单，图7仅示出了一个层的字线，例如WL10、W11、...等，而没有示出存在于字线和位线的每个交点之间的存储器元件。
图8A示出了将局部位线切换为全局位线的给定垂直定向选择器件的示意性电路图。在该示例中，通过诸如Q11等垂直定向选择晶体管500，可以将局部位线LBL440切换为全局位线GBL250。选择晶体管Q11的栅极由对行选择线SG1施加的信号可控。
图8B示出了与局部位线和全局位线相关的垂直定向选择器件的结构。在作为金属层-1或者金属层-2502的一部分的FEOL中，诸如GBL250等全局位线形成在垂直定向选择器件下方。在GBL250顶部(在基板上方，而不在基板中)的BEOL层中，形成垂直有源TFT晶体管500(例如垂直定向沟道MOS TFT或者垂直定向沟道JEFT)形式的垂直定向选择器件。支柱形式的局部位线LBL440形成在垂直定向选择器件500顶部。以这种方式，垂直定向选择器件500可以将局部位线支柱LBL切换为全局位线GBL。
图9示出了存储器系统的一部分，其中，将存储器元件描绘为电阻器(由于其可逆电阻开关性质)。图9示出了在存储器层下方并且在基板上方(而不在基板中)的支柱选择层。仅示出了存储器层的一部分。例如，图9示出了位线LBL1、LBL2、...、LBL72。在该实施例中，每个字线连接到72个存储器元件。每个存储器元件连接在字线和位线之间。因此，将存在72个存储器元件连接到同一字线和不同的位线(行中的72个位线)。每个位线通过支柱选择层的垂直定向选择器件504中的一个连接到各个全局位线。由行选择线驱动器控制驱动在图9中描绘的垂直定向选择器件504的集合的信号SGx。注意，行选择线驱动器在基板中实现。全局位线(GBL1、GBL2、...、GBL72)在基板上方的金属线中实现。图9示出了沿着字线方向截取，以使得在图9中描绘的每个位线经由垂直定向选择器件504连接到不同全局位线的一个区段。
在一个实施例中，相邻字线对(例如WLa和WLb、WLp和WLq、WLr和WLs)将连接到存储器元件，存储器元件继而连接到共同位线。图9示出了三对字线(WLa和WLb、WLp和WLq、WLr和WLs)，其中，每一对在存储器结构的不同层上。在一个说明性实施例中，字线接收依赖于地址的信号，使得选择字线WLb用于存储器操作，而不选择字线WLa、WLp、WLq、WLr和WLs。虽然对行选择线SGX施加的使能信号使所有垂直定向选择器件504将各个全局位线连接到图9的各个局部位线，但是仅全局位线GLBL1包括用于编程的数据值(如由S所标注的)。全局位线GLBL2和GLBL72不包括用于编程的数据(如由U所标注的)。这可能是由于随着全局位线接收依赖于数据的信号而要存储的数据模式。注意，在SGx接收使能信号的同时，其它选择线接收禁用信号，以关断连接的选择器件。
因为选择了局部位线LBL1和字线WLb两者用于编程，因此选择局部位线LBL1和字线WLb之间的存储器元件进行存储器操作(如由S所标注的)。由于局部位线LBL1是唯一带有编程数据的位线，因此连接到WLb的其它存储器元件将被选择一半(如由H所标注的)。进行一半选择，意味着选择了控制线中的一个(位线或者字线)，但是未选择另一个控制线。将不对一半选择的存储器元件进行存储器操作。未选择字线WLa；因此，一半选择了WLa和局部位线LBL1之间的存储器胞元，并且未选择WLa上的其它存储器元件。由于未选择字线WLp、WLq、WLr和WLs，因此一半选择了其连接到LBL1的存储器元件，并且未选择连接到这些字线的其它存储器元件。
图10是使用上面讨论的垂直定向选择器件的存储器结构和图6的存储器结构的截面图。如下面所描述的，因为存在连接到位线两侧的存储器元件和连接到字线两侧的存储器元件，因此图10的存储器结构是存储器元件的连续网格阵列。在图10的底部，描绘了CMOS基板。在CMOS结构的顶部表面上实现包括ML-0、ML-1和ML-2的各种金属线。ML-2的线526用作各自的全局位线(GBL)。支柱选择层包括两个氧化物层520，其中，栅极材料层522夹在其间。氧化物层520可以是SiO2。作为全局位线的金属线ML-2526可以由包括钨、或者氮化钛粘合层上的钨或氮化钛粘合层上的钨上的n+多晶硅的夹层的任意合适的材料来实现。栅极材料522可以是多晶硅、氮化钛、氮化钽、镍硅化物或者任意其它合适的材料。栅极材料522实现在图10中标记为行选择线580、582、584、586、588和590的行选择线SGx(例如图1的SG1、SG2、...)。
存储器层包括垂直位线530(包括n+多晶硅)的集合。交替的氧化物层534和字线层536散置在垂直位线530之间。在一个实施例中，字线由TiN制成。在垂直位线530与交替的氧化物层536和字线层536的堆栈之间，是可逆电阻开关材料532的垂直定向层。在一个实施例中，可逆电阻开关材料由氧化铪HfO2制成。然而，还可以使用其它材料(如上面所描述的)。框540描绘了包括夹在字线536和垂直位线530之间的可逆电阻开关材料532的一个示例存储器元件。存储器元件被定位在基板上方，而不是在基板中。在每个垂直位线530正下方是垂直定向选择器件504，每个垂直定向选择器件504包括(在一个示例实施例中)n+/p-/n+TFT。每个垂直定向选择器件504在每一侧具有氧化物层505。图10还示出了n+多晶硅层524。如可以看到的，可以使用垂直定向选择器件504的npn TFT将全局位线GBL(层526)连接到垂直位线530中的任意一个。
图10示出了栅极材料层522中的六个行选择线(SGx)580、582、584、586、588和590，每个在多个字线的堆栈下面。如可以看到的，行选择线580、582、584、586、588和590中的每个被定位在两个垂直定向选择器件504之间，在基板上方，而不在基板中。因此，每个行选择线可以用作到两个相邻的垂直定向选择器件504中的任意一个的栅极信号；因此，可以说垂直定向选择器件504具有双栅极。在该实施例中，可以由两个不同的行选择线来控制每个垂直定向选择器件504。合并到每个位线支柱的基体部分的垂直定向选择器件的一个方面是，两个相邻的垂直定向选择器件共享同一栅极区域。这使得垂直定向选择器件能够更靠近到一起。
图11是图10的存储器系统的部分示意图，其描绘了垂直定向选择器件504的上述双栅极结构。图11的平面1和2与在图1中相同。如可以看到的，每个局部位线LBL可以通过两个行选择信号连接到各个全局位线GBL。图11示出了连接到每个局部位线的两个晶体管。例如，晶体管Q11可以响应于行选择线SG1，将局部位线LBL11连接到全局位线GBL1，并且晶体管Q11a可以响应于行选择线SG2，将局部位线LBL11连接到全局位线GBL1。在图11中描绘的其它局部位线使用相同的结构。
图12示出了另一部分示意图，其也描绘了使得每个局部位线(LBL1、LBL2、...、LBL72)通过被定位在CMOS基板上方的两个各个垂直定向选择器件中的任意一个，连接到其各自的全局位线(GBL1、GBL2、...、GBL72)的双栅极结构。如可以看到的，在图10的双栅极结构包括将各个选择器件504定位在基板上方时，提供行选择线SG1、SG2、...的行选择线驱动器被定位在基板中。类似地，全局字线(例如GWL)被定位在基板上并且在垂直定向选择器件下方的金属层中。此外，如下面将说明的，在一个实施例中，行选择线驱动器使用适当的全局字线GWL作为输入。
图13是描述用于制造在图10中描绘的支柱选择层的一个实施例的流程图。可以在制造金属层和基板层(例如驱动器和其它逻辑电路)之后，并且在制造存储器层之前，进行该处理。可以使用已知的和/或在别处描述的其它处理，来制造基板层、金属层和存储器层。在步骤600中，在金属层上方沉积下氧化物层520。例如，可以使用化学汽相淀积(CVD)来沉积SiO2。在一个实施例中，在步骤600之前增加n+多晶硅层524。在步骤602中，在下氧化物层520顶部沉积栅极材料522。例如，可以使用CVD来沉积TiN。在步骤604中，在栅极材料522顶部沉积上氧化物层520。例如，可以使用CVD来沉积SiO2。图14A描绘了步骤604之后的结构。在一个实施例中，氧化物层520的高度近似为20至50纳米，而栅极材料522的高度近似为50至150纳米。
在步骤606中，刻蚀沟槽用于支柱器件沟道和场区域限定。图14B描绘了步骤606之后的器件。在步骤608中，在该结构顶部沉积栅极氧化物层。在一个实施例中，可以使用ALD或者低温热氧化工艺。在一个示例实施方式中，沉积的氧化物层近似为3至10纳米厚。在步骤610中，沉积侧壁间隔物(例如硅)。在一个示例实施方式中，侧壁间隔物近似为5纳米厚。在步骤612中，进行刻蚀处理。例如，使用反应离子刻蚀(RIE)。图14C描绘了612的刻蚀步骤之后的结构。例如，图14C示出了描绘的支柱中的每一个的两侧的栅极氧化物650和侧壁硅间隔物652。
在步骤614中，使用p-多晶硅来填充沟槽。这以平坦化处理结束。例如，图14D示出了在侧壁间隔物层652之间在沟槽中填充的p-多晶硅材料656。在步骤616中，进行源极注入步骤，以在p-硅材料656上方创建n+源极区域。图14E描绘了步骤616之后的结构，其示出了p-多晶硅材料656上方的n+源极区域660。
在步骤618中，进行热退火处理，其激活p-材料656和n+多晶硅524之间的结，使得由于来自n+多晶硅层524的n+注入的扩散，p-硅656使其底端以n+掺杂，从而形成漏极。由图14F的箭头664描绘了该扩散。注意，图14F还示出了产生的n+漏极区域662。在其它实施例中，可以将p和n颠倒，只要沟道区域是第一类型的多晶硅(或者其它材料)，并且源极/漏极是第二类型的多晶硅(或者其它材料)即可。
如上所述，图10(和图14A-F)的结构提供了可以由两个相邻的行选择线SGx中的任意一个，控制用于将全局位线连接到垂直局部位线的每个垂直定向选择器件。在一个实施例中，为了防止对未选择的存储器元件产生干扰，通过驱动从选择的存储器元件的相对侧的相关联的位线的选择信号SGx，来选择存储器元件。例如，返回参看图10，当希望对存储器元件540进行存储器操作时，即使选择线580和582两者都可以接通定位在信号580和582之间的选择器件504，也将选择行选择线580，而不是行选择线582。
图15是描述操作实施例的存储器器件的一个示例处理的流程图，其中，通过驱动垂直位线的相对侧的行选择线，来选择存储器元件。在图15的步骤700中，对未选择的字线施加未选择的字线电压。在步骤702中，对所有全局位线施加未选择的位线电压。在一个实施例中，局部位线浮置，因此它们朝向(或者向)未选择的字线电压漂移。在步骤706中，对选择的全局位线施加选择的位线电压。在步骤708中，对选择的存储器元件的相对侧的垂直位线上的适当的行选择线(SGx)施加选择信号。对行选择线施加的信号是为了将全局位线连接到局部位线而使垂直定向选择器件504接通的适当的信号。与选择的存储器元件同一侧的全局位线上的行选择线将接收到不将垂直定向选择器件中的任意一个接通的信号。在步骤712中，对选择的字线施加选择的字线电压。因此，在步骤714中，进行适当的存储器操作。注意，在图15中描绘的步骤的顺序可以改变。
图16是根据上述技术的存储器系统的另一示例。在图16的实施例中，支柱选择层和金属选择层与上面针对图10所描述的相同。然而，图16的存储器层与图10的存储器层不同。图16的存储器层不包括垂直位线660。另外，该存储器层包括与字线层662交替的氧化物层534。然而，字线层622与图10的字线层536不同。例如，每个字线包括被可逆电阻开关材料666包围的字线材料664(例如TiN)。
图17示出了包括垂直位线的存储器系统的另一实施例。然而，在图17的实施例中，每个字线仅在字线的一侧具有存储器元件。因此，在垂直位线之间存在间隙/沟槽660。例如，在垂直位线680的每一侧是字线682的集合。可以由钨构成的每个字线682被氮化钛层684包围，以对电阻开关材料提供合适的电极。每个氮化钛层684被可逆电阻开关材料686包围。图17示出了定位在氧化物区域670之间的行选择线672。图18A-18I描述了用于制造图17的结构的支柱选择层的一个处理。
图18A-18I示出了各个处理阶段的图17所示的3D存储器的BEOL(顶部)部分处的支柱选择器件的形成。
图18A示出了制造支柱选择层的第一阶段。在全局位线674的顶部形成N+多晶硅的层673。这之后形成包括氧化物层670、栅极材料层672和另一氧化物层670的夹层。栅极材料层672例如是金属、氮化钛或者掺杂的多晶硅。该栅极材料将形成诸如SG1等行选择线。
图18B示出了通过硬掩模和RIE工艺在支柱选择层夹层中制造洞穴以形成支柱孔702的镶嵌处理。
图18C示出了由多晶硅层712跟随的栅极氧化物层710的沉积。
图18D示出了将支柱孔702的底部刻穿到达n+多晶硅层673的各向异性刻蚀。
图18E示出了用作为合适的沟道材料的p-多晶硅填充的支柱孔。这以平坦化处理结束。
图18F示出了在填充的P-多晶硅中创建源极区域。这以通过填充的支柱孔702的n+毯式源极注入结束。
图18G示出了切出沟槽之后的支柱选择层的立体图。切出沟槽730，以将支柱的各个行隔离，并构造支柱栅极。这以光刻和刻蚀处理完成。
图18H示出了用氧化物填充沟槽。用氧化物670填充隔离沟槽730，之后进行平坦化。
图18I示出了支柱选择器件的漏极的形成。填充支柱孔的p-多晶硅使其底部端用n+掺杂，以形成漏极。这以从n+多晶硅层673的n+注入的向外扩散(参见箭头732)完成。
由此，在每个局部位线支柱和金属线之间，以由行选择线672控制的npn MOS薄膜晶体管的形式，形成支柱选择器件。
连接的字线
在现有的设计中，在基板中，但是在存储器阵列外部(而不是在存储器阵列下面)，实现字线驱动器。为了使集成电路更小，优选在存储器阵列下面实现字线驱动器。在一些情况下，字线驱动器的尺寸与总和16个字线一样大。因此，字线驱动器太大，从而不能适配在存储器阵列下面。一种提出的解决方案是将一个字线驱动器连接到连接在一起的一组多个字线，其中，存储器系统将具有许多这样的组。在一个示例实施方式中，将16个(或者另一数量的)字线连接在一起，并且将连接的字线组连接到单个字线驱动器。在一个示例中，将16个字线连接在一起，以形成梳形（comb shape）。然而，也可以使用其它形状。使用一个字线驱动器来驱动单个梳(或者其它形状的结构)中的16个(或者不同数量的)字线，减少了需要的字线驱动器的数量。因此，可以将字线驱动器适配在存储器阵列下面。使用上述垂直定向选择器件也在存储器阵列下面(例如在基板中)提供了更多空间以实现该字线驱动器。附加地，使用一个或更多个字线驱动器来驱动多个字线，减少了需要的从字线驱动器到字线的配线的数量，由此节省了空间，简化了路由，减少了功率，并且减少了故障的机会。附带地，因为字线和位线现在更短，因此与在先前的设计中的相比，存在更小的时间常数。因为存在更小的时间常数，因此线将更快地设定，而没有将对未选择的存储器元件产生干扰的明显的过渡效应。
图19是描绘使用上述梳结构的存储器系统的一部分的部分示意图。例如，图19示出了梳800、802、804和806。存储器系统可能具有比在图19中所描绘的多得多的梳；然而，图19将仅示出四个梳，以使其更容易读取。每个梳包括16个字线，也将其称为字线指。对于每个梳，诸如字线指中的8个(例如一半)的第一集合在梳的第一侧，并且在第一块中，而诸如字线指中的8个(例如一半)的另一集合在梳的第二侧，并且在第一块接下来的第二块中。图19示出了梳800和802(以及所有附着的字线指)在存储器阵列的第一平面或者水平中，并且梳804和806(以及所有附着的字线指)在存储器阵列的第二平面或者水平上。每个梳具有到一个字线驱动器的信号线。例如，字线梳800连接到字线驱动器820。当选择了字线梳800时，选择连接到字线梳800的所有字线指(例如字线指接收选择字线信号)。字线梳802连接到字线驱动器822。字线梳804连接到字线驱动器824。字线梳806连接到字线驱动器826。在基板中在存储器阵列下面实现字线驱动器820、822、824和826。在一个实施例中，字线驱动器位于其连接到的块(或者块之一)下面。
图19示出了字线梳800包括字线WL1，字线WL1连接到存储器元件，存储器元件继而连接到局部位线LB1、LB2、...、LB72(72个局部位线)。字线梳802包括字线WL2，字线WL2也连接到相同的72个局部位线LB1、LB2、...、LB72的存储器元件。在这种布置中，字线梳800在存储器阵列的一侧，并且字线梳802在存储器阵列的相对侧，使得梳800中的字线指与字线梳802的字线指交织。为了使其更容易阅读，创建图19，以使得字线梳800、804和其字线指示为虚线，以示出它们来自存储器阵列的右侧，而梳802、806是实线，以示出它们来自存储器阵列的左侧。在这种布置中，描绘的块的连接到字线梳802的字线的每个存储器元件将具有相应的连接到与同一局部位线连接的字梳800的字线的存储器元件。例如，存储器元件810(连接到WL2)和存储器元件812(连接到WL1)两者都连接到LBL1。因此，需要操作系统，使得如果选择了LBL1，则应当仅选择适当的存储器元件810或者812。注意，局部位线通过在基板上方的垂直定向选择器件504(上面描述)连接到适当的全局位线。在其它实施例中，可以在不使用垂直定向选择器件的情况下，使用字线梳结构。例如，可以在基板中实现选择器件的情况下，使用字线梳结构。
图20是描绘两个字线梳840和842的一部分的存储器阵列的一个层的顶视图。如上所述，每个字线梳在其脊两侧具有字线指。图20仅示出了每个脊一侧的字线指(其中，对于脊另一侧的字线指，描绘了根部)。例如，字线梳840包括字线指840a、840b、840c、840d、840e、840f、840g和840h。字线梳842包括字线指842a、842b、842c、842d、842e、842f、842g和842h。垂直位线850(注意，为了使图容易阅读，仅用附图标记850标记了垂直位线的子集)在字线梳840和842(其如上所述交织)的相邻字线指之间。在字线梳的边缘，与相邻字线梳共享该行垂直位线。存储器元件在每个垂直位线和每个字线指之间。为了使图容易阅读，仅针对局部位线852描绘了存储器元件。
因为两个字线梳结构交织，并且共享局部位线，因此将连接到字线梳中的一个(而不是另一个)的存储器元件偏置，将对另一个字线梳有影响。即使不偏置各个字线梳，偏置垂直位线也将对连接到那些位线的所有存储器元件(针对任意字线梳)有影响。偏置字线梳，将对作为字线梳的一部分的所有16个(或者其它数量的)字线指进行偏置。然而，一般希望仅从连接到梳的一个字线指的存储器元件进行编程或者读取。图21A和21B将说明用于防止干扰的各种偏置技术。
图21A示出了来自图19的字线梳800和802。这些字线梳交织。在一个示例中，作为选择的字线偏置字线梳802，并且字线梳800接收未选择的字线电压。在该示例中，用选择的位线电压偏置局部位线LB1和局部位线LB2，同时不选择所有其它局部位线。因此，在这种布置中，选择从WL2连接到LBL1以及从WL2连接到LBL2的那些存储器元件(S)。因为偏置了两个控制线中的一个，因此部分选择连接在WL1和LBL1以及WL1和LBL2之间的那些存储器元件(H)。部分选择连接到也连接到未选择的局部位线的WL2的存储器元件(H)。不选择连接在WL1和未选择的局部位线之间的存储器元件(U)。全选择的存储器元件(S)将经受电压差，以使得进行存储器操作。部分选择的存储器元件将具有不够大、以使得发生存储器操作的小电压差。未选择的存储器元件将不经受(或者经受最小)电压差。
图21B描绘了说明连接到选择的字线梳的字线指如何不对应当不选择的存储器元件产生干扰的情况。例如，选择了字线梳802，因此，字线WLq将接收编程信号。然而，不希望对连接到字线WLq的任何存储器元件进行编程。未选择的局部位线LBLX等将正在接收未选择的位线电压或者浮置(按照特定实施方式适当地)。注意，字线WLp接收来自字线梳800的未选择的字线电压。沿着字线WLp的未选择的存储器元件U和其它存储器水平上的许多其它未选择的胞元，提供从诸如WLp的未选择的字线通过LBLX+2到未选择的位线LBLX、LBLX+1等的漏路径。即使许多存储器元件处于高电阻状态，在将未选择的位线浮置的情况下，漏路径也足以使未选择的位线达到未选择的字线电压。未选择的位线电压和未选择的字线电压两者都处于选择的位线电压和选择的字线电压中间，并且在许多实施例中近似相等。在任一种情况下，未选择的位线处于未选择的电压偏置中间。连接到WLq的存储器元件(H)在另一端子上连接到处于未选择的电压偏置附近的这些未选择的位线。因此，将部分选择连接到WLq的每个存储器元件(H)，并且这些存储器元件对于干扰是安全的。
未选择的字线梳800将不对字线WLp提供编程电压。因此，完全不选择连接在字线WLp和未选择的局部位线之间的所有存储器元件(U)。
图22A是描述对存储器元件进行编程的一个实施例的流程图。可以作为设置处理的一部分或者作为复位处理的一部分，来进行图22A的处理。图23是连接到局部位线900和902并且连接到字线指904和906的四个存储器元件920、922、924和926的部分示意图。将使用图23中的示意图来说明图22A的处理以及如何避免干扰。
在步骤850中，将所有字线驱动到公用信号1/2VPP。例如，将字线904和906驱动到1/2VPP。通常，1/2Vpp表示中间的、未选择的字线电压，并且不一定正好是编程电压Vpp的一半。由于IR跌落和每个实施例的其它特点，可以将中间的、未选择的偏压调整为高于或者低于编程电压的一半，并且可以在从Vpp的1/4到3/4的范围内。图23示出了对字线906施加1/2VPP的晶体管912。在一个实施例中，VPP是在用于存储器阵列的集成电路上使用的最大电压。VPP的一个示例是4伏；然而，也可以使用其它值。在步骤852中，将局部位线全部浮置；因此，它们将漂移到1/2VPP或者附近。在步骤854中，对所有全局位线施加1/2VPP(例如未选择的电压)。在步骤856中，对全局位线施加一个或更多个依赖于数据的信号；例如，仅对选择的全局位线施加VPP。在步骤858中，将上面讨论的垂直定向选择器件(例如开关504)接通，以将选择的局部位线连接到选择的全局位线。在步骤860中，选择的局部位线将抬升到VPP或者朝向VPP抬升。在步骤862中，将选择的字线梳下拉到地。在一些实施例中，可以将多于一个的字线梳下拉到地。在其它实施例中，一次仅可以选择一个字线梳。
图23示出了用来将字线904(字线指)下拉到地的晶体管910。注意，在图23的示例中，存储器元件920接通；因此，当浮置的位线朝向1/2VPP抬升时，局部位线900可能不完全抬升到1/2VPP，因为存储器元件920正在导电(低电阻状态)。因此，局部位线900可能稍低于1/2VPP(在一些情况下，远低于直至1/4VPP)。在上面的讨论中，位线是自偏置的，因为它们保留在浮置，并且仍然能够偏置适当的电压以避免干扰。在更大量的未选择的存储器元件(U)向未选择的位线供给电流的同时，在看到来自浮置位线的电流的每个浮置位线中存在一个部分选择(H)的存储器元件。自偏置节省电力，并且对于干扰是安全的。对于具有处于关断状态的半选择存储器元件(H)922的未选择的位线，位线通过未选择存储器元件(U)抬升到VPP，但是电流小，不存在干扰。对于具有处于低电阻状态的H存储器元件920的未选择位线，局部位线下降到1/4至1/2VPP的范围内的电压，但是与将所有位线偏置在未选择的位线偏压的可选项相比，该自偏置不浪费电力，并且不干扰存储器元件。
图22B是描述对存储器元件编程的其它实施例的流程图。除了被编程的存储器元件经受的电压差具有相反的极性之外，图22B的处理与图22A的处理类似。因此，如果使用图22A的处理来设置存储器元件，则可以使用22B的处理来将存储器元件复位。类似地，如果使用图22A的处理来复位存储器元件，则可以使用图22B的处理来设置存储器元件。在图22B的步骤870中，将所有字线驱动到公用信号1/2VPP。在步骤872中，将所有局部位线浮置，因此，它们将漂移到1/2VPP或者附近。在步骤874中，对所有全局位线施加1/2VPP。在步骤876中，对全局位线施加一个或更多个依赖于数据的信号；例如，将选择的全局位线下拉到地。在步骤878中，将垂直定向选择器件接通，以将选择的局部位线连接到选择的全局位线。在步骤880中，响应于连接到全局位线，将选择的局部位线下拉到地或者朝向地下拉。在步骤882，接着对选择的字线梳(或者在一些实施例中多个字线梳)施加VPP，以创建适当的差，以使得进行编程操作。
图24是描述读取存储器元件的处理的一个实施例的流程图。图25是用于说明在图4中描绘的读取处理的伴随部分示意图。在图24的步骤940中，将所有字线驱动到公共信号Vread。在一个实施例中，Vread等于2伏；然而，也可以使用其它值。在步骤942中，将局部位线浮置；因此，它们将漂移到Vread或者Vread附近。如果一些浮置的局部位线连接到处于低电阻状态的存储器元件，则它们将漂移到正好在Vread以下的值。在步骤944中，将全局位线充电到一个或更多个信号；例如，将全局位线充电到Vread。在步骤946中，将选择的字线梳(或者在一些实施例中多个字线梳)下拉到地。在步骤948中，接通适当的垂直定向选择器件，以将适当的选择的局部位线连接到选择的全局位线。在步骤950中，通过选择的存储器元件(例如图25中的存储器元件980)的电流从选择的位线、从垂直选择器件、从相关联的全局位线，通过电流输送器箝位器件，并且最终从相关联的感测放大器中的感测节点流动。在步骤952中，感测放大器感测电流，并且确定存储器元件的状态。
图25示出了选择的局部位线960、962以及字线964、966(字线指)。图25还示出了存储器元件980、982、984和986。如晶体管/开关970所描绘的，对未选择的字线施加Vread。局部位线960和962将朝向Vread漂移。开关968将选择的字线964下拉到地(参见步骤946)。因为存储器元件980接通(低电阻状态)，因此位线960可能漂移到稍微小于Vread的水平。在该示例中，选择了位线960和962两者；因此，将通过存储器元件980和982的电流传送到相关联的全局位线(未示出)并且传送到相关联的感测放大器。由于未选择字线966，因此将其偏置在Vread。存储器元件984和986具有零或者非常接近于零伏的差分偏压，并且对相关联的选择的位线贡献负电流。如果通过浮置或者通过连接到没有相关联的感测放大器的全局位线，而不选择位线960，则电流将流过存储器元件980，使位线960降低到Vread以下。未选择的存储器元件986也将导电，并且位线将漂移到Vread以下的电压。由于不存在到有源感测放大器的连接，因此不感测该电流。对于这些未选择的位线。位线是自偏置的，因为它们保留浮置，并且仍然能够偏置适当的电压，以避免干扰。在连接到选择的字线964的每个位线中存在一个存储器元件980或者982，其使电流从位线下沉，同时更大量的未选择的存储器元件(U)向位线供给电流。自偏置节省电力，并且对于干扰是安全的。
在一个实施例中，当双栅极垂直定向选择器件是不理想的部件时，当连接的全局位线和连接的行选择线两者都处于地时，其可能泄漏小的电流。为了防止这种泄漏，一个实施例可以包括在全局位线上驱动小的正电压(例如.75伏或者该值附近的值)而不是地。以这种方式，全局位线(垂直定向选择器件的漏极)将处于比栅极更高的电位，由此确保选择器件保持关断。为了实现这，在一个实施例中，还必须将VPP抬升.75伏。注意，行选择线将处于地(不是.75伏)。当进行复位操作时，可能出现类似的情形，因此，在复位操作期间，也可以在.75伏(而不是地)驱动全局位线，并且同样将信号VPP抬升.75伏(或者其它值)。
行选择
上面的讨论描述了垂直定向选择器件和字线梳(或者其它形状的连接的字线)的使用如何使得能够获得更紧凑的存储器系统。减小存储器系统的大小的另一种方式是减小行选择线驱动器所需的区域。返回参看图1，作为SG1、SG2、SG3、...描绘了行选择线。附加地，图16作为栅极材料522描绘了行选择线。在基板中实现用于这些行选择线的驱动器。减小实现这些驱动器所需的基板的区域是理想的。
图26描绘了存储器系统(或者存储器系统的一部分)的顶视图。该存储器系统包括两个存储器阵列：存储器阵列1002和存储器阵列1004。存储器阵列1002包括4096个存储器元件块(块0、块1、…、块4095)。存储器阵列1004也包括4096个存储器元件块(块0、块1、…、块4095)。感测放大器和写入电路在每个块的顶部和在每个块的底部。衬垫、支持电路和全局字线驱动器在整个系统的底部。
在一个示例实施方式中，每个块是两个交织的字线梳(例如图19的字线梳800和字线梳802或者图20的字线梳840和字线梳842)的宽度。可以与两个交织的字线梳的16个字线相关联的存储器元件称为梳组。在一个实施例中，相邻梳组共享在梳组顶部和底部的垂直位线行。对于示例的4096个梳组，块包括许多梳组，在图26中1008指定了其中一个。在一个示例实施方式中，每个块将具有16个水平的字线；然而，可以使用多于或者少于16个的水平。附加地，在该示例中，每个梳组将包括16行垂直定向的位线，因此包括16行字线。例如，图26示出了具有16个行选择线1010的字线梳1008。全局位线(在图26中未示出)位于存储器层下面，并且通过垂直选择器件连接到局部位线。在一个实施例中，全局位线从块的中间横跨块中的梳组到顶部，并且从块的中间横跨块中的梳组到底部。在另一实施例中，全局位线横跨块的整个高度。
全局字线(其经由在图26中未描绘的字线选择电路连接到选择的字线梳)跨整个芯片延伸。例如，全局字线将跨在图26中描绘的整个存储器系统延伸。在一个实施例中，当进行存储器操作时，如上所述，系统将选择一个字线梳。通过激活一个字线梳，由于字线梳具有延伸到两个相邻块的字线指，因此系统将激活两个相邻块。由于仅通过字线梳选择了两个块，因此能够在不经受干扰的情况下选择许多块中的位线。因此，一种提议是，行选择信号可以横跨许多块并且连接到许多块，因为仅两个块将有选择的相关的字线梳。所有其它块将有未选择的所有字线梳。将仅半选择连接到没有选择的字线梳的块中的选择的垂直位线的所有存储器元件，并且这些存储器元件将不经受干扰(如上所述)。通过延伸行选择线的长度，可以减少用于行选择线的驱动器的数量。通过减少用于行选择线的驱动器的数量，数量减少的驱动器将能够适配在存储器元件下面的基板中或者块之间的窄带中。
在一个实施例中，一个行选择线驱动器驱动连接到128个块中的垂直定向选择器件的行选择线。在一个实施例中，128个块的集合具有16个行选择线驱动器，其中，一个驱动器用于128个块中沿着水平方向布置的梳组的16个行选择线中的每个。在一些示例实施方式中，行选择线驱动器中的一半在块的集合的一侧，并且行选择线驱动器中的一半在块的集合的另一侧，使得左侧和右侧驱动器具有其各自的交织的行选择线。
图27示出了驱动用于128个块的行选择线SGx的行选择线驱动器112的一个示例。示出了一个或更多个行选择线驱动器1112驱动两个集合的64个块。第一集合的64个块在行选择线驱动器112一侧，并且另一集合的64个块在行选择线驱动器1112的另一侧。行选择线驱动器在基板中实现，而64个存储器块位于基板上方。
图28A示出了实现用于驱动128个块的行选择线驱动器的一个示例实施例。在图28A的示例中，用于128个块的完整集合的16个行选择线驱动器1030位于块的中间，使得64个块在驱动器1030的一侧，并且64个块在驱动器1030的另一侧。因此，如果在存储器阵列中存在4096个块，则存在32个集合的驱动器1030被定位在左侧集合的64个块和右侧集合的64个块之间。图28A示出了从驱动器130向左和向右发散的行选择线。以这种方式，针对所有128个块选择垂直定向位线行。因为仅选择了一个字线梳(覆盖两个块)，因此仅对两个选择的块中的存储器元件进行存储器操作。不选择或者半选择所有其它存储器元件，由此避免干扰。
图28B描绘了驱动跨128个块的行选择线的另一实施方式。在该实施例中，所需行选择线驱动器的一半被定位在32个块的组之间。也就是说，在每组32个块之间存在8个驱动器。例如，由第一对32个块之间的8个驱动器1040驱动顶部的8个选择线，由第二对32个块之间的8个驱动器1042驱动底部的8个行选择线。在阵列中进一步向下，另一个集合的8个驱动器1044位于另一对32个块之间等。
图28C描绘了将行选择线驱动器布置为以分布的方式定位在块之间的另一示例。在图28C的示例中，16个所需行选择线驱动器中的两个在每组8个块之间。例如，图28C示出了包括组1049、1051、1053、1055、1057、1059、1061或者1063的8组8个块。两个行选择线驱动器1050位于组1049和1051之间。两个行选择线驱动器1052位于组1051和1053之间。两个行选择线驱动器1054位于组1053和1055之间。两个行选择线驱动器1056位于组1055和1057之间。两个行选择线驱动器1058位于组1057和1059之间。两个行选择线驱动器1060位于组1059和1061之间，两个行选择线驱动器1062位于组1061和1063之间，并且两个行选择线驱动器1064位于组1063右侧。行选择线驱动器(1050、1052、1054、1056、1058、1060、1062、1064、…)中的每个驱动左侧的64个块和右侧的64个块。因为将块分割为8个组，因此每个字线驱动器驱动左侧的8个组和右侧的8个组。在另一实施例中，从行选择驱动器中的每个驱动左侧对右侧不同数量的块。例如，驱动器1050驱动左侧的40和右侧的88个，驱动器1052驱动左侧的48和右侧的80个，驱动器1054驱动左侧的56和右侧的72个，每个驱动器按照序列在左侧驱动更多，而在右侧驱动更少，直到驱动器1064驱动左侧的96和右侧的32个。在这种布置中16个行选择线的范围是一致的，而在块的阵列的边缘需要更少的行选择器件。在又一实施例中，对于任意给定块，各个行选择线驱动器在左侧和右侧之间交织。还可以使用其它布置。
图29是描绘块中的一个梳组的一部分和支持电路中的一些的部分示意图。图29示出了位线LBL1、LBL2、…、LBL72，所有这些位线是如上面所讨论的垂直定向位线。图29还示出了四个字线WL1、WL2、WL31和WL32。在一个实施例中，WL1和WL2是同一水平上的不同字线梳的一部分。字线WL31和字线WL32也在同一水平上，并且连接到不同的字线梳。在图29的实施例中，存在16个水平，其中，每个水平有两个字线梳，8个字线指从每个字线梳延伸到块中，并且72个位线在字线的每一侧。因此，在一个实施例中，块中的梳组包括包含梳边缘处的共享位线的72×17=1224个位线、每个平面的8×2=16个字线指以及总共16×16=256个字线指。由基板中的MOSFET选择器件1080驱动全局字线GWL中的每个，基板在一些实施例中是PMOS，在另一些实施例中是NMOS。垂直定向选择器件1070中的每个连接到全局位线(GBL1、GBL2、…、GBL72)和适当的行选择信号。如上所述，在基板上方实现垂直定向选择器件1070和行选择线。行选择线跨越128个(或者另一数量的)块，并且最终连接到基板中(和/或基板上)的行选择线驱动器。在一个实施例中，全局字线连接到字线驱动器1080的栅极，这将字线连接到SELX源极输入，以将各个字线梳驱动到选择或者未选择的电压。当选择了字线，并且字线分别是非最小器件和金属线时，字线驱动器1080和SELX信号线承载显著的电流。
在图29的实施例中，假设选择了一个字线梳，并且不选择其它三个字线梳中的任意一个。附加地，假设选择GBL1用于编程，而GBL2和…GBL72没有用于编程的数据。因此，选择WL32和LBLl之间的存储器元件用于编程。半选择WL32和其它位线之间的其它存储器元件(H)。半选择WL31和LBLl之间的存储器元件。不选择连接到WL31的其它存储器元件(U)。对于WL1、WL2和其它14个水平的每个字线梳的第一字线，半选择连接到LBL1的存储器元件(H)，并且不选择所有其它存储器元件。按照上述，将不会干扰未选择的存储器元件中的任意一个。如从图29可以看到的，每个位线连接到16个水平中的每个上的两个字线梳。因此，每个位线的扇出是32个存储器元件(16个水平×每个平面2个存储器元件)。未示出与相邻行的垂直位线相关联的附加存储器元件，以使附图更清楚。这些附加存储器元件中的一些连接到WL1、WL2或者WL31，并且不选择这些附加存储器元件。这些附加存储器元件中的其它连接到WL32，并且半选择这些附加存储器元件。系统的操作包括：驱动字线和全局位线上的信号；使用行选择线驱动器对多个行选择线施加信号；基于对行选择线施加的信号，激活多个选择器件(其中，每个块的存储器元件连接到选择器件的不同子集，并且每个行选择线连接到多个块的选择器件的子集)；以及使用选择器件，将信号从全局位线传送到在基板上方而不在基板中的垂直定向位线。
图30示出了每个字线指与字线指一侧的72个局部位线和字线另一侧的72个位线交互(经由存储器元件)。因此，有144个存储器元件连接到每个字线指。由于有8个字线指连接到每个字线梳，因此字线梳的扇出是1152个存储器元件(8个指×每个指144个存储器元件)。因此，位线的扇出显著少于字线梳的扇出。附加地，位线的扇出少于字线指的扇出。
行选择线驱动器的扇出是9216个(128个块×每个块72个局部位线)。因此，位线的扇出、字线指的扇出和字线梳的扇出全部分别少于行选择线驱动器的扇出。
全局位线跨越块的所有4096个梳组；因此，全局位线的扇出是65,536个(4096个块×16行位线)。全局字线的扇出是65,536个。因此，全局字线的扇出和全局位线的扇出两者都大于位线的扇出、字线的扇出、字线梳的扇出和行选择线驱动器的扇出。
驱动存储器核心的各种线的扇出被设计为平衡占芯片的支持电路面积的主导地位的这些驱动器的面积，由此生产最高效的存储器芯片。低扇出线具有最多数量的驱动器。高扇出线具有最小数量的驱动器，同时服务相同数量的存储器元件。最佳芯片会将最紧凑的驱动电路与最低扇出线相关联，因为其具有最大数量的驱动器。反之亦然，最佳芯片会将消耗最多面积的电路与最高扇出线相关联。在存储器芯片的上述实施例中，通过将驱动器与位线、字线、行选择栅极驱动器、全局字线和全局位线的扇出相关联，获得最佳芯片效率。位线由最紧凑的驱动器驱动，其是单个垂直定向薄膜晶体管，并且给出最小扇出，这意味着最大数量的器件。字线由在驱动器面积的排序中接下来的单个器件驱动器驱动。如下面所描述的，行选择驱动器是三器件驱动器，并且在驱动器面积排序中为第三。最后，全局位线和全局字线驱动电路包含更复杂的解码电路，并且具有近似相等的复杂度。驱动电路复杂度的排序的增加与被驱动的线的扇出的增加对齐，以获得最佳的存储器系统效率。
用于行选择的三器件驱动器
图31A描绘了包括可以与上述垂直位线架构(包括上述垂直定向选择器件、字线梳和扩展行选择线)一起使用的行选择线驱动器的一个示例实施例的部分示意图。图31A的行选择线驱动器包括三个金属氧化物半导体场效应晶体管(MOSFET)。例如，一个行选择线驱动器包括nMOS晶体管1102、pMOS晶体管1104和nMOS晶体管1106。nMOS晶体管1102的源极输入和pMOS晶体管1104的源极输入连接到全局字线(GWL)。nMOS晶体管1102的漏极和pMOS晶体管1104的漏极连接到行选择线(SG0)。nMOS晶体管1106的漏极也连接到行选择线SG0。nMOS晶体管1106的源极连接到地。nMOS晶体管1102的栅极连接到选择线Row0。nMOS晶体管1106和pMOS晶体管1104的栅极两者连接到选择线Row0Bar。
图31A还示出了包括pMOS晶体管1110以及nMOS晶体管1112和nMOS晶体管1114的第二行选择线驱动器。pMOS晶体管1110和nMOS晶体管1112的源极连接到全局字线GWL。pMOS晶体管1110和nMOS晶体管1112的漏极连接到行选择线SGn。pMOS晶体管1110的栅极连接到选择线RowNBar。nMOS晶体管1112的栅极连接到选择线RowN。nMOS晶体管1114的漏极连接到行选择线SGn，并且nMOS晶体管1114的源极连接到地。nMOS晶体管1114的栅极连接到RowNBar。地线在包括晶体管1110、1112和1114的行选择线驱动器与包括晶体管1102、1104和1106的行选择线驱动器之间，以对附近的电部件提供地。对附近部件供给VDD的电源线在包括晶体管1102、1104和1106的行选择线驱动器的另一侧。
括号中是对图31A的各种线施加的电压值，用于说明其中描绘的行选择线驱动器的操作的一个示例。在该示例中，对全局字线、RowNBar和Row0施加三伏。对RowN和Row0Bar提供地。在这种配置中，选择了Row0，而未选择RowN。也就是说，Row0的行选择线驱动器(包括晶体管1102、1104和1106)接通，而RowN的行选择线驱动器(包括晶体管1110、1112和1114)关断。因此，将在Row0的行选择线(SG0)上驱动三伏的选择信号，而将在RowN的行选择线(SGn)上提供地。因为晶体管1102在其栅极接收到三伏，并且晶体管1104在其栅极接收到地，因此两个晶体管都接通，并且电流将从全局字线通过pMOS晶体管1104流到SG0。SG0将被驱动到3伏。因此，连接到SG0的所有垂直定向选择器件将接通，由此将各个全局位线连接到各个垂直局部位线(选择性地使各个垂直局部位线与各个全局位线通信)。由于pMOS晶体管1110的栅极接收到三伏，并且nMOS晶体管1112的栅极接收到地，因此两个晶体管将保持关断。由于晶体管1114的栅极接收到三伏，因此其将接通，并且将行选择线SGn拉到地。接收SGn的那些垂直定向选择器件将不接通，各个垂直局部位线将不连接其各自的全局位线。
图31B示出了与图31A相同的电路，但是具有不同的偏压。现在，全局字线接收指示未选择其的地。信号线RowN和Row0Bar处于地。信号线Row0和RowNBar接收三伏。因此，图31A和图31B之间的差别在于，在图31A中，选择了全局字线(接收三伏)，而在图31B中，未选择全局字线(处于地)。因为nMOS晶体管1102的栅极处于三伏，并且pMOS1104的栅极处于地，因此两个晶体管都接通。在这种情况下，全局字线(处于地)通过nMOS晶体管1102将行选择线SG0下拉到地。因为nMOS晶体管1106的栅极接收到地，因此该晶体管关断。由于pMOS晶体管1110接收到三伏，并且nMOS晶体管1112的栅极接收到地电位，因此两个晶体管保持关断。由于nMOS晶体管1114在其栅极接收到三伏，因此该晶体管接通，并且经由nMOS晶体管1114将行选择线SGn下拉到地。在图31B的示例中，描绘的两个行选择线都处于地，使得垂直定向选择器件将不将其各自的垂直位线连接到各个全局位线。
每个全局字线连接到块中的一个字线梳组。上述SELX信号通过由处于3伏的全局字线接通的字线驱动器器件连接到相关联的字线梳。选择的SELX偏压被传送到选择的字线梳。因此，通过在特定全局字线上驱动三伏，将选择一个字线梳用于存储器操作，并且还将使能适当的16个(或者不同数量的)行选择线驱动器。使用选择信号Row0、Row0Bar、Rowl、RolBar、...、RowN、RowNBar，在与特定全局字线相关联的16个行选择线驱动器之间进行选择。如在上面所讨论的，在一个实施例中，每个行选择线驱动器将驱动连接到128个块(或者依据特定实施方式，不同数量的块)的行选择线(SGx)。
图31A和31B示出了彼此相邻地形成行选择线驱动器的三个晶体管(部件)。在其它实施例中，三个晶体管分布在整个存储器阵列中。例如，晶体管可以在不同的块下面或者在不同的块之间(这仍然限制为在存储器阵列下方，因为驱动器位于阵列的边缘/边界内)。在一个示例实施例中，将块之间的区域称为字线断裂，因为一个或更多个字线(例如块的字线中的一半)将在块的边缘处结束。因此，在块之间的字线中存在断裂(至少为部分断裂)。还可以将字线断裂视为块之间的间隙。在一个实施例中，(行选择线驱动器的)一个晶体管被定位在字线断裂中。也就是说，在相邻块之间的间隙中，存在形成行选择线驱动器的一部分的晶体管。因此，字线驱动器的三个晶体管在三个不同的字线断裂中。图31A和B描绘了使用由行选择线控制的垂直定向选择器件，将全局位线选择性地连接到垂直定向位线的一个示例，其中，选择性地连接包括使用行选择线驱动器驱动行选择线，并且使用特定行选择线驱动器包括控制分布在块之间的不同间隙中的部件。
图32描绘了每个块之间的间隙(字线断裂)仅包括(相对于行选择线驱动器)三器件行选择线驱动器中的一个晶体管的一个实施例。因此，图32示出了分布到存储器阵列中的不同位置的行选择线驱动器的部件。在阵列下面的基板中在块之间的区域(例如字线断裂)中，实现行选择线驱动器的晶体管中的每个。例如，晶体管1104(参见图31A和32)被定位在块18和块19下面并且之间的基板中。晶体管1106被定位在块17和块18之间。晶体管1102被定位在块17和块16之间(在图32中未描绘块16)。晶体管1110被定位在块20和块21之间。晶体管1114被定位在块21和块22之间。晶体管1112被定位在块22和块23之间。与在图31A中相同，使用晶体管1102、1104和1106来驱动(并且连接到)行选择线SG1。使用晶体管1110、1112和1114驱动(并且连接到)行选择线SG2。
在一个实施例中，存在用于块中的每个梳组并且由在128个块中水平相邻的128个或者其它数量的梳组共享的16个行选择线。在每个块中垂直地存在许多其它梳组(例如4086个)，每个梳组需要附加集合的行选择线。通过在相关联的梳组下方通过的相关联的全局字线(该示例中的4086个中的一个)选择每个集合的行选择线。因此，在图32中描绘的块的集合将包括沿着块的高度垂直地布置的每个梳组的16个行选择线和16个行选择线驱动器。由于空间，图32仅示出了四个选择线和三个完整的行选择线驱动器。第三选择线驱动器包括驱动(并且连接到)行选择线SG3的nMOS晶体管1130、nMOS晶体管1132和pMOS晶体管1134。图32还示出了晶体管1136，其是构成用于驱动行选择线SG4的行选择线驱动器的三个晶体管中的一个晶体管。
图32还示出了对电路部件提供Vdd的电源线和对各个部件提供地(GND)的信号线。在一个实施例中，仅在pMOS器件之间设置用于提供Vdd的信号线。也就是说，将在不包括行选择线驱动器的任何晶体管的字线断裂中提供来自Vdd的信号。相邻的字线断裂将包括pMOS器件。换句话说，Vdd电源线被定位在块之间的间隙(例如字线断裂)中，使得相邻块中的每个的另一侧具有由pMOS晶体管占据的间隙(例如字线断裂)。在一个实施例中，仅在nMOS晶体管之间设置提供地的信号线。例如，图32示出了定位在包含nMOS晶体管1112的字线断裂和包含nMOS晶体管1130的字线断裂之间、并且与其相邻的字线断裂(在块23和块24之间)中的地线。换句话说，在仅包括行选择线驱动器的nMOS器件的字线断裂之间提供地信号。
注意，图32示出了定位在连续字线断裂(例如相邻间隙)中的给定行选择线驱动器的晶体管。然而，在其它实施例中，可以将晶体管分布在不相邻的字线断裂中。在一些实施例中，可以将不同行选择线驱动器的晶体管定位在交错的字线断裂(例如块之间的间隙)中。在其它实施例中，一个或更多个行选择线驱动器的多于一个的晶体管可以在同一字线断裂中。然而，通过仅使一个晶体管在字线断裂中，可以使块之间的间隔更小。此外，通过仅使一个晶体管在字线断裂中，仅需要在块之间设置一个信号线(其与行选择线正交)，这也使得块之间的面积能够更小。如果块之间的区域更小，则存储器系统占据的面积由此将更小。
双栅极选择
图33描绘了包括垂直位线、垂直定向选择器件、字线梳和如上所述的行选择线的分布式三器件驱动器的存储器系统的一个实施例。例如，图33的结构(与图10的结构相同)包括字线1202、1204、1206、1208、1210、1212、1214、1216、1218、1220、1222、1224、1226、1228、1230、1232、1234、1236、1238、1240、1242、1244、1246和1248。垂直定向选择器件1320、1322、1324、1326和1328在支柱选择层中。如上所述，这些垂直定向选择器件被双栅极化(具有两个栅极接口)，并且由行选择线580、582、584、586、588和590激活(例如接通)。图33还示出了垂直位线1370、1372、1374、1376和1378。作为示例的用途，假设选择了存储器元件1350进行存储器操作(设置、复位或者读取)。图33还示出了金属层2(ML-2)中的全局位线1360。
在一个实施例中，为了接通垂直定向选择器件(1320、1322、1324、1326和1328)中的一个以选择垂直位线(1370、1372、1374、1376和1378)，需要接通行选择线(580、582、584、586、588和590)中的两个。在一个实施方式中，对于要接通的特定垂直定向选择器件，接通连接到垂直定向选择器件的双栅极化结构的两个行选择线。也就是说，连接到选择器件的两个栅极接口的行选择线承载“on”信号。例如，为了在存储器元件1350上进行网络操作，必须激活字线1206，并且必须激活局部位线1372。为了选择局部位线1372，必须接通垂直定向选择器件1322。为了接通垂直定向选择器件1322，必须接通行选择线582和584。在图33中，行选择线582和584示出“+”，指示这些行选择线接通，而其它行选择线示出“-”，指示它们关断。类似地，垂直定向选择器件1322指示其“on”，而其它垂直定向选择器件指示它们“off”。字线1206也包括“+”，以指示选择了其。因为图33的系统包括字线梳，因此将接通同一字线梳中的所有字线指。因此，描绘了字线1202、1206和1210(它们中的每个是同一字线梳上的字线指)带有“+”，以指示选择了这些字线。其它剩余字线描绘了“-”，以指示未选择它们。如上所述，该实施例包括对特定垂直定向位线两侧的行选择线施加一个或更多个选择信号，以激活连接到该特定垂直定向位线的各个双栅极化垂直定向选择器件，以使特定垂直定向位线与各个全局位线通信。
在一个实施例中，修正垂直定向选择器件(例如1320、1322、1324、1326、1328、...)，使得需要两个栅极来提供足够的电压，以接通垂直定向选择器件。例如，增加垂直定向选择器件的沟道的掺杂。因此，需要来自连接到双栅极结构的两个行选择线的“on”电压，以便满足晶体管的阈值电压并且使电流在沟道中流动。
图34描绘了分布式行选择线驱动器(如上所述)，该分布式行选择线驱动器用来驱动行选择线582和584，以接通垂直定向选择器件1322，以便选择位线1372，从而可以对存储器元件1350进行编程。用于驱动行选择线582的行选择线驱动器包括nMOS晶体管1330、nMOS晶体管1332和pMOS晶体管1334。nMOS晶体管1330和pMOS晶体管1334的源极输入连接到全局字线(GWL)。nMOS晶体管1330和pMOS晶体管1334的漏极连接，连接到行选择线582。nMOS晶体管1332的该漏极连接到行选择线1304。nMOS晶体管1332的源极连接到地。nMOS晶体管1330的栅极连接到Row582。nMOS晶体管1332的栅极和nMOS晶体管1334的栅极连接到Row582Bar。在上面讨论的示例中，Row582接收三伏(或者不同的值)，Row582Bar处于地。因此，pMOS晶体管1334从全局字线向行选择线582提供该三伏。
行选择线584的行选择线驱动器包括pMOS晶体管1340、nMOS晶体管1342和nMOS晶体管1344。pMOS晶体管1340和nMOS晶体管1344的源极连接到全局字线GWL。pMOS晶体管1340的漏极和nMOS晶体管1344的漏极连接到行选择线584。nMOS晶体管1342的源极连接到地，并且nMOS晶体管1342的漏极连接到行选择线584。nMOS晶体管1344的栅极连接到Row584。晶体管1340和1342的栅极连接到Row584Bar。在这种情况下，Row84接收三伏(或者不同的值)，并且Row584Bar接收地，使得pMOS晶体管1340从全局字线向行选择线584提供三伏。在一些实施例中，Row582和Row584可以接收不同的电压，以激活选择器件。
如上面针对图32所讨论的，在图34中描绘的行选择线驱动器的每个部件是分布式的，使得一个晶体管位于每对块之间(例如在字线断裂或者块之间的间隙中)。附加地，图34示出了在两个块之间(例如在字线断裂或者间隙中)提供地的信号线1341和(在字线断裂或者块之间的间隙中)提供Vdd的信号线1343。图34的布置在行选择线582和584上提供适当的信号，以驱动垂直定向选择器件1322(参见图33)。
图35是示出图34中的两个行选择线驱动器的部分示意图，该两个行选择线驱动器在基板中实现，并且驱动行选择线582和584，以接通垂直定向选择器件1322、1350和1352。在图35的示例中，选择全局位线1360用于编程。由于存储的数据模式，不选择全局位线1362，而选择全局位线1364。在一个实施例中，存在特定块的72个全局位线，并且基于数据模式，选择一些位，同时不选择其它位，来进行编程。图35示出了处于块的16个水平中的一个特定水平的两个字线梳。具体地，图35示出了与位线1372、1374、1400、1402、1404和1406交互的字线1204和1206。在一个实施例中，在每个行中有72个位线。通过驱动行选择线582和584，选择包括位线1372、1400、…、1402(例如72个位线)的一个行。还选择字线梳1403。字线梳1403包括字线1202、1206和1210(参见图33和35)。注意，字线1202、1206和1210是字线梳1403的字线指。
选择字线1206(以及整个字线梳1403)进行存储器操作。字线1206包括连接到两个不同行的局部位线的存储器元件。第一行局部位线包括局部位线1372、1400、…、1402。第二行局部位线包括局部位线1374、1404、…、1406。因为仅选择了一行局部位线(由于行选择线582和584的选择)，因此潜在地选择字线1206和位线1372、1400、…、1402的行之间的存储器元件，进行存储器操作。由于全局位线上的数据模式，全选择字线1206和位线1372之间的存储器元件以及字线1206和位线1402之间的存储器元件(S)，因为选择了其字线和位线两者进行存储器操作。仅半选择字线1206和位线1374之间的存储器元件、字线1206和位线1404之间的存储器元件、字线1206和位线1406之间的存储器元件以及字线1206和位线1400之间的存储器元件(H)，因为仅选择了两个控制线中的一个进行存储器操作。如上面所讨论的，半选择的存储器元件将看不到足够大的电压差分来进行存储器操作。
图36是描述进行存储器操作的一个实施例的流程图。在步骤1450中，对未选择的字线施加未选择的字线电压。在一个实施例中，对所有字线施加未选择的字线电压。在另一实施例中，在步骤1450中，对所有字线和位线施加未选择的字线电压。在步骤1452中，对全局位线施加未选择的位线电压。在一个实施例中，对所有全局位线施加未选择的位线电压。附加地，在一些实施例中，步骤1452包括允许所有局部位线浮置。通过将局部位线浮置，它们将朝向未选择的字线电压漂移。如果附着的存储器元件处于低电阻状态，则一些存储器元件可能漂移到正好低于未选择的字线电压的电压。在步骤1454，基于存储的适当数据模式，对全局位线施加选择的位线电压。在步骤1456中，向要编程或者读取的特定存储器元件的垂直位线两侧的行选择线提供选择信号。例如，为了对存储器元件1350进行操作，用三伏驱动局部位线1372和其相关联的垂直定向选择器件1322两侧的选择线582和584。在步骤1460中，对选择的字线施加选择的字线电压(例如对选择的字线梳施加适当的选择的字线电压)。在步骤1462中，进行存储器操作(设置、复位、读取)。注意，可以按照在图36中描绘的顺序之外的顺序进行图36的步骤。附加地，可以同时进行两个或者更多个步骤。
不对称开关
使用上面讨论的字线梳布置，可能存在基于接通的单个垂直定向选择器件选择多个存储器元件的问题。也就是说，在字线梳布置中，选择整个字线梳。因此，沿着区段的每隔一个字线将被选择。图37示出了使用一种提出的解决方案的图33的结构。在这种解决方案中，作为各自具有两个栅极接口的不对称器件来制造垂直定向选择器件(1520、1522、1524、1526、1528、…)。每个不对称垂直定向选择器件具有连接到各个不对称垂直定向选择器件的第一栅极接口的行选择线中的一个和连接到各个不对称垂直定向选择器件的第二栅极接口的选择线中的另一个；例如，行选择线582和584连接到不对称垂直定向选择器件1522的两个栅极接口。在一些实施例中，选择器件的不对称方面是由于沟道(例如不对称沟道)中的掺杂水平差(例如不对称掺杂)、栅极氧化物厚度差(使得左侧栅极氧化物与右侧栅极氧化物相比具有不同的厚度的不对称栅极氧化物)、栅极材料功函数差或者这些方法的组合而产生的阈值电压的差。在一个实施例中，TFT沟道接收斜角注入，使得沟道的左侧(第一栅极接口处)与沟道的右侧(第二栅极接口处)相比具有更低的阈值电压。与TFT的右侧相比，氧化物沉积之后的斜角n型沟道注入在垂直TFT器件的左侧产生更低的沟道阈值。因此，选择器件的左侧(包括左侧栅极接口)将像耗尽模式晶体管一样起作用，而选择器件的右侧(包括右侧栅极接口)将像增强模式晶体管一样起作用。换句话说，对于双栅极化开关，左侧栅极是耗尽模式晶体管，而右侧栅极是增强模式晶体管。在其它实施例中，将沟道注入与到栅极材料的注入组合，以产生栅极氧化物厚度差和栅极材料的功函数差。栅极材料可以是掺杂的多晶硅。TFT右侧的到多晶硅栅极材料的栅极氧化物生长之前的高水平p型斜角注入，抬升栅极材料的功函数，抬升相关联的沟道的阈值，并且增加栅极氧化物厚度。在一些实施例中，TFT的高温退火期间的通过栅极氧化物的p型杂质的扩散，增加沟道中的p掺杂，并且进一步抬升增强侧阈值。在上述实施例中，选择器件的沟道的不对称性质，是相对于从第一/左侧栅极接口到第二/右侧栅极接口的沟道的方向不对称。
图37示出了每个具有两个栅极接口(例如第一栅极接口和第二栅极接口)的垂直定向选择器件1520、1522、1524、1526和1528。例如，描绘了选择器件1522包括具有较高阈值电压的增强模式侧1522e(左侧栅极接口处)和具有较低阈值电压的耗尽模式侧1522d(右侧栅极接口处)。在一个示例中，沟道的左侧(左侧栅极接口处)具有近似零伏的阈值电压，而沟道的右侧(右侧栅极接口处)具有近似3伏的阈值电压。在其它实施例中，可以使用其它值的阈值电压(例如分别为1伏和4伏)。类似地，开关1520的右侧具有高阈值电压，并且垂直定向选择器件1520的左侧具有低阈值电压。因此，当将行选择线582驱动到3伏时，开关1522的耗尽模式侧(左侧)接通，而垂直定向选择器件1520的增强模式侧(右侧)不接通。因此，选择局部位线1372，而不选择局部位线1370。假设选择了包括字线指1238、1242和1246(三个全部描绘了“+”，以指示选择了它们，而其它字线描绘了“-”，以指示未选择它们)的字线梳，选择位线1372使得能够对存储器元件1500进行存储器操作。注意，虽然图37没有包括标记，但是其它垂直定向选择器件也包括具有较高阈值电压的增强模式侧和具有较低阈值电压的耗尽模式侧。因此，在上面讨论的实施例中，多个选择线中的每个被定位在两个相邻的不对称垂直定向选择器件的栅极接口之间，并与其通信，并且对选择线施加选择信号仅使两个相邻的不对称垂直定向选择器件中的一个接通。
图38A和38B描绘了为了完成上面讨论的不对称开关而进行制造的步骤。上面讨论的图13提供了制造图10的结构的处理。为了做出图37的结构，在图13的处理的步骤612和614之间进行与图38A相关联的步骤和与图38B相关联的步骤。另外，如上面所讨论的进行图13的其余处理。在与图38A相关联的步骤中，以朝向右侧的角度进行高阈值电压增强模式斜角注入，使得包括氧化物520、栅极材料522和氧化物520的堆栈的左侧接收注入。在与图38B相关联的步骤中，进行向左侧倾斜的耗尽模式斜角注入，使得包括氧化物520、栅极材料522和氧化物520的堆栈的右侧接收注入。然后，处理根据图13的流程图继续。
图39、40和41提供操作图37的这种结构，以进行读取操作(图39)、设置操作(图40)和复位操作(图41)的示例。在图39-41的示例中，开关的耗尽模式侧具有负一伏的阈值电压，并且晶体管的增强模式侧具有四伏的阈值电压。在其它实施例中，如上面所讨论的，可以使用零伏和三伏以及其它阈值电压值。
参看图39，电路示出了三个垂直位线(LBL1、LBL2、LBL3)，其可以对应于图37的位线1370、1372和1374。图39还示出了四个字线WL1、WL2、WL1的下一个指和WL2的下一个指。在一个实施例中，字线WL1对应于图37的字线1240，字线WL2对应于字线1242。在一个实施例中，字线WL1在与包括字线WL2的第二字线梳交织的一个字线梳上。WL1的下一个指1244是与WL1相同的字线梳上的下一个字线。WL2的下一个指1246是包括WL2的字线梳上的下一个字线指。图39示出了存在多个水平的字线。在一个实施例中，存在16个水平的字线。图39示出了三个垂直定向选择器件1520、1522和1524。每个垂直定向选择器件用两个FET符号表示，对物理垂直定向选择的一侧进行注入，以获得耗尽模式阈值电压，并且对另一侧进行注入，以获得增强模式阈值电压。
在一个实施例中，可以将全局位线偏置在大约1.5伏(或者另一值)，而不是地。这使得未选择的垂直定向选择器件(例如1520和1524)保持关断。将全局位线偏置在1.5伏而不是地，相对于偏置在地的选择的字线(WLS)，在这种情况下是WL2，提供合适的Vread。还对未选择的字线施加在这种情况下是1.5伏的Vread。使用全局位线进行电流输送感测，例如，在箝位电路使全局位线保持在近似Vread的同时，来自选择的存储器元件的电流沿着全局位线传送到感测放大器电路。行选择线对于选择的行在1.5伏，对于未选择的行在0伏。
在例如希望在读取期间跨开关元件施加较低电压的其它实施例中，将选择的字线电压抬升到地以上，通常，选择的字线电压在0.2伏到Vread-0.2伏的范围内。依据耗尽模式阈值的幅值和其它因素，全局位线电压(Vread)可以高于或者低于1.5伏，以确保未选择的TFT器件不向全局位线导通任何显著的漏电流。
对选择的存储器元件(S)1500进行感测。带有H的存储器元件是半选择的，因为在选择字线或者位线中的一个的同时，不选择另一个控制线。因为既没有选择相关联的位线，也没有选择相关联的字线，因此带有U的存储器元件是未选择的。
图40示出了进行设置操作(将存储器元件设置为低电阻状态)的示例。在该示例中，将全局位线(GBL)偏置在1伏，而不是地。在这种情况下，还可以将VPP抬升1伏。行选择线对于选择的行在5伏，而对于未选择的行在0伏。仅选择的垂直定向选择器件(例如TFT1522)的耗尽模式侧接通。选择的字线在5伏。未选择的字线在3伏。字线的电压差小于或等于存储器元件的可逆电阻开关材料的编程阈值(2伏)。由于在未选择的位线上未选择的其它存储器元件(U)，半选择的存储器元件H经受小于2伏。在进行设置操作之前，位线浮置并且将朝向3伏的未选择的字线电压漂移。一些位线可能由于已经处于低电阻状态的存储器元件而达到3伏(如上所述)。垂直定向选择器件(例如TFT1522)将选择的垂直位线下拉到大约2.5伏或者更低，使得选择的存储器元件看到大于编程阈值。以这种方式，将选择的存储器元件(S)1500设置到低电阻状态。注意，电压可以基于可逆电阻开关材料、IR跌落和其它电路特点而改变。
图41示出了对图37的结构进行复位操作的示例。复位操作示例将跨选择的存储器元件(S)1500的电压的极性反转。现在，将全局位线偏置在5伏，并且行选择对于选择的行在5伏，而对于未选择的行在0伏。仅垂直定向选择器件1522的耗尽模式侧接通。选择的字线在0伏。未选择的字线在2伏。字线的电压差小于或等于可逆电阻开关材料的编程阈值(例如2伏)。由于与到半选择的存储区元件H的电流路径串联的未选择的存储器元件(U)的IR跌落，半选择的存储器元件H看到小于2伏的跌落。垂直定向选择器件1522将选择的位线上拉到大约2.5伏或者更高，使得选择的存储器元件(S)1500看到大于编程阈值。以这种方式，将选择的存储器元件(S)1500再编程到较高电阻状态。
双层选择线
图42是提供另一实施例的存储器的结构的截面图，该实施例考虑实现字线梳结构(或者其它类型的形状)的情况下的存储器系统的操作和存储器元件的正确选择。在图42的实施例(其可以包括字线梳结构或者其它形状)中，与图37的实施例相反，垂直定向选择器件是对称的。因此，每一侧的氧化物层是对称的。然而，图42的实施例包括两层的垂直定向选择器件和两层的行选择线。图42示出了包括1600b、1602b、1604b、1606b和1608b的第一层垂直定向选择器件。顶部和第二层垂直定向选择器件包括1600t、1602t、1604t、1606t和1608t。底部层的行选择线包括580b、582b、584b、586b、588b和590b。顶部层的行选择线包括580t、582t、584t、586t、588t和590t。
行选择线580t形成在580b的顶部。行选择线582t形成在行选择线580b的顶部。行选择线584t形成在行选择线584b的顶部。行选择线586t形成在行选择线586b的顶部。行选择线588t形成在行选择线588b的顶部。行选择线590t形成在行选择线590b的顶部。
垂直定向选择器件1600t形成在垂直定向选择器件1600b顶部，连接到垂直定向选择器件1600b，并且与垂直定向选择器件1600b串联。垂直定向选择器件1602t形成在垂直定向选择器件1602b顶部，连接到垂直定向选择器件1602b，并且与垂直定向选择器件1602b串联。垂直定向选择器件1604t形成在垂直定向选择器件1604b顶部，连接到垂直定向选择器件1604b，并且与垂直定向选择器件1604b串联。垂直定向选择器件1606t形成在垂直定向选择器件1606b顶部，连接到垂直定向选择器件1606b，并且与垂直定向选择器件1606b串联。垂直定向选择器件1608t形成在垂直定向选择器件1608b顶部，连接到垂直定向选择器件1608b，并且与垂直定向选择器件1608b串联。
在图42的实施例中，为了使全局位线1360与局部位线(1370、1372、1374、1376或者1378)中的一个通信，必须接通适当的局部位线下面的两个垂直定向选择器件。为了接通两个开关(顶部开关和底部开关)，接着必须接通顶部行选择线和底部行选择线。图42示出了通过驱动3伏而选择(“+”)的行选择线584t和选择(“+”)并且驱动3伏的行选择线582b。因此，垂直定向选择器件1602t和垂直定向选择器件1602b两者都接通。因为选择了行选择线584t，因此垂直定向选择器件604t也接通。因为垂直定向选择器件604b关断，因此未选择局部位线1374，并且局部位线1374不与全局位线1360通信。因为选择了行选择线582b，因此垂直定向选择器件1600b也接通。由于垂直定向选择器件1600t未接通，因此局部位线1370不连接到全局位线1360或者不与全局位线1360通信。以这种方式，仅选择了局部位线1372。将对存储器元件1620进行存储器操作。因此，在图42的结构中，通过选择两个垂直定向选择器件的堆栈的相对侧的顶部行选择线和底部行选择线，来选择局部位线。选择/激活的行选择线中的每个还连接到与希望的目标选择器件相邻的选择器件，例如，行选择线584t还连接到与选择器件1602t相邻的选择器件1604t。
图43是示出图42中的两行行选择线和垂直定向选择器件的框图。在一个实施例中，图42的结构在存储器系统中包括两倍量的行选择线。这可能增加占据宝贵的空间的多得多的信号线。如在图43中所描绘的，一种提议是连接存储器元件块内的两个行选择线。在一个实施例中，将对角的行选择线连接(例如用配线连接)在一起。例如，图43示出了行选择线582b用配线连接到行选择线584t。图43还示出了行选择线580b用配线连接到行选择线582t，行选择线584b用配线连接到行选择线586t，行选择线586b用配线连接到行选择线588t，以及行选择线588b用配线连接到行选择线590t。还可以使用用于将两个行选择线用配线连接在一起的其它布置。
图44示出了如何使用行选择线驱动器来实现图42和43的实施例。图44示出了四个存储器元件块和字线驱动器。字线驱动器包括nMOS晶体管1630、nMOS晶体管1632和pMOS晶体管1634。nMOS晶体管1630和源极和pMOS晶体管1634的源极连接到全局字线GWL。nMOS晶体管1630的漏极和pMOS晶体管1634的漏极连接到选择线582c。nMOS晶体管1632的漏极也连接到选择线582c，并且nMOS晶体管1632的源极连接到地。nMOS晶体管1630的栅极连接到信号线Row582c。nMOS晶体管1632和pMOS晶体管1634的栅极连接到信号线Row582cBar。因为Row582c驱动3v，并且Row582cBar处于地(GND)，因此经由pMOS晶体管1634将复合选择线582C拉到3v。
在块(例如字线断裂)之间，线582c是单个行选择线。在块内部或者下面，信号线582c分割为诸如行选择线582b和584t两个(或者更多个)信号线。以这种方式，行选择线582b用配线连接到行选择线584t。还可以做出用于用配线连接两个选择线的其它配置。
上述技术特征使得能够获得存储器元件的紧凑的连续网格阵列。为了本文献的目的，连续网格阵列是存在连接到位线两侧的存储器元件和连接到字线两侧的存储器元件的存储器阵列。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：基板；被定位在所述基板上方并且不在所述基板中的存储器元件的单片三维阵列；连接到所述存储器元件的字线；在所述基板中并且与所述字线通信的多个字线驱动器；所述基板中的多个位线驱动器；与所述位线驱动器通信的多个全局位线；在所述基板上方并且不在所述基板中的多个垂直定向位线，所述存储器元件与所述垂直定向位线以及所述字线组合形成连续网格；在所述基板上方并且不在所述基板中的多个垂直定向选择器件，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线；以及连接到所述垂直定向选择器件的多个选择线，所述选择线在所述基板上方并且不在所述基板中。
该非易失性存储系统的各种实施例包括以下内容的任意组合：所述字线驱动器被定位在所述存储器元件的单片三维阵列下面；在所述存储器元件的单片三维阵列下面并且在所述基板的顶部的金属层中，形成全局字线；所述垂直定向选择器件是三端子开关；每个垂直定向选择器件是晶体管；所述垂直定向选择器件是支柱形状的薄膜晶体管；所述垂直定向选择器件是具有垂直定向沟道的有源薄膜晶体管；所述垂直定向选择器件是支柱形状的薄膜晶体管；所述垂直定向位线是支柱；以及两个相邻的垂直定向选择器件共享公共栅极区域；所述字线被定位在所述存储器元件的单片三维阵列的不同垂直层处；所述多个垂直定向选择器件和所述多个选择线被定位在选择层中，所述选择层在所述存储器元件的单片三维阵列下方并且在金属层上方，所述金属层包括全局字线，并且被定位在所述基板顶部；所述选择层包括n+多晶硅层，所述n+多晶硅层在所述全局字线上方并且在所述多个垂直定向选择器件和所述多个选择线两者下方；所述存储器元件的一个集合包括可逆电阻开关材料的垂直定向层，所述垂直定向层在垂直定向位线旁边并且在多个字线旁边。
一个实施例包括一种操作非易失性存储系统的方法，该方法包括：对多个全局位线施加依赖于数据的信号；对字线的集合施加依赖于地址的信号，所述字线连接到存储器元件的单片三维阵列，所述存储器元件与所述字线和垂直定向位线形成连续网格，所述存储器元件的单片三维阵列被定位在基板上方并且不在基板中；对第一选择线施加使能信号，以接通多个垂直定向选择器件，所述垂直定向选择器件在所述基板上方并且不在所述基板中，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线，使得接通所述多个垂直定向选择器件向所述垂直定向位线提供来自所述全局位线的信号，所述垂直定向位线在所述基板上方并且不在所述基板中；以及响应于对所述多个全局位线施加依赖于数据的信号、对所述字线的集合施加依赖于地址的信号和对所述第一选择线施加所述使能信号，进行一个或更多个存储器操作。
该操作方法的一些实施例包括：对连接到在所述基板上方并且不在所述基板中的其它垂直定向选择器件的其它选择线施加禁用信号，使得所述其它垂直定向选择器件不接通。
一个实施例包括一种制造非易失性存储器的方法，该方法包括：在基板的顶部增加一个或更多个器件和信号线；在所述一个或更多个器件和信号线上方增加选择层，所述增加选择层包括：在所述基板上方并且不在所述基板中增加选择线并且增加垂直定向选择器件；以及在所述选择层上方增加单片三维阵列，所述单片三维阵列包括形成连续网格的字线、垂直定向位线和存储器元件；所述垂直定向选择器件连接到所述垂直定向位线、所述选择线和全局位线。
该制造方法的各个实施例包括以下内容的任意组合：其中，所述增加选择线包括：沉积下氧化物层；在所述下氧化物层顶部沉积栅极材料；在所述栅极材料顶部沉积上氧化物层；以及在所述下氧化物层、所述栅极材料和所述上氧化物层中刻蚀沟槽；其中，所述增加垂直定向选择器件包括：沉积热氧化物材料；沉积侧壁间隔物；刻蚀沟槽；用p-多晶硅填充所述沟槽；进行n+源极注入，以在所述多晶硅的顶部创建n+区域；以及进行热退火，以在所述多晶硅的底部创建n+区域；在沉积所述下氧化物层之前增加n+多晶硅层，所述热退火激活所述p-多晶硅和所述n+多晶硅层之间的结，使得由于来自所述n+多晶硅层的n+注入的扩散，所述p-多晶硅具有以n+掺杂的其底部端，以形成垂直定向选择器件的漏极；其中，所述增加垂直定向选择器件包括：增加n+多晶硅层；在信号线的两侧并且在垂直定向位线要占据的位置下方刻蚀沟槽；用p-多晶硅填充所述沟槽；进行n+源极注入，以在所述多晶硅的顶部创建n+区域；以及进行热退火，以在所述多晶硅的底部创建n+区域，在进行所述热退火之后，在所述多晶硅的上方增加所述垂直定向位线；其中，所述增加垂直定向选择器件包括：在信号线的两侧并且在垂直定向位线要占据的位置下方刻蚀沟槽；用第一类型的多晶硅填充所述沟槽；在所述第一类型的多晶硅顶部创建第二类型的多晶硅区域；以及在所述第一类型的多晶硅底部创建第二类型的区域，在所述多晶硅底部创建所述第二类型的区域之后，在所述多晶硅上方增加所述垂直定向位线。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：基板；被定位在所述基板上方并且不在所述基板中的存储器胞元的单片三维存储器阵列；连接到所述存储器胞元的字线；在所述基板中并且与所述字线通信的多个字线驱动器；所述基板中的多个位线驱动器；连接到所述位线驱动器的多个全局位线；在所述基板上方并且不在所述基板中的多个垂直定向位线，所述垂直定向位线连接到所述存储器胞元；在所述基板上方、而不在所述基板中的多个垂直定向选择器件，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线；以及连接到所述选择器件的多个选择线，每个选择器件被定位在所述选择线中的两个之间，使得能够由两个相邻选择线中的任意一个控制每个选择器件。
该非易失性存储系统的各种实施例包括以下内容的任意组合：通过使用相对于存储器胞元在连接到所述存储器胞元的特定垂直定向位线的相对侧的选择线，选择所述特定垂直定向位线正下方的垂直定向选择器件，来访问所述存储器胞元；非易失性开关材料的垂直定向层，所述非易失性开关材料的垂直定向层在所述垂直定向位线的两侧中的每一侧，使得存储器胞元形成在所述垂直定向位线的两侧，所述垂直定向选择器件被定位在所述垂直定向位线正下方，通过使用在特定垂直定向位线的两侧中的第二侧的选择线，选择在所述特定垂直定向位线正下方的垂直定向选择器件，访问在所述特定垂直定向位线的两侧中的第一侧的特定存储器胞元；每个选择线被定位在两个垂直定向选择器件之间，使得每个选择线能够驱动任意一个垂直定向选择器件；对于特定垂直定向选择器件，两个相邻的选择线两者都能够用作栅极信号，使得所述特定垂直定向选择器件被双栅极化；特定垂直定向位线能够通过所述选择线中的两个连接到所述全局位线中的一个；所述垂直定向选择器件是具有垂直定向沟道的有源薄膜晶体管；所述多个垂直定向选择器件和所述多个选择线被定位在选择层中，所述选择层在所述存储器胞元的单片三维阵列下方并且在金属层上方，所述金属层包括全局字线，并且被定位在所述基板顶部；通过使用各个垂直定向位线两侧的选择线，选择相关联的垂直定向选择器件，来访问存储器胞元。
一个实施例包括一种操作非易失性存储系统的方法，该方法包括：基于数据模式，对选择的全局位线施加选择的位线电压；对相对于选择的存储器元件在相关联的垂直定向位线的相对侧的特定选择线施加选择信号；对选择的字线施加选择的字线电压；以及响应于所述选择的字线电压和所述选择的位线电压，进行存储器操作。
该操作方法的各个实施例包括以下内容的任意组合：在施加所述选择的位线电压之前，对未选择的字线施加未选择的字线电压；以及在施加所述选择的位线电压之前，对全局位线施加未选择的位线电压；在施加所述未选择的字线电压之后，将垂直定向位线浮置，使得所述垂直定向位线朝向所述未选择的字线电压漂移；施加用于防止选择其它选择线的信号；所述特定选择线是在基板上方并且不在基板中的多个选择线中的一部分；所述多个选择线连接到在所述基板上方并且不在所述基板中的多个垂直定向选择器件，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线，每个垂直定向选择器件被定位在各个垂直定向位线正下方；以及对所述特定选择线施加所述选择信号，接通各个垂直定向选择器件，并且将特定垂直定向位线连接到特定全局位线；所述多个选择线包括在所述特定垂直定向位线和所述垂直定向选择器件的第一侧的所述特定选择线；所述多个选择线包括在所述特定垂直定向位线和所述垂直定向选择器件的相对的第二侧的另一选择线；以及所选择的存储器胞元在所述特定垂直定向位线和所述垂直定向选择器件的第二侧。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：基板；被定位在所述基板上方并且不在所述基板中的单片三维存储器阵列的存储器胞元；连接在一起并且连接到所述存储器胞元的集合的多个字线；在所述基板中、在所述存储器胞元的集合下方并且与连接在一起的所有所述字线通信的字线驱动器；多个全局位线；连接到存储器胞元的阵列的多个垂直定向位线；在所述基板上方、而不在所述基板中的多个垂直定向选择器件，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线，当激活所述垂直定向选择器件时，所述垂直定向位线与所述全局位线通信。
该非易失性存储系统的各种实施例包括以下内容的任意组合：所述存储器胞元的集合在公共块中；所述字线驱动器被定位在所述公共块下面；所述单片三维存储器阵列的存储器胞元包括多个水平上的存储器胞元；以及所述连接在一起的字线在公共平面上，并且所述存储器胞元的集合在公共水平上；所述连接在一起的字线形成梳形；所述梳形包括脊、第一侧的指和第二侧的指；所述连接在一起的字线的第一集合是所述第一侧的指；以及所述连接在一起的字线的第二集合是所述第二侧的指；作为所述第一侧的指的所述字线的第一集合连接到第一块中的存储器胞元；以及作为所述第二侧的指的所述字线的第二集合连接到第二块中的存储器胞元，所述第一块在所述第二块旁边；多个垂直定向位线在所述字线的第一集合的两个相邻的字线之间；所述连接在一起的字线形成第一结构；所述非易失性存储系统还包括连接在一起的附加字线，以在梳形中形成第二结构；以及所述第一结构的字线与所述第二结构的字线交织；连接到垂直定向位线的存储器胞元在所述第一结构的字线和所述第二结构的字线之间；所述字线驱动器是与所述连接在一起的字线的总和相同的大小；连接到所述垂直定向选择器件的多个选择线，所述多个垂直定向位线在所述基板上方并且不在所述基板中，所述多个垂直定向选择器件在所述基板上方并且不在所述基板中，所述存储器胞元与所述垂直定向位线和所述字线组合形成连续网格。
一个实施例包括一种对非易失性存储系统进行存储器操作的方法，该方法包括：对多个字线施加公共信号，并且将垂直定向位线浮置，使得所述垂直定向位线朝向所述公共信号漂移；对全局位线施加一个或更多个信号；接通垂直定向选择器件，以将选择的垂直定向位线连接到相应的全局位线；以及使用公共字线驱动器，对连接在一起并且连接到单片三维阵列的选择的存储器胞元的字线的选择的集合，施加新信号。
该操作方法的各个实施例包括以下内容的任意组合：所述连接在一起的字线的选择的集合形成梳形；所述梳形包括脊、第一侧的指和第二侧的指；所述字线的所述选择的集合的第一集合是所述第一侧的指；所述字线的所述选择的集合的第二集合是所述第二侧的指；以及所述选择的垂直定向位线和所述第一侧的指连接到所述选择的存储器胞元；所述公共字线驱动器被定位在所述选择的存储器胞元下方；未选择的垂直定向位线保持浮置，以进行自偏置，并避免干扰；所述公共信号是编程电压的幅值的一半；在对全局位线施加一个或更多个信号之前，对所述全局位线施加未选择的电压；以及选择的垂直定向位线朝向依赖于数据的信号中的一个或更多个移动；对所述字线的选择的集合施加所述新信号包括：将所述字线的选择的集合下拉到地；在接通垂直定向选择器件之后，进行对所述字线的选择的集合施加所述新信号；以及在接通垂直定向选择器件之前，进行对所述字线的选择的集合施加所述新信号。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：基板；被定位在所述基板上方并且不在所述基板中的存储器元件的单片三维存储器阵列，以块为单位布置所述存储器元件；连接到所述存储器元件的多个字线，作为连接的字线的组布置所述字线；多个全局字线，每个全局字线连接到块中的所述组中的一个；在所述基板中、在所述存储器元件下方并且与所述组通信的字线驱动器；所述基板中的多个位线驱动器；连接到所述位线驱动器的多个全局位线；在所述基板上方并且不在所述基板中的多个垂直定向位线；连接到所述垂直定向位线和所述全局位线的多个选择器件，存储器元件的每个块连接到所述选择器件的不同子集；多个行选择线，每个行选择线连接到多个块的选择器件的子集；以及在所述基板中的行选择线驱动器，每个行选择线驱动器驱动行选择线。
该非易失性存储系统的各种实施例包括以下内容的任意组合：每个行选择线跨越所述存储器元件的多个块；一个字线的扇出大于一个垂直定向位线的扇出；一个行选择线驱动器的扇出大于所述一个字线的扇出；以及一个全局位线的扇出和一个全局字线的扇出两者大于所述一个行选择线驱动器的扇出；所述多个选择器件是在所述基板上方并且不在所述基板中的垂直定向选择器件；连接的字线的每个组包括连接到两个块中的存储器元件的字线；所述存储器元件的单片三维存储器阵列包括在多个水平上的存储器元件；以及连接的字线的每个组包括在共同水平上的字线；连接的字线的组形成梳形；所述梳形包括脊、第一侧的指和第二侧的指；各个组的字线的第一集合是所述第一侧的指；各个组的字线的第二集合是所述第二侧的指；所述行选择线驱动器被定位在所述存储器元件下面；以及所述行选择线驱动器被定位在存储器元件的块之间；所述存储器元件包括包含由多个块组成的第一集合的块的多个集合；所述行选择线驱动器的子集以分布的方式被定位在所述由多个块组成的第一集合的各个块之间；以及所述行选择线驱动器的子集连接到行选择线的集合，所述行选择线的第一集合连接到所述垂直定向选择器件，所述垂直定向选择器件连接到所述由多个块组成的第一集合的所有块的垂直定向位线；所述存储器元件包括包含由多个块组成的第一集合的块的多个集合；所述行选择线驱动器的第一子集被定位在所述由多个块组成的第一集合的第一侧；所述行选择线驱动器的第二子集被定位在所述由多个块组成的第一集合的第二侧；以及所述行选择线驱动器的第一子集和所述行选择线驱动器的第二子集连接到行选择线的第一集合，所述行选择线的第一集合连接到所述垂直定向选择器件，所述垂直定向选择器件连接到所述由多个块组成的第一集合的所有块的垂直定向位线；所述存储器元件包括包含由多个块组成的第一集合的块的多个集合；所述行选择线驱动器的子集被定位在所述由多个块组成的第一集合的中间；以及所述行选择线驱动器的子集连接到行选择线的集合，所述行选择线的集合连接到所述垂直定向选择器件，所述垂直定向选择器件连接到所述由多个块组成的第一集合的所有块的垂直定向位线。
一个实施例包括一种操作存储器元件的单片三维存储器阵列的方法，所述存储器元件的单片三维存储器阵列被定位在基板上方并且不在基板中，以块为单位布置所述存储器元件。该方法包括：在字线和全局位线上驱动信号；使用行选择线驱动器，对多个行选择线施加信号；基于对所述行选择线施加的信号激活多个选择器件，存储器元件的每个块连接到所述选择器件的不同子集，每个行选择线连接到多个块的选择器件的子集；以及使用所述选择器件，从所述全局位线向在所述基板上方并且不在所述基板中的垂直定向位线传送信号。
该操作方法的各个实施例包括以下内容的任意组合：每个行选择线跨越所述存储器元件的多个块；一个字线的扇出大于一个垂直定向位线的扇出；一个行选择线驱动器的扇出大于所述一个字线的扇出；以及一个全局位线的扇出和一个全局字线的扇出两者大于所述一个行选择线驱动器的扇出；所述多个选择器件是在所述基板上方并且不在所述基板中的垂直定向选择器件，作为连接的字线的组布置所述字线；以及连接的字线的每个组包括连接到两个块中的存储器元件的字线；连接的字线的组形成梳形；所述梳形包括脊、第一侧的指和第二侧的指；各个组的字线的第一集合是所述第一侧的指；各个组的字线的第二集合是所述第二侧的指。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：以块为单位布置的单片三维存储器阵列的存储器胞元，所述存储器阵列包括块之间的间隙；连接到所述存储器胞元的多个字线；连接到所述存储器胞元的多个垂直定向位线；多个全局位线；在基板上方并且不在基板中的多个垂直定向选择器件，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线，并且选择性地使所述垂直定向位线与所述全局位线通信；连接到并且用于控制所述垂直定向选择器件的多个行选择线；以及连接到并且驱动所述行选择线的行选择线驱动器，每个行选择线驱动器包括分布在块之间的不同间隙中的多个部件。
该非易失性存储系统的各种实施例包括以下内容的任意组合：每个行选择线驱动器包括分布在块之间的不同间隙中的三个晶体管；每个行选择线驱动器包括分布在块之间的相邻间隙中的多个部件；不同的选择线驱动器的部件被定位在块之间的交错的间隙中；所述块之间的间隙是字线断裂；以及所述行选择线驱动器中的每个包括被定位在不同字线断裂中的三个晶体管；仅与所述行选择线正交的一个信号线位于所述间隙中；针对所述行选择线驱动器，所述间隙中的每个包括来自所述行选择线驱动器中的一个的仅仅一个部件；每个行选择线驱动器的源极输入是所述全局字线中的一个；被定位在仅在与PMOS晶体管的其它相邻间隙之间的间隙中的电源线；以及被定位在仅在与NMOS晶体管的其它相邻间隙之间的间隙中的地线；所述行选择线驱动器在所述基板中；所述存储器胞元在所述基板上方并且不在所述基板中；所述垂直定向位线在所述基板上方并且不在所述基板中；以及所述垂直定向选择器件在所述基板上方并且不在所述基板中；所述行选择线驱动器中的每个包括第一nmos晶体管、第二nmos晶体管和pmos晶体管；所述第一nmos晶体管连接在相关联的全局字线和相关联的行选择线之间；所述pmos晶体管连接在所述相关联的全局字线和所述相关联的行选择线之间；以及所述第二nmos晶体管连接在所述相关联的行选择线和地之间；当选择了所述相关联的全局字线，并且选择了所述相关联的行选择线时，电流从所述相关联的全局字线通过所述pmos晶体管流到所述相关联的行选择线；当未选择所述相关联的全局字线，而选择了所述相关联的行选择线时，所述相关联的全局字线通过所述第一nmos晶体管将所述相关联的行选择线下拉到地；以及当未选择所述相关联的行选择线时，通过所述第二nmos晶体管将所述相关联的行选择线下拉到地；所述字线包括字线的组，字线的每个组包括连接在一起的多个字线；以及行选择线连接到所述垂直定向选择器件的集合，所述垂直定向选择器件连接到所述垂直定向位线的集合，所述垂直定向位线连接到还仅连接到字线的特定组中的一个字线的存储器胞元；每个行选择线连接到所述多个块的选择器件的子集；以及所述存储器胞元与所述垂直定向位线和所述字线组合，形成连续网格。
一个实施例是一种操作非易失性存储系统的方法，所述非易失性存储系统包括以块为单位布置的单片三维存储器阵列的存储器胞元，所述存储器阵列包括块之间的间隙，并且所述系统包括连接到所述存储器胞元的多个字线和连接到所述存储器胞元的多个垂直定向位线。该方法包括：在所述字线和全局位线上驱动信号；以及使用由行选择线控制的垂直定向选择器件选择性地将所述全局位线连接到所述垂直定向位线，所述选择性地连接包括使用行选择线驱动器来驱动所述行选择线，使用特定行选择线驱动器包括控制分布在所述块之间的不同间隙中的部件。
该操作方法的各个实施例包括以下内容的任意组合：当选择了相关联的全局字线，并且选择了相关联的行选择线时，电流从所述相关联的全局字线通过所述pmos晶体管流到所述相关联的行选择线；当未选择所述相关联的全局字线，而选择了所述相关联的行选择线时，所述相关联的全局字线通过所述第一nmos晶体管将所述相关联的行选择线下拉到地；以及当未选择所述相关联的行选择线时，通过所述第二nmos晶体管将所述相关联的行选择线下拉到地；针对所述行选择线驱动器，所述间隙中的每个仅包括来自一个行选择线驱动器的一个部件；所述行选择线驱动器在所述基板中；所述存储器胞元在所述基板上方并且不在所述基板中；所述垂直定向位线在所述基板上方并且不在所述基板中；以及所述垂直定向选择器件在所述基板上方并且不在所述基板中；所述行选择线驱动器中的每个包括第一nmos晶体管、第二nmos晶体管和pmos晶体管；所述第一nmos晶体管连接在相关联的全局字线和相关联的行选择线之间；所述pmos晶体管连接在所述相关联的全局字线和所述相关联的行选择线之间；以及所述第二nmos晶体管连接在所述相关联的行选择线和地之间。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：基板；被定为在所述基板上方并且不在所述基板中的单片三维存储器阵列的存储器胞元；连接在一起并且连接到所述存储器胞元的子集的多个字线；多个全局位线；连接到所述存储器胞元的多个垂直定向位线，所述存储器胞元与所述垂直定向位线和所述字线组合，形成连续网格；在所述基板上方并且不在所述基板中的多个双栅极化垂直定向选择器件，所述双栅极化垂直定向选择器件连接到所述垂直定向位线和所述全局位线，当激活所述双栅极化垂直定向选择器件时，所述垂直定向位线与所述全局位线通信；以及连接到所述双栅极化垂直定向选择器件的两个栅极的多个选择线，每个垂直定向选择器件连接到所述选择线中的两个，使得所述两个选择线两者都必须针对要激活的各个双栅极化垂直定向选择器件驱动“on”信号。
该非易失性存储系统的各种实施例包括以下内容的任意组合：每个垂直定向选择器件被定位在所述选择线中的两个之间；所述双栅极化垂直定向选择器件各自包括掺杂的沟道区域，使得为了满足所述双栅极化垂直定向选择器件的阈值电压并且电流在所述沟道中流动，需要来自所述两个选择线中的两个的“on”电压；所述双栅极化垂直定向选择器件是具有垂直定向沟道和两个栅极接口的晶体管；以块为单位布置所述存储器胞元；所述存储器阵列包括块之间的间隙；以及每个行选择线驱动器包括分布在块之间的不同间隙中的多个部件；所述行选择线驱动器中的每个包括第一nmos晶体管、第二nmos晶体管和pmos晶体管；所述第一nmos晶体管连接在相关联的全局字线和相关联的行选择线之间；所述pmos晶体管连接在所述相关联的全局字线和所述相关联的行选择线之间；以及所述第二nmos晶体管连接在所述相关联的行选择线和地之间；以块为单位布置所述存储器胞元；存储器胞元的每个块连接到所述双栅极化垂直定向选择器件的不同子集；以及每个行选择线连接到多个块的双栅极化垂直定向选择器件；所述连接在一起的字线形成梳形；所述梳形包括脊、第一侧的指和第二侧的指；所述连接在一起的字线的第一集合是所述第一侧的指；以及所述连接在一起的字线的第二集合是所述第二侧的指；作为所述第一侧的指的所述字线的第一集合连接到第一块中的存储器胞元；以及作为所述第二侧的指的所述字线的第二集合连接到第二块中的存储器胞元，所述第一块在所述第二块旁边。
一个实施例包括一种操作存储系统的方法，所述存储系统包括被定为在相关联的基板上方并且不在所述基板中的单片三维存储器阵列的存储器胞元，以块为单位布置所述存储器胞元，垂直定向位线和字线连接到所述存储器胞元。该方法包括：对未选择的字线施加未选择的字线电压；基于数据模式，对全局位线施加一个或更多个选择的位线电压，垂直定向位线和全局位线连接到双栅极化垂直定向选择器件；对特定垂直定向位线两侧的行选择线施加一个或更多个选择信号，以激活连接到所述特定垂直定向位线的各个双栅极化垂直定向选择器件，以便使所述特定垂直定向位线与各个全局位线通信；以及对连接到选择的存储器胞元的选择线的字线施加选择的字线电压，所述选择的存储器胞元也连接到所述特定垂直定向位线，所述施加选择的字线电压和所述施加一个或更多个选择的位线电压，使得所述选择的存储器胞元经受存储器操作。
该操作方法的各个实施例包括以下内容的任意组合：还包括：对其它行选择线施加信号，以防止激活连接到未选择的位线的双栅极化垂直定向选择器件；还包括：将所述特定垂直定向位线两侧的行选择线连接在所述各个双栅极化垂直定向选择器件的不同栅极接口；对所述各个双栅极化垂直定向选择器件的沟道进行掺杂，使得所述各个双栅极化垂直定向选择器件仅在激活两个连接的行选择线的情况下接通；包括所述选择的字线的多个所述字线连接在一起，使得对所述选择的字线施加所述选择的字线电压，还使得对连接在一起的全部多个字线施加所述选择的字线电压，所述存储器胞元与所述垂直定向位线和所述字线组合形成连续网格，双栅极化垂直定向选择器件和垂直定向位线在所述基板上方并且不在所述基板中；所述存储器阵列包括块之间的间隙；以及每个行选择线驱动器包括分布在块之间的不同间隙中的多个晶体管；还包括：在对全局位线施加一个或更多个选择的位线电压之前，对所述全局位线施加未选择的位线电压；还包括：在对全局位线施加所述未选择的位线电压时，将所述垂直定向位线浮置，使得连接到浮置的垂直定向位线的存储器胞元朝向所述未选择的位线电压漂移。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：单片三维存储器阵列的存储器胞元；连接到所述存储器胞元的字线；连接到所述存储器胞元的多个垂直定向位线；多个全局位线；连接到所述全局位线的第一组选择器件；连接到所述垂直定向位线和所述第一组选择器件的第二组选择器件，所述第一组选择器件在第一水平上，并且所述第二组选择器件在所述第一水平上方的第二水平上；以及连接到所述第一组选择器件和所述第二组选择器件的选择线。
该非易失性存储系统的各种实施例包括以下内容的任意组合：所述第一组选择器件中的每个选择器件在所述第二组选择器件中的相应的选择器件顶部；所述第一组选择器件中的每个选择器件连接到所述第二组选择器件中的相应的选择器件；所述第一组选择器件中的每个选择器件与所述第二组选择器件中的相应的选择器件串联；所述第一组选择器件中的每个选择器件包括两个栅极接口；所述第二组选择器件中的每个选择器件包括两个栅极接口；以及所述选择线包括各自连接到所述第一组选择器件的两个栅极接口的第一组选择线和各自连接到所述第二组选择器件的两个栅极接口的第二组选择线，所述第一组选择线在所述第一水平上，并且所述第二组选择线在所述第二水平上；通过接通所述第一组选择器件中的第一选择器件和所述第二组选择器件中的第二选择器件，使得所述第一选择器件连接到特定全局位线，并且所述第二选择器件连接到特定垂直定向位线，第一选择器件连接到所述第二选择器件，使所述特定垂直定向位线与所述特定全局位线通信；以及接通所述第一选择器件和所述第二选择器件包括：选择所述第一组选择线中的第一选择线和所述第二组选择线中的第二选择线，所述第一选择线相对于所述第二选择线处在所述第一选择器件和所述第二选择器件的相对侧；选择线的对角对连接在一起，每个对角对包括所述第一组选择线中的一个选择线和所述第二组选择线中的在串联连接的选择器件对的相对侧的一个选择线；通过选择所述第一组选择线中的第一选择线和所述第二组选择线中的第二选择线，使得所述第一选择线相对于所述第二选择线处于串联连接的选择器件对的相对侧，使特定垂直定向位线与特定全局位线通信；将所述存储器胞元分组为块；在块之间，选择线作为单个信号线存在；以及在块下面，选择线分割为包括第一线和第二线的多个信号线，所述第一线连接到所述第一组选择器件中的选择器件，所述第二线连接到所述第二组选择器件中的选择器件；行选择线驱动器，以块为单位布置所述存储器胞元，所述存储器阵列包括块之间的间隙，并且每个行选择线驱动器包括分布在块之间的不同间隙中并且连接到所述间隙中的选择线的多个部件；基板，所述单片三维存储器阵列的存储器胞元被定位在所述基板上方并且不在所述基板中，所述垂直定向位线被定位在所述基板上方并且不在所述基板中，所述第一组选择器件和所述第二组选择器件是在所述基板上方并且不在所述基板中的垂直定向选择器件，字线的组连接在一起；通过接通所述第一组选择器件中的第一选择器件和所述第二组选择器件中的第二选择器件，使得所述第一选择器件连接到特定全局位线，并且所述第二选择器件连接到特定垂直定向位线，第一选择器件连接到所述第二选择器件，使所述特定垂直定向位线与所述特定全局位线通信；接通所述第一选择器件和所述第二选择器件包括：选择第一选择线和第二选择线，所述第一选择线相对于所述第二选择线处在所述第一选择器件和所述第二选择器件的相对侧；以及所述第一选择线还连接到与所述第一选择器件相邻的另一选择器件，所述第二选择线还连接到与所述第二选择器件相邻的另一选择器件。
一个实施例包括一种操作存储系统的方法，所述存储系统包括单片三维存储器阵列的存储器胞元，垂直定向位线和字线连接到所述存储器胞元。该方法包括：对连接到选择的存储器胞元的字线施加选择的字线电压，选择的垂直定向位线还连接到所述选择的存储器胞元；基于数据模式，对选择的全局位线施加选择的位线电压，所述全局位线经由连接到所述全局位线的第一组选择器件以及连接到所述垂直定向位线和所述第一组选择器件的第二组选择器件，与所述垂直定向位线通信，所述第一组选择器件在第一水平上，并且所述第二组选择器件在所述第一水平上方的第二水平上；通过对连接到所述第一组选择器件中的第一选择器件的第一选择线施加第一选择信号，并且对连接到所述第二组选择器件中的第二选择器件的第二选择线施加第二选择信号，来接通所述第一选择器件和所述第二选择器件，所述第一选择线相对于所述第二选择线处在堆栈的相对侧，其中，所述堆栈包括串联连接在一起的所述第一选择器件和所述第二选择器件；以及响应于所述选择的位线电压和所述选择的字线电压，在所述选择的存储器胞元中进行存储器操作。
该操作方法的各个实施例包括以下内容的任意组合：所述第一选择线还连接到与所述第一选择器件相邻的另一选择器件，所述第二选择线还连接到与所述第二选择器件相邻的另一选择器件；以及对所述选择的字线施加所述选择的字线电压包括对连接的字线的组施加所述选择的字线电压；在施加所述选择的字线电压之前，对未选择的字线施加未选择的字线电压；在施加所述选择的位线电压之前，对全局位线施加未选择的位线电压；以及在施加所述未选择的字线电压之后，将垂直定向位线浮置，使得所述垂直定向位线朝向所述未选择的字线电压漂移；以块为单位布置所述存储器胞元，并且所述存储器阵列包括块之间的间隙；以及对第一选择线施加第一选择信号包括从所述间隙中的部件驱动所述第一选择线。
一个实施例包括一种非易失性存储系统，该非易失性存储系统包括：基板；被定为在所述基板上方并且不在所述基板中的单片三维存储器阵列的存储器胞元；连接到所述存储器胞元的字线；在所述基板上方并且不在所述基板中的多个垂直定向位线，所述垂直定向位线连接到所述存储器胞元；多个全局位线；在所述基板上方并且不在所述基板中的多个不对称垂直定向选择器件，所述不对称垂直定向选择器件连接到所述垂直定向位线和所述全局位线，所述不对称垂直定向选择器件具有第一栅极接口和第二栅极接口；以及连接到所述选择器件的多个选择线，每个不对称垂直定向选择器件使所述选择线中的一个连接到各个不对称垂直定向选择器件的所述第一栅极接口，并且使所述选择线中的另一个连接到各个不对称垂直定向选择器件的所述第二栅极接口。
该非易失性存储系统的各种实施例包括以下内容的任意组合：每个不对称垂直定向选择器件包括不对称地掺杂的沟道；每个不对称垂直定向选择器件包括不对称沟道；每个不对称垂直定向选择器件包括具有在所述第一栅极接口处的第一侧和在所述第二栅极接口处的第二侧的沟道，所述第一侧具有与所述第二侧不同的阈值电压；包括所述第一栅极接口的不对称垂直定向选择器件的第一侧像耗尽模式晶体管一样起作用，并且包括所述第二栅极接口的所述不对称垂直定向选择器件的第二侧像增强模式晶体管一样起作用；每个不对称垂直定向选择器件包括增强模式侧和耗尽模式侧；多个所述选择线中的每个被定位在两个相邻的不对称垂直定向选择器件的栅极接口之间，并且与所述栅极接口通信，对所述选择线施加选择信号仅使两个相邻的不对称垂直定向选择器件中的一个接通；所述不对称垂直定向选择器件是具有垂直定向沟道的有源薄膜晶体管；所述字线包括字线的组，字线的每个组包括连接在一起的多个字线；以及每个选择线连接到所述不对称垂直定向选择器件的集合，所述不对称垂直定向选择器件连接到所述垂直定向位线的集合，所述垂直定向位线连接到还仅连接到字线的特定组中的一个字线的存储器胞元；所述存储器胞元与所述垂直定向位线和所述字线组合形成连续网格；行选择线驱动器，以块为单位布置所述存储器胞元，所述存储器阵列包括块之间的间隙，并且每个行选择线驱动器包括分布在块之间的不同间隙中的多个部件；每个不对称垂直定向选择器件包括在所述第一栅极接口处的第一栅极氧化物和在所述第二栅极接口处的第二栅极氧化物，所述第一栅极氧化物具有与所述第二栅极氧化物不同的厚度；每个不对称垂直定向选择器件由于栅极材料功函数不同而不对称。
一个实施例包括一种制造非易失性存储器的方法，该方法包括：在基板的顶部增加一个或更多个器件和信号线；在所述一个或更多个器件和信号线上方增加选择层，所述增加选择层包括：增加选择线并且增加不对称垂直定向选择器件；以及在所述选择层上方增加单片三维阵列，所述单片三维阵列包括连接到存储器元件的字线和垂直定向位线；所述垂直定向选择器件连接到所述垂直定向位线、所述选择线和全局位线。
该制造方法的各个实施例包括以下内容的任意组合：其中，所述增加选择线包括：沉积下氧化物层；在所述下氧化物层顶部沉积栅极材料；在所述栅极材料顶部沉积上氧化物层；以及在所述下氧化物层、所述栅极材料和所述上氧化物层中刻蚀沟槽，以创建堆栈；沉积热氧化物材料；沉积侧壁间隔物；刻蚀沟槽；进行朝向第一角度的高阈值电压增强模式斜角注入，使得所述堆栈的第一侧接收所述高阈值电压增强模式斜角注入；进行朝向第二角度的耗尽模式斜角注入，使得所述堆栈的第二侧接收所述耗尽模式斜角注入；用p-多晶硅填充所述沟槽；进行n+源极注入，以在所述多晶硅的顶部创建n+区域；以及进行热退火，以在所述多晶硅的底部创建n+区域；还包括：在沉积所述下氧化物层之前增加n+多晶硅层，所述热退火激活所述p-多晶硅和所述n+多晶硅层之间的结，使得由于来自所述n+多晶硅层的n+注入的扩散，所述p-多晶硅具有以n+掺杂的其底部端，以形成垂直定向选择器件的漏极；其中，所述增加垂直定向选择器件包括：增加n+多晶硅层；在信号线的两侧并且在垂直定向位线要占据的位置下方刻蚀沟槽；进行朝向第一角度的高阈值电压增强模式斜角注入，使得选择线堆栈的第一侧接收所述高阈值电压增强模式斜角注入；进行朝向第二角度的耗尽模式斜角注入，使得所述堆栈的第二侧接收所述耗尽模式斜角注入；用p-多晶硅填充所述沟槽；进行n+源极注入，以在所述多晶硅的顶部创建n+区域；以及进行热退火，以在所述多晶硅的底部创建n+区域，在进行所述热退火之后，在所述多晶硅的上方增加所述垂直定向位线；其中，所述增加垂直定向选择器件包括：在信号线的两侧并且在垂直定向位线要占据的位置下方刻蚀沟槽；进行朝向第一角度的高阈值电压增强模式斜角注入，使得选择线堆栈的第一侧接收所述高阈值电压增强模式斜角注入；进行朝向第二角度的耗尽模式斜角注入，使得所述堆栈的第二侧接收所述耗尽模式斜角注入；用多晶硅填充所述沟槽。
一个实施例包括一种操作存储系统的方法，所述存储系统包括单片三维存储器阵列的存储器胞元，垂直定向位线和字线连接到所述存储器胞元。该方法包括：基于数据模式，对选择的全局位线施加选择的位线电压，所述全局位线经由多个不对称垂直定向选择器件与所述垂直定向位线通信，每个不对称垂直定向选择器件使多个选择线中的一个连接到各个不对称垂直定向选择器件的第一栅极接口，并且使所述选择线中的另一个连接到各个不对称垂直定向选择器件的所述第二栅极接口，所述第一栅极接口具有比所述第二栅极接口低的阈值电压；对连接到特定不对称垂直定向选择器件的所述第一栅极接口的特定选择线施加选择信号，所述特定不对称垂直定向选择器件连接到选择的垂直定向位线，所述选择的垂直定向位线连接到选择的存储器胞元；对连接到所述选择的存储器胞元的选择的字线施加选择的字线电压；以及响应于所述选择的字线电压和所述选择的位线电压，进行存储器操作。
该操作方法的各个实施例包括以下内容的任意组合：对所述选择的字线施加所述选择的字线电压包括对连接的字线的组施加所述选择的字线电压；并且还包括：在施加所述选择的位线电压之前，对未选择的字线施加未选择的字线电压；在施加所述选择的位线电压之前，对全局位线施加未选择的位线电压；以及在施加所述未选择的字线电压之后，将垂直定向位线浮置，使得所述垂直定向位线朝向所述未选择的字线电压漂移。
为了说明和描述的目的，呈现了前面的详细描述。不旨在穷尽或者局限于公开的精确形式。按照上面的教导，可以进行许多变形和变化。为了最好地解释所公开的技术的原理及其实际应用，而选择了所描述的实施例，由此使得本领域技术人员能够适合于预期的特定用途，最好地利用各种实施例中以及具有各种变形的技术。旨在范围由所附权利要求来限定。

Claims (22)

1.一种非易失性存储系统，包括：
基板；
被定位在所述基板上方并且不在所述基板中的存储器元件的单片三维阵列，所述阵列具有多个水平平面，每个水平平面填充有所述存储器元件的子集；
字线，布置在每个水平平面中，并且连接到相应的水平平面中的所述存储器元件；
在所述基板中并且与所述字线通信的多个字线驱动器；
所述基板中的多个位线驱动器；
与所述位线驱动器通信的多个全局位线；
在所述基板上方并且不在所述基板中的多个垂直定向位线，所述存储器元件与所述垂直定向位线以及所述字线组合形成连续网格使得在所述水平平面的相应水平平面中，至少一些垂直定向的位线中的每个连接到所述存储器元件的相邻的两个；
在所述基板上方并且不在所述基板中的多个垂直定向选择器件，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线；以及
连接到所述垂直定向选择器件的多个选择线，所述选择线在所述基板上方并且不在所述基板中。
2.根据权利要求1所述的非易失性存储系统，其中：
所述字线驱动器被定位在所述存储器元件的单片三维阵列下面。
3.根据权利要求1或2所述的非易失性存储系统，其中：
在所述存储器元件的单片三维阵列下面并且在所述基板的顶部上的金属层中，形成所述全局位线。
4.根据权利要求1或2所述的非易失性存储系统，其中：
所述垂直定向选择器件是三端子开关。
5.根据权利要求1或2所述的非易失性存储系统，其中：
每个垂直定向选择器件是晶体管。
6.根据权利要求1或2所述的非易失性存储系统，其中：
所述垂直定向选择器件是支柱形状的薄膜晶体管。
7.根据权利要求1或2所述的非易失性存储系统，其中：
所述垂直定向选择器件是具有垂直定向沟道的有源薄膜晶体管。
8.根据权利要求1或2所述的非易失性存储系统，其中：
所述垂直定向选择器件是支柱形状的薄膜晶体管。
9.根据权利要求1或2所述的非易失性存储系统，其中：
所述垂直定向位线是支柱；以及
两个相邻的垂直定向选择器件共享公共栅极区域。
10.根据权利要求1或2所述的非易失性存储系统，其中：
所述字线被定位在所述存储器元件的单片三维阵列的不同垂直层处。
11.根据权利要求1或2所述的非易失性存储系统，其中：
所述多个垂直定向选择器件和所述多个选择线被定位在选择层中，所述选择层在所述存储器元件的单片三维阵列下方并且在金属层上方，所述金属层包括所述全局位线并且被定位在所述基板的顶部。
12.根据权利要求11所述的非易失性存储系统，其中：
所述选择层包括n+多晶硅层，所述n+多晶硅层在所述全局位线上方并且在所述多个垂直定向选择器件和所述多个选择线两者的下方。
13.根据权利要求1或2所述的非易失性存储系统，其中：
所述存储器元件的一个集合包括可逆电阻开关材料的垂直定向层，所述垂直定向层在垂直定向位线旁边并且在多个字线旁边。
14.一种操作非易失性存储系统的方法，包括：
对多个全局位线施加依赖于数据的信号；
对字线的集合施加依赖于地址的信号，所述字线连接到存储器元件的单片三维阵列，所述存储器元件与所述字线以及垂直定向位线形成连续网格，所述存储器元件的单片三维阵列被定位在基板上方并且不在基板中；
对第一选择线施加使能信号，以接通多个垂直定向选择器件，所述垂直定向选择器件在所述基板上方并且不在所述基板中，所述垂直定向选择器件连接到所述垂直定向位线和所述全局位线，以使得接通所述多个垂直定向选择器件向所述垂直定向位线提供来自所述全局位线的信号，所述垂直定向位线在所述基板上方并且不在所述基板中；以及
响应于对所述多个全局位线施加依赖于数据的信号、对所述字线的集合施加依赖于地址的信号和对所述第一选择线施加所述使能信号，执行一个或更多个存储器操作。
15.根据权利要求14所述的方法，还包括：
对连接到处在所述基板上方并且不在所述基板中的其它垂直定向选择器件的其它选择线施加禁用信号，以使得所述其它垂直定向选择器件不接通。
16.一种制造非易失性存储器的方法，包括：
在基板的顶部上增加一个或更多个器件和信号线；
在所述一个或更多个器件和信号线上方增加选择层，所述增加选择层包括：在所述基板上方并且不在所述基板中增加选择线并且增加垂直定向选择器件；以及
在所述选择层上方增加单片三维阵列，所述单片三维阵列包括形成连续网格的字线、垂直定向位线和存储器元件，所述阵列具有多个水平平面，每个水平平面填充有所述存储器元件的子集，所述连续网格使得在所述水平平面的相应水平平面中，至少一些垂直定向的位线中的每个连接到所述存储器元件的相邻的两个；
所述垂直定向选择器件连接到所述垂直定向位线、所述选择线和全局位线。
17.根据权利要求16所述的方法，其中，所述增加选择线包括：
沉积下氧化物层；
在所述下氧化物层的顶部上沉积栅极材料；
在所述栅极材料的顶部上沉积上氧化物层；以及
在所述下氧化物层、所述栅极材料和所述上氧化物层中刻蚀沟槽。
18.根据权利要求16所述的方法，其中，所述增加垂直定向选择器件包括：
沉积热氧化物材料；
沉积侧壁间隔物；
刻蚀沟槽；
用p-多晶硅填充所述沟槽；
进行n+源极注入，以在所述p-多晶硅的顶部创建n+区域；以及
进行热退火，以在所述p-多晶硅的底部创建n+区域。
19.根据权利要求17所述的方法，其中，所述增加垂直定向选择器件包括：
沉积热氧化物材料；
沉积侧壁间隔物；
刻蚀沟槽；
用p-多晶硅填充所述沟槽；
进行n+源极注入，以在所述p-多晶硅的顶部创建n+区域；以及
进行热退火，以在所述p-多晶硅的底部创建n+区域。
20.根据权利要求19所述的方法，还包括：
在沉积所述下氧化物层之前增加n+多晶硅层，所述进行热退火激活在所述p-多晶硅和所述n+多晶硅层之间的结，以使得由于来自所述n+多晶硅层的n+注入的扩散，所述p-多晶硅具有以n+掺杂的底部端，以形成垂直定向选择器件的漏极。
21.根据权利要求18-20中任意一项所述的方法，其中，所述增加垂直定向选择器件包括：
增加n+多晶硅层；
在信号线的两侧并且在垂直定向位线要占据的位置下方刻蚀沟槽；
用p-多晶硅填充所述沟槽；
执行n+源极注入，以在所述多晶硅的顶部创建n+区域；以及
执行热退火，以在所述多晶硅的底部创建n+区域，在执行所述热退火之后，在所述p-多晶硅的上方增加所述垂直定向位线。
22.根据权利要求16或17所述的方法，其中，所述增加垂直定向选择器件包括：
在信号线的两侧并且在垂直定向位线要占据的位置下方刻蚀沟槽；
用第一类型的多晶硅填充所述沟槽；
在所述第一类型的多晶硅的顶部创建第二类型的多晶硅区域；以及
在所述第一类型的多晶硅的底部创建第二类型的区域，在所述多晶硅的底部创建所述第二类型的区域之后，在所述多晶硅上方增加所述垂直定向位线。
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