CN103887274A - 半导体封装件 - Google Patents

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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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Abstract

提供了一种半导体封装件，所述半导体封装件包括开口位于其中央区域中的封装基板和设置为与开口相邻的电路图案。第一半导体芯片位于封装基板上并且包括第一结合焊盘。一对第二半导体芯片横跨开口彼此分隔开并且安装在封装基板和第一半导体芯片之间。第二半导体芯片均包括第二结合焊盘。连接元件进一步被设置为将第二结合焊盘电连接到相应的第一结合焊盘。

Description

半导体封装件
本专利申请要求于2012年12月20日提交到韩国知识产权局的第10-2012-0149602号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用被包含于此。
技术领域
本发明构思的示例实施例涉及一种半导体装置，具体地说，涉及一种半导体封装件。
背景技术
制造轻质量、小尺寸、高速度、多功能、高性能和低成本的电子系统的趋势正在增长。响应于这种趋势，已经提出了多芯片堆叠封装技术和/或封装技术中的系统。在多芯片堆叠封装件或封装件中的系统中，可以在单个半导体封装件中执行多个半导体装置的一个或更多个功能。多芯片堆叠封装件或封装件中的系统可以具有比单个芯片封装件的厚度厚的厚度，而考虑到平面表面面积或“所占面积”（footprint）的方面，多芯片堆叠封装件或封装件中的系统可以具有与单个芯片封装件相似的尺寸。因此，多芯片堆叠封装件或封装件中的系统可以在具有高性能需求的较小的（例如，移动）装置（比如，像移动电话、笔记本电脑、存储卡、便携式摄像机等）中使用。
发明内容
本发明构思的示例实施例提供了一种具有提高的电特性的半导体封装件。
本发明构思的其它示例实施例提供了一种能够以低成本制造的半导体封装件。
根据本发明构思的示例实施例，一种半导体封装件可以包括封装基板、第一半导体芯片、一对第二半导体芯片和连接元件。封装基板包括：开口，布置在封装基板的中央区域中；电路图案，布置为与封装基板中的开口相邻。第一半导体芯片布置在封装基板上方，所述第一半导体芯片包括：第一集成电路；第一中央焊盘，设置在第一半导体芯片的中央区域中，所述第一中央焊盘布置在开口上方并通过第一线电连接到电路图案；多个第一结合焊盘，每个第一结合焊盘设置在第一半导体芯片的中央区域中并且与第一中央焊盘分隔开，第一结合焊盘电连接到第一集成电路。一对第二半导体芯片安装在封装基板和第一半导体芯片之间，所述第二半导体芯片彼此分隔开并位于开口的相对侧上，所述第二半导体芯片均包括：第二集成电路；多个第二结合焊盘，其中，第二结合焊盘布置为与每个第二半导体芯片的边缘部分相邻并且接近相应的第一结合焊盘，其中，第二结合焊盘电连接到第二集成电路。连接元件使第一结合焊盘电连接到第二结合焊盘。其中，第一半导体芯片的存储容量为每个第二半导体芯片的存储容量的大约两倍，其中，封装件的总存储容量为第一半导体芯片的存储容量的大约2n倍，其中，n为整数。
在示例实施例中，第一中央焊盘可以经由第一集成电路电连接到第一结合焊盘。
在示例实施例中，第一半导体芯片可以具有面对封装基板的第一表面和与第一表面相对的第二表面，第一中央焊盘和第一结合焊盘可以设置在第一表面上，第二半导体芯片均可以具有面对第一半导体芯片的第一表面的第三表面和与第三表面相对的第四表面，第二结合焊盘可以设置在第三表面上。
在示例实施例中，第二半导体芯片还可以包括设置在第二半导体芯片的中央区域中的第二中央焊盘，第二中央焊盘可以电连接到相应的第二集成电路，每个第二中央焊盘可以经由第二再分配层电连接到相应的一个或更多个第二结合焊盘。
在示例实施例中，每个第二集成电路可以电连接到相应的第二结合焊盘，在第二半导体芯片的中央区域中没有设置第二中央焊盘。
在示例实施例中，所述半导体封装件还可以包括一对第三半导体芯片和一对第四半导体芯片。所述一对第三半导体芯片在开口的相对侧上彼此分隔开并被布置在封装基板和第二半导体芯片之间，每个所述第三半导体芯片包括：第三集成电路；第三结合焊盘，位于每个第三半导体芯片的边缘部分并与开口相邻并且电连接到第三集成电路。一对第四半导体芯片在开口的相对侧上彼此分隔开并被布置在封装基板和第三半导体芯片之间，每个所述第四半导体芯片包括：第四集成电路；第四结合焊盘，位于每个第四半导体芯片的边缘部分并与开口相邻并且电连接到第四集成电路。第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的结合焊盘可以以侧连接方式或线连接方式彼此连接。
在示例实施例中，每个第三半导体芯片可以具有面对相应的第二半导体芯片的第五表面和与第五表面相对的第六表面，第三结合焊盘可以设置在第五表面上，每个第四半导体芯片可以具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，第四结合焊盘可以设置在第七表面上。
在示例实施例中，连接元件可以包括设置在第一半导体芯片和第二半导体芯片之间的第一凸块。
在示例实施例中，第一半导体芯片可以具有面对封装基板的第一表面和与第一表面相对的第二表面，第一中央焊盘和第一结合焊盘可以设置在第一表面上，每个第二半导体芯片可以具有面对第一半导体芯片的第一表面的第三表面和与第三表面相对的第四表面，第二结合焊盘可以设置在第四表面上。
在示例实施例中，连接元件可以包括第二线，第二半导体芯片可以朝封装基板的开口移动，以暴露第二半导体芯片的第二结合焊盘，第一结合焊盘在开口上方暴露。
在示例实施例中，所述半导体封装件还可以包括一对第三半导体芯片和一对第四半导体芯片。所述一对第三半导体芯片彼此分隔开并被布置在封装基板和第二半导体芯片之间，每个所述第三半导体芯片包括：第三集成电路；第三结合焊盘，布置在每个第三半导体芯片的边缘部分上并接近开口，所述第三结合焊盘电连接到第三集成电路。一对第四半导体芯片彼此分隔开并被布置在封装基板和第三半导体芯片之间，每个所述第四半导体芯片包括：第四集成电路；第四结合焊盘，布置在每个第四半导体芯片的边缘部分上并接近开口，所述第四结合焊盘电连接到第四集成电路。
在示例实施例中，每个第三半导体芯片可以具有面对相应的第二半导体芯片的第五表面和与第五表面相对的第六表面，第三结合焊盘和第三集成电路可以设置在第六表面上，每个第四半导体芯片可以具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，第四结合焊盘和第四集成电路可以设置在第八表面上。
在示例实施例中，第三半导体芯片可以朝封装基板的开口移动，以暴露第三半导体芯片的第三结合焊盘，第四半导体芯片可以朝封装基板的开口移动，以暴露第四半导体芯片的第四结合焊盘，相应的第二结合焊盘和第三结合焊盘可以通过第三线彼此连接，相应的第三结合焊盘和第四结合焊盘可以通过第四线彼此连接。
根据本发明构思的示例实施例，一种半导体封装件可以包括封装基板、第一半导体芯片和一对第二半导体芯片。封装基板具有电路图案。第一半导体芯片布置在封装基板上，所述第一半导体芯片包括：面对封装基板的第一表面和与第一表面相对的第二表面；第一集成电路；硅通孔，其中，硅通孔布置在第一半导体芯片的中央区域中并电连接到电路图案。一对第二半导体芯片彼此分隔开并设置在第一半导体芯片上，所述第二半导体芯片均包括：第二集成电路；面对第一半导体芯片的第三表面以及与第三表面相对的第四表面。
在示例实施例中，第一半导体芯片的存储容量可以为第二半导体芯片的存储容量的两倍，封装件的总存储容量可以为第一半导体芯片的存储容量的2n倍，其中，n为整数。
在示例实施例中，所述半导体封装件还可以包括布置在第一半导体芯片和封装基板之间的第一凸块，以将硅通孔电连接到电路图案。
在示例实施例中，第一半导体芯片还可以包括设置在第二表面上并连接到硅通孔的第一结合焊盘，每个第二半导体芯片还可以包括设置在第四表面上并电连接到第二集成电路的第二结合焊盘。
在示例实施例中，所述半导体封装件还可以包括一对第三半导体芯片和一对第四半导体芯片。所述一对第三半导体芯片彼此分隔开并被布置在第二半导体芯片上，每个所述第三半导体芯片包括：第三集成电路；第三结合焊盘，其中，第三结合焊盘位于靠近每个第三半导体芯片的边缘部分的位置，其中，第三结合焊盘电连接到第三集成电路一对第四半导体芯片彼此分隔开并被布置在第三半导体芯片上，每个所述第四半导体芯片包括：第四集成电路；第四结合焊盘，第四结合焊盘位于靠近每个第四半导体芯片的边缘部分的位置，第四结合焊盘电连接到第四集成电路。
在示例实施例中，每个第三半导体芯片可以具有面对相应的第二半导体芯片的第五表面和与第五表面相对的第六表面，第三结合焊盘可以设置在第六表面上，每个第四半导体芯片可以具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，第四结合焊盘可以设置在第八表面上。
在示例实施例中，每个第二半导体芯片还可以包括位于第三表面上的连接焊盘，半导体封装件还可以包括设置在第一半导体芯片和第二半导体芯片之间的第二凸块，用于将连接焊盘电连接到第一结合焊盘。
在示例实施例中，连接焊盘、第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘可以以侧连接方式彼此连接。
在示例实施例中，第三半导体芯片朝封装基板的边缘移动，以暴露第二半导体芯片的第二结合焊盘，第四半导体芯片可以朝封装基板的边缘移动，以暴露第三半导体芯片的第三结合焊盘。
在示例实施例中，第二半导体芯片还可以包括布置在第三表面上的连接焊盘，半导体封装件还可以包括设置在第一半导体芯片和第二半导体芯片之间的第二凸块，用以将连接焊盘连接到相应的第一结合焊盘，连接焊盘、第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘可以以侧连接方式彼此连接。
在示例实施例中，第一结合焊盘、第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘可以以线结合方式彼此连接。
在示例实施例中，第一结合焊盘可以设置在第一表面上。
在示例实施例中，第一半导体芯片还可以包括设置在第一表面上并连接到硅通孔的第一结合焊盘，每个第二半导体芯片还可以包括布置在第三表面上并电连接到第二集成电路的第二结合焊盘。
在示例实施例中，所述半导体封装件还可以包括第三半导体芯片和第四半导体芯片。第三半导体芯片设置在每个第二半导体芯片上，每个所述第三半导体芯片包括：第三集成电路；第三结合焊盘，其中，第三结合焊盘位于靠近每个第三半导体芯片的边缘部分的位置并且电连接到第三集成电路。第四半导体芯片设置在每个第三半导体芯片上，每个所述第四半导体芯片包括：第四集成电路；第四结合焊盘，其中，第四结合焊盘位于靠近每个第四半导体芯片的边缘部分的位置并且电连接到第四集成电路。
在示例实施例中，每个第三半导体芯片可以具有面对相应的第二半导体芯片的第五表面和与第五表面相对的第六表面，第三结合焊盘可以设置在第五表面上，每个第四半导体芯片可以具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，第四结合焊盘可以设置在第七表面上。
在示例实施例中，第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘可以以侧连接方式彼此连接。
在示例实施例中，第三半导体芯片可以朝封装基板的中央区域移动，以暴露第三结合焊盘，第四半导体芯片可以朝封装基板的中央区域移动，以暴露第四结合焊盘。
在示例实施例中，第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘可以以线结合方式彼此连接。
在示例实施例中，所述半导体封装件还可以包括设置在第一半导体芯片和第二半导体芯片之间的第二凸块，以将第二结合焊盘中的一个连接到硅通孔。
根据本发明构思的示例实施例，一种半导体封装件可以包括：封装基板，封装基板中形成有开口；第一半导体芯片，设置在封装基板上方并位于开口上方；一对第二半导体芯片，设置在开口的相对侧上并位于封装基板和第一半导体芯片之间，其中，第一半导体芯片包括中央焊盘和布置在第一半导体芯片的中央区域中并且电连接到第一集成电路的多个第一结合焊盘，其中，每个第二半导体芯片包括第二结合焊盘，第二结合焊盘布置为靠近每个第二半导体芯片的边缘部分并接近开口并且电连接到每个第二半导体芯片的第二集成电路。每个第二结合焊盘可以连接到相应的第一结合焊盘。
在示例实施例中，所述半导体封装件还可以包括将第二结合焊盘电连接到相应的第一结合焊盘的凸块。
在示例实施例中，第二半导体芯片可以朝着开口移动使得第二结合焊盘被布置在开口内，第二结合焊盘可以经由线结合电连接到相应的第一结合焊盘。
附图说明
通过下面结合附图的简要描述，将更加清楚地理解示例实施例。附图描绘了非限制性的、在这里描述的示例实施例。
图1是示出根据本发明构思的示例实施例的半导体封装件的示意性示图。
图2A是根据本发明构思的第一实施例的半导体封装件的剖视图。
图2B和图2C是分别示出图2A中的A部分和B部分的放大视图。
图2D是示出第一半导体芯片的底表面的示意性平面图。
图2E是示出第二半导体芯片的顶表面的示意性平面图。
图3A是根据本发明构思的第二实施例的半导体封装件的剖视图。
图3B和图3C是分别示出图3A中的A部分和B部分的放大视图。
图3D是示出第一半导体芯片110的底表面的示意性平面图。
图3E是示出第二半导体芯片120的顶表面的示意性平面图。
图4A是根据本发明构思的第三实施例的半导体封装件的剖视图。
图4B是图4A中的A部分的放大视图。
图5是根据本发明构思的第四实施例的半导体封装件的剖视图。
图6A是根据本发明构思的第五实施例的半导体封装件的剖视图。
图6B和图6C是分别示出图6A中的A部分和B部分的放大视图。
图7是根据本发明构思的第六实施例的半导体封装件的剖视图。
图8A是根据本发明构思的第七实施例的半导体封装件的剖视图。
图8B是图8A中的A部分的放大视图。
图9是根据本发明构思的第七实施例的变型的半导体封装件的剖视图。
图10是根据本发明构思的第八实施例的半导体封装件的剖视图。
图11是根据本发明构思的第九实施例的半导体封装件的剖视图。
图12是根据本发明构思的第十实施例的半导体封装件的剖视图。
图13A是根据本发明构思的第十一实施例的半导体封装件的剖视图。
图13B和图13C是分别示出图13A中的A部分和B部分的放大视图。
图14是根据本发明构思的第十二实施例的半导体封装件的剖视图。
图15是根据本发明构思的第十三实施例的半导体封装件的剖视图。
图16是根据本发明构思的示例实施例的电子系统的框图。
应注意的是，这些附图意图说明在某些示例实施例中使用的方法、结构和/或材料的总体特征，并且意图补充下面提供的书面描述。然而，这些附图不成比例，并且可以不精确地反映任何给出实施例的精确结构或性能特征，并且不应被解释为限定或限制由示例实施例包含的值的范围或属性。例如，为了清晰起见，分子、层、区域和/或结构元件的相对厚度和位置可以减小或夸大。在各种附图中使用的相似或相同的参考标号意图指示存在相似或相同的元件或特征。
具体实施方式
现在，将参照附图更充分地描述本发明构思的示例实施例，在附图中示出了示例实施例。然而，本发明构思的示例实施例可以以多种不同的形式实施，且不应解释为局限于这里提出的实施例。相反，提供这些实施例使得本公开将是彻底和完全的，并且将示例实施例的构思充分地传达给本领域普通技术人员。在附图中，为了清楚起见，可以夸大层和区域的厚度。在附图中，相同的标号代表相同的元件，因而可以省略冗余的描述。
应该理解的是，当元件被称作“连接到”或“结合到”另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接到”或“直接结合到”另一元件时，不存在中间元件。应当采用上面讨论的相同的原则解释用于描述元件或层之间的关系的其它词语（例如“在…之间”和“直接在…之间”、“与…相邻”和“与…直接相邻”、“在…上”和“直接在…上”）。如这里所使用的，术语“和/或”包括相关所列项的一个或多个的任意或全部组合。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语的限制。反而，这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称作第二元件、组件、区域、层或部分。
为了便于描述，在这里可使用空间相对术语，如“在…之下”、“在…下方”、“下面的”、“在…上方”、“上面的”等，用来描述如在图中所示的一个元件或特征与其它元件或特征的关系。应该理解的是，空间相对术语意在包含除了在附图中描述的方位之外的装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下方”或“之下”的元件随后被定位为“在”其它元件或特征“上方”。因而，示例性术语“在…下方”可包括“在…上方”和“在…下方”两种方位。所述装置可被另外定位（旋转90度或者在其它方位），并对在这里使用的空间相对描述符做出相应的解释。
这里使用的术语仅为了描述特定实施例的目的，而不意图限制本发明构思。如这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应理解的是，如果在本说明书中使用术语“包含”和/或“包括”，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。
在此参照作为示例实施例的理想实施例（和中间结构）的示意图的剖面图来描述本发明构思的示例实施例。这样，预计会出现例如由制造技术和/或公差引起的图示的形状的变化。因此，本发明构思的示例实施例不应该被解释为局限于在此示出的区域的具体形状，而将包括例如由制造公差导致的形状偏差。例如，示出为矩形的注入区域通常在其边缘可以具有倒圆或弯曲的特征和/或可以具有注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样，通过注入形成的埋区会导致在埋区和通过其发生注入的表面之间的区域中的一些注入。因此，在图中示出的区域本质上是示意性的，它们的形状并不意图示出装置的区域的实际形状，也不意图限制本发明构思的范围。
除非另有定义，否则这里使用的所有术语（包括技术术语和科学术语）具有与本发明构思的示例实施例所属领域的普通技术人员所通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则术语（诸如在通用字典中定义的术语）应该被解释为具有与相关领域的环境中它们的意思一致的意思，而将不以理想的或者过于正式的含义来解释它们。
图1是示出根据本发明构思的示例实施例的半导体封装件P以及外部控制器C的示意性示图。半导体封装件P可以包括主芯片10和至少一个从属芯片20。主芯片10可以被构造为从外部控制器C接收控制信号（例如，地址和命令）、电压信号和数据，将控制信号、电压信号和数据发送到从属芯片20并控制一个或更多个从属芯片20。
将参照图2A到图2E描述根据本发明构思的第一实施例的半导体封装件1。图2A是根据本发明构思的第一实施例的半导体封装件1的示意性剖视图。图2B和图2C分别是图2A中半导体封装件1的A部分和B部分的放大视图。图2D是示出第一半导体芯片110的底表面的示意性平面图，图2E是示出第二半导体芯片120的顶表面的示意性平面图。
参照图2A到图2E，半导体封装件1可以包括封装基板100、位于封装基板100上的第一半导体芯片110和彼此分隔开并安装在封装基板100和第一半导体芯片110之间的一对第二半导体芯片120。
封装基板100可以是印刷电路板。在示例实施例中，开口101可以形成为穿过封装基板100的中央。封装基板100可以包括设置为与开口101相邻并位于开口101的相对侧上的电路图案102。电路图案102可以设置在封装基板100的底表面上并且电连接到相应的外部焊盘104。为了将半导体封装件1电连接到外部装置，可以在外部焊盘104上设置至少一个外部端子108（例如，焊料凸块或焊球）。
第一半导体芯片110可以具有第一表面110a和与第一表面相对的第二表面110b。在示例实施例中，第一半导体芯片110可以以第一表面110a面对封装基板100的这种方式设置。第一半导体芯片110可以包括一对单元区域112以及介于单元区域112之间的中央区域111。第一半导体芯片110可以包括第一集成电路IC1、第一中央焊盘114和第一结合焊盘115。
如图2B和图2D中所示，第一集成电路IC1可以形成在第一半导体芯片110中并与第一表面110a相邻。第一中央焊盘114和第一结合焊盘115可以设置在中央区域111的第一表面110a上。第一中央焊盘114可以被开口101暴露。第一结合焊盘115可以设置为与第一中央焊盘114分隔开。第一结合焊盘115可以经由第一接触117和第一内部焊盘118电连接到第一集成电路IC1。
在示例实施例中，第一结合焊盘115可以包括设置在每个第一中央焊盘114的相对侧上的一对第一结合焊盘115。一对第一结合焊盘115可以经由第一再分配线116彼此连接。第一中央焊盘114可以与第一结合焊盘115和第一再分配线116分隔开。第一中央焊盘114和第一结合焊盘115可以通过第一集成电路IC1彼此电连接。第一下绝缘层119可以设置在第一半导体芯片110的第一表面110a上，以覆盖第一表面110a，同时暴露第一中央焊盘114和第一结合焊盘115。
返回参照图2A，第二半导体芯片120可以通过粘结层210附着到封装基板100。粘结层210可以是可以由环氧树脂或硅树脂形成的绝缘膜或胶带。第二半导体芯片120可以包括设置在封装基板100的开口101的相对侧上并且与封装基板100的开口101相邻从而彼此面对的边缘部分120e。第二半导体芯片120可以具有面对第一半导体芯片110的第一表面110a的第三表面120a和与第三表面120a相对的第四表面120b。
如图2C和图2E所示，第二半导体芯片120可以包括第二集成电路IC2、第二中央焊盘124和第二结合焊盘125。第二集成电路IC2可以形成在第二半导体芯片120中并与第三表面120a相邻。第二中央焊盘124和第二结合焊盘125可以设置在第二半导体芯片120的第三表面120a上。第二中央焊盘124可以设置在第二半导体芯片120的中央区域121中。一对单元区域122可以设置在第二中央焊盘124的相对侧上。第二结合焊盘125可以设置为与横跨开口101彼此面对的第二半导体芯片120的边缘部分120e相邻。第二结合焊盘125可以设置为与第一结合焊盘115相对应并经由第二再分配线126电连接到第二中央焊盘124。第二结合焊盘125可以经由第二中央焊盘124电连接到第二集成电路IC2。第二绝缘层129可以设置在第二半导体芯片120的第三表面120a上用以覆盖第三表面120a并暴露第二结合焊盘125。
返回参照图2A，半导体封装件1还可以包括将第一结合焊盘115与第二结合焊盘125电连接的第一凸块22以及与第一凸块22分隔开设置以用来支撑第一半导体芯片110和第二半导体芯片120的哑凸块24。第一凸块22可以布置在第一半导体芯片110下方并与开口101的相对侧相邻，而哑凸块24可以设置在第一半导体芯片110下方并远离开口101。
至少一条主结合线40可以设置在开口101中，以将第一半导体芯片110的第一中央焊盘114与封装基板100的电路图案102电连接。
成型层200可以形成为覆盖第一半导体芯片110和第二半导体芯片120。成型层200可以包括从开口101远离封装基板100的底部突出的突出部分201。
第一半导体芯片110和第二半导体芯片120中的至少一个可以是存储器芯片，诸如DRAM或FLASH存储器。第一半导体芯片110可以是主芯片，第一集成电路IC1可以包括用于存储数据的存储器单元以及用于控制存储器单元的操作的控制电路和/或电源电路。一个或更多个第二半导体芯片120可以是从属芯片，第二集成电路IC2可以包括用于存储数据的存储器单元。第二半导体芯片120可以被构造为没有控制电路和/或电源电路。
第一半导体芯片110可以被构造为通过主结合线40与外部控制器C（见图1）通信以及通过第一凸块22控制第二半导体芯片120。将要从控制器C传输的控制信号（例如，地址和命令信号）、电压信号以及数据可以通过主结合线40被提供到第一半导体芯片110，将要从第一半导体芯片110或第二半导体芯片120的存储器单元读取的数据也可以通过主结合线40被传输到控制器C。
由于第二半导体芯片120通过主结合线40和第一半导体芯片110与外部控制器C通信，因此能够减小通信过程中的寄生电容。另外，由于使用结合线而不是硅通孔来将第一半导体芯片110和第二半导体芯片120连接到外部，因此能够降低半导体封装件的制造成本。
在第一半导体芯片110和第二半导体芯片120是存储器芯片的情况下，第一半导体芯片110的存储容量可以是例如两倍于每个第二半导体芯片120的存储容量。半导体封装件1的总存储容量可以是第一半导体芯片110的存储容量的2n倍，其中，n是整数。
现在将参照图3A到图3E来描述根据本发明构思的第二实施例的半导体封装件2。图3A是根据本发明构思的第二实施例的半导体封装件2的示意性剖视图。图3B和图3C是分别示出了图3A中的半导体封装件2的A部分和B部分的放大视图。图3D是示出第一半导体芯片110的底表面的示意性平面图，图3E是示出第二半导体芯片120的顶表面的示意性平面图。在下面的描述中，为了避免冗余，将最小化对与图2A到图2E的特征相同的特征的讨论。
参照图3A到图3E，在半导体封装件2中，第二半导体芯片120的第二集成电路IC2可以电连接到第二结合焊盘125，而没有前面实施例中的第二中央焊盘124。换言之，本实施例的半导体封装件2与前面实施例中的半导体封装件1的不同可以在于：第二集成电路IC2可以直接连接到可以设置为与第二半导体芯片120的边缘部分120e相邻的边缘焊盘（例如，第二结合焊盘125）。
现在将参照图4A和图4B来描述根据本发明构思的第三实施例的半导体封装件3。图4A提供了根据第三实施例的半导体封装件3的示意性剖视图，图4B是图4A中的A部分的放大视图。为了避免冗余，将最小化对与图2A到图2E的特征相同的特征的讨论。
参照图4A和图4B，半导体封装件3可以包括封装基板100、位于封装基板100上的第一半导体芯片110和横跨开口101彼此分隔开并设置在封装基板100和第一半导体芯片110之间的一对第二半导体芯片120。然而，除此之外，一对第三半导体芯片130可以横跨开口101彼此分隔开并且设置在封装基板100和第二半导体芯片120之间，一对第四半导体芯片140可以横跨开口101彼此分隔开并且设置在封装基板100和第三半导体芯片130之间。
每个第三半导体芯片130可以包括面对第二半导体芯片120的第五表面130a和与第五表面相对的第六表面130b。一个或更多个第三半导体芯片130可以包括第三集成电路、第三中央焊盘134和第三结合焊盘135。第三绝缘层139可以形成在第三半导体芯片130的第六表面130b上。
与图2C中示出的第二集成电路IC2相似，第三集成电路可以设置在第三半导体芯片130中并且与第五表面130a相邻。第三中央焊盘134和第三结合焊盘135可以设置在第三半导体芯片130的第五表面130a上。第三中央焊盘134可以设置在第三半导体芯片130的中央区域中。第三结合焊盘135可以被设置为与第三半导体芯片130的边缘部分130e相邻。第三结合焊盘135可以被设置为与第二结合焊盘125相对应并经由第三再分配线136电连接到第三中央焊盘134。因此，第三结合焊盘135可以经由第三中央焊盘134电连接到第三集成电路。
每个第四半导体芯片140可以包括面对相应的第三半导体芯片130的第七表面140a和与第七表面140a相对的第八表面140b。一个或更多个第四半导体芯片140可以包括第四集成电路、第四中央焊盘144和第四结合焊盘145。
与图2C中示出的第二集成电路IC2相似，第四集成电路可以设置在第四半导体芯片140中并且与第七表面140a相邻。第四中央焊盘144和第四结合焊盘145可以设置在第四半导体芯片140的第七表面140a上。第四中央焊盘144可以设置在第四半导体芯片140的中央区域中。第四结合焊盘145可以被设置为与第四半导体芯片140的边缘部分140e相邻。第四结合焊盘145可以被设置为与第三结合焊盘135相对应并经由第四再分配线146电连接到第四中央焊盘144。因此，第四结合焊盘145可以经由第四中央焊盘144电连接到第四集成电路。
第二半导体芯片120、第三半导体芯片130、第四半导体芯片140和封装基板100可以通过粘结层210彼此附着。
第二结合焊盘125、第三结合焊盘135和第四结合焊盘145可以以侧连接方式彼此连接。例如，如图4B中所示，侧壁绝缘层32可以形成在第二半导体芯片120、第三半导体芯片130和第四半导体芯片140的侧壁上，金属图案30可以形成在侧壁绝缘层32上。金属图案30侧向延伸并且电连接到第二结合焊盘125、第三结合焊盘135和第四结合焊盘145。例如，金属图案30可以在第二半导体芯片120、第三半导体芯片130和第四半导体芯片140之间侧向延伸。金属图案30可以包括例如铜（Cu）。
现在将参照图5描述根据本发明构思的第四实施例的半导体封装件4。图5是根据第四实施例的半导体封装件4的示意性剖视图。在下面的描述中，为了避免冗余，将最小化对与图4A中的特征相同的特征的讨论。
参照图5，不同于前一实施例，本实施例的第三半导体芯片130可以朝封装基板100的外边缘移动，以暴露第四半导体芯片140的第四结合焊盘145。相似地，第二半导体芯片120可以朝封装基板100的外边缘移动，以暴露第三半导体芯片130的第三结合焊盘135。
第一子线42可以设置在开口101中，用于将第二结合焊盘125与第三结合焊盘135电连接。第二子线44可以设置在开口101中，用于将第三结合焊盘135与第四结合焊盘145电连接。
现在将参照图6A到图6C来描述根据本发明构思的第五实施例的半导体封装件5。图6A是根据本发明构思的第五实施例的半导体封装件5的示意性剖视图，图6B和图6C分别是图6A中的A部分和B部分的放大视图。在下面的描述中，为了避免冗余，将最小化对与图2A到图2E中的特征相同的特征的讨论。
参照图6A到图6C，不同于第一实施例，本实施例中的第二半导体芯片120的第二集成电路IC2可以形成在第二半导体芯片120中并且与第四表面120b相邻。第二中央焊盘124和第二结合焊盘125可以设置在第二半导体芯片120的第四表面120b上。第二中央焊盘124可以设置在第二半导体芯片120的中央区域中。第二结合焊盘125可以设置为与第二半导体芯片120的边缘部分120e相邻。第二结合焊盘125可以设置为与第一结合焊盘115相对应并经由第二再分配线126电连接到第二中央焊盘124。第二中央焊盘124可以经由第二接触127电连接到第二集成电路IC2。第二绝缘层129可以设置在第二半导体芯片120的第四表面120b上，以覆盖第四表面120b并暴露第二结合焊盘125。
封装基板100与第一半导体芯片110和第二半导体芯片120可以通过粘结层210彼此附着。粘结层210可以是可以由环氧树脂或硅树脂形成的绝缘膜或胶带。
第二半导体芯片120可以朝开口101移动，以暴露第二半导体芯片120的第二结合焊盘125。第二半导体芯片120可以被布置为暴露第一结合焊盘115。第一子线42可以设置在开口101中，以将第一结合焊盘115与第二结合焊盘125电连接。
现在将参照图7来描述根据本发明构思的第六实施例的半导体封装件6。图7是根据第六实施例的半导体封装件6的示意性剖视图。在下面的描述中，为了避免冗余，将最小化对与图6A到图6C的特征相同的特征的讨论。
参照图7，半导体封装件6可以包括彼此分隔开并设置在封装基板100和第二半导体芯片120之间的一对第三半导体芯片130，以及彼此分隔开并设置在封装基板100和第三半导体芯片130之间的一对第四半导体芯片140。
一个或更多个第三半导体芯片130可以包括第三集成电路、第三中央焊盘134和第三结合焊盘135。每个第三半导体芯片130可以包括面对第二半导体芯片120的第五表面130a和与第五表面130a相对的第六表面130b。
与图6C中示出的第二集成电路IC2相似，第三集成电路可以设置在第三半导体芯片130中并且与第六表面130b相邻。第三中央焊盘134和第三结合焊盘135可以设置在第三半导体芯片130的第六表面130b上。第三中央焊盘134可以设置在相应的第三半导体芯片130的中央区域中。第三结合焊盘135可以被设置为与第三半导体芯片130的边缘部分130e相邻。第三结合焊盘135可以被设置为与第二结合焊盘125相对应并且经由第三再分配线136电连接到第三中央焊盘134。因此，第三结合焊盘135可以经由第三中央焊盘134电连接到第三集成电路。
一个或更多个第四半导体芯片140可以包括第四集成电路、第四中央焊盘144和第四结合焊盘145。每个第四半导体芯片140可以包括面对第三半导体芯片130的第七表面140a和与第七表面140a相对的第八表面140b。
与图6C中示出的第二集成电路IC2相似，第四集成电路可以设置在第四半导体芯片140中并且与第八表面140b相邻。第四中央焊盘144和第四结合焊盘145可以设置在第四半导体芯片140的第八表面140b上。第四中央焊盘144可以设置在第四半导体芯片140的中央区域中。第四结合焊盘145可以被设置为与第四半导体芯片140的边缘部分140e相邻。第四结合焊盘145可以被设置为与第三结合焊盘135相对应并且经由第四再分配线146电连接到第四中央焊盘144。因此，第四结合焊盘145可以经由第四中央焊盘144电连接到第四集成电路。
第三半导体芯片130可以朝开口101移动，以暴露第三半导体芯片的第三结合焊盘135。第四半导体芯片140可以朝开口101移动，以暴露第四半导体芯片的第四结合焊盘145。
第二子线44可以设置在开口101中，用于将第二结合焊盘125与相应的第三结合焊盘135电连接。第三子线46可以设置在开口101中，用于将第三结合焊盘135与相应的第四结合焊盘145电连接。
现在，将参照图8A和图8B来描述根据本发明构思的第七实施例的半导体封装件7A。图8A是根据本发明构思的第七实施例的半导体封装件7A的示意性剖视图，图8B是图8A中的A部分的放大视图。
参照图8A和图8B，半导体封装件7A可以包括具有电路图案的封装基板100、位于封装基板上的第一半导体芯片110以及在第一半导体芯片110上彼此分隔开地设置的一对第二半导体芯片120。
封装基板100可以是印刷电路板。封装基板100可以包括电路图案102。电路图案102可以电连接到可以设置在封装基板100的底表面上的外部焊盘104。为了将半导体封装件7A电连接到外部装置，可以在外部焊盘104上设置至少一个外部端子108（例如，焊料凸块或焊球）。
第一半导体芯片110可以包括面对封装基板100的第一表面110a和与第一表面相对的第二表面110b。第一半导体芯片110均可以包括第一集成电路IC1、硅通孔TSV和第一结合焊盘115。第一集成电路IC1可以形成在第一半导体芯片110中并与第二表面110b相邻。
硅通孔TSV可以设置在第一半导体芯片110的中央区域中。硅通孔TSV可以形成为贯穿第一半导体芯片110或者其基板。第一半导体芯片110可以包括分别设置在第一表面110a和第二表面110b上的并且通过硅通孔TSV彼此连接的下部焊盘111a和上部焊盘111b。
第一结合焊盘115可以设置在第一半导体芯片110的中央区域中，但是与硅通孔TSV分隔开。在示例实施例中，第一结合焊盘115可以设置在第一半导体芯片110的第二表面110b上。第一结合焊盘115可以经由第一接触117和第一内部焊盘118电连接到第一集成电路IC1。在示例实施例中，一对第一结合焊盘115可以设置有位于其间的硅通孔TSV。第一结合焊盘115可以经由第一再分配线116电连接到硅通孔TSV。第一绝缘层119可以设置在第一半导体芯片110的第二表面110b上，以暴露第一结合焊盘115。
第一凸块22可以设置在第一半导体芯片110和封装基板100之间，以将硅通孔TSV电连接到电路图案102。半导体封装件7A还可以包括与第一凸块22分隔开的第一哑凸块24，以支撑第一半导体芯片110和封装基板100。
一对第二半导体芯片120可以彼此分隔开地设置，以暴露第一半导体芯片110的中央区域。第二半导体芯片120的相对的边缘部分120e可以设置得与第一半导体芯片110的中央区域相邻。每个第二半导体芯片120可以包括面对第一半导体芯片110的第三表面120a和与第三表面相对的第四表面120b。每个第二半导体芯片120可以包括第二集成电路、第二中央焊盘124和第二结合焊盘125。
每个第二集成电路可以形成在相应的第二半导体芯片120中并与第四表面120b相邻，如图2C中所示。第二中央焊盘124可以设置在对应的第二半导体芯片120的中央区域中。第二结合焊盘125可以被设置为与第二半导体芯片120的边缘部分120e相邻。第二中央焊盘124和第二结合焊盘125可以设置在第二半导体芯片120的第四表面120b上。第二结合焊盘125可以经由第二再分配线126电连接到第二中央焊盘124。第二中央焊盘124可以电连接到第二集成电路IC2。因此，第二结合焊盘125可以经由第二中央焊盘124电连接到第二集成电路IC2。
连接焊盘127可以设置在第二半导体芯片120的第三表面120a上。连接焊盘127可以被设置为与第二结合焊盘125相对应。第二绝缘层129可以设置在第二半导体芯片120的第三表面120a上，以覆盖第三表面并暴露连接焊盘127。
第二结合焊盘125和连接焊盘127可以按侧连接的方式彼此连接。例如，如图8B中所示，侧壁绝缘层32可以形成在每个第二半导体芯片120的侧壁上，金属图案30可以形成在侧壁绝缘层32上。金属图案30可以朝第二半导体芯片120的第三表面120a和第四表面120b延伸并且电连接到第二结合焊盘125和连接焊盘127。金属图案30可以包括例如铜（Cu）。
第二凸块26可以设置在第一半导体芯片110和第二半导体芯片120之间，以将连接焊盘127与第一结合焊盘115连接。半导体封装件7A还可以包括与第二凸块26分开设置的第二哑凸块28，以支撑第一半导体芯片110和第二半导体芯片120。
现在将参照图9来描述根据本发明构思的第七实施例的变型的半导体封装件7B。为了避免冗余，将最小化对与图8A和图8B中的特征相同的特征的讨论。
参照图9，不同于半导体封装件7A，半导体封装件7B可以被构造为包括通过结合线40而不是通过第一再分配线116电连接到硅通孔TSV的第一结合焊盘115。
现在将参照图10来描述根据本发明构思的第八实施例的半导体封装件8。为了避免冗余，将再次最小化对与图8A和图8B中的特征相同的特征的讨论。
参照图10，半导体封装件8可以包括封装基板100、布置在封装基板100上的第一半导体芯片110、彼此分隔开并设置在第一半导体芯片110上的一对第二半导体芯片120、彼此分隔开并设置在第二半导体芯片120上的一对第三半导体芯片130以及彼此分隔开并设置在第三半导体芯片130上的一对第四半导体芯片140。
一个或更多个第三半导体芯片130可以包括第三集成电路、第三中央焊盘134和第三结合焊盘135。每个第三半导体芯片130可以包括面对第二半导体芯片120的第五表面130a和与第五表面130a相对的第六表面130b。
与图2C中示出的第二集成电路IC2相似，第三集成电路可以设置在第三半导体芯片130中并与第六表面130b相邻。第三中央焊盘134和第三结合焊盘135可以设置在第三半导体芯片130的第六表面130b上。第三中央焊盘134可以设置在第三半导体芯片130的中央区域中。第三结合焊盘135可以设置为与第三半导体芯片130的边缘部分130e相邻。第三结合焊盘135可以被设置为与第二结合焊盘125相对应并经由第三再分配线136电连接到第三中央焊盘134。因此，第三结合焊盘135可以经由第三中央焊盘134电连接到第三集成电路。
一个或更多个第四半导体芯片140可以包括第四集成电路、第四中央焊盘144和第四结合焊盘145。每个第四半导体芯片140可以包括面对对应的第三半导体芯片130的第七表面140a和与第七表面140a相对的第八表面140b。
与图2C中示出的第二集成电路IC2相似，第四集成电路可以设置在第四半导体芯片140中并与第八表面140b相邻。第四中央焊盘144和第四结合焊盘145可以设置在第四半导体芯片140的第八表面140b上。第四中央焊盘144可以设置在第四半导体芯片140的中央区域中。第四结合焊盘145可以被设置为与第四半导体芯片140的边缘部分140e相邻。第四结合焊盘145可以被设置为与第三结合焊盘135相对应并经由第四再分配线146电连接到第四中央焊盘144。因此，第四结合焊盘145可以经由第四中央焊盘144电连接到第四集成电路。
第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以通过粘结层210彼此附着。
连接焊盘127、第二结合焊盘125、第三结合焊盘135和第四结合焊盘145可以以侧连接方式彼此连接。例如，与图8B中所示的类似，侧壁绝缘层32可以形成在第二半导体芯片120、第三半导体芯片130和第四半导体芯片140的侧壁上，金属图案30可以形成在侧壁绝缘层32上。金属图案30可以连接到连接焊盘127、第二结合焊盘125、第三结合焊盘135和第四结合焊盘145。金属图案30可以包括例如铜（Cu）。
将参照图11描述根据本发明构思的第九实施例的半导体封装件9。在下面的描述中，为了避免冗余，将最小化对与图10中的特征相同的特征的讨论。
参照图11，不同于图10中的实施例，与第二半导体芯片120相比，第三半导体芯片130可以朝封装基板100的外边缘移动，以暴露第二半导体芯片120的第二结合焊盘125。同样地，第四半导体芯片140可以朝封装基板100的外边缘移动，以暴露第三半导体芯片130的第三结合焊盘135。
连接焊盘127、第二结合焊盘125、第三结合焊盘135和第四结合焊盘145可以以侧连接方式彼此连接。第二半导体芯片120可以通过凸块26、28连接到第一半导体芯片110。
现在将参照图12描述根据本发明构思的第十实施例的半导体封装件10。为了避免冗余，将最小化对与图11中的特征相同的特征的讨论。
参照图12，不同于图11中的实施例，第二半导体芯片120可以通过粘结层210附着到第一半导体芯片110。第三半导体芯片130可以又朝封装基板100的外边缘移动，以暴露第二半导体芯片120的第二结合焊盘125，第四半导体芯片140可以朝封装基板100的外边缘移动，以暴露第三半导体芯片130的第三结合焊盘135。
第一结合焊盘115和第二结合焊盘125可以分别经由第一子线42彼此电连接，第二结合焊盘125和第三结合焊盘135可以分别经由第二子线44彼此电连接，第三结合焊盘135和第四结合焊盘145可以分别经由第三子线46彼此连接。
另外，如参照图9所描述的，上述的第七实施例、第八实施例和第九实施例还可以以第一结合焊盘115通过主结合线40而不通过第一再分配线连接到硅通孔TSV的这种方式来变型。
现在将参照图13A到图13C描述根据本发明构思的第十一实施例的半导体封装件11。图13A是根据本发明构思的第十一实施例的半导体封装件11的示意性剖视图，图13B和图13C是分别示出图13A中的A部分和B部分的放大视图。
参照图13A到图13C，半导体封装件11可以包括具有电路图案102的封装基板100、设置在封装基板上的第一半导体芯片110和设置在第一半导体芯片上并且彼此分隔开的一对第二半导体芯片120。
封装基板100可以是印刷电路板。封装基板100可以包括电路图案102。电路图案102可以电连接到可以设置在封装基板100的底表面100a上的外部焊盘104。为了将半导体封装件6电连接到外部装置，可以在外部焊盘104上设置至少一个外部端子108（例如，焊料凸块或焊球）。
第一半导体芯片110可以包括面对封装基板100的第一表面110a和与第一表面110a相对的第二表面110b。第一半导体芯片110可以包括第一集成电路IC1、硅通孔TSV和第一结合焊盘115。第一集成电路IC1可以形成在第一半导体芯片110中并与第一表面110a相邻。
硅通孔TSV可以设置在第一半导体芯片110的中央区域中。硅通孔TSV可以形成为贯穿第一半导体芯片110或者其基板。第一半导体芯片110可以包括分别设置在第一表面110a和第二表面110b上的并且通过硅通孔TSV彼此连接的下部焊盘111a和上部焊盘111b。
第一结合焊盘115可以设置在第一半导体芯片110的中央区域中，但是与硅通孔TSV分隔开。第一结合焊盘115可以设置在第一半导体芯片110的第一表面110a上。每个第一结合焊盘115可以经由第一接触117和第一内部焊盘118电连接到第一集成电路IC1。第一结合焊盘115可以设置为与硅通孔TSV相邻。每个第一结合焊盘115可以经由第一再分配线116电连接到相应的硅通孔TSV。
第一凸块22可以设置在第一半导体芯片110和封装基板100之间，以将第一结合焊盘115电连接到电路图案102。第一哑凸块24可以另外地设置在第一半导体芯片110和封装基板100之间并且与第一凸块22分隔开。
第一绝缘层119可以设置在第一半导体芯片110的第一表面110a上，以覆盖第一表面110a并暴露第一结合焊盘115。
一对第二半导体芯片120可以彼此分隔开地设置，以暴露第一半导体芯片110的中央区域。第二半导体芯片120的相对的边缘部分120e可以设置得与第一半导体芯片110的中央区域相邻。每个第二半导体芯片120可以包括面对第一半导体芯片110的第三表面120a和与第三表面120a相对的第四表面120b。每个第二半导体芯片120可以包括第二集成电路IC2、第二中央焊盘124和第二结合焊盘125。
第二集成电路IC2可以形成在第二半导体芯片120中并与第三表面120a相邻。第二中央焊盘124可以设置在第二半导体芯片120的中央区域中。
第二结合焊盘125可以被设置为与第二半导体芯片120的边缘部分120e相邻。第二中央焊盘124和第二结合焊盘125可以设置在第二半导体芯片120的第三表面120a上。第二结合焊盘125可以经由第二再分配线126电连接到第二中央焊盘124。第二中央焊盘124可以经由第二接触127电连接到第二集成电路IC2。第二绝缘层129可以设置在第二半导体芯片120的第三表面120a上，以覆盖第三表面120a并暴露第二结合焊盘125。
第二凸块26可以设置在第一半导体芯片110和第二半导体芯片120之间，以将第二结合焊盘125连接到上部焊盘111b。第二哑凸块28可以另外地设置在第一半导体芯片110和第二半导体芯片120之间，并且与第二凸块26分隔开。
现在将参照图14描述根据本发明构思的第十二实施例的半导体封装件12。为了避免冗余，将最小化对与图13A到图13C中的特征相同的特征的讨论。
参照图14，根据本实施例的半导体封装件12可以包括封装基板100、位于封装基板100上的第一半导体芯片110、彼此分隔开并设置在第一半导体芯片110上的一对第二半导体芯片120。另外，半导体封装件12可以包括彼此分隔开并且设置在第二半导体芯片120上的一对第三半导体芯片130和彼此分隔开并且设置在第三半导体芯片130上的一对第四半导体芯片140。
一个或更多个第三半导体芯片130可以包括第三集成电路、第三中央焊盘134和第三结合焊盘135。第三结合焊盘135可以电连接到第三集成电路。第三半导体芯片130均可以包括面对相应的第二半导体芯片120的第五表面130a和与第五表面相对的第六表面130b。
与图13C中示出的第二集成电路IC2相似，第三集成电路可以设置在第三半导体芯片130中并与第五表面130a相邻。第三中央焊盘134和第三结合焊盘135可以设置在第三半导体芯片130的第五表面130a上。第三中央焊盘134可以设置在第三半导体芯片130的中央区域中。第三结合焊盘135可以被设置为与第三半导体芯片130的边缘部分130e相邻。第三结合焊盘135可以被设置为与第二结合焊盘125相对应并经由第三再分配线136电连接到第三中央焊盘134。因此，第三结合焊盘135可以经由第三中央焊盘134电连接到第三集成电路。
一个或更多个第四半导体芯片140可以包括第四集成电路、第四中央焊盘144和第四结合焊盘145。在示例实施例中，第四结合焊盘145可以设置在第一半导体芯片140的边缘部分140e处以被布置为彼此相邻。第四半导体芯片140均可以包括面对相应的第三半导体芯片130的第七表面140a和与第七表面140a相对反的第八表面140b。
与图13C中示出的第二集成电路IC2相似，第四集成电路可以设置在第四半导体芯片140中并与第七表面140a相邻。第四中央焊盘144和第四结合焊盘145可以设置在第四半导体芯片140的第七表面140a上。第四中央焊盘144可以设置在第四半导体芯片140的中央区域中。第四结合焊盘145可以被设置为与第四半导体芯片140的边缘部分140e相邻。第四结合焊盘145可以被设置为与第三结合焊盘135相对应并经由第四再分配线146电连接到第四中央焊盘144。因此，第四结合焊盘145可以经由第四中央焊盘144电连接到第四集成电路。
第二半导体芯片120、第三半导体芯片130和第四半导体芯片140可以通过粘结层210彼此附着。
第二结合焊盘125、第三结合焊盘135和第四结合焊盘145可以以侧连接方式彼此连接，如前面参照图10所描述的。
现在将参照图15描述根据本发明构思的第十三实施例的半导体封装件13。为了避免冗余，将最小化对与图14中的特征相同的特征的讨论。
参照图15，不同于图14中的实施例，本实施例的第三半导体芯片130可以朝封装基板100的中央移动，以暴露第三半导体芯片130的第三结合焊盘135，第四半导体芯片140可以朝封装基板100的中央移动，以暴露第四半导体芯片140的第四结合焊盘145。
第二结合焊盘125和第三结合焊盘135可以分别经由第一子线42彼此连接，第三结合焊盘135和第四焊盘145可以分别经由第二子线44彼此连接。
根据上述的第十一实施例、第十二实施例和第十三实施例，第一半导体芯片110的第一集成电路IC1可以形成在第一半导体芯片110中并与第一表面110a相邻，第一结合焊盘115可以设置在第一半导体芯片110的第一表面110a上。然而，本发明构思不限于此构造。例如，这些实施例可以以下面的方式变型，即，与参照图8A和图8B描述的实施例相似，第一半导体芯片110的第一集成电路IC1形成在第一半导体芯片110中并与第二表面110b相邻并且第一结合焊盘115设置在第一半导体芯片110的第二表面110b上。
根据上述的第三实施例到第十三实施例，结合焊盘可以连接到中央焊盘，但是本发明构思不限于此。例如，这些实施例可以以下面的方式变型，即，如针对图3A到图3E中示出并描述的第二实施例所描述的，集成电路直接连接到设置为与半导体芯片的边缘部分相邻的边缘焊盘（例如，结合焊盘）而没有中央焊盘或者不使用中央焊盘。
根据上述的第四实施例、第五实施例、第六实施例、第十实施例和第十三实施例，结合焊盘可以通过包括子线的结合线来连接，但是本发明构思不限于此。例如，这些实施例可以以下面的方式变型，即，例如参照图11所描述的，结合焊盘可以通过侧连接方式连接。
图16是示出了根据本发明构思的示例实施例的电子系统1000的框图。参照图16，电子系统1000可以包括根据上述实施例的至少一个半导体封装件。电子系统1000可以包括移动装置或计算机。作为说明，电子系统1000可以包括电连接到总线1110的存储器系统1120、处理器1130、随机存取存储器（RAM）1140和用户接口1150。处理器1130可以被构造为执行程序和控制电子系统1000。RAM1140可以用作处理器1130的运行存储器。例如，存储器系统1120、处理器1130、RAM1140中的所有或者每个可以包括根据本发明构思的示例实施例的半导体封装件。选择性地，处理器1130和RAM1140可以被设置为半导体封装件的组件。用户接口1150可以用于向电子系统1000输入数据/输出来自电子系统1000的数据。存储器系统1120可以被构造为存储用于操作处理器1130的代码、由处理器1130处理的数据或者从外部输入的数据。
图16中的电子系统1000可以应用于各种电子装置或系统。例如，图16的电子系统1000可以应用于移动系统（例如，智能手机）、便携式笔记本、MP3播放器、导航系统、固态盘（SSD）、服务器系统、车辆或家用电器。
根据本发明构思的示例实施例，半导体芯片可以经由穿过半导体芯片的中央区域设置的结合线而彼此连接，因此半导体封装件可以以低成本制造。从属芯片可以通过主芯片连接到外部，这能够提高封装件的电特性。
虽然已经具体地示出并描述了本发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以在此在形式和细节上进行变化。

Claims (35)

1.一种半导体封装件，所述半导体封装件包括：
封装基板，包括：
开口，布置在封装基板的中央区域中；
电路图案，布置为与封装基板中的开口相邻；
第一半导体芯片，布置在封装基板上方，所述第一半导体芯片包括：
第一集成电路；
第一中央焊盘，设置在第一半导体芯片的中央区域中，所述第一中央焊盘布置在开口上方并通过第一线电连接到电路图案；
多个第一结合焊盘，每个第一结合焊盘设置在第一半导体芯片的中央区域中并且与第一中央焊盘分隔开，第一结合焊盘电连接到第一集成电路；
一对第二半导体芯片，安装在封装基板和第一半导体芯片之间，所述第二半导体芯片彼此分隔开并位于开口的相对侧上，所述第二半导体芯片均包括：
第二集成电路；
多个第二结合焊盘，其中，第二结合焊盘布置为与每个第二半导体芯片的边缘部分相邻并且接近相应的第一结合焊盘，其中，第二结合焊盘电连接到第二集成电路；
连接元件，使第一结合焊盘电连接到第二结合焊盘，
其中，第一半导体芯片的存储容量为每个第二半导体芯片的存储容量的大约两倍，其中，封装件的总存储容量为第一半导体芯片的存储容量的大约2n倍，其中，n为整数。
2.如权利要求1所述的半导体封装件，其中，第一中央焊盘经由第一集成电路电连接到第一结合焊盘。
3.如权利要求1所述的半导体封装件，其中，第一半导体芯片具有面对封装基板的第一表面和与第一表面相对的第二表面，其中，第一中央焊盘和第一结合焊盘设置在第一表面上，
其中，第二半导体芯片均具有面对第一半导体芯片的第一表面的第三表面和与第三表面相对的第四表面，其中，第二结合焊盘设置在第三表面上。
4.如权利要求3所述的半导体封装件，其中，第二半导体芯片还包括设置在第二半导体芯片的中央区域中的第二中央焊盘，其中，第二中央焊盘电连接到相应的第二集成电路，其中，每个第二中央焊盘经由第二再分配层电连接到相应的一个或更多个第二结合焊盘。
5.如权利要求3所述的半导体封装件，其中，每个第二集成电路电连接到相应的第二结合焊盘，在第二半导体芯片的中央区域中没有设置第二中央焊盘。
6.如权利要求3所述的半导体封装件，所述半导体封装件还包括：
一对第三半导体芯片，在开口的相对侧上彼此分隔开并被布置在封装基板和第二半导体芯片之间，每个所述第三半导体芯片包括：
第三集成电路；
第三结合焊盘，位于每个第三半导体芯片的边缘部分并与开口相邻并且电连接到第三集成电路；
一对第四半导体芯片，在开口的相对侧上彼此分隔开并被布置在封装基板和第三半导体芯片之间，每个所述第四半导体芯片包括：
第四集成电路；
第四结合焊盘，位于每个第四半导体芯片的边缘部分并与开口相邻并且电连接到第四集成电路，
其中，第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的结合焊盘以侧连接方式或线连接方式彼此连接。
7.如权利要求6所述的半导体封装件，其中，每个第三半导体芯片具有面对相应的第二半导体芯片的第五表面和与第五表面相对的第六表面，其中，第三结合焊盘设置在第五表面上，
其中，每个第四半导体芯片具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，其中，第四结合焊盘设置在第七表面上。
8.如权利要求3所述的半导体封装件，其中，连接元件包括设置在第一半导体芯片和第二半导体芯片之间的第一凸块。
9.如权利要求1所述的半导体封装件，其中，第一半导体芯片具有面对封装基板的第一表面和与第一表面相对的第二表面，其中，第一中央焊盘和第一结合焊盘设置在第一表面上，
其中，每个第二半导体芯片具有面对第一半导体芯片的第一表面的第三表面和与第三表面相对的第四表面，其中，第二结合焊盘设置在第四表面上。
10.如权利要求9所述的半导体封装件，其中，连接元件包括第二线，
其中，第二半导体芯片朝封装基板的开口移动，以暴露第二半导体芯片的第二结合焊盘，
其中，第一结合焊盘在开口上方暴露。
11.如权利要求9所述的半导体封装件，所述半导体封装件还包括：
一对第三半导体芯片，彼此分隔开并被布置在封装基板和第二半导体芯片之间，每个所述第三半导体芯片包括：
第三集成电路；
第三结合焊盘，布置在每个第三半导体芯片的边缘部分上并接近开口，所述第三结合焊盘电连接到第三集成电路；
一对第四半导体芯片，彼此分隔开并被布置在封装基板和第三半导体芯片之间，每个所述第四半导体芯片包括：
第四集成电路；
第四结合焊盘，布置在每个第四半导体芯片的边缘部分上并接近开口，所述第四结合焊盘电连接到第四集成电路。
12.如权利要求11所述的半导体封装件，其中，每个第三半导体芯片具有面对相应的第二半导体芯片的第五表面和与第五表面相对的第六表面，其中，第三结合焊盘和第三集成电路设置在第六表面上，
其中，每个第四半导体芯片具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，其中，第四结合焊盘和第四集成电路设置在第八表面上。
13.如权利要求12所述的半导体封装件，其中，第三半导体芯片朝封装基板的开口移动，以暴露第三半导体芯片的第三结合焊盘，
其中，第四半导体芯片朝封装基板的开口移动，以暴露第四半导体芯片的第四结合焊盘，
其中，相应的第二结合焊盘和第三结合焊盘通过第三线彼此连接，
其中，相应的第三结合焊盘和第四结合焊盘通过第四线彼此连接。
14.一种半导体封装件，所述半导体封装件包括：
封装基板，具有电路图案；
第一半导体芯片，布置在封装基板上，所述第一半导体芯片包括：
面对封装基板的第一表面和与第一表面相对的第二表面；
第一集成电路；
硅通孔，其中，硅通孔布置在第一半导体芯片的中央区域中并电连接到电路图案；
一对第二半导体芯片，彼此分隔开并设置在第一半导体芯片上，所述第二半导体芯片均包括：
第二集成电路；
面对第一半导体芯片的第三表面以及
与第三表面相对的第四表面。
15.如权利要求14所述的半导体封装件，其中，第一半导体芯片的存储容量为第二半导体芯片的存储容量的两倍，其中，封装件的总存储容量为第一半导体芯片的存储容量的2n倍，其中，n为整数。
16.如权利要求14所述的半导体封装件，所述半导体封装件还包括布置在第一半导体芯片和封装基板之间的第一凸块，以将硅通孔电连接到电路图案。
17.如权利要求14所述的半导体封装件，其中，第一半导体芯片还包括设置在第二表面上并连接到硅通孔的第一结合焊盘，
其中，每个第二半导体芯片还包括设置在第四表面上并电连接到第二集成电路的第二结合焊盘。
18.如权利要求17所述的半导体封装件，所述半导体封装件还包括：
一对第三半导体芯片，彼此分隔开并被布置在第二半导体芯片上，每个所述第三半导体芯片包括：
第三集成电路；
第三结合焊盘，其中，第三结合焊盘位于靠近每个第三半导体芯片的边缘部分的位置，其中，第三结合焊盘电连接到第三集成电路；
一对第四半导体芯片，彼此分隔开并被布置在第三半导体芯片上，每个所述第四半导体芯片包括：
第四集成电路；
第四结合焊盘，其中，第四结合焊盘位于靠近每个第四半导体芯片的边缘部分的位置，其中，第四结合焊盘电连接到第四集成电路。
19.如权利要求18所述的半导体封装件，其中，每个第三半导体芯片具有面对第二半导体芯片的第五表面和与第五表面相对的第六表面，其中，第三结合焊盘设置在第六表面上，
其中，每个第四半导体芯片具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，其中，第四结合焊盘设置在第八表面上。
20.如权利要求19所述的半导体封装件，其中，每个第二半导体芯片还包括位于第三表面上的连接焊盘，
其中，半导体封装件还包括设置在第一半导体芯片和第二半导体芯片之间的第二凸块，用于将连接焊盘电连接到第一结合焊盘。
21.如权利要求20所述的半导体封装件，其中，连接焊盘、第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘以侧连接方式彼此连接。
22.如权利要求19所述的半导体封装件，其中，第三半导体芯片朝封装基板的边缘移动，以暴露第二半导体芯片的第二结合焊盘，
其中，第四半导体芯片朝封装基板的边缘移动，以暴露第三半导体芯片的第三结合焊盘。
23.如权利要求22所述的半导体封装件，其中，第二半导体芯片还包括布置在第三表面上的连接焊盘，
其中，半导体封装件还包括设置在第一半导体芯片和第二半导体芯片之间的第二凸块，用以将连接焊盘连接到相应的第一结合焊盘，
其中，连接焊盘、第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘以侧连接方式彼此连接。
24.如权利要求23所述的半导体封装件，其中，第一结合焊盘、第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘以线结合方式彼此连接。
25.如权利要求17所述的半导体封装件，其中，第一结合焊盘设置在第一表面上。
26.如权利要求14所述的半导体封装件，其中，第一半导体芯片还包括设置在第一表面上并连接到硅通孔的第一结合焊盘，
其中，每个第二半导体芯片还包括布置在第三表面上并电连接到第二集成电路的第二结合焊盘。
27.如权利要求26所述的半导体封装件，所述半导体封装件还包括：
第三半导体芯片，设置在每个第二半导体芯片上，每个所述第三半导体芯片包括：
第三集成电路；
第三结合焊盘，其中，第三结合焊盘位于靠近每个第三半导体芯片的边缘部分的位置并且电连接到第三集成电路；
第四半导体芯片，设置在每个第三半导体芯片上，每个所述第四半导体芯片包括：
第四集成电路；
第四结合焊盘，其中，第四结合焊盘位于靠近每个第四半导体芯片的边缘部分的位置并且电连接到第四集成电路。
28.如权利要求27所述的半导体封装件，其中，每个第三半导体芯片具有面对相应的第二半导体芯片的第五表面和与第五表面相对的第六表面，其中，第三结合焊盘设置在第五表面上，
其中，每个第四半导体芯片具有面对相应的第三半导体芯片的第六表面的第七表面和与第七表面相对的第八表面，其中，第四结合焊盘设置在第七表面上。
29.如权利要求28所述的半导体封装件，其中，第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘以侧连接方式彼此连接。
30.如权利要求28所述的半导体封装件，其中，第三半导体芯片朝封装基板的中央区域移动，以暴露第三结合焊盘，
其中，第四半导体芯片朝封装基板的中央区域移动，以暴露第四结合焊盘。
31.如权利要求30所述的半导体封装件，其中，第二结合焊盘、第三结合焊盘和第四结合焊盘中的相应的焊盘以线结合方式彼此连接。
32.如权利要求27所述的半导体封装件，所述半导体封装件还包括设置在第一半导体芯片和第二半导体芯片之间的第二凸块，以将第二结合焊盘中的一个连接到硅通孔。
33.一种半导体封装件，所述半导体封装件包括：
封装基板，封装基板中形成有开口；
第一半导体芯片，设置在封装基板上方并位于开口上方；
一对第二半导体芯片，设置在开口的相对侧上并位于封装基板和第一半导体芯片之间，
其中，第一半导体芯片包括中央焊盘和布置在第一半导体芯片的中央区域中并且电连接到第一集成电路的多个第一结合焊盘，
其中，每个第二半导体芯片包括第二结合焊盘，第二结合焊盘布置为靠近每个第二半导体芯片的边缘部分并接近开口并且电连接到每个第二半导体芯片的第二集成电路，
其中，每个第二结合焊盘连接到相应的第一结合焊盘。
34.如权利要求33所述的半导体封装件，所述半导体封装件还包括将第二结合焊盘电连接到相应的第一结合焊盘的凸块。
35.如权利要求33所述的半导体封装件，其中，第二半导体芯片朝着开口偏移使得第二结合焊盘被布置在开口内，其中，第二结合焊盘经由线结合电连接到相应的第一结合焊盘。
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