CN103620749A - 具有低源极电阻的场效应晶体管器件 - Google Patents

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Abstract

一种半导体器件，包括：漂移层，具有第一导电类型；阱区域，在该漂移层中，具有与该第一导电类型相反的第二导电类型；以及源极区域，在该阱区域中。该源极区域具有该第一导电类型并且限定该阱区域中的沟道区域。该源极区域包括邻近该沟道区域的横向源极区域，以及从横向源极区域相反于该沟道区域而延伸开的多个源极接触区域。具有该第二导电类型的体接触区域位于该多个源极接触区域的至少两个之间并且与该阱区域接触。

Description

具有低源极电阻的场效应晶体管器件
美国政府利益的声明
通过军队研究实验室授予的合同号DAAD19-01-C-0067，在政府支持下作出本发明。在本发明中，该政府具有特定的权利。
技术领域
本发明涉及电子器件及其制造方法。更加具体地，本发明涉及高功率绝缘栅晶体管及其制造方法。
背景技术
由于碳化硅(SiC)的高临界场和宽带隙，对于高速、高功率和/或高温应用，与硅上功率器件相比，期望利用SiC制作的功率器件显示出较大的优势。对于能够阻断高压的器件，例如超过大约5kV的电压，可以期望具有双极操作以通过由注入的少数载流子产生的电导率调制来降低漂移层电阻。然而，可能由于在单晶碳化硅中存在基面错位(BPD)，对于在碳化硅中的双极器件的一个技术上的挑战是正向电压随时间而衰减。因此，单极器件(例如SiC肖特基二极管和MOSFET)通常用于高功率应用，例如，高达10kV或更高。
已经制造了具有10kV阻断能力的SiC DMOSFET器件，其具有大约100mΩ×cm2的特定导通电阻。由于它们的多数载流子的特性，DMOSFET器件可以显示出非常快的开关速度，例如，小于100ns。然而，随着期望的器件的阻断电压的增加，例如高达15kV或更高，由于相应地增加了漂移层的厚度，MOSFET器件的导通电阻可以大大增加。由于体迁移率降低，这个问题在高温时可能恶化，其可以导致过多的功率损耗。
随着SiC晶体材料生长的进展，已经开发出一些方法以减轻BPD相关的问题。例如，参考B.Hull， M.Das，J.Sumakeris，J.Richmond和S.Krishinaswami，“Drift-Free10-kV，20-A4H-SiC PiN Diodes”，Journal of Electrical Materials，Vol.34，No.4,2005。这些改进能够增强SiC双极器件，例如晶闸管、GTO等等的改进和/或潜在的应用。即使晶闸管和/或GTO可以提供低的正向压降，它们也可能需要大体积的整流电路以用于栅极驱动和保护。因此，可以期望SiC双极器件具有栅极关断能力。由于其较好的导通状态特性、适当的开关速度和/或良好的安全操作区域(SOA)，4H-SiC绝缘栅双极晶体管(IGBT)变得更加适合功率开关应用。
发明内容
根据一些实施例的半导体器件包括具有第一导电类型的漂移层，在该漂移层中具有与该第一导电类型相反的第二导电类型的阱区域，以及在该阱区域中的源极区域。该源极区域具有第一导电类型并且在该阱区域中限定沟道区域。该源极区域包括邻近该沟道区域的横向源极区域，以及相反于所述沟道区域从所述横向源极区域延伸离开的多个源极接触区域。具有该第二导电类型的体接触区域位于该多个源极接触区域中的至少两个之间，且与该阱区域接触，并且源极欧姆接触与该源极接触区域和该体接触区域接触。
该体接触区域可以包括在该源极接触区域之间散布的多个体接触区域。可以通过该横向源极区域将该多个体接触区域与该沟道区域间隔开。
该源极欧姆接触可以在源极接触范围中与该源极区域接触，并且该源极欧姆接触可以在以体接触区域范围中与该体接触区域接触。
在一些实施例中，该接触区域范围的最小尺寸p1与该阱区域的最小尺寸w1的比率可以大于0.2。在进一步的实施例中，该接触区域范围的最小尺寸p1与该阱区域的最小尺寸w1的比率可以大于大约0.3。
该漂移区域可以包括宽带隙半导体材料，例如碳化硅。
该源极区域具有薄层电阻，且该源极欧姆接触具有大于该源极区域的接触电阻的75％的薄层电阻，并且在一些实施例中大于该源极区域的接触电阻。
该器件可以具有超过1000伏特的反向阻断电压，以及大于200安培每平方厘米的电流密度。
附图说明
附图示出了本发明的特定实施例，包含的附图提供了对本发明的进一步的理解，以及将其并入并且构成了本申请的一部分。在图中：
图1是金属-氧化物-半导体场效应(MOSFET)器件的电路图。
图2是示出了MOSFET器件的假设的导通状态的电流-电压特性的曲线图。
图3是示出了源极电阻对栅极电压的影响的曲线图。
图4是传统的功率MOSFET器件的单元的部分横截面图。
图5和图6是示出了传统的功率MOSFET器件的布局的平面图。
图7和图8是示出了根据一些实施例的功率MOSFET器件的布局的平面图。
图9和图10是根据一些实施例的功率MOSFET器件的单元的部分横截面图。
图11是根据一些实施例的MOSFET器件的导通状态电流-电压特性的曲线图。
图12是根据一些实施例的功率MOSFET器件的单元的横截面图。
图13是根据一些实施例的绝缘栅双极晶体管器件的单元的横截面图。
图14是根据一些实施例的p型绝缘栅双极晶体管器件的单元的横截面图。
图15是示出图14的P-IGBT器件的电流-电压特性的曲线图。
图16A是示出图14的p-IGBT的电压阻断特性的曲线图。
图16B是示出图14的P-IGBT的脉冲导通状态电流-电压特性的曲线图。
图16C是示出图14的P-IGBT对于温度范围从室温至300℃的进一步导通状态电流-电压特性的曲线图。
图16D是示出图14的P-IGBT作为温度的函数的导通状态电流-电压特性的曲线图。
具体实施方式
现在将在下文中参考附图更全面地描述本发明的实施例，附图中示出了本发明的实施例。然而可以以多种不同的形式体现本发明，并且本发明不应当解释为限制于在此所述的实施例。反而，提供这些实施例使得本公开将详尽和完整，且将向本领域的技术人员完全地传达本发明的范围。贯穿全文相同的数字表示相同的元件。
将理解，尽管在此可以使用术语第一、第二等以描述各种元件，但是这些元件不应当受到这些术语的限制。这些术语仅用于区别一个元件与另一个元件。例如，在不脱离本发明的范围的情况下，第一元件可称为第二元件，并且类似地，第二元件可称为第一元件。如在此所使用的，术语“和/或”包含一个或多个相关列出项目的任何和所有组合。
在此使用的术语仅是出于描述特定实施例的目的，且并不旨在限制本发明。如在此所使用的，除非上下文明确另有指示，否则单数形式“一”、“一个”和“该”旨在也包括复数形式。将进一步理解，当在此使用术语“包括”、“包括了”、“包含”和/或“包含了”时，这些术语指定所述特征、整数、步骤、操作、元件和/或组件的存在，但不排除一个或多个其他的特征、整数、步骤、操作、元件、组件和/或其组合的存在或附加。
除非另有定义，否则在此使用的所有术语(包含技术和科学术语)具有与普通技术人员通常理解的本发明的所属相同的意义。将进一步理解，在此使用的术语应当解释为具有与其在此说明书和相关技术的上下文中的意义一致的意义，且除非在此明确如此定义，否则将不以理想化或过度拘泥的意义解释。
将理解，当称元件，例如层、区域或衬底在另一元件“上”或延伸至另一元件“之上”时，其可直接在另一元件上或直接延伸至该另一元件之上，或者也可存在中间元件。相比之下，当称元件“直接在另一元件上”或“直接延伸至另一元件之上”时，不存在中间元件。还将理解，当元件称为被“连接”或“耦接”至另一元件时，其可直接连接或耦接至该其他元件或可存在中间元件。相比之下，当元件称为被“直接连接”或“直接耦接”至另一元件时，不存在中间元件。
在此可使用关系术语，例如“下方”或“上方”或“上面”或“下面”或“水平”或“横向”或“垂直”以描述如图中所示的一个元件、层或区域与另一元件、层或区域的关系。将理解，这些术语旨在涵盖除图中所示的方向之外的该器件的不同方向。
在此参考本发明的理想实施例(及中间结构)的示意图的横截面图来描述本发明的实施例。为清晰起见，可以放大图中的层和区域的厚度。此外，例如由于制造技术和/或容许度，将预期这些图的形状会变化。因此，本发明的实施例不应当解释为限制于在此所示的区域的特定形状，但包含例如由制造造成的形状上的偏离。例如，示出为矩形的注入区域通常将在其边缘具有圆形或弯曲特征和/或注入浓度的梯度，而非从注入至非注入区域的离散变化。同样地，由注入形成的隐埋区域可导致该隐埋区域与从中发生注入的表面之间的区域中的一些注入。因此，图中所示的区域本质上是示意性的，且其形状并不旨在示出器件的区域的实际形状，并且并不旨在限制本发明的范围。
参考半导体层和/或区域描述本发明的一些实施例，其特征化为具有例如n型或p型的导电类型，这涉及该层和/或区域中的多数载流子浓度。因此，n型材料具有负电荷电子的多数平衡浓度，而p型材料具有正电荷空穴的多数平衡浓度。可用“+”或“-”(如n+、n-、p+、p-n++、n-、p++、p-或类似物)指定一些材料以指示对比于另一层或区域的相对较大(“+”)或较小(“-”)浓度的多数载流子。然而，此符号并不暗示在层或区域中存在多数或少数载流子的特定浓度。
本发明的一些实施例提供碳化硅(SiC)绝缘栅器件，其适于高功率和/或高温应用。
图1是金属氧化物半导体场效应晶体管(MOSFET)器件10的电路图。如图中所示，MOSFET器件一般包括三个端子，也就是漏极端子(D)、源极端子(S)和栅极端子(G)。该器件的栅极至源极电压用VGS表示，而该器件的漏极至源极电压用VDS表示。基于该器件的物理特性，该器件具有内嵌源极电阻RS及内嵌漏极电阻RD。该内嵌源极电阻RS上的电压用VRS表示。
在MOSFET器件中，通过将电压施加到该栅极来调节从漏极流经该器件的沟道至源极的电流。通过栅极绝缘体，例如二氧化硅，将栅极与沟道绝缘。随着栅极端子上的电压增加，流经器件的电流可以增加。
图2是示出了对于给定栅极至源极电压(VGS)的MOSFET器件的假设的导通状态电流-电压特性(曲线102)及实际的导通状态电流-电压特性(曲线104)的曲线图。如图2中所示，对于给定栅极电压，流经器件的电流(ID)随着漏极与源极之间的电压(VDS)增加而增加，直到饱和点。在实际器件中，晶体管的实际饱和电流通常小于理想饱和电流。其部分原因涉及器件的源极电阻。
具体的，随着流经器件的漏极电流ID增加，源极电阻RS上的电压降的量成正比增加。图3是示出源极电阻时栅极电压的影响的曲线图。在图3中，从栅极端子至源极端子的电压用VGS表示。跨越栅极端子及源极端子而施加至器件的栅极电压VGS的一部分被降低在器件的内部源极电阻RS上。图3中栅极电压的该部分用VRs表示。栅极至源极电压的剩余部分呈现为跨越栅极绝缘体的电压，在图3中用VGS，int表示。因此，VGS等于VRs和VGS，int的总和。
如图3中所示，栅极至源极电压可以随着漏极电流增加而保持恒定。然而，在器件的内部源极电阻上降低的栅极电压VGS的部分VRs随着漏极电流ID的增加而增加，而呈现为跨越栅极绝缘体的电压的栅极至源极电压的部分VGS，int随着漏极电流ID的增加而减小。
因此，随着漏极电流增加，用于维持沟道的栅极电压部分减小，这可以导致在漏极至源极电压的较低电平处器件进入饱和。因此，高源极电阻可以不利地影响MOSFET或其他绝缘栅控制器件的操作。
在图4中示出了根据一些实施例的MOSFET结构的单位单元10。图1的器件10包括n型、8°离轴4H-SiC基板12上的n-漂移外延层14。n-漂移层14可以具有约100μm至约120μm的厚度，并且为了约10kV的阻断能力可以用n型掺杂剂以约2×1014cm-3至约6×1014cm-3的掺杂浓度掺杂n-漂移层14。其他掺杂浓度/电压阻断范围也是可行的。对于1200V的MOSFET器件，基板可以为4°离轴4H-SiC，且漂移层可以具有约10μm的厚度，并且可以用n型掺杂剂以约6×1015cm-3的掺杂浓度掺杂。
结构进一步包括可以通过分别选择性注入例如铝和氮而形成的p+阱区域18及n+源极区域20。p+阱区域18的结深度可以为约0.5μm，但是其他深度也可行。结构10进一步包括从漂移层14的表面延伸至p+阱区域18中的p+接触区域22。可绕器件周边提供结终端(未示出)。
可以通过用超压硅以约1600℃的温度退火结构来活化所有注入的掺杂剂和/或由封装层，例如石墨膜覆盖所有注入的掺杂剂。没有这些条件，高温退火可能损坏碳化硅外延的表面。可以通过硅烷的存在或通过提供特定量的超压硅的碳化硅涂覆的物体的近似来提供超压硅。石墨涂层可替代超压硅或与超压硅组合形成于器件的表面上。在退火器件以活化所述注入离子之前，石墨涂层可应用至结构的顶部/前侧，以在退火期间保护结构的表面。可以通过传统的抗蚀剂涂覆方法应用石墨涂层，并且石墨涂层可以具有约1μm的厚度。石墨涂层可被加热以在漂移层14上形成晶体涂层。可以通过热退火活化所述注入的离子，其中可以例如在惰性气体中以约1600℃或更大的温度执行热退火。特别地，可以以约1600℃的温度在氩气中执行热退火5分钟。在高温退火期间，石墨涂层可以帮助保护漂移层14的表面。
随后可以例如通过灰化和热氧化去除石墨涂层。
在注入退火之后，具有约1μm厚度的二氧化硅的场氧化物(未示出)可以被沉积及图案化以暴露器件的有源区域。
可以通过栅极氧化处理形成具有
Figure BPA0000182333820000061
至
Figure BPA0000182333820000062
的最终栅极氧化物厚度的栅极氧化物层36。
具体的，可以通过干式-湿式氧化处理生长栅极氧化物，干式-湿式氧化处理包括在干燥O2中生长块体氧化物，接着在湿润O2中退火块体氧化物，例如美国专利号5972801中所描述的，其整体公开内容通过引用合并于此。如在此所使用的，在湿润O2中退火氧化物涉及在含有O2和汽化H2O两者的环境中退火氧化物。可以在干燥氧化物生长与湿润氧化物生长之间执行退火。例如可以以高达约1200℃的温度在干燥O2中在石英管中执行干燥O2氧化物生长至少约2.5小时的时间。执行干燥氧化物生长以生长块体氧化物层至期望厚度。干燥氧化物生长的温度可以影响氧化物生长速率。例如，更高的处理温度可以产生更高的氧化物生长速率。最大生长温度可取决于所使用的系统。
在一些实施例中，可以在干燥O2中以约1175℃的温度执行干燥O2氧化物生长约3.5小时。可以在惰性气体中以高达约1200℃的温度退火所得到的氧化物层。特别地，可以在Ar中以约1175℃的温度退火所得到的氧化物层约1小时。可以以约950℃或更低的温度执行湿润O2氧化物退火至少约1小时的时间。湿润O2退火的温度可以被限制以在SiC/SiO2界面处阻碍可引入额外界面态的进一步热氧化物生长。特别地，可以在湿润O2中以约950℃的温度执行湿润O2退火约3小时。所得到的栅极氧化物层可以具有约
Figure BPA0000182333820000071
的厚度。
在一些实施例中，可以在干燥O2中以约1175℃的温度执行干燥O2氧化物生长约4小时。可以在惰性气体中以高达约1175℃的温度退火所得到的氧化物层。特别地，可以在Ar中以约1175℃的温度退火所得到的氧化物层约从30分钟至2小时的持续时间范围的时间。接着以范围从1175℃至1300℃的温度在NO环境中氧化物层接受退火从30分钟至3小时的持续时间范围。所得到的栅极氧化物层可以具有约的厚度。
在形成栅极氧化物34之后，可以沉积多晶硅栅极32，并且例如用硼掺杂，接着进行金属化处理以减小栅极电阻。Al/Ni接触可以沉积为p型欧姆源极接触金属28，并且Ni沉积为n型漏极接触金属26。可以在快速热退火(RTA)中烧结所有接触，并且较厚Ti/Au层可以用于焊盘金属。
参考图4，MOSFET器件的源极电阻具有两个主要分量，也就是在源极欧姆接触34与源极区域20之间的接触电阻RC，以及在源极欧姆接触34与沟道之间的源极区域20中的薄层电阻Rsheet。因此，RS＝RC+Rsheet。在专统的硅基MOSFET器件中，由于薄层电阻Rsheet可能对硅及其他窄带隙半导体形成非常低电阻率的欧姆接触，因此薄层电阻Rsheet是决定源极电阻的主导因素。然而，在宽带隙半导体(即，具有大于约2.0V的带隙的半导体)中，包括复合半导体材料，例如碳化硅和氮化镓、金刚石和ZnO，接触电阻RC可以是源极电阻的主导成因。特别地，由于与这些材料相关的高能量势垒，其对碳化硅及其他宽带隙材料难以形成非常低电阻率的欧姆接触。
图5和图6是示出了传统的功率MOSFET器件的布局的平面图。在传统的功率MOSFET器件中，在接触电阻不如薄层电阻重要的假定下，设计布局以减小或最小化薄层电阻。因此，参考图5，传统的功率MOSFET器件通常包括形成于漂移层14中的p阱18，在p阱18中的n+源极区域20，以及在n+源极区域20中的p+接触区域22。参考图6，源极接触34形成于n+源极区域20和p+接触区域22上。栅极32形成于p阱18上，并且与n+源极区域20的周边及漂移层14的邻近部分重叠。由图5中的箭头42指示从漏极至源极的电流。
如上文所提及的，在宽带隙半导体材料系统中，源极电阻受源极欧姆接触的接触电阻的影响可以比受源极层的薄层电阻的影响更多。因此，为减小宽带隙功率半导体器件的源极电阻，可以期望减小源极欧姆接触的接触电阻。一般而言，能够通过增加接触的最小尺寸减小接触电阻，最小尺寸是接触在任何方向上的最小尺寸。然而，仅增加电子器件的源极欧姆接触的最小尺寸会不期望地增加器件的单元至单元的间距或节距。MOSFET器件的节距可以成比例于器件的p阱区域的宽度。增加器件的节距减小了能够于单个衬底上形成的器件的密度，降低了器件产率并增加了制造成本。
根据一些实施例，提供绝缘栅器件布局，其增加了源极欧姆接触的最小尺寸，而没有增加器件的节距和/或器件的p阱区域的宽度。根据一些实施例的器件布局可以增加器件的薄层电阻。在基于窄带隙半导体材料的器件中，这样的效果可能是非常不期望的。然而，因为薄层电阻并不是决定宽带隙器件的源极电阻的主导因素，所以对于宽带隙器件，这样的权衡是可接受的。在根据一些实施例的器件中，源极薄层电阻与源极接触电阻的比率可以大于0.75(即，Rsheet/RC＞0.75)。在一些实施例中，器件可以具有小于源极薄层电阻的源极接触电阻。即，在一些实施例中，源极薄层电阻与源极接触电阻的比率可以大于1(即，Rsheet/RC＞1)，并且在进一步的实施例中，源极薄层电阻与源极接触电阻的比率可以大于5。
图7和图8是示出了根据一些实施例的MOSFET器件单元100的布局的平面图，以及图9和图10是根据一些实施例的MOSFET器件的单元的部分横截面图。特别地，图9是沿着图8的线A-A′截取的横截面图，而图10是沿着图8的线B-B′截取的横截面图。
图7至图10中示出的器件100包括在n型、8°离轴4H-SiC衬底112上的n-漂移外延层114。n-漂移层114可以具有约100μm至约120μm的厚度，并且为了约10kV的阻断能力，可以利用n型掺杂剂以约2×1014cm-3至约6×1014cm-3的掺杂浓度掺杂n-漂移层114。对于1200V的MOSFET器件，衬底可以是4°离轴4H-SiC，并且漂移层可以具有约10μm的厚度，且可以用n型掺杂剂以约6×1015cm-3的掺杂浓度掺杂漂移层。
结构进一步包括可以通过分别选择性注入例如铝和氮而形成的p+阱区域118及n+源极区域120。p+阱区域118的结深度可以为约0.5μm。结构100进一步包括从漂移层114的表面延伸进入p+阱区域118中的多个p+接触区域122。可以绕着器件周边提供结终端(未示出)。
参考图7，n+源极区域120包括一对横向源极区域120A，其平行于p阱118中相对的沟道区域125。多个源极接触区域120B延伸在各横向源极区域120A之间，并且在各源极接触区域120B之间提供多个p+接触区域122。
参考图8，栅极接触132形成在沟道区域125上，并且与横向源极区域120A重叠。跨越源极接触区域120B及p+接触区域122形成源极欧姆接触134。源极欧姆接触134在源极接触区域136中与源极接触区域120B重叠。源极欧姆接触134在体接触区域138中与p+接触区域122重叠。
由源极欧姆接触134接触的源极接触区域120B的一部分可以具有大于对于传统布局(例如图5和图6中所示出的类似节距/p阱大小的布局)能够获得的最小尺寸的最小尺寸。因此，在没有实质性地增加器件节距/p阱大小的情况下可以减小源极接触电阻。特征的“最小尺寸”涉及在特征的任何横截面中的特征的最小宽度。例如，在图8中示出了体接触区域138的最小尺寸p1、n型接触区域136的最小尺寸n1以及p阱区域118的最小尺寸w1。
在具有如图7和图8中所示的布局的器件中，至源极接触的电流流经源极接触区域120B，如由图7中的箭头142所示。与具有如图5和图6中所示的传统布局的器件的源极区域相比，源极接触区域120B可以具有增大的薄层电阻。然而，薄层电阻的增大可超过由接触电阻的减小所补偿的电阻，因此在器件源极电阻中提供了整体上的减小。
图11是根据一些实施例的7mm×8mm的1200V的碳化硅MOSFET器件的导通状态电流-电压特性的曲线图。在图11中所示的器件特性中，在3.8V的正向电压漏极至源极电压处(VDS)测量377A的漏极电流(ID)。规一化至有源区域的电流密度超过750A/cm2。
器件的漏极电阻、沟道电阻和源极电阻影响MOSFET器件的导通电阻。因此，减小器件的源极电阻也减小了器件的导通电阻。
由于器件的较低导通电阻及增加的电流电平对栅极具有较小去偏压影响的事实，具有根据一些实施例的布局的宽带隙MOSFET器件可以具有充分增加的饱和电流。即，由于较低的源极电阻，随着漏极电流增加，将在源极电阻上形成较小电压。因此，更多栅极至源极电压被施加至器件的沟道。
图12是具有根据一些实施例的布局的器件的理想化横截面图。特别地，图12示出了具有根据一些实施例的布局的器件的一些尺寸。例如，如图12中所示，注入的单元范围(即，p阱118)的最小尺寸表示为图12中的宽度w1。然而将理解，p阱118的最小尺寸可以出现在不同于图12中所示的器件平面的尺寸中。例如，p阱118的最小尺寸可以出现在垂直于图12中所示的器件的平面的尺寸中。
n型接触范围的最小尺寸表示为图12中的宽度n1，而p型接触范围的最小尺寸表示为图12中的宽度p1。n型接触范围可定义为在源极欧姆接触132与n+源极区域120之间重叠的范围，而p型接触范围可定义为在源极欧姆接触132与p+接触区域122之间重叠的范围。
在图13中示出了根据一些实施例的绝缘栅双极晶体管(IGBT)器件200。如图中所示，IGBT器件包括在p型外延层212上的n-漂移外延层214。p型外延层212形成在重掺杂p型、8°离轴4H-SiC衬底或层210上。n-漂移层214可以具有约100μm至约120μm的厚度，并且为了约10kV的阻断能力，可以用p型掺杂剂以约2×1014cm-3至约6×1014cm-3的掺杂浓度掺杂n-漂移层214。
IGBT结构200进一步包括可通过分别选择性注入例如铝和氮而形成的p+阱区域218及n+源极/发射极区域220。p+阱区域218的结深度可以为约0.5μm。结构200进一步包括从漂移层214的表面延伸进入p+阱区域218中的多个p+体接触区域222。在一些实施例中，导电类型可以相反。
栅极接触232在栅极绝缘体236上，源极/发射极接触234在源极接触区域220及体接触区域222上。集电极接触226接触衬底210。
根据一些实施例，晶体管器件可以具有大于0.2的n1与w1的比率。在进一步的实施例中，晶体管器件可以具有大于约0.3的n1与w1的比率。在进一步的实施例中，晶体管器件可以具有在约0.2至1的范围内的n1与w1的比率。在进一步的实施例中，晶体管器件可以具有在约0.3至1的范围内的n1与w1的比率。在进一步的实施例中，晶体管器件可以具有大于0.5的n1与w1的比率。例如，对于具有6μm的注入单元范围的最小尺寸的器件，具有根据一些实施例的布局的器件的n型接触范围的最小尺寸n1可以为约2μm。
根据一些实施例，晶体管器件可以具有大于0.2的p1与w1的比率。在进一步的实施例中，晶体管器件可以具有大于约0.3的p1与w1的比率。在进一步的实施例中，晶体管器件可以具有大于约0.5的p1与w1的比率。在进一步的实施例中，晶体管器件可以具有在约0.2至0.5范围内的p1与w1的比率。在进一步的实施例中，晶体管器件可以具有在约0.2至1的范围内的p1与w1的比率。
一些实施例提供具有增大的电流密度的晶体管器件。电流密度定义为总电流除以芯片面积。例如，根据一些实施例的宽带隙晶体管器件能够具有超过200A/cm2的电流密度，以及1000V或更大的阻断电压。根据进一步的实施例的宽带隙晶体管器件能够具有在超过200A/cm2的电流密度处的100A或更大的电流、小于5V的正向电压降及1000V或更大的阻断电压。根据更进一步的实施例的宽带隙晶体管器件能够具有在超过300A/cm2的电流密度处的100A或更大的电流、小于5V的正向电压降及1000V或更大的阻断电压。
根据一些实施例的半导体器件具有超过1000伏特的反向阻断电压以及在大于100A的电流处的大于200安培每平方厘米的电流密度。
根据进一步的实施例的半导体器件具有1000伏特或更大的反向阻断电压，以及在5伏特或更小的正向电压处的大于100A的正向电流能力。
根据一些实施例的金属-氧化物半导体场效应晶体管器件具有1200伏特或更大的反向阻断电压以及大于100A的正向电流能力。
根据一些实施例的金属-氧化物半导体场效应晶体管器件具有1000伏特或更大的反向阻断电压，以及小于8mOhms-cm2的差分导通电阻。
半导体器件具有小于1000V的阻断电压，并且被配置成在5V或更小的正向电压降处，以大于200安培每平方厘米的电流密度传递正向电流。
在具有小于20μm的单元节距的器件中，在小于4伏特的漏极至源极电压处，一些实施例可以使得宽带隙晶体管器件获得100安培或更高的漏极电流。在具有小于10μm的单元节距的器件中，在小于4伏特的漏极至源极电压处，一些实施例可以使得宽带隙晶体管器件获得100安培或更高的漏极电流。在具有小于10μm的单元节距的器件中，在小于5伏特的漏极至源极电压处，一些实施例可以使得宽带隙晶体管器件获得80安培或更高的漏极电流。
根据一些实施例的具有10kV或更大的电压阻断能力的IGBT器件可以具有小于14mOhm-cm2的差分特定导通电阻，具有在100A/cm2的电流密度处的5.2V或更小的正向电压降。
在图14中示出了根据一些实施例的p型绝缘栅双极晶体管(p-IGBT)器件300。如图中所示，IGBT器件包括在p型场停止缓冲层311之上的p-漂移外延层314，p型场停止缓冲层311形成在n型、8°离轴4H-SiC衬底310上。p-漂移层314可以具有约100μm至约200μm的厚度，并且可以用p型掺杂剂以约2×1014cm-3至约6×1014cm-3的掺杂浓度掺杂p-漂移层314。
p-IGBT结构300进一步包括可通过分别选择性注入例如氮和铝而形成的n+阱区域318及p+源极/发射极区域320。n+阱区域318的结深度可以为约0.5μm。结构300进一步包括从漂移层314的表面延伸进入至n+阱区域318中的多个n+体接触区域322。
栅极接触332在栅极绝缘体336上，源极/发射极接触334在源极接触区域320及体接触区域322上。集电极接触326接触衬底310。
使用2×1014cm-3掺杂的，140μm厚的p型外延层作为漂移层314，以及2μm厚且具有1×1017cm-3至5×1017cm-3的掺杂浓度范围的p型场停止缓冲层311制造如图14中所示的4H-SiCp-IGBT。由氮离子注入形成多区JTE(15区)边缘终端结构(未示出)。JTE终端例如描述于美国专利号6002159中，其通过参考合并于此。MOS沟道形成于注入的n阱318上。50nm厚的热生长氧化物层被用作栅极绝缘体336。
图15示出了图14中所示的p-IGBT器件的ID-VGS特性，VDS固定于-50mV。从具有W/L为200μm/200μm且制造于相同晶片上的测试MOSFET测量ID-VGS特性。从ID-VGS特性得到-10V的阈值电压及10cm2/VS的峰值MOS沟道迁移率。
图16A示出了在室温下具有0.16cm2的有源面积的6.7mm×6.7mm4H-SiCP-IGBT的阻断特性(VGE＝0V)。由于探测设备的限制，测量电压限制于-15kV。器件示出了0.6μA的漏电流，其对应于在-15kV的VCE处的1.2μA/cm2的漏电流密度。这是SiC功率开关中曾经报道的最高的阻断电压。图16B示出了使用Tektronix371曲线绘图仪测量的p-IGBT的脉冲导通状态I-V特性。器件示出了-145A的导通状态电流，其代表在-22.5V的VCE及-20V的VGE处的906A/cm2的电流密度。在此测量期间没有观察到寄生晶闸管闩锁的证据。图16C示出了对于从室温至300℃的温度范围的4H-SiCP-IGBT的IC-VGE特性。为了此测量，VCE固定于-10V。I-V特性在升高的温度下向零偏移。然而，在整个温度范围下器件保持正常关闭的特性。图16D示出了作为温度的函数的导通状态I-V特性。为了此测量，VGE固定于-20V。观察到随温度增加，正向电压降单调减小。相信这是由于在升高的温度下由载流子寿命增大引起的少数载流子(电子)扩散长度的增加而导致的。
相应地，根据一些实施例的p-IGBT可以具有大于约10kV的反向阻断电压，且在一些情况中大于约13kV，并且其具有大于5安培的正向电流能力。
将理解，尽管结合碳化硅IGBT及具有n型漂移层的MOSFET器件已经描述了本发明的一些实施例，但是本发明并不限于此，并且可以被实施在具有p型衬底和/或漂移层的器件中。此外，本发明可用于许多不同类型的器件，包括但不限于绝缘栅双极晶体管(IGBT)、MOS控制晶闸管(MCT)、绝缘栅整流晶闸管(IGCT)、结型场效应晶体管(JFET)、高电子迁移率晶体管(HEMT)等等。
在附图和说明书中，已公开了本发明的典型实施例，并且尽管采用了特定的术语，但其仅用在一般的及描述性的意义中，且并不是出于限制的目的，本发明的范围在接下来的权利要求中阐明。

Claims (45)

1.一种半导体器件，包括：
漂移层，具有第一导电类型；
阱区域，在所述漂移层中，具有与所述第一导电类型相反的第二导电类型；
源极区域，在所述阱区域中，所述源极区域具有所述第一导电类型并且限定所述阱区域中的沟道区域，其中所述源极区域包括邻近所述沟道区域的横向源极区域以及相反于所述沟道区域从所述横向源极区域延伸离开的多个源极接触区域；
体接触区域，具有所述第二导电类型，在所述多个源极接触区域的至少两个源极接触区域之间并且与所述阱区域接触；以及
源极欧姆接触，与所述体接触区域和所述各源极接触区域的至少一个重叠，并且不与所述横向源极区域重叠。
2.根据权利要求1所述的半导体器件，其中所述体接触区域包括在各源极接触区域之间散布的多个体接触区域。
3.根据权利要求2所述的半导体器件，其中通过所述横向源极区域将所述多个体接触区域与所述沟道区域间隔开。
4.根据权利要求1所述的半导体器件，其中所述源极欧姆接触与源极接触范围中的至少一个源极接触区域重叠，并且所述源极欧姆接触与体接触区域范围中的所述体接触区域重叠；
其中所述源极接触区域范围的最小尺寸n1与所述阱区域的最小尺寸w1的比率大于0.2。
5.根据权利要求4所述的半导体器件，其中所述源极接触区域范围的所述最小尺寸n1与所述阱区域的所述最小尺寸w1的比率为介于0.3与1之间。
6.根据权利要求4所述的半导体器件，其中所述源极接触区域范围的所述最小尺寸n1与所述阱区域的所述最小尺寸w1的比率大于0.5。
7.根据权利要求1所述的半导体器件，其中所述源极欧姆接触与源极接触范围中的所述源极区域重叠，并且所述源极欧姆接触与体接触区域范围中的所述体接触区域重叠；
其中所述体接触区域范围的最小尺寸p1与所述阱区域的最小尺寸w1的比率大于0.2。
8.根据权利要求7所述的半导体器件，其中所述体接触区域范围的所述最小尺寸p1与所述阱区域的所述最小尺寸w1的比率大于约0.3。
9.根据权利要求7所述的半导体器件，其中所述体接触区域范围的所述最小尺寸p1与所述阱区域的所述最小尺寸w1的比率大于约0.5。
10.根据权利要求1所述的半导体器件，其中所述漂移区域包括宽带隙半导体材料。
11.根据权利要求10所述的半导体器件，其中所述漂移区域包括碳化硅。
12.根据权利要求10所述的半导体器件，其中所述漂移区域包括具有2H、4H和/或6H多型的碳化硅。
13.根据权利要求10所述的半导体器件，其中所述漂移区域包括具有3C和/或15R多型的碳化硅。
14.根据权利要求1所述的半导体器件，其中所述源极区域具有薄层电阻，并且所述源极欧姆接触具有接触电阻，其中所述接触电阻与所述薄层电阻的比率大于1。
15.根据权利要求1所述的半导体器件，其中所述器件具有超过1000伏特的反向阻断电压，以及大于700安培每平方厘米的电流密度。
16.根据权利要求1所述的半导体器件，其中所述半导体器件包括场效应晶体管。
17.根据权利要求1所述的半导体器件，其中所述半导体器件包括绝缘栅双极晶体管。
18.根据权利要求1所述的半导体器件，其中由所述源极欧姆接触与所述至少一个源极接触区域之间相重叠的范围限定所述半导体器件的源极接触范围的最小尺寸。
19.一种半导体器件，包括：
漂移层，具有第一导电类型；
阱区域，具有与所述第一导电类型相反的第二导电类型；
源极区域，在所述阱区域中，所述源极区域具有所述第一导电类型；
体接触区域，具有所述第二导电类型，与所述阱区域接触；以及
源极欧姆接触，与源极接触范围中的所述源极区域重叠并且与体接触区域范围中的所述体接触区域重叠；
其中所述源极接触范围的最小尺寸n1与所述阱区域的最小尺寸w1的比率大于0.2。
20.根据权利要求19所述的半导体器件，其中所述源极接触范围的所述最小尺寸n1与所述阱区域的所述最小尺寸w1的比率大于约0.3。
21.根据权利要求19所述的半导体器件，其中所述源极接触区域范围的所述最小尺寸n1与所述阱区域的所述最小尺寸w1的比率大于0.5。
22.一种半导体器件，包括：
漂移层，具有第一导电类型；
阱区域，具有与所述第一导电类型相反的第二导电类型；
源极区域，在所述阱区域中，所述源极区域具有所述第一导电类型；
体接触区域，具有所述第二导电类型，与所述阱区域接触；以及
源极欧姆接触，与源极接触范围中的所述源极区域重叠并且与体接触区域范围中的所述体接触区域重叠；
其中所述体接触区域范围的最小尺寸p1与所述阱区域的最小尺寸w1的比率大于0.2。
23.根据权利要求22所述的半导体器件，其中所述体接触区域范围的所述最小尺寸p1与所述阱区域的所述最小尺寸w1的比率大于约0.3。
24.根据权利要求22所述的半导体器件，其中所述体接触区域范围的所述最小尺寸p1与所述阱区域的所述最小尺寸w1的比率大于约0.5。
25.一种半导体器件，具有超过1000伏特的反向阻断电压，并且具有在大于100安培的电流处的大于200安培每平方厘米的电流密度。
26.一种半导体器件，具有1000伏特或更大的反向阻断电压，并且具有在5伏特或更小的正向电压处的大于100安培的正向电流能力。
27.一种金属-氧化物半导体场效应晶体管器件，具有1200伏特或更大的反向阻断电压，并且具有大于100安培的正向电流能力。
28.一种金属-氧化物半导体场效应晶体管器件，具有1000伏特或更大的反向阻断电压，并且具有小于8mOhm-cm2的差分导通电阻。
29.一种半导体器件，包括具有薄层电阻的源极区域，以及在所述源极区域上具有接触电阻的源极欧姆接触，其中所述薄层电阻与所述接触电阻的比率大于1。
30.一种半导体器件，具有小于1000伏特的阻断电压，并且被配置成在5伏特或更小的正向电压降处以大于200安培每平方厘米的电流密度传递正向电流。
31.一种绝缘栅双极晶体管器件，具有在5.2伏特或更小的正向电压降及100安培每平方厘米的电流密度处小于14mOhm-cm2的特定导通电阻。
32.根据权利要求19所述的绝缘栅双极晶体管器件，其中所述器件具有10kV或更大的电压阻断能力。
33.一种金属-氧化物半导体场效应晶体管器件，具有小于4伏特的漏极至源极电压，以及小于20微米的单元节距，并且具有大于100安培的正向电流能力。
34.根据权利要求33所述的金属-氧化物半导体场效应晶体管器件，其中所述单元节距小于10微米。
35.一种金属-氧化物半导体场效应晶体管器件，具有小于5伏特的漏极至源极电压，以及小于10μm的单元节距，并且具有大于80A的正向电流能力。
36.一种半导体器件，具有超过1000伏特的反向阻断电压，并且具有在大于100A的电流处的大于200安培每平方厘米的电流密度。
37.根据权利要求36所述的半导体器件，其中所述器件具有1000伏特或更大的反向阻断电压，并且具有在5伏特或更小的正向电压处的大于100安培的正向电流能力。
38.根据权利要求36所述的半导体器件，其中所述器件包括具有1200伏特或更大的反向阻断电压的金属-氧化物半导体场效应晶体管器件。
39.一种金属-氧化物半导体场效应晶体管器件，具有1000伏特或更大的反向阻断电压，并且具有小于8mOhm-cm2的差分导通电阻。
40.一种半导体器件，具有小于1000伏特的阻断电压，并且被配置成在5伏特或更小的正向电压降处以大于200安培每平方厘米的电流密度传递正向电流。
41.一种绝缘栅双极晶体管器件，具有在100安培每平方厘米的电流密度处的5.2伏特或更小的正向电压降。
42.一种金属-氧化物半导体场效应晶体管器件，具有小于4伏特的漏极至源极电压，以及小于20微米的单元节距，并且具有大于100安培的正向电流能力。
43.根据权利要求42所述的金属-氧化物半导体场效应晶体管器件，其中所述单元节距小于10微米。
44.一种金属-氧化物半导体场效应晶体管器件，具有小于5伏特的漏极至源极电压，以及小于10微米的单元节距，并且具有大于80安培的正向电流能力。
45.一种绝缘栅双极晶体管，具有13千伏或更大的阻断电压，以及5安培或更大的正向电流能力。
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