CN103366804A - 具有电流注入读出放大器的非易失性存储装置 - Google Patents

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Abstract

公开了一种具有电流注入读出放大器的非易失性存储装置。本发明涉及一种用于存储装置中的设备，包括：电流注入器，具有多个注入输出；一个或多个参考单元，其中每个参考单元连接到所述多个注入输出中的不同的一个注入输出；选定存储单元，连接到与所述一个或多个参考单元所连接到的注入输出不同的所述多个注入输出之一；以及比较器，连接到所述多个注入输出，其中所述比较器包括指示存储在选定存储单元中的值的一个或多个比较器输出。

Description

具有电流注入读出放大器的非易失性存储装置
技术领域
公开了一种具有电流注入读出放大器（current injection sensing amplifier）的非易失性存储装置。
背景技术
使用浮栅（floating gate）来在其上存储电荷的非易失性半导体存储单元和形成在半导体基底中的这种非易失性存储单元的存储阵列在现有技术中是公知的。典型地，这种浮栅存储单元具有分栅（split gate）类型或者叠栅（stacked gate）类型。
通常使用读出放大器对浮栅存储单元执行读操作。用于这个目的的读出放大器公开于美国专利No. 5,386,158(“’158专利”)，该专利为了所有目的而包括于此以资参考。’158专利公开了使用汲取（draw）已知量的电流的参考单元。’158专利依赖于用于反映（mirror）由参考单元汲取的电流的电流反射镜（current mirror）和用于反映由选定存储单元汲取的电流的另一电流反射镜。然后比较每个电流反射镜中的电流，并且基于哪个电流较大能够确定存储在存储单元中的值(例如，0或者1)。
另一读出放大器公开于美国专利No. 5,910,914(“’914专利”)，该专利为了所有目的而包括于此以资参考。’914专利公开了一种读出电路，用于能够存储超过一位数据的多电平浮栅存储单元或MLC。它公开了用于确定存储在存储单元中的值(例如，00、01、10或者11)的多个参考单元的使用。在这种方案中也使用电流反射镜。
现有技术的电流反射镜使用PMOS晶体管。PMOS晶体管的一个特性在于：仅当施加于栅极的电压小于装置的电压阈值(通常称为VTH)时，PMOS晶体管能够导通。使用利用PMOS晶体管的电流反射镜的一个缺点在于：PMOS晶体管引起VTH降（drop）。这妨碍了设计者创建工作于更低电压并消耗更少功率的读出放大器的能力。
所需要的是一种改进的读出电路，其与现有技术中相比工作于更低的电压供应电平并消耗更少功率。
发明内容
通过提供使用电流注入器（injector）而非电流反射镜的读出电路解决前述问题和需求。在一个实施例中，电流注入器用于提供一种一致的电流源，其并不基于连接到该电流注入器的负载而改变。电流源在这个实施例中包括四条输出线。三条线各自连接到参考单元和比较器。第四条线连接到选定存储单元和比较器。每个参考单元汲取预定量的电流。比较器随后比较这三条线中的每条线上的剩余电流与连接到选定存储单元的线上的剩余电流。基于这种比较，产生这样的输出：该输出指示存储单元的状态(例如，00、01、10、11)并且和与其它三条线相比连接到选定存储单元的线上的电流的相对大小直接相关。
通过回顾说明书、权利要求和附图，本发明的其它目的和特征将会变得清楚。
附图说明
图1是包括电流注入器的读出电路实施例的示例性方框图。
图2是包括电流注入器的读出电路实施例的示例性电路图。
图3是显示图2的读出电路中使用的电流注入器的示例性电路图。
图4是显示图2的读出电路中使用的参考钳位回路（reference clamp loop）的示例性电路图。
图5是显示与图2的读出电路中的选定单元一起使用的钳位回路的示例性电路图。
图6是显示图2的读出电路中使用的比较器的示例性电路图。
图7是与图1或者图2的读出电路一起使用的比较器和解码器的示例性电路图。
图8是包括电流注入器的另一读出电路实施例的示例性电路图。
具体实施方式
现在将参照图1描述实施例。描述读出电路10。读出电路10包括：电流注入器60、耦合到参考单元120的参考钳位回路20、耦合到参考单元130的参考钳位回路30、耦合到参考单元140的参考钳位回路40、耦合到选定单元150的钳位回路50和比较器70。在这个实施例中，选定单元150能够存储四种可能值(为了容易参考，称为“00”、“01”、“10”和“11”)之一，并且使用三个参考单元，但本领域普通技术人员将会理解，选定单元150能够设计为存储更少或者更多数量的可能值并且能够使用更少或者更多数量的参考单元。
电流注入器60在四条单独的输出线上提供恒定电流，其中一条输出线连接到参考钳位回路20，另一条输出线连接到参考钳位回路30，另一条输出线连接到参考钳位回路40，并且另一条输出线连接到钳位回路50。在这个实施例中，电流注入器60在这四条线中的每一条线上提供相同量的电流iT。
选定单元150包括存储单元的阵列内的一个存储单元。选定单元150能够通过使用行线和列线而被选择用于读操作，这为本领域普通技术人员所公知。在美国专利No. 7,868,375中解释了能够用作选定单元150的单元的类型的例子，该专利为了所有目的而包括于此以资参考。
利用每个读周期能够立即产生参考钳位回路20、参考钳位回路30和参考钳位回路40中的每一个。参考单元120、参考单元130和参考单元140各自总是处于“导通”位置。
通过设计和操作，参考单元120、参考单元130和参考单元140各自汲取不同水平（level）的电流。在图1显示的例子中，参考单元120汲取电流i1，参考单元130汲取电流i2，并且参考单元140汲取电流i3。因为参考单元120、参考单元130和参考单元140各自总是“导通”并且因为它们的负载不随时间而改变，所以i1、i2和i3的值将不会随时间而改变。本领域普通技术人员将会意识到：参考单元120、130和140能够设计为通过晶体管的各种参数(诸如，栅极宽度和长度)的选择在“导通”时汲取不同水平的电流。参考单元120、130和140甚至可以是与选定单元150相同类型的非易失性存储单元，但存储不同量的电荷。
选定单元150汲取一定量的电流iS，电流iS反映存储在选定单元150中的值。因此，iS将会根据存储在选定单元150中的值随时间改变。
比较器70连接到源自电流注入器60的每条线。在这个实施例中，由电流注入器60接收的一条线包含电流iT-i1，另一条线包含电流iT-i2，另一条线包含电流iT-i3，并且另一条线包含电流iT-iS。比较器70将会把iT-iS与其它三个电流进行比较。与电流iT-i1的比较将会导致输出80。与电流iT-i2的比较将会导致输出90。与电流iT-i3的比较将会导致输出100。输出80、90和100将会指示选定单元150的状态，具体地讲，指示什么数据由选定单元150存储。
在这个实施例中，选定单元150能够保存四种不同值之一，所述四种不同值之一能够以二进制形式表示为00、01、10或者11(或者在基数（base）4的情况下表示为0、1、2或者3)。这四个值中的每一个值对应于将会由选定单元150汲取的不同水平的电流(iS)。使用这个实施例的一个目的在于以高度的确定性确定存储在选定单元150中的值。通过将iT-iS与iT-i1、iT-i2和iT-i3的值比较实现这种水平的确定性。
在一个例子中，如果iT-iS大于iT-i1，则输出80将会是“0”，并且如果iT-iS小于iT-i1，则输出80将会是“1”。如果iT-iS大于iT-i2，则输出90将会是“0”，并且如果iT-iS小于iT-i2，则输出90将会是“1”。如果iT-iS大于iT-i3，则输出100将会是“0”，并且如果iT-iS小于iT-i3，则输出100将会是“1”。输出80、输出90和输出100的值能够随后被解码以便以高度的确定性确定存储在选定单元150中的值。例如，输出80、输出90和输出100的值能够对应于表1中显示的选定单元50的值：
Figure 2012100899579100002DEST_PATH_IMAGE004
输出80、输出90和输出100的值将会基于输入到比较器70的电流的值，即iT-iS、iT-i1、iT-i2和iT-i3。设计参考单元120、参考单元130和参考单元140，以使得输入到比较器70的电流具有将会导致选定单元150的值的准确确定的合适的值。
例如，iS的值在选定单元50存储“00”时可能是0.0 mA, 在选定单元50存储“01”时可能是0.33 mA，在选定单元存储“10”时可能是0.66 mA，并且在选定单元存储“11”时可能是1.0 mA。这将意味着：如果iT具有值1.0 mA，则iT-iS在选定单元50存储“00”时将会是1.0 mA, 在选定单元50存储“01”时将会是0.67 mA，在选定单元50存储“10”时将会是0.34 mA，并且在选定单元50存储“11”时将会是0.0 mA。在该例子中，可能希望i1具有值0.17 mA，i2具有值0.5 mA，i3具有值0.83 mA，并且iT具有值1.0 mA，从而iT-i1将会是0.83 mA，iT-i2将会是0.5 mA，并且iT-i3将会是0.17 mA。在这个例子中，将会看到，表2中显示的关系将会是：
Figure 2012100899579100002DEST_PATH_IMAGE006
这个例子仅是说明性的。本领域普通技术人员将会容易地理解，能够使用更少或者更多数量的参考单元并且选定单元150能够设计为存储超过四种可能的水平。本领域普通技术人员还将会理解，对于iT、i1、i2和i3存在许多值，其能通过电流注入器60、参考单元120、参考单元130和参考单元140的设计而选择以导致这个实施例的所希望的结果。
现在参照图2，图2更详细地显示读出电路10。图2中显示了电流注入器60、参考钳位回路20、参考单元120、参考钳位回路30、参考单元130、参考钳位回路40、参考单元140、钳位回路50、选定单元150和比较器70，如前面参照图1所述。图2还显示了电路110，电路110能够用于产生电流注入器60内的每个PMOS晶体管的漏电压，其中每个PMOS晶体管的漏电压将会是栅极的电压加上电路110的PMOS晶体管的VTH。电流注入器60内的每个PMOS晶体管的漏电压应该是相同的，从而任何通道调制效应能够最小化。参照图3-5将更详细地讨论这些项中的每一项，图3-5各自包含图2的放大部分。
图3描述电流注入器60。电流注入器60在这个例子中包括相同的PMOS晶体管61、62、63和64。PMOS晶体管61、62、63和64的源极连接到供应电压VCC。PMOS晶体管61、62、63和64的栅极连接到供应电压，其可选地能够利用每个读周期产生以使栅极导通。PMOS晶体管61、62、63和64的漏极各自发射（emit）电流iT。如图2中所示，PMOS晶体管61的漏极连接到钳位回路50和比较器70，PMOS晶体管62的漏极连接到参考钳位回路20和比较器70，PMOS晶体管63的漏极连接到参考钳位回路30和比较器70，并且PMOS晶体管64的漏极连接到参考钳位回路40和比较器70。如本文所使用以及如本领域所公知，当讨论MOS晶体管时，术语“源极”和术语“漏极”能够可互换地使用。
图4描述参考钳位回路20。参考钳位回路20包括放大器21和控制晶体管22。放大器21和控制晶体管22确保参考存储单元120的BL/漏极上的电压保持足够高从而存储单元120总是“导通”。因此，每当参考钳位回路在每个读周期期间导通时，电流i1都保持在稳定水平。除了存储单元和控制晶体管的设计将会针对参考钳位回路30和参考钳位回路40中的每一个而不同之外，图4中显示的相同设计也用于参考钳位回路30和参考钳位回路40，从而参考单元130将会汲取电流i2并且参考单元140将会汲取电流i3，如前面所解释。
图5描述选定单元回路50。选定单元回路50包括放大器51和控制晶体管52。存储单元150可选地能够是分栅单元。放大器51和控制晶体管52在存储单元150的BL/漏极上施加电压。存储单元150汲取电流iS，电流iS在一个例子中可以范围为0.0 mA(当存储单元150保存“00”值时)到1.0 mA(当存储单元150保存“11”值时)。
图6描述比较器70。比较器70包括NMOS晶体管71、72、73和74。每个NMOS晶体管71、72、73和74的栅极连接到载送电流iT-iS的线(该线又连接到选定单元回路50)，并且每个NMOS晶体管71、72、73和74的源极连接到地。NMOS晶体管71的漏极连接到载送电流iT-iS的线，NMOS晶体管72的漏极连接到载送电流iT-i1的线，NMOS晶体管73的漏极连接到载送电流iT-i2的线，并且NMOS晶体管74的漏极连接到载送电流iT-i3的线。只要满足两个条件，NMOS晶体管71、72、73和74各自就将会“导通”。第一，栅极和源极之间的电压(经常称为VGS)必须超过VTH(VTH是NMOS晶体管的阈值电压)。例如，VTH可能是0.7 V。如果NMOS晶体管71、72、73或74中任一个的栅极和源极之间的电压差低于VTH，则该晶体管将会“断开”并且将不会从它的源极汲取任何电流。第二，漏极和源极之间的电压(经常称为VDS)必须超过栅极和源极之间的电压与VTH之差，也就是说，VDS>(VGS-VTH)。如果不满足这个条件，则即使栅极上的电压超过VTH，晶体管也将会“断开”。
考虑这些参数，将会看出，晶体管71、72、73和74中的每个的栅极上的电压将会直接取决于电流iT-iS。如果电流iT-iS是0.0 mA，则每个栅极上的电压将会为大约0.0 V。类似地，NMOS晶体管71的漏电压直接取决于电流iT-iS，NMOS晶体管72的漏电压直接取决于电流iT-i1，NMOS晶体管73的漏电压直接取决于电流iT-i2，并且NMOS晶体管74的漏电压直接取决于电流iT-i3。
比较器70还包括均衡块75、均衡块76和均衡块77。这些均衡块75、76和77各自包括与通过门（pass gate）平行的反相器，并且每个均衡块75、76和77的目的在于提高读出读速度。当设置参考回路和单元回路时，均衡能够在通过门“导通”的情况下平行进行。一旦参考回路和单元回路已设置，通过门就应该“断开”，并且反相器将会变为高速放大器并能够快速放大这些均衡块的输入。
均衡块75的输入是载送电流iT-i3的线，并且均衡块75的输出连接到装置78的输入，装置78用于在均衡期间消除DC分路电流。装置78的输出是输出100。
均衡块76的输入是载送电流iT-i2的线，并且均衡块76的输出连接到装置79的输入，装置79用于在均衡期间消除DC分路电流。装置79的输出是输出90。
均衡块77的输入是载送电流iT-i1的线，并且均衡块77的输出连接到装置81的输入，装置81用于在均衡期间消除DC分路电流。装置81的输出是输出80。
当NMOS晶体管72为“断开”时，电流iT-i1的全部将会流入到均衡块77的输入模式。如果出现在均衡块77的输入的电压高于特定阈值电压(均衡块77中的反相器的开关点)，则均衡块77的输出将会是“0”并且输出80将会是“1”。当NMOS晶体管72为“导通”时，基本上电流iT-i1的全部将会经NMOS晶体管72流至地，并且出现在均衡块77的输入的电压将会相对较低，并且均衡块77的输出将会是“1”并且输出80将会是“0”。
类似地，当NMOS晶体管73为“断开”时，电流iT-i2的全部将会流入到均衡块76的输入模式。如果出现在均衡块76的输入的电压高于特定阈值电压(均衡块76中的反相器的开关点)，则均衡块76的输出将会是“0”并且输出90将会是“1”。当NMOS晶体管73为“导通”时，基本上电流iT-i2的全部将会经NMOS晶体管73流至地，并且出现在均衡块76的输入的电压将会相对较低，并且均衡块76的输出将会是“1”并且输出90将会是“0”。
类似地，当NMOS晶体管74为“断开”时，电流iT-i3的全部将会流入到均衡块75的输入模式。如果出现在均衡块75的输入的电压高于特定阈值电压(均衡块75中的反相器的开关点)，则均衡块75的输出将会是“0”并且输出100将会是“1”。当NMOS晶体管74为“导通”时，基本上电流iT-i3的全部将会经NMOS晶体管74流至地，并且出现在均衡块75的输入的电压将会相对较低，并且均衡块75的输出将会是“1”并且输出100将会是“0”。
因此，能够理解，能够选择参考单元钳位回路20、30和40中使用的晶体管以及NMOS晶体管71、72、73和74，以使得能够实现以上参照表1和2讨论的所希望的性质。
参照图7，比较器70的输出80、90和100可选地能够连接到解码器200。解码器对于本领域技术人员而言是已知的。解码器200将会把输出80、90和100转换成更小的数据集，其更直接地反映存储在选定单元150中的数据。具体地讲，解码器200能够设计为表现出表3中显示的性质：
Figure 2012100899579100002DEST_PATH_IMAGE008
公开的实施例在读出选定存储单元的状态方面实现了高精度而不像现有技术中那样使用电流反射镜。这使读出电路能够与现有技术中相比工作于更低的工作电压，诸如工作于1.0 V。
现在参照图8，图8显示另一实施例。读出电路310包括：电流注入器340、参考钳位回路320、参考单元420、钳位回路330、选定单元430、比较器360和电路350。在这个实施例中，仅使用一个参考钳位回路和参考单元，因为选定单元430仅能够保存两种不同状态之一。因此，仅进行一次比较，并且在该比较的基础上，确定选定单元430存储“0”还是“1”。
读出电路310的操作类似于先前参照图1-7描述的读出电路10的操作。具体地讲，电流注入器340具有与电流注入器60(示出于图1-3中)相同的设计，不同之处在于：电流注入器340仅产生电流iT的两种情况。参考钳位回路320具有与参考钳位回路20(示出于图1、2和4中)相同的设计，并且参考单元420具有与参考单元130(示出于图1-2中)相同的设计，不同之处在于：在“导通”状态下它的电流的值可能不同。钳位回路330具有与钳位回路50(示出于图1、2和5中)相同的设计，并且选定单元430具有与选定单元150(示出于图1、2和5中)相同的设计。电路350具有与电路110相同的设计，不同之处在于：它仅包含两个导电路径而非四个导电路径。比较器360具有与比较器70相同的设计，不同之处在于仅比较两个值，并且结果作为输出块370的输出出现。
现在参照图2，图2更详细地显示读出电路10。图2中显示了电流注入器60、参考钳位回路20、参考单元120、参考钳位回路30、参考单元130、参考钳位回路40、参考单元140、钳位回路50、选定单元150和比较器70，如前面参照图1所述。图2还显示了电路110，电路110能够用于产生电流注入器60内的每个PMOS晶体管的漏电压，其中每个PMOS晶体管的漏电压将会是栅极的电压加上电路110的PMOS晶体管的VTH。电流注入器60内的每个PMOS晶体管的漏电压应该是相同的，从而任何通道调制效应能够最小化。参照图3-5将更详细地讨论这些项中的每一项，图3-5各自包含图2的放大部分。
本文中对本发明的提及并不意图限制任何权利要求或者权利要求术语的范围，而是仅提及可由一个或多个权利要求包括的一个或多个特征。以上描述的材料、过程和数值例子仅是示例性的，而不应该视为限制权利要求。应该注意的是，如本文所使用，术语“在…上方”和“在…上”都包括性地既包括“直接在…上”(其间不设置中间材料、元件或者空间)又包括“间接在…上”(其间设置中间材料、元件或者空间)。同样地，术语“相邻”包括“直接相邻”(其间不设置中间材料、元件或者空间)和“间接相邻”(其间设置中间材料、元件或者空间)。例如，“在基底上方”形成元件能够包括直接在基底上形成元件并且在它们之间不存在中间材料/元件，以及间接在基底上形成元件并且在它们之间存在一个或多个中间材料/元件。

Claims (26)

1. 一种用于存储装置中的设备，包括：
电流注入器，具有多个注入输出；
一个或多个参考单元，其中每个参考单元连接到所述多个注入输出中的不同的一个注入输出；
选定存储单元，连接到与所述一个或多个参考单元所连接到的注入输出不同的所述多个注入输出之一；和
比较器，连接到所述多个注入输出，其中所述比较器包括指示存储在选定存储单元中的值的一个或多个比较器输出。
2. 根据权利要求1所述的设备，其中所述选定存储单元是分栅非易失性存储单元。
3. 根据权利要求2所述的设备，其中所述选定存储单元能够存储两种不同值之一。
4. 根据权利要求2所述的设备，其中所述选定存储单元能够存储四种不同值之一。
5. 根据权利要求4所述的设备，其中所述一个或多个参考单元包括三个参考单元。
6. 根据权利要求5所述的设备，其中所述电流注入器包括四个PMOS晶体管。
7. 根据权利要求6所述的设备，其中所述四个PMOS晶体管相同。
8. 根据权利要求1所述的设备，其中所述比较器把由一个注入输出发射的电流减去由参考单元汲取的电流与由另一注入输出发射的电流减去由选定存储单元汲取的电流进行比较。
9. 一种用于读取存储单元的设备，包括：
电流注入器，具有多个注入输出；
一个或多个参考单元，其中每个参考单元连接到所述多个注入输出中的不同的一个注入输出；
选定存储单元，连接到与所述一个或多个参考单元所连接到的注入输出不同的所述多个注入输出之一； 
比较器，连接到所述多个注入输出；和
解码器，连接到比较器的一个或多个输出，其中所述解码器包括指示存储在选定存储单元中的值的一个或多个解码器输出。
10. 根据权利要求9所述的设备，其中所述选定存储单元是分栅非易失性存储单元。
11. 根据权利要求10所述的设备，其中所述选定存储单元能够存储两种不同值之一。
12. 根据权利要求10所述的设备，其中所述选定存储单元能够存储四种不同值之一。
13. 根据权利要求12所述的设备，其中所述一个或多个参考单元包括三个参考单元。
14. 根据权利要求13所述的设备，其中所述电流注入器包括四个PMOS晶体管。
15. 根据权利要求14所述的设备，其中所述四个PMOS晶体管相同。
16. 根据权利要求9所述的设备，其中所述比较器把由一个注入输出发射的电流减去由参考单元汲取的电流与由另一注入输出发射的电流减去由选定存储单元汲取的电流进行比较。
17. 一种读取存储单元的方法，包括：
由电流注入器产生多个注入输出；
由一个或多个参考单元从一个或多个注入输出汲取电流，其中每个参考单元连接到所述多个注入输出中的不同的一个注入输出；
由选定存储单元从与所述一个或多个参考单元所连接到的注入输出不同的注入输出汲取电流；
由连接到所述多个注入输出的比较器比较两个或更多的电流；以及
由比较器产生指示存储在选定存储单元中的值的一个或多个比较器输出。
18. 根据权利要求17所述的方法，其中所述选定存储单元是分栅非易失性存储单元。
19. 根据权利要求19所述的方法，其中所述选定存储单元能够存储两种不同值之一。
20. 根据权利要求19所述的方法，其中所述选定存储单元能够存储四种不同值之一。
21. 根据权利要求20所述的方法，其中所述一个或多个参考单元包括三个参考单元。
22. 根据权利要求21所述的方法，其中所述电流注入器包括四个PMOS晶体管。
23. 根据权利要求22所述的方法，其中所述四个PMOS晶体管相同。
24. 根据权利要求17所述的方法，其中所述电流注入器产生多个基本上恒定的电流作为注入输出。
25. 根据权利要求24所述的方法，其中所述一个或多个参考单元中的每一个汲取与其它参考单元相比不同量的电流。
26. 根据权利要求17所述的方法，其中所述两个或更多的电流包括：
由一个注入输出发射的电流减去由参考单元汲取的电流；以及
由另一注入输出发射的电流减去由选定存储单元汲取的电流。
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