CN103094230B - 接触件和形成方法 - Google Patents

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Abstract

本发明提供了一种用于形成接触件的系统和方法。一种实施例包括在基板上形成接触件，然后通过利用如成型腔物理成型接触件来压印该接触件。在施加作用力以物理地再成型该接触件之前，该接触件的物理成型可以利用该成型腔的图案化部分或将图案化的模板放置在基板周围来实施。可以将该接触件再成型为例如圆柱形、椭圆形、立方体、或矩形。本发明还提供了一种接触件和形成方法。

Description

接触件和形成方法
技术领域
本发明一般地涉及半导体领域，更具体地来说，涉及接触件及其形成方法。
背景技术
通常，在叠层封装(PoP)系统中单个半导体管芯可以分别进行封装(或者与每个单独封装件里的多个半导体管芯一起封装)，然后，可以将单独封装件集合到一起并且进行互连以使得单独封装件里的单个半导体管芯可以集成到一起以完成需要的工作。例如，可以通过使用接触凸块将单个封装件进行彼此电互连。
这样的接触凸块可通过最初在封装件的基板上形成一层接触材料而形成。一旦形成接触材料层，该接触材料层就会发生回流，通过回流接触材料的温度升高，以使接触材料至少部分发生液化。这种部分液化使得接触材料能够利用其自身的表面张力而将其自身拉成一个球形。
一旦形成之后，可以将一个封装件的接触凸块设置为与另一个封装件的接触焊盘接触。可选地，可以将该接触凸块设置为与形成在其他封装件上的其他类型或形式的接触件接触。一旦接触凸块与其适当位置对准，该接触凸块就可以进行再次回流并且被重新加热，以使其再次部分液化并且引起其部分流动并在两个封装件之间形成桥。一旦接触凸块冷却并重新固化，该接触凸块就可以彼此完全接合。接触凸块之间的接合处允许接触凸块之间的物理连接以及使信号和能量从一个封装件转移到另一个封装件的电连接，因而允许两个封装件彼此集成并共同工作。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造半导体器件的方法，所述方法包括：将接触件设置在基板上，所述接触件包含具有第一熔点的第一材料；以及施加作用力以在低于所述熔点的温度下物理地再成型所述接触件。
在该方法中，施加所述作用力进一步包括：通过图案化板挤压所述接触件。
在该方法中，施加所述作用力进一步包括：将模板放置在所述接触件周围；以及用平板挤压所述接触件。
该方法进一步包括：在施加所述作用力之后，封装所述基板。
在该方法中，在第一成型腔中实施施加所述作用力并且在所述第一成型腔中实施封装所述基板。
该进一步包括：在施加所述作用力之后和封装所述基板之前，替换所述第一成型腔中的成型部分。
在该方法中，在第一成型腔中实施施加所述作用力并且在第二成型腔中实施封装所述基板，所述第二成型腔不同于所述第一成型腔。
在该方法中，施加所述作用力将所述接触件成型为圆柱形。
在该方法中，施加所述作用力将所述接触件成型为立方体。
根据本发明的另一方面，提供了一种制造半导体器件的方法，所述方法包括：将基板放置在成型腔中，所述基板包含接触件；利用所述成型腔再成型所述接触件；以及在再成型所述接触件之后，封装所述基板。
该方法进一步包括：在再成型所述接触件之前，将模板放置在所述接触件周围。
在该方法中，在再成型所述接触件的过程中，所述成型腔具有围绕所述接触件的图案。
该方法进一步包括：在再成型所述接触件之后以及封装所述基板之前，改变所述图案。
在该方法中，再成型所述接触件将所述接触件再成型为圆柱形。
根据本发明的又一方面，提供了一种半导体器件，包括：第一管芯和第二管芯，位于基板上方；封装剂，位于所述第一管芯和所述第二管芯上方；以及接触件，穿过所述封装剂延伸，其中，所述接触件包含可再回流的材料并具有平坦的顶面。
在该半导体器件中，所述接触件具有圆柱形。
该半导体器件进一步包括：半导体封装件，位于所述接触件上方并与所述接触件电接触。
在该半导体器件中，所述接触件具有立方体形状。
在该半导体器件中，所述接触件具有矩形形状。
在该半导体器件中，所述基板为层压基板。
附图说明
为了更加完整地理解实施例，及其优点，现在，将结合附图理解所进行的以下描述作为参考，其中：
图1示出了根据施例的成型腔内的半导体系统；
图2A-图2D示出了根据实施例的压印工艺(coiningprocess)；
图3示出了根据实施例的压印工艺的结果；
图4示出了根据实施例的封装工艺；
图5A至图5B示出了根据实施例的封装工艺的结果；
图6示出了根据实施例的两个封装件接合；
图7示出了根据实施例的模板的放置；
图8示出了根据实施例的利用模板的压印工艺；
图9示出了根据实施例的利用模板的压印工艺的结果；以及
图10A至图10B根据实施例比较压印接触件和非压印接触件的放置。
除非另有所指，否则不同附图中的相应数字和符号通常是指相应的部分。绘制附图以清楚地示出各个实施例的相关方面而没有必要按比例进行绘制。
具体实施例
下文中详细讨论了实施例的制造和使用。然而，应当理解，实施例提供了许多可以在各种具体环境中实现的发明构思。所讨论的具体实施例仅仅示出制造和使用实施例的具体方式，而不是限制本实施例的范围。
将在具体上下文中的结合实施例描述多个实施例，即，叠层封装系统的压印方法。然而，该实施例也可以应用到其他导电接触件。
现在参考图1，图1示出了成型腔101内的半导体系统100。该半导体系统100可以包括：接合至基板107的第一管芯103和第二管芯105。第一管芯103可以包含半导体管芯，其上形成有各种有源和无源器件(例如晶体管、电阻器、电容器、电感器等)以制造功能器件。该第一管芯103也可以包含一系列交替的导电层和介电层，位于有源和无源器件上方，从而使各个器件进行互连和隔离并且形成功能电路。
另外，为了将功能电路连接于外部器件(例如，基板107)，第一管芯103也可以具有沿着第一管芯103的一面的第一组接触件109。该第一组接触件109可以是导电材料，例如铜，并且可以具有，例如，导电柱的形状。该第一组接触件109可以利用例如光刻和电镀工艺而形成，形成与下层的导电层以及有源和无源器件的电接触的第一组接触件109，从而提供这些有源和无源器件的外部接触件。然而，该第一组接触件109并不是旨在仅限于铜柱，因为任何合适类型的接触件，例如，铝接触焊盘、焊料凸块、引线结合焊盘等都可以可选地进行使用。
与第一管芯103类似，第二管芯105也可以是半导体管芯，其上形成由第二组有源器件和无源器件，从而提供与第一管芯103相似或不同的功能。在实施例中，第二管芯105可以与第一管芯103共同进行操作(例如，通过基板107)以完成期望任务，但第二管芯105也可以与第一管芯103独立地进行操作。第二管芯105还可以包含：一系列交替的导电层和介电层，用于互连有源和无源器件，并且也可以具有类似于第一组接触件109的第二组接触件111(例如，铜柱、铝接触焊盘、引线接合焊盘等)，该第二组接触件可以用于将第二管芯105连接于例如基板107的外部器件。
基板107可以用于支持和保护第一管芯103和第二管芯105，同时基板也用于提供第一管芯103上的接触件和第二管芯105上的接触件之间与外部器件的连接。在实施例中，基板107可以是层压基板，该层压基板形成为聚合物材料例如双马来酰亚胺三嗪树脂(BT)、FR-4等的多个薄层的叠层(或层压板)。然而，可以可选地利用任何其他合适的基板，例如有机基板、陶瓷基板等，并且旨在将所有这些再分布基板全部包括在本实施例的范围内，其中，所有这些再分布基板为第一管芯103和第二管芯105提供支持和连接。
基板107可以另外具有沿着基板107的第一面定位的第三组接触件115和第四组接触件117，从而分别连接于第一组接触件109和第二组接触件111。与第一管芯103上第一组接触件109和第二管芯105上的第二组接触件111类似地，第三组接触件115和第四组接触件117可以是例如导电柱，但是它们也可以是不同类型的连接器。可以可选地使用为基板107提供电连接的点任何适当方法，并且旨在将所有这样的可选方式全部包括在本实施例的范围内。
例如，可以通过使用接合工艺将第一组接触件109(位于第一管芯103上)连接到第三组接触件115(位于基板107上)。在实施例中，接合工艺可以包含将连接材料119，例如焊料，形成或者放置在第一组接触件109、第三组接触件115的上方或者这两者的上方。然后，可以将第一组接触件109和第三组接触件115彼此接触地进行放置(在它们之间具有连接材料119)并且可以将连接材料119回流，从而将第一组接触件109接合至第三组接触件115并且也将第一管芯103接合至基板107。
类似地，可以使用例如，类似的接合工艺将第二组接触件111(位于第二管芯105上)连接至第四组接触件117。例如，连接材料119可以形成在第二组接触件111、第四组接触件117、或者这两者上方，并且在可以将第二组接触件111和第四组接触件117彼此接触地进行放置(它们之间具有连接材料119)之后，将该连接材料119回流。一旦连接材料119冷却，该连接材料119就提供第二管芯105和基板107之间的物理连接和电连接。
然而，如本领域普通技术人员能够立即理解的，对第一组接触件109、第二组接触件111、第三组接触件115、和第四组接触件117以及它们对应的彼此连接的描述都仅仅是一种说明性实施例，而不是旨在进行限制。而是，可以可选地使用将第一管芯103和第二管芯105物理连接和电连接至基板107的任何适当方法，例如利用接触焊盘和焊料凸块或微凸块，或者利用引线接合。旨在将这些和任何其他适当方法和材料全部包括在本实施例的范围中。
基板107也可以包含导线(图1中通过单虚线表示)，可以将该导线用于向第一管芯103和第二管芯105传递信号、能量和接地连接并且传递来自第一管芯103和第二管芯105的信号、能量和接地连接。在基板107是层压基板的实施例中，导线113可以是金属化层并且在层压板的不同层中形成通孔，以提供期望的连接。导线113可以可选地利用导电粘合剂、导电轨迹、接合引线、金属焊盘(land)、其组合等提供连接。
导线113可以提供第一管芯103和第二管芯105之间的电连接，或者可以提供从第一管芯103和第二管芯105到大量接触焊盘121中的一个的连接。接触焊盘121可以由(例如，在第一管芯103和第二管芯105接合之前)例如铝的导电材料形成，但也可以可选地使用其他合适的材料，例如铜、钨等。接触焊盘121可以通过使用例如CVD来形成，但也可以可选地使用其他合适的材料和方法。一旦已经沉积接触焊盘121的材料，例如就可以利用光刻掩模和蚀刻工艺将该材料成型为接触焊盘121。
接触焊盘121已经形成之后，可以形成钝化层123以有助于隔离和保护接触焊盘121。在实施例中，该钝化层123可以由例如聚酰亚胺的聚合物形成，或者可以由例如氧化硅、氮化硅、低介电常数电介质、超低介电常数电介质、这些材料的组合等的材料形成。钝化层123可以形成为具有约2μm至约15μm之间的厚度，例如约5μm。
一旦已经形成钝化层123，就可以通过该钝化层123形成封装接触件125，以连接于下面的接触焊盘121。在实施例中，接触焊盘121的一部分就可以通过利用例如合适的光刻和刻蚀工艺最初形成穿过该钝化层123的开口而被暴露。一旦制成开口，就可以通过开口形成第一导电材料128，其中，该第一导电材料与封装接触件125接触。
第一导电材料128可以包含可能物理上模制的并且还导电的材料。在实施例中，该第一导电材料128可以是可回流的焊料例如锡，或者其他合适材料，例如银、无铅锡、或铜。在该第一导电材料128是锡的实施例中，该第一导电材料128可以通过使用诸如电镀等的常用方法最初形成厚度为约10μm至约30μm之间，例如约15μm的锡层而形成。
一旦通过钝化层123形成第一导电材料128，就可以实施回流工艺以使第一导电材料128变形成凸块形状。在回流工艺中，在时间约为10秒至约60秒，例如约35秒的时间段内，将第一导电材料128的温度升高到约200℃至约260℃之间，例如约250℃。这种回流工艺使该第一导电材料128部分液化，然后由于该第一导电材料128的表面张力使其自身拉成期望的凸块形状。
在实施例中，封装接触件125可以是0.25mm的焊球，该焊球的第一直径D1为约230μm至约270μm之间，例如约250μm。另外，封装接触件125可以为球形，并且该封装接触件自钝化层123的第一高度H1约为180μm至210μm之间，例如约200μm。这样，封装接触件125可以在第一管芯103和第二管芯105上方延伸。
成型腔101可以包含第一顶部成型部分127和可从第一顶部成型部分127分离的底部成型部分129。该第一顶部成型部分127可以具有第一腔部131而该底部成型部分129可以具有第二腔部133。当第一顶部成型部分127降低到临近底部成型部分129时，第一腔部131和第二腔部133可以结合在一起以形成第三腔部201(在图1中未示出，而在下面的图2中示出)。
第一顶部成型部分127另外还具有形成在面对第一腔部131的表面上的图案，其中，突出部128从该表面延伸以形成该图案。在实施例中，当第一顶部成型部分127和底部成型部分129接触时，形成这种图案以压印和再成型封装接触件125。这种图案可形成一系列独立的压印腔137，这些图案成型为封装接触件125的最终期望形状并与基板107上的封装接触件125的图案对准。在实施例中，独立的压印腔137可以为圆柱体形，其中，第二直径D2相比第一直径D1大约10％至30％，第二高度H2是第一管芯103的顶面至基板107的顶面之间高度的约-20％至20％。
第一顶部成型部分127，以及用于形成独立的压印腔137的突出部128可以由一种材料形成，该材料在封装工艺期间不与封装接触件125发生反应或改变封装接触件125，同时该材料在压印封装接触件125时还足够坚硬以承受压印工艺。在实施例中，该第一顶部成型部分127可以为例如钢的材料。然而，第一顶部成型部分127不限于钢，并且也可以是任何其他合适的材料，例如高铬(Cr)钢组合等。旨在将这些和任何其他材料全部包括在本实施例的范围内。
底部成型部分129可以具有连接到真空泵139的真空孔135，从而减小压力并在真空孔135中产生至少部分真空。当将半导体系统100放置为与真空孔135邻近时，该至少部分真空将降低压力以固定和保持半导体系统100，从而确保，当半导体系统100正确定位在第一腔部131内时，半导体系统100将不会在随后的工艺，例如封装工艺中发生运动。另外，当第一顶部成型部分127降低到与底部成型部分129连接时，真空孔135也可用于去除材料并降低第三腔部201中的压力。
图2A示出了再成形的封装接触件125的压印工艺，其中第一顶部成型部分127和底部成型部分129接触，其中，第一顶部成型部分127也与封装接触件125进行物理接触。在实施例中，可以用足以物理上将封装接触件125再成型为期望形状的夹紧力，例如约1吨至约10吨，例如约5吨，将第一顶部成型部分127降低到封装接触件125上。
可以实施这种压印工艺而没有部分液化封装接触件125(例如在回流过程中)。这样，该压印工艺就可以在低于封装接触件125的熔点温度情况下实施。在该封装接触件125是焊料的实施例中，压印工艺可以在低于焊料的熔点的温度(约50℃至约100℃之间)下实施。
当第一顶部成型部分127和底部成型部分129在这种力的作用下接触时，封装接触件125将在压力下发生变形并且再成型以适合它们所处位置的独立压印腔137的形状。在独立压印腔137成型为圆柱形的实施例中，该封装接触件125将变形成圆柱形从而再成型为独立压印腔137的形状。
然而，圆柱形不是可以使用唯一的形状，实施例并不限于形成圆柱形。图2B-图2D示出了封装接触件125可以压印成的其他形状的平面图和侧视图，其中，图2B示出了椭圆形，图2C示出了正方形，图2D示出了矩形。这些形状和其他任何合适的形状使封装接触件125能连接至外部器件，旨在将这些形状和其他任何合适的形状全部包含在该实施例的范围内。
再参考图2A，当封装接触件125被压印成圆柱形时，新的再成型的封装接触件125的第三直径D3可以为约275μm至约320μm，例如约300μm。另外，该封装接触件125最初的第一高度H1可以减少到第三高度H3，该第三高度H3为约120μm至约140μm，例如约130μm。这种高度的减少也能够使外部器件(例如，以下结合图6中讨论的第二封装件601)更紧密地连接至基板107，因而能够使叠层封装(PoP)系统的总体高度减少。
另外，可以将封装接触件125的精确高度调整到所需高度以获得封装接触件125的具体高度和直径。例如，如果封装接触件125的直径原来为250μm，且将封装接触件125再成型成高度为120μm的圆柱形，则该封装接触件125可具有295μm的直径。可选地，如果将封装接触件125再成型成高度为130μm的圆柱形，则该封装接触件125可具有283μm的直径，并且如果将封装接触件125再成型成高度为140μm的圆柱形，则封装接触件125可以具有273μm的直径。出于所需尺寸和空间的考虑，这样的调整使得能够在基板107上形成封装接触件125。
图3示出了第一顶部成型部分127(具有独立压印腔137的图案)与底部成型部分129的分离。在封装接触件125通过第一顶部成型部分127压印成新形状之后，第一顶部成型部分127可以与底部成型部分129分离，留下的封装接触件125具有其新形状(例如圆柱形)以替代其原有的球形，并且准备进行封装。在实施例中，可以在与实施压印的同一个成型腔101内实施封装。然而，为了不使图案(位于第一顶部成型部分127中)也成为封装工艺的一部分，可将第一顶部成型部分127从成型腔101中去除并且通过第二顶部成型部分301进行替代。不同于第一顶部成型部分127，该第二顶部成型部分301可具有表面，例如平坦表面，其将在封装工艺期间成型封装剂401的顶面。当第二顶部成型部分301与底部成型部分129接合时，这两者将形成成型腔305(在图3中未示出，而在图4中示出)。
可选地，不使用替代第一顶部成型部分127，可以将半导体系统100从成型腔101中完全去除并放置在第二成型腔中(未单独示出)。第二成型腔可具有例如具有平坦表面的第二顶部成型部分301，其会在封装工艺期间成型封装剂401的顶面。去除独立压印腔137的图案的每一种方法(例如，将第一顶部成型部分127改变为第二顶部成型部分301，或者使用分离成型腔)均可使用，两种方法全部都包括在该实施例的范围内。
另外，可将释放膜(releasefilm)303定位于第二顶部成型部分301和半导体系统100。释放膜303可以是一种使封装剂401不粘住的材料，或者当半导体系统100经受封装工艺时从成型腔305的表面释放的材料。这种释放膜303可以包含，例如聚酰亚胺、氯乙烯、PC、ETFE、PTFE、PET、FEP、聚偏二氯乙烯、含氟玻璃织物、人造纸、金属箔、这些的组合等。该释放膜303的厚度可以为约20μm至约50μm，例如约25μm。
图4示出了，当第二顶部成型部分301位于半导体系统100上方时，该第二顶部成型部分301可能位于与底部成型部分129邻近的位置处，从而将半导体系统100包封在成型腔305中。在包封时，该第二顶部成型部分301和底部成型部分129(连同介于其间的释放膜303一起)可以形成气密密封以控制气体从成型腔305的流入和流出。第二顶部成型部分301和底部成型部分129可以通过使用例如，压缩工具在约5KN至约200KN，例如约50至100KN的力作用下挤压到一起。
图4中还示出了在成型腔305中封装剂401的放置。封装剂401可能是一种树脂，例如：聚酰亚胺、PPS、PEEK、PES，一种耐热晶体树脂，这些的组合等。可以第二顶部成型部分301和底部成型部分129对准之前将这种封装剂401放置在成型腔305中，或者可以通过注射口(未示出)注入成型腔305。
当封装剂401放置在成型腔305中以使得封装剂401封装半导体系统100后，就可以将该封装剂401固化以使封装剂401硬化从而提供最适宜的保护。当精确的固化过程至少部分依赖于所选择的封装剂401的特定材料时，在选择模塑料作为封装剂401的实施例中，在时间为大约60秒到大约3000秒，例如大约600秒的时间段内通过例如将封装剂401加热到约100℃至约130℃，例如约125℃的工艺可以发生固化。另外，引发剂和/或催化剂可以包含在封装剂401中以更好地控制固化工艺。
然而，本领域普通技术人员将理解，如上文描述的固化工艺仅仅是示例性工艺，而并不意味着限制本实施例。也可以可选地使用其他固化工艺，例如辐射或者甚至是使封装剂401在环境温下度固化。任何合适的固化工艺都可以使用，并且旨在将所有这些工艺全部包括在本文中讨论的实施例范围内。
图5A示出了在封装剂401用于封装半导体系统100之后，可将第二顶部成型部分301从底部成型部分129去除，并且可以将半导体系统100(具有封装剂401)从成型腔101中去除。在实施例中，通过在封装工艺期间与封装接触件125物理接触，第二顶部成型部分301保护压印封装接触件125防止被封装剂401覆盖，从而使封装接触件125保持暴露，以用于外部电连接(图5A中未示出)。
图5B示出了半导体系统100的区域的局部放大图(在图5A中用虚线501表示)，其包括封装工艺之后的封装接触件125和封装剂401。正如所示出的，封装接触件125保留了它们的圆柱形外形，以使得该封装接触件125在压印工艺中被压入(参见例如，关于图2的讨论，使该封装接触件比原来变得更短和更宽)。
同样地，通过压印封装接触件125，可以减小封装接触件125的高度同时形成更大的封装接触件125顶面区域。另外，通过将封装接触件125原有形状再成型为凸块/球形，该凸块/球形将不会影响封装剂401的放置，该封装剂可以通过封装工艺形成而具有平坦顶面403而不是常规方法的曲面形顶面。
通过平坦顶面403，封装接触件125也可以与封装剂401的平坦顶面403一样平坦。可选地，如图5B中所示，可以形成封装剂401以使得封装接触件125从平坦顶面延伸约0μm至50μm的第一距离D4。可形成封装剂401以使得封装接触件125通过将成型腔305中的压力(利用，例如，真空泵139)减少到约0.1托至约100托，例如大约10托的真空压力进行延伸。
图6示出了半导体系统100上放置的第二封装件601，从而得到叠层封装(PoP)系统。在实施例中，第二封装件601可以包含第二基板603、第二接触焊盘605、第二钝化层607、和第五组接触件609，并且也可以封装第三管芯(在图6中未单独示出)。第二基板603、第二接触焊盘605、第二钝化层607、和第五组接触件609可以与上文中相对于基板107描述的基板107、接触焊盘121、钝化层123、第三组接触件111类似。然而，这些元件并不限于相同的元件，且可以可选地利用任何其他合适的元件。
在实施例中，压印封装接触件125和第五组接触件609是焊料，第二封装件601可以通过将第五组接触件609和压印封装接触件125对准而连接于半导体系统100的封装接触件125。在第五组接触件609与压印封装接触件125对准后，可将第五组接触件609回流以使第五组接触件609和压印封装接触件125部分液化。第五组接触件609和压印封装接触件125冷却后，第二封装件601就可以与封装半导体系统100物理连接和电连接，从而形成PoP系统。
然而，如本领域普通技术人员理解的，上文描述和PoP系统中的压印封装接触件125的工艺的结构仅仅是说明性的并不是旨在进行限制。可以在许多工艺和结构(包括独立管芯、倒装芯片结构等)中利用这些工艺和结构。可以利用压印接触件的这些和任何其他结构全部包括在实施例的范围内。
图7示出了压印封装接触件125的可选实施例。在该实施例中，代替使用形成在第一顶部成型部分127中的图案(图7中未示出，但是在图1中有相关说明和讨论)，可以使用模板70与第三顶部部分703的平面连接以形成用于压印封装接触件125的图案。模板701可以一种材料，该材料不与封装接触件125发生反应但也足够坚固以在压印工艺中支撑和成型封装接触件125。在实施例中，模板701可以是钢，但也可以可选地使用任何其他适合的材料，例如高铬(Cr)钢。
模板701可以具有封装接触件125需要的最后形状的开口。在实施例中，模板701的厚度T1可以小于封装接触件125的第一高度H1，例如厚度T1为约100μm至约170μm，并且可以具有通过模板701延伸的开口。该开口可以具有封装接触件125最后需要的形状，例如圆柱形、矩形、椭圆形等等。
在压印工艺之前，可以将模板701放置在封装接触件125之间。当放置好时，需要再成型的封装接触件125中的独立封装接触件可以位于通过模板701的开口的独立开口中，其中，封装接触件125延伸超出了模板701。作为压印工艺的一部分可以通过手动或自动实施模板的放置。
图8示出了将模板701放置在封装接触件125上之后，可以将第三顶部成型部分703接合以压印封装接触件125。在该实施例中，相反，代替像第一顶部成型部分127那样的图案化表面(如上文中对于图1描述的)，第三顶部成型部分703可以具有平面，该平面取决于模板701以形成封装接触件125所需要的形状。类似于上文关于图2描述的压印工艺，可以将第三顶部成型部分703接合以与封装接触件125接触并按压封装接触件125以将封装接触件125物理上再成型为模板701中的开口的形状，从而将封装接触件125压印成期望形状。
图9示出了封装接触件125被压印成需要的形状后，可以将第三顶部成型部分703与底部成型部分129分离并且将模板701从封装接触125之间去除，并且可以将半导体系统100从成型腔101中去除。然后，可以通过使用与第三顶部成型部分703同样的成型系统(因为无需替换第三顶部成型部分703)或者通过使用第二成型腔(未在图7中单独示出)而与上文关于图4中描述的封装剂401一起封装该半导体系统100。
图10A示出了其中沿着第三封装件1001的外部形成和压印封装接触件125的另一个实施例的俯视图。在该实施例中，封装接触件125被压印成矩形。另外，通过使用压印工艺以精确控制封装接触件125的形状，可以将比其他方法可以获得的更多的封装接触件125精确的定位于第三封装件1001上。
如本文中所说明的，图10B示出了使用封装接触件125的非压印的球形现有技术系统，该封装接触件与图10A中示出的封装接触件125位于相同的通用位置中。然而，如图中所示，通过压印封装接触件125，可能更加容易地控制它们的位置和形状，从而得到更高密度的封装接触件125。例如，如现有技术的图10B中所示出的，只有104个封装接触件125中可沿着第三封装件1001的外部边缘形成。然而，通过使用压印工艺，148个封装接触件125可以沿着相同边缘形成，从而与现有技术相比，获得封装接触件的显著增加。
另外，通过使用本文中描述的压印工艺，可以通过控制和减少封装接触件125的高度来控制和降低PoP系统的总体高度。例如，如果可以通过压印封装接触件125来降低封装接触件125的高度，则可以降低半导体系统100的总体高度。随着半导体系统100的总体高度降低，其中结合有半导体系统100的PoP系统的总体高度也可类似地降低，从而导致更高效的利用空间和得到总体上更小的器件。
在一个实施例中，提供了一种制造半导体器件的方法，该方法包括在基板上提供接触件，该接触件包含具有第一熔点的材料。施加作用力以在低于该熔点的温度下物理上再成型该接触件。
在另一个实施例中，提供了一种制造半导体器件的方法，该方法包括将基板放置在成型腔中，该基板包括接触件。利用成型腔再成型该接触件，并且在该接触件被再成型后封装该基板。
在又一个实施例中，提供了一种在基板上包含第一管芯和第二管芯的半导体器件。封装剂位于第一管芯和第二管芯上方，并且接触件通过该封装剂延伸，其中，该接触件包含可回流材料并具有平面的顶面。
尽管已经详细描述了实施例及其优势，但应该理解，在不背离所附权利要求所限定的实施例的主旨和范围的情况下，在本文中可以进行各种变化、替代和改变。例如，封装接触件的精确形状可以根据基板的总体设计需要而进行修改。此外，也可以改变用于压印封装接触件的精确的材料和工艺，并且这些修改仍包括在实施例的范围内。
此外，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (16)

1.一种用于制造半导体器件的方法，所述方法包括：
将多个接触件设置在基板上，所述接触件包含具有第一熔点的第一材料；以及
施加作用力以在低于所述熔点的温度下物理地再成型每个所述接触件，
其中，施加所述作用力进一步包括：
通过图案化板挤压每个所述接触件，其中，所述图案化板在面对每个所述接触件的表面上具有多个分别围绕在每个所述接触件周围的突出部；或者
将模板分别放置在每个所述接触件的周围，然后用平板挤压每个所述接触件；
其中，在施加所述作用力期间，减小放置所述多个接触件的第一成型腔中的压力。
2.根据权利要求1所述的方法，进一步包括：在施加所述作用力之后，封装所述基板。
3.根据权利要求2所述的方法，其中，在所述第一成型腔中实施施加所述作用力并且在所述第一成型腔中实施封装所述基板。
4.根据权利要求3所述的方法，其中，进一步包括：在施加所述作用力之后和封装所述基板之前，替换所述第一成型腔中的成型部分。
5.根据权利要求2所述的方法，其中，在所述第一成型腔中实施施加所述作用力并且在第二成型腔中实施封装所述基板，所述第二成型腔不同于所述第一成型腔。
6.根据权利要求1所述的方法，其中，施加所述作用力将所述接触件成型为圆柱形。
7.根据权利要求1所述的方法，其中，施加所述作用力将所述接触件成型为立方体。
8.一种制造半导体器件的方法，所述方法包括：
将基板放置在成型腔中，所述基板包含多个接触件；
利用所述成型腔再成型每个所述接触件；以及
在再成型每个所述接触件之后，封装所述基板，
其中，在再成型每个所述接触件之前，将模板分别放置在每个所述接触件周围；或者
在再成型每个所述接触件的过程中，所述成型腔具有围绕在每个所述接触件周围的多个图案；
其中，在再成型每个所述接触件的过程中，减小所述成型腔内的压力。
9.根据权利要求8所述的方法，进一步包括：在再成型所述接触件之后以及封装所述基板之前，改变所述多个图案。
10.根据权利要求8所述的方法，其中，再成型所述接触件将所述接触件再成型为圆柱形。
11.一种半导体器件，包括：
第一管芯和第二管芯，位于基板上方；
封装剂，位于所述第一管芯和所述第二管芯上方；以及
多个接触件，穿过所述封装剂延伸，其中，每个所述接触件包含可再回流的材料并具有平坦的顶面和受控的形状，并且，每个所述接触件的平坦的顶面和受控的形状可通过以下任意一种方式来实现：
通过图案化板挤压每个所述接触件，其中，所述图案化板在面对每个所述接触件的表面上具有多个分别围绕在每个所述接触件周围的突出部；或者
将模板分别放置在每个所述接触件的周围，然后用平板挤压每个所述接触件；
其中，在挤压每个所述接触件的过程中，减小放置所述多个接触件的成型腔内的压力。
12.根据权利要求11所述的半导体器件，其中，所述接触件具有圆柱形。
13.根据权利要求11所述的半导体器件，进一步包括：半导体封装件，位于所述接触件上方并与所述接触件电接触。
14.根据权利要求11所述的半导体器件，其中，所述接触件具有立方体形状。
15.根据权利要求11所述的半导体器件，其中，所述接触件具有矩形形状。
16.根据权利要求11所述的半导体器件，其中，所述基板为层压基板。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165876B2 (en) * 2013-03-11 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure and methods for forming the same
US8951834B1 (en) * 2013-06-28 2015-02-10 Stats Chippac Ltd. Methods of forming solder balls in semiconductor packages
US9373585B2 (en) * 2014-09-17 2016-06-21 Invensas Corporation Polymer member based interconnect
KR102224386B1 (ko) 2014-12-18 2021-03-08 삼성전자주식회사 집적 회로 장치의 제조 방법
US9666514B2 (en) 2015-04-14 2017-05-30 Invensas Corporation High performance compliant substrate
US9947552B2 (en) 2016-04-29 2018-04-17 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101562159A (zh) * 2008-04-16 2009-10-21 联测科技股份有限公司 半导体装置及其制法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3540864B2 (ja) * 1995-04-27 2004-07-07 新日本製鐵株式会社 微細バンプの形成方法
US5765744A (en) * 1995-07-11 1998-06-16 Nippon Steel Corporation Production of small metal bumps
US7842599B2 (en) * 1997-05-27 2010-11-30 Wstp, Llc Bumping electronic components using transfer substrates
JPH11112133A (ja) * 1997-10-03 1999-04-23 Nippon Avionics Co Ltd はんだバンプの平坦化方法
US6657313B1 (en) * 1999-01-19 2003-12-02 International Business Machines Corporation Dielectric interposer for chip to substrate soldering
US6245595B1 (en) * 1999-07-22 2001-06-12 National Semiconductor Corporation Techniques for wafer level molding of underfill encapsulant
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
JP3968554B2 (ja) * 2000-05-01 2007-08-29 セイコーエプソン株式会社 バンプの形成方法及び半導体装置の製造方法
US6352878B1 (en) * 2000-06-19 2002-03-05 National Semiconductor Corporation Method for molding a bumped wafer
KR20030060898A (ko) * 2000-09-25 2003-07-16 이비덴 가부시키가이샤 반도체소자,반도체소자의 제조방법,다층프린트배선판 및다층프린트배선판의 제조방법
JP3798620B2 (ja) * 2000-12-04 2006-07-19 富士通株式会社 半導体装置の製造方法
AUPR245201A0 (en) * 2001-01-10 2001-02-01 Silverbrook Research Pty Ltd An apparatus and method (WSM05)
TWI245402B (en) * 2002-01-07 2005-12-11 Megic Corp Rod soldering structure and manufacturing process thereof
US6987031B2 (en) * 2002-08-27 2006-01-17 Micron Technology, Inc. Multiple chip semiconductor package and method of fabricating same
KR20040026530A (ko) * 2002-09-25 2004-03-31 삼성전자주식회사 반도체 패키지 및 그를 이용한 적층 패키지
US6744131B1 (en) * 2003-04-22 2004-06-01 Xilinx, Inc. Flip chip integrated circuit packages accommodating exposed chip capacitors while providing structural rigidity
JP2005101242A (ja) * 2003-09-25 2005-04-14 Murata Mfg Co Ltd はんだバンプの形成方法
US7134194B2 (en) * 2003-11-13 2006-11-14 Delphi Technologies, Inc. Method of developing an electronic module
US8058101B2 (en) * 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
DE102006037538B4 (de) * 2006-08-10 2016-03-10 Infineon Technologies Ag Elektronisches Bauteil, elektronischer Bauteilstapel und Verfahren zu deren Herstellung sowie Verwendung einer Kügelchenplatziermaschine zur Durchführung eines Verfahrens zum Herstellen eines elektronischen Bauteils bzw. Bauteilstapels
US7407878B2 (en) * 2006-09-28 2008-08-05 Intel Corporation Method of providing solder bumps on a substrate using localized heating
US7635914B2 (en) 2007-05-17 2009-12-22 Texas Instruments Incorporated Multi layer low cost cavity substrate fabrication for pop packages
KR101329355B1 (ko) * 2007-08-31 2013-11-20 삼성전자주식회사 적층형 반도체 패키지, 그 형성방법 및 이를 구비하는전자장치
US20090160053A1 (en) * 2007-12-19 2009-06-25 Infineon Technologies Ag Method of manufacturing a semiconducotor device
US8120186B2 (en) * 2008-02-15 2012-02-21 Qimonda Ag Integrated circuit and method
US7863096B2 (en) * 2008-07-17 2011-01-04 Fairchild Semiconductor Corporation Embedded die package and process flow using a pre-molded carrier
US20100072600A1 (en) * 2008-09-22 2010-03-25 Texas Instrument Incorporated Fine-pitch oblong solder connections for stacking multi-chip packages
CN103454855B (zh) * 2008-12-04 2015-08-19 Asml荷兰有限公司 压印光刻的压印模具、设备和图案化方法
US7863100B2 (en) * 2009-03-20 2011-01-04 Stats Chippac Ltd. Integrated circuit packaging system with layered packaging and method of manufacture thereof
US8378383B2 (en) * 2009-03-25 2013-02-19 Stats Chippac, Ltd. Semiconductor device and method of forming a shielding layer between stacked semiconductor die
US8003515B2 (en) * 2009-09-18 2011-08-23 Infineon Technologies Ag Device and manufacturing method
US8492262B2 (en) * 2010-02-16 2013-07-23 International Business Machines Corporation Direct IMS (injection molded solder) without a mask for forming solder bumps on substrates
US8624374B2 (en) * 2010-04-02 2014-01-07 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with fan-out and with connecting elements for stacking and manufacturing methods thereof
US8278746B2 (en) * 2010-04-02 2012-10-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages including connecting elements
TWI451546B (zh) * 2010-10-29 2014-09-01 Advanced Semiconductor Eng 堆疊式封裝結構、其封裝結構及封裝結構之製造方法
US8697492B2 (en) * 2010-11-02 2014-04-15 Tessera, Inc. No flow underfill
US8927391B2 (en) * 2011-05-27 2015-01-06 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package process for applying molding compound
US8535983B2 (en) * 2011-06-02 2013-09-17 Infineon Technologies Ag Method of manufacturing a semiconductor device
US8829676B2 (en) * 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US20130087915A1 (en) * 2011-10-10 2013-04-11 Conexant Systems, Inc. Copper Stud Bump Wafer Level Package

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101562159A (zh) * 2008-04-16 2009-10-21 联测科技股份有限公司 半导体装置及其制法

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US8586408B2 (en) 2013-11-19
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