CN102779857A - 用于碳化硅器件的边缘终端结构和制造包含该结构的碳化硅器件的方法 - Google Patents

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Abstract

一种用于碳化硅半导体器件的边缘终端结构，包括：位于碳化硅层中的多个间隔的同心浮置保护环（34），该浮置保护环至少部分围绕基于碳化硅的结；该浮置保护环上的绝缘层；以及位于该浮置保护环之间并且与该绝缘层相邻的碳化硅表面电荷补偿区（38）。在该碳化硅层上有氮化硅层（56），并且在该氮化硅层上有一有机保护层（66）。在该氮化硅层和碳化硅层表面之间可以有氧化物。同时还公开了形成边缘终端结构的方法。

Description

用于碳化硅器件的边缘终端结构和制造包含该结构的碳化硅器件的方法
优先权和相关申请的交叉引用
本申请是2005年11月8日提出的、名称为“MULTIPLE FLOATING GUARD RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME”的美国专利申请第11/268789号的部分连续申请，该申请是2003年12月9日提出的美国专利申请第10/731860号的继续申请，其要求2003年1月15日提出的、名称为“MULTIPLE FLOATING GUARD RING EDGE TERMINATION FOR SILICON CARBIDE DEVICES AND METHODS OF FABRICATING SILICON CARBIDE DEVICES INCORPORATING SAME”的美国专利申请第60/440193号的优先权，这里通过引用的方式结合它们的全部公开内容。
技术领域
本发明涉及微电子器件，更特别地涉及用于碳化硅器件的边缘终端（edge termination）。
背景技术
能够处理例如大约600V和大约2.5 kV之间的电压的高电压碳化硅（SiC）肖特基二极管，预期与制造的具有类似额定电压的硅PIN二极管相竞争。这种二极管可以处理大约100安培或更大的电流，这取决于它们的有效面积。高电压肖特基二极管具有多种重要应用，特别是在功率调节、分配和控制领域。
SiC肖特基二极管在这些应用中的重要特性是它的开关速度。基于硅的PIN器件典型地具有相对较低的开关速度。硅PIN二极管可以具有近似20 kHz的最大开关速度，这取决于它的额定电压。相反，基于碳化硅的器件理论上能够达到高得多的开关速度，例如比硅超出大约100倍。此外，碳化硅器件能够处理比硅器件更高的电流密度。
常规的SiC肖特基二极管结构具有n型SiC衬底，其上形成作为漂移区的n-外延层。该器件典型地包括直接形成在该n-层上的肖特基接触。环绕在该肖特基接触周围的是典型地由离子注入形成的p型JTE（结终端延伸（junction termination extension））区。该注入物可以是铝、硼或其他任何合适的p型掺杂剂。该JTE区的目的是减少或阻止聚集在边缘的电场，以及减少或阻止该耗尽区（depletion region）与该器件表面相互作用。表面效应会使得该耗尽区不均衡扩展，这会对该器件的击穿电压造成不利影响。其他终端技术包括会受到表面效应更严重影响的保护环和浮置场环（floating field ring）。还可以通过注入n型掺杂剂（例如氮或磷）来形成沟道停止区，以防止该耗尽区延伸到该器件的边缘。
在Singh et al., ISPSD’97, pp. 157-160的“Planar Terminations in 4H-SiC Schottky Diodes With Low Leakage And High Yields”这记载了SiC肖特基二极管的其他常规的终端。在Ueno et al., IEEE Electron Device Letters, Vol. 16, No. 7, July, 1995, pp. 331-332的“The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes”中公开了用于SiC肖特基势垒二极管的p型外延保护环终端。此外，在名称为“SiC Semiconductor Device Comprising A PN Junction With A Voltage Absorbing Edge”的公开PCT申请第WO97/08754号中公开了其他的终端技术。
如上简单讨论地，结终端延伸（JTE）、多浮置保护环（MFGR）和场板（field plate,FP）是高电压碳化硅器件中常用的终端方案。JTE可以是非常有效的边缘终端，然而JTE也会需要对有效掺杂浓度和结深度的乘积的严格控制。而且，由于增加光刻和注入步骤会导致额外的制造成本。
FP也是一种用于器件边缘终端的常规技术并且是成本低廉的。在常规的FP器件中，由金属场板之下的氧化物维持高电场。这种技术对于半导体中的最高电场相对较低的硅器件能够很好地工作。然而，在SiC器件中，阻塞状态的电场非常高（～2 MV/cm），氧化物－半导体界面处再乘2.5。这将导致很高的氧化物电场，并且会导致长时可靠性问题。因此，FP不适合用于SiC器件中。
多浮置保护环加上JTE被提出作为一种技术，用于减少JTE对于注入剂量变化的敏感度。参见Kinoshita et al., “Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices”, Tech. Digest of ISPSD’02, pp. 253-256。Kinoshita et al.发现这种技术减少了对于注入剂量变化的敏感度。然而，当把该保护环添加到JTE的内边缘和JTE的外侧时，用于终端的面积被增大到几乎三倍于单独使用JTE时的面积。
MFGR也可以是一种边缘终端的成本低廉的方法，因为它使用了比JTE更少的制造步骤。然而，MFGR对于氧化物－半导体界面中的表面电荷非常敏感。在图1A－1D中示出了理想多浮置保护环（MFGR）终端的理想电场曲线。图1A示出了一种常规MFGR器件，其中为了简单起见，p型SiC保护环之间的间隔被显示为恒定的。在阻塞（blocking）状态，耗尽区在主结（main junction）处开始，并且横向和纵向扩张。一旦该耗尽区穿孔到达第一保护环，那么该第一保护环的电势就被钉扎（pin）到该主结的电势。这时，该保护环的穿孔侧向该n-区注入少量空穴。该损失的电荷通过耗尽来自保护环外边缘n电荷来代替。该穿孔和电荷注入继续进行直到该耗尽区到达最后的保护环。由于在该保护环之间耗尽的n电荷数量是相同的（恒定间隔MFGR），所以对于所有保护环来说，每个保护环看到的峰值x场都是相同的，如图1B所示。然而，如图1C所示，峰值y场对于所有保护环是不同的，因为n电荷耗尽数量对于所有保护环是不同的。在主结处存在最高的y场值，连续的保护环具有减小的y场水平。在图1D中示出了该x和y场的矢量和，并且在主结的底部角处（图1A的圆圈）显示最高的电场。因此，如果使用相等间隔的MFGR终端，那么将会在主结的圆圈底部边缘处会发生击穿。如果希望每个浮置保护环维持相同的电场，那么该保护环之间的间隔将会变化。主结和最内部的保护环之间的间隔最小，最外部保护环处的间隔最大。
MFGR终端方案的一个潜在关键问题是，它对于氧化物－半导体界面处的电荷非常敏感。MOS晶体管的金属氧化物半导体（MOS）栅区处的净电荷可以非常低。然而，与热生长栅氧化物相比，场氧化物通常典型地具有更低的质量，并且等离子体处理步骤会导致更高的氧化物电荷。当在该氧化物－半导体界面上存在大量的正电荷时，该轻微掺杂的n层表面成为n+区，其压缩了等势线。这就导致在该氧化物－半导体界面上产生了很高的电场，因此降低了该浮置保护环的有效性，导致该器件的阻塞电压的减小。此外，该通常为正的电荷可以向着该氧化物－半导体界面移动或者远离其移动，导致击穿电压与时间相关或者击穿蠕变（walk-out）。击穿蠕变是指击穿电压从第一值开始并随着时间和偏置而增加的现象。这一问题在碳化硅器件中尤为严重，因为该场氧化物通常是沉积的。沉积氧化物典型地具有比热生长层更差的特性，并且碳化硅器件中的氧化物－半导体界面比硅器件具有更大的电荷密度。
在Yilmaz, “Optimization and Surface Charge Sensitivity of High Voltage Blocking Structures with Shallow Junctions”, IEEE Transactions on Electron Devices, Vol. 38, No. 3, July 1991, pp. 1666-1675中提出了在每个保护环上设置偏移场板。如图2所示，n型半导体层10具有主结12和在其中形成的一组浮置保护环14。在半导体层10上提供氧化物层16，并且在氧化物层16中提供开口。在该开口中提供该偏移场板18以接触该浮置保护环14并延伸到氧化物层16。
Yilmaz论证了每个保护环维持的电压可以被平均分配，并且可以通过在该界面附近扩展等势线来减少对寄生电荷的敏感性。这种技术可以在硅器件中相对容易地实现，因为硅器件中漂移层的掺杂密度一般较低，保护环之间能够具有相当大的间隔。然而，在碳化硅器件中，漂移层中的掺杂密度可以达到具有相同阻塞能力的硅器件的100倍或更多，并且每个保护环维持的电场可以达到硅器件的10倍或更大。因此，与硅器件相比，保护环互相间近得多，并且所需的场氧化物厚度比硅器件中所使用的更厚得多。利用常规的制造技术,例如光刻法,很难满足碳化硅器件的这种需求，因为该偏移场板－浮置保护环结构使得每个场板单独接触每个保护环，并且该保护环的边缘不应与下一保护环的边缘重叠。为了满足这些需求，需要增大每个保护环，保护环的对准容差应当小于0.25 μm。这种对准需求即使有可能实现，也很难利用常规的用于SiC的接触对准器来实现。另外，阶梯覆盖是该偏移场板－浮置保护环结构的另一个问题，因为需要的该氧化物的厚度。此外，在场板设计中，该氧化物的质量对于获得可接受的结果是很重要的，因为是通过该氧化物来维持该电场或电压。碳化硅器件中的氧化物一般具有比硅器件中可用的氧化物更低的质量。因此，该偏移场板－浮置保护环结构对于碳化硅器件是不适用的。
常规的基于保护环的SiC肖特基器件还会受到该碳化硅表面的阳极氧化的影响，这会伴随有显著的电流流过反向阻塞状态中的保护环。在阳极氧化过程中，在存在由高电场引起的电流的情况下，该碳化硅表面上的聚酰亚胺钝化层中包含的氧会与该碳化硅衬底作用以形成氧化硅。硅碳化硅表面的阳极氧化会导致硅碳化硅表面上的低质量氧化物层，这将降低边缘终端的有效性。
发明内容
本发明的一些实施例提供了一种用于碳化硅半导体器件的边缘终端结构，包括：位于碳化硅层中的多个间隔开的同心浮置保护环，该浮置保护环至少部分围绕基于碳化硅的结；该浮置保护环上的绝缘层；以及位于该浮置保护环之间并且与该绝缘层相邻的碳化硅表面电荷补偿区。在该碳化硅层上有氮化硅层，并且在该氮化硅层上有有机保护层。
该边缘终端结构还可以包括位于该碳化硅层和氮化硅层之间的氧化物层。该氮化硅层具有从大约500Å到大约1 μm的厚度。
该有机保护层可以包括聚酰亚胺，并且可以具有比氮化硅层更高的含水量。
该浮置保护环可以在该碳化硅层中延伸第一深度，该表面电荷补偿区可以在该碳化硅层中延伸第二深度，该第二深度小于第一深度。该表面电荷补偿区可以比保护环掺杂的更少。
在一些实施例中，该表面电荷补偿区可以在相邻的浮置保护环之间完全延伸。在其他实施例中，该表面电荷补偿区可以在相邻的浮置保护环之间延伸但不是在两个相邻的浮置保护环之间完全延伸。
该表面电荷补偿区可以包括位于该碳化硅层上的第二碳化硅层。该表面电荷补偿区可以具有一定的掺杂浓度，以使得可以通过该氧化物层的表面电荷部分耗尽与该氧化物相邻的表面电荷补偿区的表面，以及当对该器件施加反向偏置时实现完全耗尽。
该表面电荷补偿区可以具有从大约1×1012到大约7×1012 cm-2的剂量电荷（dose charge）。
根据本发明另一实施例的用于碳化硅半导体器件的边缘终端结构包括：位于碳化硅层中的多个间隔开的同心浮置保护环，该浮置保护环至少部分围绕基于碳化硅的结；该浮置保护环上的绝缘层；以及位于该浮置保护环之间并且邻近该碳化硅层的表面的碳化硅表面电荷补偿区。该绝缘层可以包括位于该碳化硅层上的防潮层和该防潮层上的环境保护层。
该边缘终端结构还可以包括位于该碳化硅层和防潮层之间的表面钝化层。该表面钝化层可以包括氧化物，例如热氧化物。该防潮层可以包括氮化硅。该环境保护层可以包括聚酰亚胺。
根据本发明另一实施例的用于碳化硅半导体器件的边缘终端结构包括：位于碳化硅层中的多个间隔开的同心浮置保护环，该浮置保护环至少部分围绕基于碳化硅的结；位于该碳化硅层表面上的保护层；和位于该浮置保护环之间并且在该碳化硅层表面的碳化硅表面电荷补偿区。该碳化硅半导体器件包括一个表面，当该器件被暴露在于10kHz在0到600V之间循环的反向偏置电压，先在N2中作用350个小时然后在空气中168个小时，该表面基本上不会发生阳极氧化。
根据本发明的一些实施例的一种制造用于碳化硅半导体器件的边缘终端结构的方法，包括：在碳化硅层的表面中形成多个间隔开的同心浮置保护环，该浮置保护环围绕基于碳化硅的半导体结的至少一部分；在碳化硅层的表面形成位于该浮置保护环之间的碳化硅表面电荷补偿区；在该碳化硅层的表面上形成氮化硅层，以及在该氮化硅层上形成一有机保护层。
该方法还可以包括在该碳化硅层和氮化硅层之间形成氧化物。该氮化硅层具有从大约500Å到大约1 μm的厚度。该有机保护层可以包括聚酰亚胺。
附图说明
在对以下结合附图对本发明进行的详细说明理解的基础上，本发明的优点和／或特点以及其实现的方式将变得更清楚明显，附图中示出了优选的和示例性的实施例，其中：
图1A－1D是常规MFGR结构和该结构的理想电场曲线的示意图；
图2是具有偏移场板的MFGR结构的示意图；
图3是根据本发明的实施例的边缘终端结构的横截面；
图4是根据本发明的另一实施例的边缘终端结构的横截面；
图5A和5B是示出了根据本发明的实施例的边缘终端结构的可能操作的横截面图；
图6A－6J是示出了制造根据本发明的实施例的边缘终端结构的方法的横截面图；
图7A、8A、9A、10A、11A和12A是用于在6个不同晶片上提供的具有4个保护环终端结构的肖特基器件的击穿电压的分布图；
图7B、8B、9B、10B、11B和12B是用于在6个不同晶片上提供的具有6个保护环终端结构的肖特基器件的击穿电压的分布图；
图7C、8C、9C、10C、11C和12C是用于在6个不同晶片上提供的具有8个保护环终端结构的肖特基器件的击穿电压的分布图；
图7D、8D、9D、10D、11D和12D是用于在6个不同晶片上提供的具有8个保护环并且最后一个保护环具有JTE的终端结构的肖特基器件的击穿电压的分布图；
图7E、8E、9E、10E、11E和12E是用于在6个不同晶片上提供的具有保护环和JTE终端结构的肖特基器件的击穿电压的分布图，其与Kinoshita et al., “Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices”, Tech. Digest of ISPSD’02, pp. 253-256（日本论文）中介绍的相似；
图7F、8F、9F、10F、11F和12F是用于在6个不同晶片上提供的具有1.75 μm保护环以及电荷补偿层的终端结构的肖特基器件的击穿电压的分布图；
图7G、8G、9G、10G、11G和12G是用于在6个不同晶片上提供的具有2.0 μm保护环以及电荷补偿层的终端结构的肖特基器件的击穿电压的分布图；
图7H、8H、9H、10H、11H和12H是用于在6个不同晶片上提供的具有JTE终端结构的肖特基器件的击穿电压的分布图；
图13是表现出碳化硅表面的阳极氧化的4H-SiC肖特基二极管的TEM截面图；
图14是具有根据本发明一些实施例的边缘终端的SiC肖特基二极管的截面图；
图15是具有根据本发明另一些实施例的边缘终端的SiC肖特基二极管的截面图；
图16A是表现出显著阳极氧化的常规SiC肖特基二极管的边缘终端结构的平面图；
图16B是表现出减少阳极氧化的、根据本发明一些实施例的SiC肖特基二极管的边缘终端结构的平面图；
图16C是表现出显著减少阳极氧化的、根据本发明另一些实施例的SiC肖特基二极管的边缘终端结构的平面图。
具体实施方式
下面将参照附图更完整地对本发明的实施例进行说明，附图中示出了本发明的实施例。然而，本发明可以以许多不同形式实现，不应被解释为限制到这里所给出的实施例。相反，这些实施例的提供是为了使本公开更彻底完整，并将本发明的范围完整地传达给本领域技术人员。在全文中，相似的数字代表相似的元件。
虽然这里使用术语第一、第二等来表示各个元件，但是可以理解，这些元件不应被这些术语限制。这些术语仅用于区分一个元件和另一个元件。例如，第一元件可以被命名为第二元件，相似地，第二元件可以被命名为第一元件，而不脱离本发明的范围。如这里所使用的，术语“和／或”包括一个或多个相关列出部件中的任何一个以及所有组合。
这里使用的术语仅用于描述特定的实施例而并不是对本发明的限制。如这里所使用的，单数形式“一”,“一个”和“该”也包括复数形式，除非上下文中有明确指示。还将认识到，这里使用的术语“包括”、“包含”是列举所述特征、整数、步骤、操作、元件和／或部件的存在，但是不排除一个或多个其他特征、整数、步骤、操作、元件、部件和／或其集合的存在或添加。
除非明确限定，这里所使用的所有术语（包括技术和科学术语）具有与本发明所属领域技术人员通常理解相同的含义。还会认识到，这里所使用的术语应当被解释为具有与它们在本说明的上下文和相关技术领域中一致的含义，不应解释为理想化的或过于形式的含义，除非这里有明确的限定。
如图所示，层或区域的尺寸为了图示的目的而被夸大，从而被提供以示出本发明的总体结构。另外，参照在衬底或其它层上形成的层来描述本发明的各个方面。如本领域技术人员将会理解的，如果提到在另一层或衬底上形成层，其中间可以插入额外的层。如果要描述在另一层或衬底上形成层而没有插入层，将描述为“直接”在层或衬底上形成。
如下面将更详细描述的，本发明的实施例可以为半导体器件，例如P-N、肖特基、PiN或其他这种半导体器件，提供改进的边缘终端。本发明的特定实施例提供用于碳化硅（SiC）器件的边缘终端。例如，本发明的实施例可以被用作SiC肖特基二极管、结势垒肖特基（JBS）二极管、PiN二极管、晶闸管、晶体管或其他这种SiC器件的边缘终端。本发明的实施例可以降低多浮置保护环终端对氧化物－半导体表面电荷的敏感性。在特定实施例中，除了该多浮置保护环还提供表面电荷补偿层，例如薄p型层。该表面电荷补偿层被用于至少部分地中和在该碳化硅器件的氧化物－半导体界面处的电荷效应。
图3是示出了本发明的特定实施例的碳化硅半导体器件20的截面图。如图3所示，碳化硅层30（例如轻掺杂的n型碳化硅层）具有在其中形成的例如p型碳化硅的主结32，以及多个浮置保护环34，例如p型碳化硅浮置保护环。该碳化硅层30可以生长在n+ 4H-SiC衬底上。在该碳化硅层30上提供绝缘层26，例如氧化物层。该绝缘层26可以是沉积或生长的氧化物，并且可以利用本领域技术人员已知的技术来制造。在本发明的特定实施例中，该绝缘层26可以是例如SiO2的氧化物，例如Si3N4的氮化物，氧化物－氮化物－氧化物结构，和／或氮氧化物或例如聚酰亚胺层等的有机膜。
如图3中进一步示出的，在间隔开的浮置保护环34之间提供薄碳化硅区域，例如p型碳化硅，以扩展等势线，从而减少该表面电场并提供表面电荷补偿区或层36。如图3所示，各个表面电荷补偿区36可以邻近并接触两个相邻保护环34中的第一个，并且从该第一保护环向着该两个相邻保护环34中的第二个延伸。替代地，可以在相邻的浮置保护环34之间提供两个或更多薄碳化硅区域，并且该两个或更多薄碳化硅区域可以从该浮置保护环中相应的一个向着另一个延伸。在本发明的其他实施例中，该表面电荷补偿区36不需要具有相同的尺寸、掺杂、形状或者相对于相邻保护环34的位置。该表面电荷补偿区36例如可以作为p型碳化硅层提供。
对于图3所示的结构，其中在n型碳化硅层中提供p型碳化硅表面电荷补偿区，该表面电荷补偿区或层36的剂量电荷（浓度×深度＝剂量）应当为从大约1×1012到大约1×1013 cm-2。该氧化物－半导体界面预期具有大约1×1012到大约2×1012 cm-2的正电荷。该表面电荷补偿区36的表面典型地被该正表面电荷耗尽，该表面电荷补偿区36的耗尽区中的负电荷将终止该从氧化物界面电荷产生的电场线（E-fielde line），并且中和该正界面电荷的负效应。而且，该表面电荷补偿区36的电荷量足够少以使得这些区域能够在更低的电压下（低于该器件的阻塞电压）完全耗尽，这是保护环正常工作所需要的。因此，表面电荷补偿区36可以使得该多个浮置保护环终端对于氧化物电荷的变化减少敏感性或者不敏感。从而，根据本发明实施例的该表面电荷补偿区36的操作与使用RESURF原理(Appels et al., “High-voltage thin layer devices (RESURF devices)”, IEDM Tech. Dig., 1979, pp. 238-241中)的JTE终端的功能非常不同，因为这里所述的该表面电荷补偿区36的功能是用于补偿氧化物电荷，而常规JTE中的p层是用于纵向终止该漂移层的耗尽区中的电荷，从而可以减少和／或最小化横向场（lateral field）。
虽然图3所示的结构可以有效地补偿氧化物电荷，但是在碳化硅器件中提供的该浮置保护环之间的小间隔会导致这种器件很难制造，因为光刻法需要紧密的对准容差。因此，在碳化硅器件中，更实用的是将所有表面电荷补偿p层合并到一个图案中，连接所有的保护环，如图4所示。因而，如图4所示，提供一种碳化硅器件20’，其具有在相邻的浮置保护环34之间提供的表面电荷补偿层38。在该器件20’中，该电荷补偿层38被显示为p型碳化硅层。该p层38可以具有从大约1×1012到大约1×1013 cm-2的相同总电荷，其与图3所示的相同。该p层38中的电荷可以中和正氧化物电荷，从而减少该器件对氧化物－半导体界面电荷的敏感性。
在一些实施例中，该表面电荷补偿区／层36、38具有大约0.1 μm到大约2 μm的厚度。另外，在本发明的实施例中，其中该表面电荷补偿区36不连接相邻的浮置保护环，可以提供大约0.1 μm到大约2 μm的间隙。
在本发明的特定实施例中，该浮置保护环34可以是均匀间隔的、不均匀间隔的或者是均匀和不均匀间隔的组合。此外，该保护环34可以延伸到该碳化硅层中大约0.1 μm到大约2 μm。在一些情况下，该保护环34可以延伸到该碳化硅层中大约0.1 μm到大约1 μm。该保护环34可以具有大约0.1 μm到大约10 μm的间隔。此外，在本发明的某些实施例中，可以提供大约1到100个保护环34。该保护环34从该器件的主结延伸大约2 μm到大约1 mm的距离。该浮置保护环34可以具有大约1×1018 cm-3到大约1×1020 cm-3的掺杂剂浓度。在一些实施例中，该浮置保护环34可以具有大约1×1019 cm-3到大约1×1020 cm-3的掺杂剂浓度。
在制造根据本发明的某些实施例的器件时，可以在形成保护环34之前或之后形成p层38或p区36。这种区36或层38可以通过例如离子注入或其他本领域技术人员已知的技术提供。替代地，该p层和／或p区可以是在层30上形成的SiC外延生长层或SiC沉积层，以及在区的情况下，被形成图案以提供预期的表面电荷补偿区和／或层。在这种情况下，可以在形成SiC层之前或形成SiC层之后形成该保护环。注入的p型掺杂剂可以通过在1300℃或更高的温度退火而被活化。
图5A和5B中示出了根据本发明的某些实施例的终端的操作。当施加小的反向偏置时，该表面电荷补偿层（SCCL）38的中性部分（即该层38的未被氧化物电荷耗尽的部分）开始被耗尽并提供如图5A所示的耗尽区50。因为该SCCL 38没有完全耗尽，所有的保护环这时被电连接，并且SCCL 38延伸出最外侧保护环的部分通过扩张该耗尽区而防止过早击穿，如图5A所示。通过施加更高的反向偏置，SCCL 38被完全耗尽，并且该保护环被电隔离。然而，该保护环仍然通过电容（见图5A中所示的C1、C2、C3和C4）相互耦合。施加到该器件的电压根据该保护环之间的电容被分配。
例如，如果在图5A中，V1是主结32和第一保护环34之间的电压，V2是第一保护环34和第二保护环34之间的电压，V3是第二保护环和第三保护环之间的电压，V4是第三保护环和n层30之间的电压，于是V1＝((1/C1)/(1/C1+1/C2+1/C3+1/C4))*总电压，其中总电压是V1+V2+V3+V4。每个保护环的电势由该电容比和施加的反向偏置电压所决定，然后由其决定在纵向方向每个保护环下的耗尽宽度。每个保护环的电势随着其靠近主结而增加。因此，可以获得图5B所示的平滑扩展的耗尽区50’。
虽然已经参照P-N主结说明了本发明的实施例，但是本领域技术人员在本公开的基础上将会理解，根据本发明的实施例的边缘终端技术可以用于其他器件和／或结类型，例如肖特基结。
现在将参照图6A－6J说明制造根据本发明的实施例的结边缘终端结构的方法。如图6A所示，碳化硅层30中形成有结32和间隔开的同心浮置保护环34。这种区域可以例如通过离子注入到碳化硅衬底和／或外延层来形成。
如图6B所示，掩模层100可以形成在碳化硅层上并形成图案，并且可以对应于结32和保护环34区域。该掩模层100可以由常规的掩膜材料制成，并且可以例如使用常规的光刻法或本领域技术人员已知的其他这种技术形成图案。该掩模层100在与该结32和保护环34邻近处开口形成窗口。该窗口可以部分或全部延伸到相邻的保护环34之间和／或保护环34和结32之间。
图6C示出了使用掩模层100作为离子注入掩模通过离子注入来形成该表面电荷补偿区36。然后该掩模层100被去除（图6D），并且在所得到的结构上形成绝缘层26（图6E）。该绝缘层26例如可以通过热氧化和／或在所得到结构上沉积氧化物而形成。
图6F示出了制造根据本发明的另一些实施例的边缘终端结构的方法。如图6F所示，碳化硅层30上形成有薄碳化硅层120。该碳化硅层120可以是注入层和／或外延层，并且可以具有上述表面电荷补偿区和／或层的厚度和掺杂水平。
图6G示出了掩模层140的形成和图案形成。掩模层140可以使用常规的掩模技术形成并且对应于该表面电荷补偿区。该掩模中的窗口可以对应于结32和／或保护环34。使用该掩模层140作为离子注入掩模，离子被注入到碳化硅层30中以提供该结32和／或保护环34（图6H）。然后可以去除该掩模层140（图6I），并在所得到的结构上形成绝缘层26（图6J）。该绝缘层26可以例如通过在所得到的结构上热氧化和／或沉积氧化物而形成。
虽然已经参照特定的制造操作、特定的掩模图案等等描述了本发明的实施例，但是本领域技术人员在本公开的基础上将会认识到，可以使用其他的操作、操作序列、掩模图案等而仍然是受益于本发明的教导。例如，可以提供保护环和表面电荷补偿区的不同注入序列。而且，制造该器件的特定操作取决于被制造的器件。因而，例如，晶体管的制造会具有与二极管制造不同的制造步骤。因此，本发明的实施例不应被解释为限制到特定的制造操作，而是可以涵盖提供如这里所述的边缘终端结构的制造操作。
示例
以下示例用于说明本发明的特定实施例，而不应被解释为限制本发明的实施例。
使用根据本发明实施例的结终端技术制造具有1.58 mm2有效面积的肖特基二极管。下表1中描述了各种结终端结构。在表1中，根据保护环（GR）数量、是否存在结终端延伸（JTE）、并且如果存在那么该JTE的位置在哪儿、以及在该器件中是否存在电荷补偿层（p层）来识别器件。1区JTE是指具有单个掺杂水平JTE器件。在表1中还提供了该器件的各种物理和电特性。在表1中，BV是指击穿电压，并且提供用于在6个晶片之一上制造的器件的平均（AVE）和最大（MAX）击穿电压。
表1：结终端测试样本
Figure 2012102658083100002DEST_PATH_IMAGE001
Figure 804608DEST_PATH_IMAGE002
6个晶片被制造成掺杂密度为：晶片1为～7.1e15，晶片2为～7.7e15，晶片3为6.25e15，晶片4为6.3e15，晶片5为5.3e15，晶片6为5.5e15。该p层器件的所有注入是在室温下利用光刻胶掩模执行的。然而，也可以使用其他注入温度。硼被用作所有器件的掺杂剂。图7A－12H是具有表1所示6个晶片的各种终端类型的器件的分布图。如表1所示，轻掺杂的p层可以为没有电荷补偿层的相似保护环器件提供改进。
图7A－12H示出了表1的器件之间的击穿电压分布。图7A、8A、9A、10A、11A和12A是用于在6个不同晶片上提供的具有4个保护环终端结构的肖特基器件的击穿电压的分布图。图7B、8B、9B、10B、11B和12B是用于在6个不同晶片上提供的具有6个保护环终端结构的肖特基器件的击穿电压的分布图。图7C、8C、9C、10C、11C和12C是用于在6个不同晶片上提供的具有8个保护环终端结构的肖特基器件的击穿电压的分布图。图7D、8D、9D、10D、11D和12D是用于在6个不同晶片上提供的具有8个保护环并且最后一个保护环有JTE的终端结构的肖特基器件的击穿电压的分布图。图7E、8E、9E、10E、11E和12E是用于在6个不同晶片上提供的与Kinoshita 等介绍的（“Guard Ring Assisted RESURF: A New Termination Structure Providing Stable and High Breakdown Voltage for SiC Power Devices”, Tech. Digest of ISPSD’02, pp. 253-256（日本论文））类似的具有保护环和JTE终端结构的肖特基器件的击穿电压的分布图。图7F、8F、9F、10F、11F和12F是用于在6个不同晶片上提供的具有1.75 μm保护环以及电荷补偿层的终端结构的肖特基器件的击穿电压的分布图。图7G、8G、9G、10G、11G和12G是用于在6个不同晶片上提供的具有2.0 μm保护环以及电荷补偿层的终端结构的肖特基器件的击穿电压的分布图。图7H、8H、9H、10H、11H和12H是用于在6个不同晶片上提供的具有JTE终端结构的肖特基器件的击穿电压的分布图。
如上所述，常规的基于保护环的SiC肖特基器件会发生碳化硅表面的阳极氧化，这会关联有显著的电流在反向阻塞状态下流经该保护环。在常规的SiC肖特基二极管中，可以在该SiC衬底表面形成有机保护层（例如聚酰亚胺）以便为该SiC器件，包括边缘终端结构，提供环境和／或物理保护。然而，遗憾的是，聚酰亚胺保护层会包含和／或吸收大量的水汽。
在阳极氧化过程中，在该碳化硅表面上的聚酰亚胺层中的水分中包含的氧在存在由高电场引起的电流时会与碳化硅衬底反应，形成氧化硅。该碳化硅表面的阳极氧化会导致该碳化硅表面上的较差质量的氧化物层，这会降低该边缘终端的有效性。图13中示出了一个碳化硅肖特基器件表面上的阳极氧化的例子，这是一个器件的横截面透射电子显微镜（TEM）图像。如图13所示，可以在保护环附近的碳化硅层30的表面形成小孔43和固体材料45。对于该固体材料的X射线能谱分析（EDX）表明它包括硅和氧，这就强烈显示了该碳化硅表面的阳极氧化。
本发明的一些实施例提供了可以减小SiC器件中的峰值表面电场的边缘终端结构。减小该峰值表面电场会减少阳极氧化。然而，即使表面电场减小，该碳化硅器件表面也会发生一些阳极氧化，这会对器件性能造成不利影响。
为了减少阳极氧化的发生，希望在碳化硅表面上提供防潮层以减少和／或可能防止有机保护层中含有和／或吸收的水分与碳化硅中的硅反应。例如，如图14所示，本发明的一些实施例提供了一种器件结构50，其包括碳化硅层30，例如轻掺杂的n型碳化硅层，其上具有肖特基接触52以与硅n型碳化硅层30形成肖特基结，以及多个浮置保护环34，例如围绕肖特基结的p型碳化硅浮置保护环。在该肖特基接触52之下可以提供JBS网格（未示出）。在该间隔开的浮置保护环34之间提供薄的碳化硅区38，例如p型碳化硅，用于扩展等势线以减小该表面电场并且从而提供表面电荷补偿区或层36，如上详细讨论的。该薄的p型碳化硅区38可以在相邻的保护环34之间完全延伸，如图15所示。替代地，该薄p型碳化硅区38可以仅在相邻的保护环34之间部分延伸，例如结合图3所述。
有机保护层66可以包括聚酰亚胺，在该器件结构50的表面上形成。该保护层66可以延伸到该肖特基接触52和／或在肖特基接触52上部分延伸，并且可以延伸越过该包括浮置保护环34和p型碳化硅区38的边缘终端结构。此外，在该碳化硅层30和保护层66之间提供防潮层56。该防潮层56可以包括例如薄的氮化硅（SiN）层，其可以例如通过反应溅射和／或等离子体增强化学汽相沉积（PECVD）来形成。当保护环34正维持高电压并且其中流动泄漏电流时，该防潮层56可以减少和／或可能防止保护层66中的水分到达保护环34附近。从而可以减少和／或抑制该碳化硅层32表面上的阳极氧化。可以按照例如2006年1月10日提交的、名称为“Environmental Robust Passivation Structures for High-Voltage Silicon Carbide Semiconductor Devices”的共同未决且共同转让（commonly assigned）的美国专利申请中所述的方法来形成一个或多个保护层，这里通过引用而结合该申请全文内容。
氮化硅防潮层56可以具有大约500Å到大约1μm的厚度。在特定实施例中，该SiN防潮层56可以沉积在包括肖特基接触52的碳化硅层30的表面上。该聚酰亚胺保护层66沉积在该氮化硅层56上并使用常规的光刻技术形成图案，并且该氮化硅层56可以使用该形成有图案的聚酰亚胺保护层66作为蚀刻掩模进行选择性蚀刻。
图15中示出了本发明的另一些实施例。如这里所示，器件结构60与图14中所示的器件结构50相似。也就是说，该器件结构60包括轻掺杂的n型碳化硅层，其上具有肖特基接触52以形成肖特基结，以及多个浮置保护环34，例如在SiC层30中围绕硅肖特基结的p型碳化硅浮置保护环。在该间隔开的浮置保护环34之间提供薄的p型碳化硅区38，并且在该器件结构60的表面上形成有机保护层66。在该有机保护层66和碳化硅层30之间提供防潮层56。
此外，该器件结构60还包括位于该碳化硅层30和防潮层56之间的表面钝化层58。该表面钝化层58可以包括高质量氧化物层例如热氧化物层，其可以在防潮层56形成之前形成。该钝化层58可以提供碳化硅层30的高质量表面钝化，其可以例如减小该碳化硅层30的表面或表面附近的界面态密度。热氧化物钝化层58可以具有大约5nm到大约100nm的厚度。
图16A是在相邻保护环之间不包括薄p型碳化硅区38的常规SiC肖特基二极管的边缘终端结构的平面图。图16A所示的该包括聚酰亚胺保护层的器件受到环境测试，其中该器件的阳极接地，并且该二极管阴极上的电压以10 kHz的频率从0V到600V循环518个小时。在该测试的前350个小时，该器件在惰性氮气（N2）环境中进行电压循环。在该测试的后168个小时，该环境是包含显著量水分的空气。该图显示在该电压循环下该保护环附近发生显著的阳极氧化。
图16B是在相邻保护环34之间包括薄p型碳化硅区38但不包括防潮层的SiC肖特基二极管的边缘终端结构的平面图。图16B所示的器件也受到350个小时在氮气中和168个小时在空气中的100V／600V循环。在电压循环后，图16B所示的器件显示了一些阳极氧化，但是少于图16A所示的器件，其有助于减少保护环34中的峰值电场。
图16C是在相邻保护环34之间包括薄p型碳化硅区38、并且在该碳化硅层30表面上具有防潮层56的SiC肖特基二极管的边缘终端结构的平面图。图16B所示的器件也受到350个小时在氮气中和168个小时在空气中的100V／600V循环。在测试后，图16C所示的器件显示了显著减少的阳极氧化，达到了在200Ｘ放大的光学显微镜下看不到任何阳极氧化表征的程度。
虽然肖特基二极管被描述为本发明的示例性实施例，但是其他类型的支持高反向阻塞电压的器件结构例如PIN二极管、晶闸管、JFET等也可以实现根据本发明实施例的边缘终端结构。
在附图和说明中，公开了本发明的典型优选实施例，虽然使用了特定的术语，但是它们仅用于一般的说明性含义，并不是用于限制，本发明的范围在后附的权利要求中给出。

Claims (22)

1.一种用于碳化硅半导体器件的边缘终端结构，包括：
位于碳化硅层中的多个间隔开的同心浮置保护环，该浮置保护环至少部分围绕基于碳化硅的结；
位于该浮置保护环之间并且邻近碳化硅层表面的碳化硅表面电荷补偿区；
在该碳化硅层上的氮化硅层；
在该氮化硅层上的有机保护层；和
位于该碳化硅层和氮化硅层之间该碳化硅层表面上的绝缘层。
2.如权利要求1所述的边缘终端结构，其中所述绝缘层包括位于该碳化硅层和氮化硅层之间该碳化硅层表面上的氧化物层。
3.如权利要求1所述的边缘终端结构，其中该氮化硅层具有从大约500Å到大约1 μm的厚度。
4.如权利要求1所述的边缘终端结构，其中该有机保护层包括聚酰亚胺。
5.如权利要求1所述的边缘终端结构，其中该有机保护层具有比氮化硅层更高的含水量。
6.如权利要求1所述的边缘终端结构，其中该浮置保护环延伸到该碳化硅层中第一深度，该表面电荷补偿区延伸到该碳化硅层中第二深度，该第二深度小于第一深度。
7.如权利要求1所述的边缘终端结构，其中该表面电荷补偿区比保护环掺杂的更少。
8.如权利要求1所述的边缘终端结构，其中该表面电荷补偿区在相邻的浮置保护环之间完全延伸。
9.如权利要求1所述的边缘终端结构，其中该表面电荷补偿区在相邻的浮置保护环之间延伸但并不是在两个相邻的浮置保护环之间完全延伸。
10.如权利要求1所述的边缘终端结构，其中该表面电荷补偿区包括位于该碳化硅层上的第二碳化硅层。
11.如权利要求1所述的边缘终端结构，其中该表面电荷补偿区具有一定的掺杂浓度，以通过该氧化物层的表面电荷部分耗尽与该氧化物层相邻的表面电荷补偿区的表面，以及当对该器件施加反向偏置时实现完全耗尽。
12.如权利要求1所述的边缘终端结构，其中该表面电荷补偿区具有从大约1×1012到大约7×1012 cm-2的剂量电荷。
13.一种用于碳化硅半导体器件的边缘终端结构，包括：
位于碳化硅层中的多个间隔开的同心浮置保护环，该浮置保护环至少部分围绕基于碳化硅的结；
位于该浮置保护环之间并且邻近碳化硅层表面的碳化硅表面电荷补偿区；
位于该碳化硅层上的防潮层；和
位于碳化硅层和防潮层之间的表面钝化层，其中表面钝化层和防潮层包括不同材料的层。
14.如权利要求13所述的边缘终端结构，还包括：
该防潮层上的环境保护层，其中防潮层和环境保护层包括不同材料的层。
15.如权利要求13所述的边缘终端结构，其中该表面钝化层包括氧化物。
16.如权利要求15所述的边缘终端结构，其中该氧化物包括热氧化物。
17.如权利要求13所述的边缘终端结构，其中该防潮层包括氮化硅。
18.如权利要求13所述的边缘终端结构，其中该环境保护层包括聚酰亚胺。
19.一种制造用于碳化硅半导体器件的边缘终端结构的方法，包括：
在碳化硅层的表面中形成多个间隔开的同心浮置保护环，该浮置保护环围绕基于碳化硅的半导体结的至少一部分；
在碳化硅层的表面形成位于该浮置保护环之间的碳化硅表面电荷补偿区；
在该浮置保护环上形成氮化硅层，以及
在该氮化硅层上形成有机保护层。
20.如权利要求19所述的方法，其中形成氮化硅层之前：
在碳化硅层上形成氧化物层。
21.如权利要求19所述的方法，其中氮化硅层具有从大约500Å到大约1 μm的厚度。
22.如权利要求19所述的方法，其中有机保护层包括聚酰亚胺。
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