CN102751320B - 半导体器件 - Google Patents
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Abstract
本发明描述了具有垂直沟道和自对准再生长栅极的结型场效应晶体管以及这些器件的制造方法。该方法采用选择性生长和/或选择性去除半导体材料的技术，从而沿着沟道的侧面并在将源极指分隔开的沟槽底部上形成p-n结栅极。本发明还描述了具有自对准再生基极接触区的双极结型晶体管的制造方法以及这些器件的制造方法。能够在碳化硅中制造这些半导体器件。
Description
相关申请的交叉参考
本申请涉及于2004年7月27日授权的美国专利第6,767,783B2号，在此引用其全部内容作为参考。
关于联邦政府资助研究的陈述
按照由美国空军授予的美国政府资助的合同第FA8650-04-C-5437号而进行本发明。美国政府享有本发明的某些权益。
技术领域
本发明一般涉及一种设计用于高速、大功率应用的半导体功率器件领域，具体地，涉及具有垂直沟道和再生长p-n结栅极的场效应晶体管（FET）以及具有再生长基极接触区的双极结型晶体管（BJT）的制造。
背景技术
场效应晶体管（FET）是一种通常用于弱信号放大（例如，用于放大无线信号）的晶体管。这种器件能够放大模拟或数字信号。这种器件还能够切换DC或起到振荡器的作用。在这种FET中，电流沿着称为沟道的半导体路径流动。在沟道的一端，存在称为源极的电极。在沟道的另一端，存在称为漏极的电极。沟道的物理直径是固定的，但是，它的有效电学直径可通过向称为栅极的控制电极施加电压而改变。FET的导电率依赖于在任何给定的时间常数下的沟道的电学直径：栅极电压的小变化就会导致从源极到漏极的电流的较大波动。FET就是这样放大信号的。
FET的栅极可以是金属-半导体肖特基势垒（MESFET）、p-n结 位的所述侧壁上的所述栅极区/基极接触区的所述顶部部分保持暴露状态；
蚀刻穿过与所述源极/发射极层相邻的所述蚀刻出的部位的所述侧壁上暴露的栅极层/基极接触层，从而暴露下层的源极/发射极层，直至在所述蚀刻出的部位中残留的所述栅极层/基极接触层不再接触所述源极/发射极层；以及
去除在蚀刻穿过在所述蚀刻出的部位的所述侧壁上暴露的栅极层/基极接触层之后残留的蚀刻/再生长掩模和平坦化材料。
因此，仍然需要用于制造诸如FET和BJT的半导体器件的改进方法。
发明内容
根据第一实施方案，提供一种半导体器件的制造方法，该制造方法包括：
在第一导电类型的半导体材料的源极/发射极层的上表面上设置掩模，其中所述源极/发射极层位于所述第一导电类型的半导体材料的沟道层上或者与所述第一导电类型不同的第二导电类型的半导体材料的基极层上，其中所述沟道层或基极层位于所述第一导电类型的半导体材料的漂移层上，并且其中所述漂移层位于半导体衬底层上；
通过所述掩模中的开口，选择性地蚀刻穿过所述源极/发射极层并选择性地蚀刻到下层的所述沟道层或基极层中，从而形成具有底面和侧壁的一个或多个蚀刻出的部位；
通过所述掩模中的开口，在所述蚀刻出的部位的所述底面和侧壁 上外延生长所述第二导电类型的半导体材料，从而形成栅极区/基极接触区，其中所述掩模阻止了在所述源极/发射极层的掩蔽的上表面上的生长；
随后用平坦化材料填充所述蚀刻出的部位；
蚀刻所述栅极区/基极接触区，直至所述栅极区/基极接触区不再与所述源极/发射极层接触；以及
去除在蚀刻所述栅极区/基极接触区之后残留的掩模和平坦化材料。
根据第二实施方案，提供一种半导体器件的制造方法，该制造方法包括：
在第一导电类型的半导体材料的源极/发射极层的上表面上设置蚀刻掩模，其中所述源极/发射极层位于所述第一导电类型的半导体材料的沟道层上或者与所述第一导电类型不同的第二导电类型的半导体材料的基极层上，其中所述沟道层或基极层位于所述第一导电类型的半导体材料的漂移层上，并且其中所述漂移层位于半导体衬底层上；
通过所述蚀刻掩模中的开口，选择性地蚀刻穿过所述源极/发射极层并选择性地蚀刻到下层的所述沟道层或基极层中，从而形成具有底面和侧壁的一个或多个蚀刻出的部位；
去除所述蚀刻掩模，从而暴露所述源极/发射极层的所述上表面；
在所述源极/发射极层的所述上表面上并在所述蚀刻出的部位的所述底面和侧壁上，外延生长所述第二导电类型的半导体材料的栅极层/基极接触层；
随后用第一平坦化材料填充所述蚀刻出的部位；
蚀刻穿过在所述源极/发射极层的所述上表面上的所述栅极层/基极接触层，从而暴露下层的源极/发射极层；
去除在蚀刻穿过所述栅极层/基极接触层之后残留的第一平坦化材料；
在所述源极/发射极层的所述上表面上并在所述蚀刻出的部位的底面上，各向异性地沉积干法蚀刻掩模材料；
蚀刻所述干法蚀刻掩模材料，从而使在与所述源极/发射极层的所 述上表面邻近的、所述蚀刻出的部位的所述侧壁上的栅极层/基极接触层暴露；
用第二平坦化材料填充所述蚀刻出的部位，从而使与所述蚀刻出的部位的所述侧壁上的所述源极/发射极层邻近的所述栅极层/基极接触层暴露；
蚀刻穿过与所述源极/发射极层邻近的、所述蚀刻出的部位的所述侧壁上暴露出的栅极层/基极接触层，从而暴露下层的源极/发射极层，直至在所述蚀刻出的部位中残留的所述栅极层/基极接触层不再接触所述源极/发射极层；以及
去除在蚀刻穿过在所述蚀刻出的部位的所述侧壁上暴露的栅极层/基极接触层之后残留的干法蚀刻掩模材料和第二平坦化材料。
根据第三实施方案，提供一种半导体器件的制造方法，该制造方法包括：
在第一导电类型的半导体材料的沟道层的上表面上，或者在与所述第一导电类型不同的第二导电类型的半导体材料的基极层上设置蚀刻掩模，其中所述沟道层或基极层位于所述第一导电类型的半导体材料的漂移层上，并且其中所述漂移层位于半导体衬底层上；
通过所述蚀刻掩模中的开口，对所述沟道层或基极层进行选择性地蚀刻，从而形成具有底面和侧壁的一个或多个蚀刻出的部位；
去除所述蚀刻掩模，从而暴露所述沟道层或基极层的所述上表面；
在所述沟道层或基极层的所述上表面上并在所述蚀刻出的部位的所述底面和侧壁上，外延生长所述第二导电类型的半导体材料的栅极层/基极接触层；
随后用第一平坦化材料填充所述蚀刻出的部位；
蚀刻穿过在所述沟道层或基极层的所述上表面上的所述栅极层/基极接触层，从而使栅极层/基极接触层保留在所述蚀刻出的部位的所述底面和侧壁上；
去除在蚀刻穿过所述栅极层/基极接触层之后残留的第一平坦化材料；
在所述沟道层或基极层的所述上表面上、并在所述蚀刻出的部位 的所述底面和侧壁上的所述栅极层/基极接触层上，沉积再生长掩模层；
随后用第二平坦化材料填充所述蚀刻出的部位；
蚀刻穿过在所述沟道层或基极层的所述上表面上的所述再生长掩模层，以暴露下层的沟道层或基极层，其中再生长掩模层保留在所述蚀刻出的部位的所述底面和侧壁上的所述栅极层/基极接触层上；
去除在蚀刻穿过所述再生长掩模层之后残留的第二平坦化材料；
在所述沟道层或基极层的所述上表面上外延生长所述第一导电类型的半导体材料的第一层，其中在所述蚀刻出的部位的所述底面和侧壁上的所述栅极层/基极接触层上残留的所述再生长掩模层阻止了所述第一导电类型的半导体材料的所述第一层的生长；
在所述第一导电类型的半导体材料的所述第一层上外延生长所述第一导电类型的半导体材料的第二层，其中在所述蚀刻出的部位的所述底面和侧壁上的所述栅极层/基极接触层上残留的所述再生长掩模层阻止了所述第一导电类型的半导体材料的所述第二层的生长；以及
去除残留的再生长掩模层。
根据第四实施方案，提供一种半导体器件的制造方法，该制造方法包括：
在第一导电类型的半导体材料的源极/发射极层的上表面上设置蚀刻掩模，其中所述源极/发射极层位于所述第一导电类型的半导体材料的沟道层上或者与所述第一导电类型不同的第二导电类型的半导体材料的基极层上，其中所述沟道层或基极层位于所述第一导电类型的半导体材料的漂移层上，并且其中所述漂移层位于半导体衬底层上；
通过所述蚀刻掩模中的开口，选择性地蚀刻穿过所述源极/发射极层并选择性地蚀刻到下层的所述沟道层或基极层中，从而形成具有底面和侧壁的一个或多个蚀刻出的部位；
去除所述蚀刻掩模，从而暴露所述源极/发射极层的所述上表面；
在所述源极/发射极层的所述上表面上并在所述蚀刻出的部位的所述底面和侧壁上，外延生长所述第二导电类型的半导体材料的栅极层/基极接触层；
随后用平坦化材料填充所述蚀刻出的部位；
在所述源极/发射极层的所述上表面上并在与所述源极/发射极层接触的所述蚀刻出的部位的所述侧壁上，蚀刻穿过所述栅极层/基极接触层，直至所述栅极层/基极接触层不再与所述源极/发射极层接触，其中栅极层/基极接触层保留在所述蚀刻出的部位的所述底面上，并保留在与所述沟道层或基极层接触的所述蚀刻出的部位的所述侧壁上；以及
去除在蚀刻穿过所述栅极层/基极接触层之后残留的平坦化材料。
根据第五实施方案，提供一种半导体器件的制造方法，该制造方法包括：
在第一导电类型的半导体材料的源极/发射极层的上表面上设置蚀刻/再生长掩模，其中所述源极/发射极层位于所述第一导电类型的半导体材料的沟道层上或者与所述第一导电类型不同的第二导电类型的半导体材料的基极层上，其中所述沟道层或基极层位于所述第一导电类型的半导体材料的漂移层上，并且其中所述漂移层位于半导体衬底层上；
通过所述蚀刻/再生长掩模中的开口，选择性地蚀刻穿过所述源极/发射极层并选择性地蚀刻到下层的所述沟道层或基极层中，从而形成具有底面和侧壁的一个或多个蚀刻出的部位；
通过所述蚀刻/再生长掩模中的开口，在所述蚀刻出的部位的所述底面和侧壁上外延生长所述第二导电类型的半导体材料，从而形成栅极区/基极接触区，其中所述蚀刻/再生长掩模阻止了所述源极/发射极层的掩模上表面的生长；
选择性地去除所述蚀刻/再生长掩模，从而暴露所述源极/发射极层的所述上表面；
在蚀刻出的部位的底面上、并在所述源极/发射极层的所述上表面或所述蚀刻/再生长掩模中的任意一个之上，沉积干法蚀刻掩模材料；
蚀刻所述干法蚀刻掩模材料，从而暴露所述蚀刻出的部位的所述侧壁上的所述栅极区/基极接触区的顶部部分；
用平坦化材料填充所述蚀刻出的部位，从而使在所述蚀刻出的部 位的所述侧壁上的所述栅极区/基极接触区的所述顶部部分保持暴露状态；
蚀刻穿过与所述源极/发射极层相邻的所述蚀刻出的部位的所述侧壁上暴露的栅极层/基极接触层，从而暴露下层的源极/发射极层，直至在所述蚀刻出的部位中残留的所述栅极层/基极接触层不再接触所述源极/发射极层；以及
去除在蚀刻穿过在所述蚀刻出的部位的所述侧壁上暴露的栅极层/基极接触层之后残留的蚀刻/再生长掩模和平坦化材料。
附图说明
图1A-1G示出了以下两者的制造：利用还兼作为自对准干法蚀刻掩模的自对准再生长掩模、通过选择性再生长形成的具有p-n结栅极的垂直沟槽FET；或者利用还兼作为自对准干法蚀刻掩模的自对准再生长掩模、通过选择性再生长形成的具有基极接触区的BJT。
图2A-2K示出了以下两者的制造：利用自对准的后再生长蚀刻掩模敷金属、通过再生长和深蚀刻形成的具有p-n结栅极的垂直沟槽FET；或者利用自对准的后再生长蚀刻掩模敷金属、通过再生长和深蚀刻形成的具有基极接触区的BJT。
图3A-3K示出了以下两者的制造：通过栅极的再生长、随后通过相反导电类型材料的深蚀刻和选择性再生长以形成源极指的顶部而形成的具有p-n结栅极的垂直沟槽FET；或者通过再生长、随后通过相反导电类型材料的深蚀刻和选择性再生长以形成发射极区而形成的具有基极接触区的BJT。
图4A-4E示出了以下两者的制造：通过再生长形成的的具有p-n结栅极的SiC垂直沟槽FET，其中通过源极外延层的顶部和侧面的、对栅极外延的各向同性离子减薄使得栅极层与源极分隔开；或者通过再生长形成的具有基极接触区的BJT，其中通过发射极外延层的顶部和侧面的、对基极接触外延的各向同性离子减薄使得基极接触层与发射极分隔开。此方法还利用了平坦化掩模材料，以保护在蚀刻部位的底部和侧面上的栅极或基极接触外延。
图5A-5I示出了以下两者的制造：通过利用自对准再生长掩模的选择性再生长和利用自对准的后再生长蚀刻掩模敷金属的深蚀刻而形成的具有p-n结栅极的垂直沟槽FET；或者通过利用自对准再生长掩模的选择性再生长和利用自对准的后再生长蚀刻掩模敷金属的深蚀刻而形成的具有基极接触区的BJT。
参考标号
1、n+衬底(例如，SiC)；
2、n-漂移层(例如，SiC)；
3、n-沟道层(例如，SiC)；
4、n+源极层(例如，SiC)；
5、再生长掩模材料(例如，TaC)；
6、干法蚀刻掩模(例如，Ni)；
7、外延再生长p+层(例如，SiC)；
8、平坦化材料(例如，可流动的光刻胶)；
9、适于干法蚀刻掩模的电子束沉积的金属(例如，Al)；
10、平坦化材料(例如，可流动的光刻胶)；
11、平坦化材料(例如，可流动的光刻胶)；
12、各向同性或准各向同性的再生长掩模(例如，TaC)；
13、平坦化材料(例如，可流动的光刻胶)；
14、再生长n-层(例如，SiC)；
15、再生长n+源极接触层(例如，SiC)；
16、源极欧姆接触金属(例如，Ni)；
17、栅极欧姆接触金属(例如，Ni)；
18、p基极层；
19、n+发射极层。
具体实施方式
根据一个实施方案，本申请关注具有再生长p-n栅极的JFET。根据进一步的实施方案，本申请关注具有再生长基极接触层的双极结型 晶体管(BJT)。
JFET可形成有垂直或水平沟道的任何一种。垂直沟道器件具有高沟道填充密度的优点(参见，例如，美国专利第4587712号)。高沟道填充密度体现为大功率密度，特别是在衬底的背面上形成漏极接触时。本申请描述了垂直沟道的形成，并且为了便于说明，假设在晶片的背面上具有漏极接触。然而，还提供了具有垂直沟道和顶侧漏极接触的器件。
在半导体器件的制造之中需要自对准工艺，因为此类工艺消减了精确构图再对准的成本，并消除了解决构图未对准所消耗的材料区域。最小化额外的区域还帮助减少器件寄生效应。具有注入栅极的垂直沟槽JFET适当地允许直接自对准工艺，因为用于限定源极区的蚀刻掩模也可被用于限定在栅极注入期间所采用的离子注入掩模(美国专利第6767783号[2]、[3])。在SiC中，n型材料具有比具有相同掺杂浓度的p型材料更低的电阻率，并且n型材料产生具有更低的接触电阻的欧姆接触。因此，N型导电率是用于SiC的JFET的源极区、沟道区、漂移区和漏极区的选择的导电率。对于n型沟道，栅极必须是p型，反之亦然。用于SiC的示例性的p型掺杂物是铝和硼，优选为铝。为了在SiC中产生良好的注入p型区，可以在升高的温度下(典型为高于600℃)进行注入。此外，晶片必须在高温下进行退火，以激活注入的掺杂物。用于激活注入的铝所需的典型温度为高于1600℃。升高温度注入和高温激活退火会显著地减慢用于完成器件的周期。此外，注入的材料还会在注入物之下和侧面导致“碰撞”损伤，这使得半导体的晶体质量劣化。
因此，有利地，采用利用了由再生长p型材料制造的栅极的工艺。美国专利第6767783号记载了具有外延栅极的多种JFET的基本原理。本申请描述了用于制造具有外延栅极的JFET和具有外延再生长基极接触区的BJT的各种技术。尽管这些技术被描述为用于制造SiC器件，但是这些技术也可用于制造除了SiC之外的半导体材料的JFET。
可在任意定向结晶的n型、p型或半绝缘的SiC衬底上，形成在下文中描述的本发明的各种实施方案。为了说明，将描述在n型衬底 上制备的器件。描述的方法旨在用于具有在晶片的背面上制造的漏极接触的器件。然而，可以使用附加步骤制备具有顶侧漏极接触的器件。用于形成顶侧漏极接触的方法是公知的，因此在此将不再进行描述。用于在SiC中生长不同半导体层的优选方法是通过CVD。然而，所描述的技术不必排除其它生长技术的使用，包括，例如升华。在任何其它工艺(即，构图，蚀刻)之前在晶片上生长的外延层将被称为“生长”。在已经开始一定量的器件工艺之后生长的外延层将被称为“再生长”。
在图1A-1D中，示出了具有选择性再生长p-n结栅极的SiC垂直沟槽场效应晶体管(FET)或具有选择性再生长基极接触区的BJT的制造方法。如图所示，初始衬底材料为n+掺杂。需要重掺杂，以确保衬底本身的低电阻，并且是为了形成良好的背面欧姆接触。在图1A中，在导电n+衬底1上外延生长轻掺杂的n-漂移层2。可以在漂移层的生长之前，在衬底上生长n型缓冲层。对于器件工作的物理特性，缓冲层不是本质的，但缓冲层可用于促进随后的器件外延层的良好外延生长。n-漂移层的掺杂和厚度应当适合于当将该层的电阻保持至最小值时承受最大期望闭锁电压(blocking voltage)。漂移层掺杂浓度典型为在1×1014个原子/cm3和5×1016个原子/cm3之间。
如图1所示，在漂移层2上，外延生长n型沟道层3。沟道层3典型地比漂移层2更高地掺杂。可对该层进行优化，以获得具有最大沟道导电率的所需的夹断电压(pinch off voltage)。然而，对于一些应用，沟道层3可以具有与漂移区2相同的掺杂，由此消除对于附加沟道外延层3的需求(即，如图1所示的沟道层和漂移层可以是一个单层)。合并层2和层3不改变器件的基本功能。对于沟道层3，典型的掺杂浓度处于1×1015个原子/cm3和1×1018个原子/cm3之间的范围。如图所示，在沟道层3的顶部，生长重掺杂的n+源极层4。该层的重掺杂提高了源极欧姆接触质量。该层还作为在沟道损耗过程中的场栏。层4的掺杂浓度应当为至少1×1018个原子/cm3，但优选地大于1×1019个原子/cm3。可以改变层2、3和4的厚度，以获得具有所需特性的器件。
如图1B所示，在源极层4的顶部上对再生长掩模5和干法蚀刻掩模6进行构图，并且再生长掩模5和干法蚀刻掩模6限定出源极指(source finger)。再生长掩模可以由适于承受外延生长工艺的温度和化学条件的任意材料制成，该材料将防止在被再生长掩模覆盖的SiC区域上生长，且不易在掩模材料自身的顶部上生长SiC。适当的掩模材料的一个实例是TaC[1]。应当直接在5的顶部上对干法蚀刻掩模6进行构图，并且干法蚀刻掩模6可被用作为图案5的干法蚀刻掩模。如果需要，干法蚀刻掩模6的厚度应当足以用于蚀刻穿过除了再生长掩模5之外的SiC层4，且完全或部分地穿过层3。干法蚀刻掩模还应当由可按以下方式去除的材料制成，即足够的再生长掩模5可进行以下工艺步骤。示例性的干法蚀刻掩模是镍金属。
可选择地，可采用包括还作为干法蚀刻掩模材料的再生长掩模材料的单层掩模，以代替图1B所示的再生长掩模5和干法蚀刻掩模6。
接着，如图1C所示，穿过n+层4并穿过沟道层3，对未被层5和6覆盖的SiC区域进行干法蚀刻。理想地，SiC干法蚀刻应当完全地蚀刻穿过层3，而不蚀刻到漂移层2中。然而，未完全蚀刻穿过3或者蚀刻到2中，都不会改变所制备器件的基本功能，并且不会对进一步的处理步骤产生影响。干法蚀刻还应当基本为各向异性，以使所获得的SiC结构的侧壁主要是垂直的。可接受小量的倾斜。
在图1D所示的SiC干法蚀刻之后，去除干法蚀刻掩模6，并将再生长掩模5留在源极指的顶部上。在去除干法蚀刻掩模6之后，在未被再生长掩模材料5覆盖的SiC区域之上外延生长p型SiC层7。此p层7形成晶体管的p-n结栅极。再生长p层的厚度可以足够厚，以填充各源极指之间的区域，或者仅仅厚到足以覆盖如图1D所示的沟槽的侧面和底部。如果在各源极指之间将沉积一种欧姆接触金属，则优选生长更薄的p层。如果需要栅极欧姆金属，那么栅极外延层的厚度应当足够厚，以使在欧姆接触形成期间欧姆金属不会阻挡穿过。大于100nm的厚度是足够的，但是层7可以被生长得更厚，以使欧姆接触阻挡的风险最小。最大的厚度依赖于栅极沟槽的深度和宽度。
接着，用平坦化物质8涂覆晶片。此物质可以是在源极指的顶部 上的沉积比在源极指之间处且在此区域中更薄的任何材料。理想地，平坦化材料的表面应当越过晶片尽可能接近相同的水平。某些类型的光刻胶能够很好地实现此目的，例如Microposit LOR20B。平坦化工艺的一个实例是旋涂光刻胶，然后烘焙光刻胶，从而使光刻胶回流，以留下几乎平坦的表面。也可以采用平坦化的其它方法。为了便于说明，所描述的工艺将包括利用旋涂光刻胶的平坦化。在应用平坦化层之后，采用适合的蚀刻方法选择性深蚀刻平坦化层，从而使包括如图1E所示的再生长p层7的顶部的源极指的顶部暴露。用于蚀刻平坦化光刻胶的适合的蚀刻方法是氧等离子体蚀刻。
如图1F所示，在对平坦化层8进行深蚀刻之后，向下对层7的暴露部分进行干法蚀刻，直至没有任何再生长栅极层7与重掺杂n+层4接触。必须少量的过蚀刻，以提高由栅极和沟道层形成的p-n结的最大反向电压。在蚀刻SiC层7期间，还将蚀刻一定量的平坦化层8和再生长掩模层5。层5和8的去除量将依赖于所采用的材料和所采用的SiC干法蚀刻参数。层5的厚度应当使得在蚀刻厚度足以用于形成欧姆接触之后保留有一定量的层4。在蚀刻期间层8也应保留一些，以保护沟槽底部中的栅极外延。如果在SiC蚀刻期间层8的蚀刻速率太快，就再次沉积并深蚀刻层8。
如图1G所示，一旦栅极层不再与n+源极层接触，则通过任何适合的湿法或干法蚀刻方法，使任何保留的再生长掩模5和平坦化层8剥离。这样，就形成了所有的SiC层。用于形成源极、栅极和漏极接触以及用于沉积或生长钝化膜的标准方法是根据这一点得出的。在层4上的源极指的顶部制造源极接触，在层7制造栅极接触，并在衬底层1制造漏极接触。
图1A-1G还说明了制造BJT的相应方法，其中用p型半导体材料18代替n型沟道层3，其形成器件的基极。在此器件中，n型层19形成发射极，且p型再生长层7起到了基极接触的作用。在发射区19的顶部制造发射极接触，在层7制造基极接触，并在衬底层1制造漏极接触。
图2A-2K示出了制造具有利用自对准的后外延生长蚀刻掩模敷金 属通过外延再生长和深蚀刻而形成的p-n结栅极的SiC垂直沟槽FET。在此工艺中，如图2A所示，在导电的n+衬底上外延生长漂移2、沟道3和源极4。然而，与图1A-1G中描述的工艺不同，如图2B所示，对干法蚀刻掩模6进行构图，以限定出源极区而不用在下面再生长掩模。然后，按照与图1中描述的相同方式，向下蚀刻暴露的SiC，从而限定出源极区和沟道区。图2C示出了所获得的结构。
接着，如图2D所示，剥离蚀刻掩模6，并在整个蚀刻的表面上生长p型SiC层7。层7的厚度和各源极指之间的间距应当使得在层7的再生长过程中，各源极指之间的空间被不完全填充。然后，如图2E所示，沉积并深蚀刻平坦化层8，以使仅仅在各源极指的顶部上的SiC层7暴露。然后，如图2F所示，采用SiC干法蚀刻，以从n+源极层4的顶部去除p型SiC层7。然后，去除任何残留的平坦化层8(未示出)。这样，就能够进行源极、栅极和漏极欧姆接触的形成，但是这里并未示出这种选择，且还可以在此后的工艺流程中形成。
接着，各向异性地沉积干法蚀刻掩模材料9，以使在源极指的侧面上沉积非常少的掩模材料。如图2G所示，一个实例是通过电子束蒸发沉积的Al金属。那么，如图2H所示，通过湿法或干法工艺中的任何一种工艺，各向同性地蚀刻此掩模层9，直至掩模材料已缩减至足以沿着源极指的侧面暴露出栅极层7。掩模层9应当被沉积得足够厚，从而在已经获得所需量的水平凹槽之后，使蚀刻掩模材料具有足够的垂直厚度，以使蚀刻掩模材料被用作为SiC干法蚀刻掩模。然后，如图2I所示，沉积并深蚀刻平坦化层10，以暴露出源极指的顶部，包括在源极指的侧面上的层7的顶部部分。可以颠倒图2H和2I中描述的工艺的顺序。
然后，如图2J所示，对层7的暴露部分向下进行干法蚀刻，直至没有任何层7与n+源极层4接触。可以采用确定量的过蚀刻，以增加源极至栅极p-n结的最大反向电压。如果在沉积层9和10之前，在源极指的顶部上形成欧姆接触，那么就必须在进行SiC蚀刻之前首先蚀刻去掉暴露出的欧姆接触敷金属。层9和10应当足够厚，从而在SiC蚀刻期间保护源极指的顶部和栅极沟槽的底面。
然后，剥离平坦化层10和自对准蚀刻掩模9，并且器件已准备好接受欧姆接触和钝化。如果在最后的SiC蚀刻之前形成欧姆接触，则可以保留自对准蚀刻掩模9以作为在源极和栅极欧姆接触的顶部上的附加敷金属。
图2A-2K还说明了制造BJT的相应方法，其中用形成器件的基极的p型半导体材料18的层代替沟道层3。在此器件中，n型层19形成发射极，且p型再生长层7起到了基极接触的作用。
图3A-3K示出了制造具有p-n结栅极的SiC垂直沟槽FET，该p-n结栅极是通过外延再生长p型材料、随后对附加沟道外延和n+源极层进行深蚀刻和再生长而形成的。在此工艺中，最初在衬底1上仅生长漂移层2和沟道层3。然后，如图3A所示，在层3的顶部上对干法蚀刻掩模6进行构图，以限定出源极指的位置。如图3B所示，对暴露出的SiC向下进行干法蚀刻，穿过沟道层3。然后，如图3C所示，剥离干法蚀刻掩模6，并再生长p型SiC层7。
如图3D所示，通过首先沉积并深蚀刻平坦化层11，然后对暴露出的SiC进行干法蚀刻，直至如图3E所示，在指的顶部上暴露出沟道层3，从而使p型SiC从指的顶部除去。
如图3F所示，在已经去除残留层11之后，沉积各向同性或准各向同性的再生长掩模12，从而在水平和垂直SiC表面上沉积掩模材料。如图3G所示，沉积并深蚀刻第二平坦化层13，以暴露出在源极指的顶部的层12。然后，利用适合的干法或湿法蚀刻、随后剥离平坦化的涂覆层13，蚀刻掉暴露出的再生长掩模12。图3H中示出了所获得的结构。
接着，如图3I所示，仅在已经去除再生长掩模12处的指的顶部上再生长n型层14，并在层14的顶部上生长附加的n+型SiC层15，此后将在层14上形成源极欧姆接触。层14的目的在于，使p型栅极层7与重掺杂n+层15分隔开。这防止了当形成p+-n+结时导致的栅极至源极p-n结的低反向击穿。因此，层14的厚度和掺杂应当使得在层7和14之间形成的结的反向击穿高于夹断器件沟道所需的电压。如图3J所示，在层14和15的再生长之后，可剥离再生长掩模。
由于再生长工艺某种程度的各向同性特征，将在源极指的侧面上呈现出一定量的突出物。突出物的量依赖于层14和15的厚度。如果沉积金属的方法具有某种方向性，则在欧姆敷金属和敷镀敷金属期间，突出物将防止金属在指侧壁上沉积。在这种情况下，可同时沉积栅极和源极金属，而不需要附加构图，并将显著地减少从栅极至源极的金属短路的风险。图3K中示出了利用再生长突出物的自对准金属沉积。此外，如果以显著大于突出物之间间距的厚度来沉积敷镀金属，则在突出物之间的缝隙就会完全接近于形成自对准空气桥结构。电镀和溅射是适合于密闭各源极指之间的缝隙的两种方法，因为这两种方法都具有一定程度的横向沉积。
图3A-1K还说明了制造BJT的相应方法，其中利用p型半导体材料18的层代替沟道层3，p型半导体材料18形成了器件的基极。在此器件中，n型层15形成发射极，且p型再生长层7起到了基极接触区的作用。可在衬底1的背面形成集电极接触。
图4A-4E示出了制造具有p-n结栅极的SiC垂直沟槽FET，p-n结栅极是通过外延再生长栅极层、随后利用平坦化掩模材料采用各向同性干法蚀刻从源极外延选择性地蚀刻栅极外延而形成的。在此工艺中，在衬底1上生长漂移层2、沟道层3和源极层4。对干法蚀刻掩模6进行构图，以限定出源极区。然后，如图4A所示，对暴露出的SiC向下进行干法蚀刻，穿过源极层4和沟道层3。然后，如图4B所示，剥离干法蚀刻掩模6，并再生长p型SiC层7。
如图4C所示，沉积平坦化材料8，并选择性地对平坦化材料8向下进行干法蚀刻，直至低于源极接触层4的高度。然后，如图4D所示，采用适合的干法蚀刻，干法蚀刻掉暴露出的栅极外延7。干法蚀刻应当是足够各向同性的，从而以大致相同的时间从源极指的侧面和顶部去除栅极材料。干法蚀刻还应当在掩模材料8和SiC层7之间具有适当的选择性。如果平坦化掩模的蚀刻速率明显比SiC蚀刻速率更快，则可重复平坦化掩模工艺必需的次数，以完成蚀刻。用于此工艺的优选的干法蚀刻技术是在系统中的离子减薄，其中可在蚀刻期间改变离子轰击的离子轰击的入射角，从而蚀刻暴露出的SiC层7的所有 面。用于实现此过程的优选方法是在旋转台上装配待蚀刻的样品，旋转台的轴与轰击离子的入射角呈一定角度。
如图4E所示，在已经蚀刻样品以使栅极层7不与重掺杂的源极层4接触之后，通过适合的湿法或干法方法，去除平坦化掩模8。这样，器件就准备好用于适合于之前描述的其它设计的任何钝化和接触敷金属。
图4A-4E还说明了制造BJT的相应方法，其中利用p型半导体材料18的层代替沟道层3，p型半导体材料18形成了器件的基极。在此器件中，n型层19形成发射极，且p型再生长层7起到基极接触的作用。
上述图1、2、3和4中说明的制备工艺是用于制造具有场效应栅极的垂直晶体管。如上所述，可以修改这些相同工艺，从而通过用p型基极层18代替n型沟道层来制备双极结型晶体管(BJT)。在这些器件中，图1、2和4的源极层4以及图3的源极接触层15将作为发射极层。那么，将进行限定出源极指的第一蚀刻，直至暴露出p型基极层之下的n型漂移层。剩余步骤刚好与用于场效应器件所说明的那些工艺相同。
图5A-5I说明了制造具有p-n结栅极的SiC垂直沟槽FET，p-n结栅极是通过采用再生长掩模材料的选择性外延生长以及采用自对准后外延生长蚀刻掩模敷金属的深蚀刻而形成的。如图5A所示，在此工艺中，在导电的n+衬底1上外延生长漂移层2、沟道层3和源极层4。
如图5B所示，在源极层4的顶部上对再生长掩模5和干法蚀刻掩模6进行构图，再生长掩模5和干法蚀刻掩模6限定出源极指。可以直接在5的顶部上对干法蚀刻掩模6进行构图，而且干法蚀刻掩模6可用作为图案5的干法蚀刻掩模。接着，如图5C所示，对未被层5和6覆盖的SiC区进行干法蚀刻，穿过n+层4并穿过沟道层3。理想地，SiC干法蚀刻应当完全蚀刻穿过层3而不蚀刻进入漂移层2中。然而，不完全穿过层3蚀刻或蚀刻进入2并不会改变所制备的器件的基本功能，也不会对进一步的处理步骤产生影响。干法蚀刻还应当主要为各向异性蚀刻，以使所获得的SiC结构的侧壁几乎垂直。少量的 倾斜是可以接受的。
在如图5D所示的SiC干法蚀刻之后，去除干法蚀刻掩模6，同时在源极指的顶部上保留再生长掩模5。在去除了干法蚀刻掩模6之后，在未被再生长掩模材料5覆盖的SiC区之上，外延生长p型SiC层7。此p层7形成晶体管的p-n结栅极。
接着，如图5E所示，各向异性地沉积干法蚀刻掩模材料9，以使在源极指的侧面上沉积非常少的掩模材料。在沉积干法蚀刻掩模材料9(未示出)之前，可选地去除再生长掩模5。然而，有利的是，将再生长掩模5留在适当的位置，以在此后的蚀刻步骤过程中提供保护。然后，如图5F所示，通过湿法或干法工艺中的任何一种，各向同性地蚀刻掩模层9，直至掩模材料减少至足以沿着源极指的侧面暴露出栅极层7。应当将掩模层9沉积得足够厚，从而在已经获得所需量的水平凹槽之后，使蚀刻掩模材料具有足够的垂直厚度，以用作为SiC干法蚀刻掩模。然后，如图5G所示，沉积并深蚀刻平坦化层10，以暴露出源极指的顶部，包括在源极指的侧面上的层7的顶部部分。可以颠倒图5F和5G中说明的工艺的顺序。
然后，如图5H所示，对层7的暴露部分向下进行干法蚀刻，直至没有任何层7与n+源极层4接触。可以采用一定量的过蚀刻，以增加源极至栅极p-n结的最大反向电压。如果在沉积层9和10之前，在源极指的顶部上形成欧姆接触，则必须在进行SiC蚀刻之前，首先蚀刻掉暴露出的欧姆接触敷金属。层9和10应当足够厚，以在SiC蚀刻期间保护源极指的顶部和栅极沟槽的底面。
然后，如图5I所示，剥离平坦化层10、再生长掩模5(如果存在)和自对准蚀刻掩模9，并且器件已准备好接受欧姆接触和钝化。如果在最后的SiC蚀刻之前形成欧姆接触，则可保留自对准蚀刻掩模9，以作为源极和栅极欧姆接触顶部的附加敷金属。
图5A-5I还说明了制造BJT的相应方法，其中利用p型半导体材料18的层代替沟道层3，p型半导体材料18形成了器件的基极。在此器件中，n型层19形成发射极，且p型再生长层7起到了基极接触的作用。
虽然前面的说明利用用于说明目的的实例教导了本发明的原理，本领域技术人员通过阅读本说明书应当清楚，在不脱离本发明的实质范围就能够进行形式上和细节上的各种变化。
Claims (11)
1.一种双极结型晶体管半导体器件，包括：
半导体衬底层；
第一导电类型的半导体材料的漂移层，位于所述半导体衬底层上；
一个或多个凸起区域，位于所述漂移层上，其中所述一个或多个凸起区域中的每个均包括第一导电类型的半导体材料的发射极层，所述发射极层位于与所述第一导电类型不同的第二导电类型的半导体材料的基极层上，其中所述基极层位于所述漂移层上，并且其中所述凸起区域具有包括所述基极层的下侧壁部和包括所述发射极层的上侧壁部；以及
一个或多个外延基极接触区，包括邻近所述凸起区域位于所述漂移层上的以及位于所述一个或多个凸起区域的所述下侧壁部上的、第二导电类型的半导体材料，其中所述外延基极接触区不与所述发射极层接触。
2.如权利要求1所述的双极结型晶体管半导体器件，其中所述第一导电类型是n型，并且其中所述第二导电类型是p型。
3.如权利要求2所述的双极结型晶体管半导体器件，其中所述衬底是n型衬底。
4.如权利要求1所述的双极结型晶体管半导体器件，其中：
所述漂移层具有1×1014至1×1017个原子/cm3的掺杂浓度；
所述基极层具有1×1015至1×1018个原子/cm3的掺杂浓度；
所述发射极层具有大于1×1018个原子/cm3的掺杂浓度；和/或
所述外延基极接触区具有大于1×1018个原子/cm3的掺杂浓度。
5.如权利要求1所述的双极结型晶体管半导体器件，其中所述外延基极接触区的厚度为至少50nm。
6.如权利要求1所述的双极结型晶体管半导体器件，其中所述衬底是半绝缘的。
7.如权利要求1所述的双极结型晶体管半导体器件，其中所述发射极层、所述基极层、所述漂移层和所述外延基极接触区的半导体材料以及所述半导体衬底层是SiC半导体材料。
8.如权利要求1所述的双极结型晶体管半导体器件，其中第一导电类型的半导体材料的缓冲层位于所述衬底层和所述漂移层之间。
9.如权利要求1所述的双极结型晶体管半导体器件，还包括位于所述发射极层上的发射极接触、位于所述外延基极接触区上的基极接触、以及位于所述衬底层上且与所述漂移层相对的集电极接触。
10.如权利要求1所述的双极结型晶体管半导体器件，其中所述一个或多个凸起区域包括多个第一延伸区，所述多个第一延伸区在第一方向上取向，并从在第二方向上取向的第二延伸区延伸。
11.如权利要求10所述的双极结型晶体管半导体器件，其中所述第二方向垂直于所述第一方向。
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| US7314799B2 (en) | 2005-12-05 | 2008-01-01 | Semisouth Laboratories, Inc. | Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making |
| US7648898B2 (en) * | 2008-02-19 | 2010-01-19 | Dsm Solutions, Inc. | Method to fabricate gate electrodes |
| JP5324157B2 (ja) * | 2008-08-04 | 2013-10-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN101901767B (zh) * | 2009-05-26 | 2011-12-14 | 上海华虹Nec电子有限公司 | 获得垂直型沟道高压超级结半导体器件的方法 |
| US8338255B2 (en) * | 2009-06-19 | 2012-12-25 | Ss Sc Ip, Llc | Methods of making vertical junction field effect transistors and bipolar junction transistors without ion implantation |
| JP2011119512A (ja) * | 2009-12-04 | 2011-06-16 | Denso Corp | 半導体装置およびその製造方法 |
| US8969912B2 (en) | 2011-08-04 | 2015-03-03 | Avogy, Inc. | Method and system for a GaN vertical JFET utilizing a regrown channel |
| US9184305B2 (en) * | 2011-08-04 | 2015-11-10 | Avogy, Inc. | Method and system for a GAN vertical JFET utilizing a regrown gate |
| US8716078B2 (en) * | 2012-05-10 | 2014-05-06 | Avogy, Inc. | Method and system for a gallium nitride vertical JFET with self-aligned gate metallization |
| JP6138619B2 (ja) * | 2013-07-30 | 2017-05-31 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2016032014A (ja) * | 2014-07-29 | 2016-03-07 | 日本電信電話株式会社 | 窒化物半導体装置の製造方法 |
| CN105070767B (zh) * | 2015-08-05 | 2018-04-20 | 西安电子科技大学 | 一种基于碳基复合电极的高温SiC JFET器件 |
| CN105097456B (zh) * | 2015-08-24 | 2018-09-11 | 泰科天润半导体科技（北京）有限公司 | 一种用于碳化硅器件的自对准方法 |
| WO2017058589A1 (en) * | 2015-09-30 | 2017-04-06 | Tokyo Electron Limited | Method for patterning a substrate using extreme ultraviolet lithography |
| CN107681001B (zh) * | 2017-07-24 | 2020-04-07 | 中国电子科技集团公司第五十五研究所 | 一种碳化硅开关器件及制作方法 |
| CN116544282B (zh) * | 2023-07-06 | 2024-04-09 | 深圳平创半导体有限公司 | 碳化硅结型栅双极型晶体管器件及其制作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4587712A (en) * | 1981-11-23 | 1986-05-13 | General Electric Company | Method for making vertical channel field controlled device employing a recessed gate structure |
| US6049098A (en) * | 1995-04-27 | 2000-04-11 | Nec Corporation | Bipolar transistor having an emitter region formed of silicon carbide |
| CN1267916A (zh) * | 1999-03-15 | 2000-09-27 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4945394A (en) * | 1987-10-26 | 1990-07-31 | North Carolina State University | Bipolar junction transistor on silicon carbide |
| JP3214868B2 (ja) | 1991-07-19 | 2001-10-02 | ローム株式会社 | ヘテロ接合バイポーラトランジスタの製造方法 |
| US5286996A (en) * | 1991-12-31 | 1994-02-15 | Purdue Research Foundation | Triple self-aligned bipolar junction transistor |
| US5350669A (en) * | 1994-01-19 | 1994-09-27 | Minnesota Mining And Manufacturing Company | Silver-carboxylate/1,2-diazine compounds as silver sources in photothermographic and thermographic elements |
| US5481126A (en) * | 1994-09-27 | 1996-01-02 | Purdue Research Foundation | Semiconductor-on-insulator electronic devices having trench isolated monocrystalline active regions |
| JPH09172187A (ja) * | 1995-12-19 | 1997-06-30 | Hitachi Ltd | 接合型電界効果半導体装置およびその製造方法 |
| US5859447A (en) | 1997-05-09 | 1999-01-12 | Yang; Edward S. | Heterojunction bipolar transistor having heterostructure ballasting emitter |
| GB9928285D0 (en) * | 1999-11-30 | 2000-01-26 | Koninkl Philips Electronics Nv | Manufacture of trench-gate semiconductor devices |
| EP1128429A1 (de) | 2000-02-22 | 2001-08-29 | Infineon Technologies AG | Verfahren zur Herstellung von bipolaren Transistoren im BiCMOS-Verfahren |
| US6861324B2 (en) | 2001-06-15 | 2005-03-01 | Maxim Integrated Products, Inc. | Method of forming a super self-aligned hetero-junction bipolar transistor |
| EP1428248B1 (en) * | 2001-07-12 | 2011-11-23 | Mississippi State University | Method of making transistor topologies in silicon carbide through the use of selective epitaxy |
| JP4288907B2 (ja) * | 2001-08-29 | 2009-07-01 | 株式会社デンソー | 炭化珪素半導体装置及びその製造方法 |
| JP2003069039A (ja) * | 2001-08-29 | 2003-03-07 | Denso Corp | 炭化珪素半導体装置およびその製造方法 |
| JP4060580B2 (ja) | 2001-11-29 | 2008-03-12 | 株式会社ルネサステクノロジ | ヘテロ接合バイポーラトランジスタ |
| JP4110875B2 (ja) | 2002-08-09 | 2008-07-02 | 株式会社デンソー | 炭化珪素半導体装置 |
| JP2004134547A (ja) * | 2002-10-10 | 2004-04-30 | Hitachi Ltd | 半導体装置 |
| JP4489446B2 (ja) * | 2004-01-21 | 2010-06-23 | 独立行政法人科学技術振興機構 | ガリウム含有窒化物単結晶の製造方法 |
| SE527205C2 (sv) | 2004-04-14 | 2006-01-17 | Denso Corp | Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid |
| US7314799B2 (en) | 2005-12-05 | 2008-01-01 | Semisouth Laboratories, Inc. | Self-aligned trench field effect transistors with regrown gates and bipolar junction transistors with regrown base contact regions and methods of making |
-
2005
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2007
- 2007-11-05 US US11/934,805 patent/US20080061362A1/en not_active Abandoned
-
2012
- 2012-08-14 US US13/585,183 patent/US8729628B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4587712A (en) * | 1981-11-23 | 1986-05-13 | General Electric Company | Method for making vertical channel field controlled device employing a recessed gate structure |
| US6049098A (en) * | 1995-04-27 | 2000-04-11 | Nec Corporation | Bipolar transistor having an emitter region formed of silicon carbide |
| CN1267916A (zh) * | 1999-03-15 | 2000-09-27 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7314799B2 (en) | 2008-01-01 |
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| JP5424192B2 (ja) | 2014-02-26 |
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