CN102301484B - 非对称结型场效应晶体管及其制造方法 - Google Patents

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Abstract

一种半导体衬底中的结型场效应晶体管(JFET)，其包括源极区域、漏极区域、沟道区域、上栅极区域和下栅极区域。下栅极区域电连接至上栅极区域。上栅极区域和下栅极区域对流过沟道区域的电流进行控制。通过执行将源极区域的厚度扩展至大于漏极区域的厚度的深度的离子注入步骤，形成非对称JFET。源极区域的深度相对于漏极区域的深度的扩展减小了少数电荷载流子行进通过沟道区域的长度、降低了JFET的导通电阻并且增加了JFET的导通电流，从而在不减小可允许的Vds或动态增加Voff/Vpinch的情况下增强了JFET的整体性能。

Description

非对称结型场效应晶体管及其制造方法
技术领域
本发明涉及半导体结构，并且具体而言涉及具有低导通电阻的结型场效应晶体管(JFET)及其制造方法。
背景技术
固态功率放大器的优势在于其紧凑的尺寸和容易集成到半导体电路组件中。遗憾的是，当前半导体功率放大器的制造方法要求专用于功率放大器器件的半导体衬底或要求除了用于典型的半导体互补型金属氧化物半导体(CMOS)器件或其变体的普通半导体处理步骤之外的许多处理步骤。
例如，高端功率放大器以砷化镓(GaAs)技术构造，该技术要求GaAs衬底和与基于硅的CMOS技术不相兼容的专用的处理步骤。因此，利用GaAs技术的功率放大器往往很昂贵。中档功率放大器以针对高电压功率应用而开发的改进型硅锗双极互补型金属氧化物半导体(SiGe BiCMOS)技术构造。即使是改进型SiGe BiCMOS技术也倾向于增加其自身的与实现功率放大器关联的成本。以标准CMOS技术实现功率放大器也倾向于引入许多新的处理步骤和器件修改以适应功率放大器所需的高电压，因而也增加了功率放大器的制造成本。
结型场效应晶体管(JFET)是在其中源极和漏极之间的电流由向结型栅极端子(或“栅极”)施加的电压进行控制的半导体器件。与金属氧化物半导体场效应晶体管(MOSFET)不同，JFET的栅极与源极和漏极并不绝缘。取而代之，晶体管的主体和晶体管的栅极形成反向偏置的pn结，其中耗尽区存在于栅极和主体这两者之中。因此，JFET是具有高输入阻抗的耗尽型器件。通常以电压输入的形式向栅极提供输入信号。输出是由栅极处的输入电压调制的、源极和漏极之间的电流。耗尽型JFET和增强型MOSFET之间的差异在于JFET通常是“导通”的，即，在不施加栅极偏压时，JFET导通，而在施加反向偏置栅压时(这增加沟道内的耗尽区并且使沟道区域夹断)，JFET截止。
典型的JFET包括使用第一导电类型(即p型或n型)的掺杂剂重掺杂的源极和漏极，最大掺杂浓度范围通常从1.0×1020/cm3至3.0×1021/cm3。在技术上讲为JFET的沟道的主体也使用第一导电类型的掺杂剂来掺杂，掺杂浓度范围通常从1.0×1017/cm3至1.0×1019/cm3。耗尽区沿pn结边界形成于沟道内。位于沟道上并与源极和漏极分离的栅极使用第一导电类型的相反类型的第二导电类型的掺杂剂来重掺杂，最大掺杂剂浓度的范围通常从1.0×1020/cm3至3.0×1021/cm3。跨栅极触点和沟道施加偏置电压，从而在栅极和沟道之间形成反向偏置的pn结。栅极触点直接与栅极接触，并且栅极触点通常是金属半导体合金。金属半导体合金欧姆触点通常还用于与源极和漏极区域接触，源极区域和漏极区域因相似的掺杂类型而与沟道电接触。
在电路层级上，JFET栅极表现出小的电流负载，其为栅极沟道结的反向偏置泄露。JFET的电流负载(即栅极电流)高于典型MOSFET的电流负载，这是由于MOSFET具有因栅极和沟道之间的绝缘体(即，栅极电介质)所致的极低的栅极电流，例如，在皮安培范围中。然而，典型的JFET的栅极电流相比于典型的双极结型晶体管(BJT)的基极电流要低得多，并且典型的JFET的跨导高于典型的MOSFET的跨导，从而允许处理更高电流。因此，JFET被用于高输入阻抗线性放大器电路中。在功率半导体电路中使用JFET作为开关也是已知的。
JFET中的高导通/截止阻抗比对于实现高功率放大是必要的。为了提供这样的高导通/截止阻抗比，JFET需要在导通状态期间具有低阻抗，而在截止状态期间具有高阻抗。为了降低导通状态中的阻抗，需要增加在JFET中沟道的截面面积。与此同时，需要最小化通过沟道的泄露电流以增加截止状态中的阻抗。
发明内容
本发明提供一种具有非对称源极和漏极的结型场效应晶体管(JFET)，从而使得在不降低可允许的漏极电压或急剧增加使JFET截止所需的栅极电压(即，通常称为Voff或Vpinch)的情况下降低源极侧的导通电阻并且增加导通电流。
在本发明中，半导体衬底中的结型场效应晶体管(JFET)包括源极区域、漏极区域、沟道区域、上栅极区域和下栅极区域。下栅极区域电连接到上栅极区域。上栅极区域和下栅极区域对流过沟道区域的电流进行控制。通过执行将源极区域的厚度扩展至大于漏极区域的厚度并且扩展至浅沟槽隔离之下的离子注入步骤，形成了非对称JFET。源极区域的深度相对于漏极区域深度的扩展降低了少数电荷载流子垂直和水平地行进通过沟道区域的长度、降低了JFET的导通电阻并且增加了JFET的导通电流，从而增强了JFET的总体性能。
根据本发明的一个方面，提供了一种半导体结构，其包括：主体层，包括半导体材料并且具有第一导电类型的掺杂并且位于半导体衬底中；源极区域，包括半导体材料并且具有第一导电类型的掺杂并且横向地邻接主体层；漏极区域，具有半导体材料并且具有第一导电类型的掺杂并且横向地邻接主体层；上栅极区域，包括半导体材料并且具有第二导电类型的掺杂并且垂直地邻接主体层的顶部表面，其中第二导电类型与第一导电类型相反；以及下栅极区域，包括半导体材料并且具有第二导电类型的掺杂并且垂直地邻接主体层的底部表面并且横向地邻接主体层的侧壁并且邻接上栅极区域，其中源极区域和漏极区域具有基本上共面的顶部表面，并且其中源极区域的底部表面位于漏极区域的最底部表面的水平面之下。
根据本发明的另一方面，提供了一种半导体结构的制造方法，其包括：在包括半导体材料的半导体衬底中形成堆叠，该堆叠从底部到顶部是下栅极区域、主体层和上栅极区域，其中主体层具有第一导电类型的掺杂，其中下栅极区域和上栅极区域具有第二导电类型的掺杂，并且其中第二导电类型与第一导电类型相反；通过使用附加的第一导电类型的掺杂剂来掺杂主体层的部分而形成具有第一导电类型的掺杂的上源极区域和漏极区域；以及通过使用附加的第一导电类型的掺杂剂来掺杂主体层的另一部分而形成具有第一导电类型的掺杂的下源极区域，其中下源极区域和上源极区域构成完整构造的源极区域，并且其中上源极区域的底部表面邻接下源极区域的顶部表面。
附图说明
现在将仅通过示例的方式参考所附附图来描述本发明的实施方式，在附图中：
图1A至图7B是第一示例性半导体结构在制造工艺的各个阶段的各种视图。具有相同数字标记的附图对应于制造的相同阶段。具有后缀“A”的附图是沿在具有相同数字标记和后缀“B”的附图中的平面A-A’的纵截面视图。具有后缀“B”的附图是自上而下的视图；
图8是第二示例性半导体结构的纵截面视图；以及
图9是第三示例性半导体结构的纵截面视图。
具体实施方式
如上所述，本发明涉及具有低导通电阻的结型场效应晶体管(JFET)及其制造方法，现在将结合所附附图对其进行详细描述。在所有附图中，相同的参考数字或字母用于指示相似或等同的元件。附图未必成比例地绘制。
参见图1，根据本发明第一实施方式的第一示例性半导体结构包括包含半导体层10的半导体衬底8。优选地，半导体层10包括半导体材料，诸如硅、锗、硅锗合金、硅碳合金以及硅锗碳合金、砷化镓、砷化铟、磷化铟、III-V族化合物半导体材料、II-VI族化合物半导体材料、有机半导体材料和其他化合物半导体材料。优选地，半导体层10为单晶体，即，原子在半导体层10内以单晶晶格外延地对齐。
半导体衬底8可以是体衬底、绝缘体上半导体(SOI)衬底或者包括至少一个体部分和至少一个SOI部分的混合衬底。
半导体层10具有第二导电类型的掺杂，并且由第二导电类型的掺杂剂来掺杂。第二导电类型可以是p型或n型。第二导电类型的相反导电类型在此被称为第一导电类型。如果第一导电类型是p型，则第二导电类型是n型，并且反之亦然。对于p型掺杂而言，掺杂剂种类可以是B、In、Ga或其组合，而对于n型掺杂而言，掺杂剂种类可以是P、As、Sb或其组合。半导体层10的掺杂剂浓度通常从3.0×1015/cm3至3.0×1017/cm3，但是在此也考虑到了更小或更大的掺杂剂浓度。
在半导体衬底10中形成浅沟槽隔离(STI)结构。浅沟槽隔离结构包括第一浅沟槽隔离结构20A、第二浅沟槽隔离结构20B、第三浅沟槽隔离结构20C以及第四浅沟槽隔离结构20D。每个浅沟槽隔离结构(20A、20B、20C和20D)从半导体衬底8的顶部表面延伸进入半导体衬底8。浅沟槽隔离结构(20A、20B、20C和20D)的底部表面可以位于距离半导体衬底8的顶部表面基本相同的深度处。浅沟槽隔离结构(20A、20B、20C和20D)的深度可以从100nm至1000nm，并且典型地从200nm至500nm。
浅沟槽隔离结构(20A、20B、20C和20D)包括电介质材料，诸如氧化硅、氮氧化硅、氮化硅或者其组合。每个浅沟槽隔离结构(20A、20B、20C和20D)都由半导体层10的延伸至半导体衬底8的顶部表面的部分彼此隔离。第一浅沟槽隔离结构20A横向地围绕半导体层10的第一顶部部分。第二浅沟槽隔离结构20B横向地围绕半导体层10的第二顶部部分。第一浅沟槽隔离结构20A和第二浅沟槽隔离结构20B之间的距离可以为从100nm至10μm，但是在此也考虑到了更小或更大的距离。半导体层10的第三顶部部分横向地围绕第一浅沟槽隔离结构20A和第二浅沟槽隔离结构20B。第三浅沟槽隔离结构20C横向地围绕半导体层10的第三顶部部分。半导体层10的第四顶部部分横向地围绕第三浅沟槽隔离结构20C。第四浅沟槽隔离结构20D横向地围绕半导体层的第四顶部部分。半导体层10的第五顶部部分(图中未示)可横向地围绕第四浅沟槽隔离结构20D。
参见图2A和图2B，垂直堆叠自下而上为：内部第一导电类型的掩埋半导体层30、下栅极区域40和主体层50。第一导电类型的掩埋半导体层30具有第一导电类型的掺杂。下栅极区域40具有第二导电类型的掺杂。主体层50具有第一导电类型的掺杂。主体层50的顶部表面可以延伸至或者可以不延伸至半导体衬底8的顶部表面。优选地，主体层50的顶部表面延伸至半导体衬底8的顶部表面。主体层50的底部表面位于浅沟槽隔离结构(20A、20B、20C和20D)的底部表面之下的水平面处。因此，主体层50是完整和统一的构造，即一个连续整体。
可以通过形成具有开口的经构图的离子注入掩模(未示出)并且通过穿过经构图的离子注入掩模中的开口向半导体衬底8的暴露部分中注入掺杂剂来形成由内部第一导电类型的掩埋半导体层30、下栅极区域40以及主体层50构成的垂直堆叠。内部第一导电类型的掩埋半导体层30、下栅极区域40以及主体层50的底部表面的深度由注入的离子的种类和能量决定。内部第一导电类型的掩埋半导体层30是在半导体层10的位于下栅极区域40之下的部分中形成的第一导电类型的掩埋半导体层。
通常，内部第一导电类型的掩埋半导体层30的底部表面位于从400nm至2000nm的深度处，下栅极区域40的底部表面位于从300nm到1500nm的深度处，并且主体层的底部表面位于距半导体衬底8的顶部表面从200nm到1000nm的深度处，但是针对内部第一导电类型的掩埋半导体层30、下栅极区域40和主体层50中的每个还考虑到了更小或更大的深度。内部第一导电类型的掩埋层30、下栅极区域40和主体区域50的横向外围边界可以基本上垂直地一致，这是因为针对内部第一导电类型的掩埋半导体层30、下栅极区域40和主体层50全都运用了相同的经构图的离子注入掩模来注入离子。随后移除经构图的离子注入掩模。
内部第一导电类型的掩埋半导体层30的掺杂剂浓度可以从3.0×1015/cm3到1.0×1020/cm3，但是在此还考虑到了更大的和更小的掺杂剂浓度。下栅极区域40的掺杂剂浓度可以从1.0×1017/cm3到1.0×1021/cm3，但是在此还考虑到了更大的和更小的掺杂剂浓度。主体层50的掺杂剂浓度可以从3.0×1015/cm3到1.0×1019/cm3，但是在此还考虑到了更大的和更小的掺杂剂浓度。
参见图3A和图3B，围绕内部第一导电类型的掩埋半导体层30、下栅极区域40和主体层50的外围表面并直接在其上形成垂直堆叠，该垂直堆叠自下而上为外部第一导电类型的掩埋半导体层32和第二导电类型的透穿区域44。第二导电类型的透穿区域44的内部外围表面横向地邻接下栅极区域40和主体层50的外围表面。外部第一导电类型的掩埋半导体层32的内部外围表面横向地邻接内部第一导电类型的掩埋半导体层30的外围表面。外部第一导电类型的掩埋半导体层32具有第一导电类型的掺杂，而第二导电类型的透穿区域44具有第二导电类型的掺杂。外部第一导电类型的掩埋半导体层32和第二导电类型的透穿区域44之间的垂直边界可以与内部第一导电类型的掩埋半导体层30和下栅极区域40之间的垂直界面位于基本相同的水平面、位于该水平面之上或之下。内部第一导电类型的掩埋半导体层30和外部第一导电类型的掩埋半导体层32统称为第一导电类型的掩埋半导体层31。
可以通过形成另一具有围绕主体层50的区域的开口的、经构图的离子注入掩模(图中未示)，并且通过穿过经构图的离子注入掩模中的开口向半导体衬底8的暴露部分中注入掺杂剂，来形成外部第一导电类型的掩埋半导体层32和第二导电类型的透穿区域44的垂直堆叠。外部第一导电类型的掩埋半导体层32和第二导电类型的透穿区域44的深度由所注入的离子的种类和能量决定。外部第一导电类型的掩埋半导体层32的深度被设置成使得外部第一导电类型的掩埋半导体层32电连接到内部第一导电类型的掩埋半导体层30。第二导电类型的透穿区域44的深度被设置成使得第二导电类型的透穿区域44提供到下栅极区域40的电接触。
在第一导电类型的掩埋半导体层31和半导体层10之间形成第一pn结。在第一导电类型的半导体层31和下栅极区域40之间形成第二pn结。在下栅极区域40和主体层50之间形成另一pn结。第二导电类型的透穿区域44与主体层50之间的界面的部分可以邻接第一浅沟槽隔离结构20A的底部表面和第二浅沟槽隔离结构20B的底部表面。
参见图4A和图4B，围绕外部第一导电类型的掩埋半导体层32和第二导电类型的透穿区域44的外围表面并且直接在其上形成第一导电类型的透穿区域34。非必须但是优选地，第一导电类型的透穿区域34和第二导电类型的透穿区域44之间的整个界面位于第三浅沟槽隔离结构20C之下。第一导电类型的透穿区域34被设置成使得第一导电类型的透穿区域34提供到第一导电类型的半导体层31的电接触。
参见图5A和图5B，向主体层50的由第一浅沟槽隔离结构20A围绕的区域中注入第一导电类型的掺杂剂，从而形成具有第一导电类型的掺杂的下源极区域52。下源极区域52的形成可以通过形成具有在包括主体层50的由第一浅沟槽隔离结构20A横向围绕的部分的区域中的开口的、经构图的离子注入掩模(图中未示)，并且通过穿过经构图的离子注入掩模中的开口向主体层50的暴露部分注入第一导电类型的掺杂剂而实现。在下源极区域52中的第一导电类型的掺杂剂浓度大于在主体层50中的第一导电类型的掺杂剂浓度，主体层50的体积因形成下源极区域52而减小。例如，下源极区域52的掺杂剂浓度可以从1×1018/cm3到1×1021/cm3，但是在此还考虑到了更小和更大的掺杂剂浓度。下源极区域52的电导率大于主体层50的电导率，这是由于下源极区域52中相对于主体层50的更大的掺杂剂浓度而造成的。
下源极区域52的顶部表面可以邻接或者可以不邻接半导体衬底8的顶部表面。下源极区域52的底部表面可以邻接或者可以不邻接下栅极区域40的顶部表面。优选地，下源极区域52的底部表面垂直地邻接下栅极区域40的顶部表面。下源极区域52的整个外围可以位于第一浅沟槽隔离结构20A之下。
参见图6A和图6B，向半导体衬底8的各个部分中注入附加的第一导电类型的掺杂剂和第二导电类型的掺杂剂，从而增加经注入的部分中的掺杂浓度。掺杂浓度的这种增加降低了经注入的半导体部分的电阻。
具体而言，将可以包括光致抗蚀剂的第一离子注入掩模(图中未示)施加在半导体衬底8的顶部表面上并且对该第一离子注入掩模光刻构图，从而在由第一浅沟槽隔离结构20A所围绕的区域、由第二浅沟槽隔离结构20B所围绕的区域以及第三浅沟槽隔离结构20C和第四浅沟槽隔离结构20D之间的区域中形成开口。穿过第一离子注入掩模中的开口注入第一导电类型的掺杂剂，以直接在下源极区域52上形成上源极区域56、直接在主体层50上形成漏极区域58以及直接在第一导电类型的透穿区域34上形成第一导电类型的接触区域38。随后移除第一离子注入掩模。
上源极区域56、漏极区域58以及第一导电类型的接触区域38中的每个都具有第一导电类型的掺杂，并且可以具有从3.0×1018/cm3到5.0×1021/cm3的掺杂剂浓度，并且该掺杂剂浓度典型地从3.0×1019/cm3到1.0×1021/cm3，但是在此还考虑到了更小和更大的掺杂剂浓度。上源极区域56、漏极区域58以及第一导电类型的接触区域38的深度可以基本相同，并且可以从30nm到600nm，并且典型地从60nm到300nm，但是在此还考虑到了更小和更大的深度。上源极区域56、漏极区域58以及第一导电类型的接触区域38的深度小于浅沟槽隔离结构(20A、20B、20C和20D)的深度。
具体而言，将可以包括光致抗蚀剂的第二离子注入掩模(图中未示)施加在半导体衬底8的顶部表面上并且对该第二离子注入光刻构图，从而形成开口。开口的区域包括第一浅沟槽隔离结构20A和第二浅沟槽隔离结构20B外的区域和第三浅沟槽隔离结构20C内的区域。穿过第二离子注入掩模中的开口注入第二导电类型的掺杂剂，以形成上栅极区域60和下栅极接触区域48。上栅极区域60位于第一浅沟槽隔离结构20A和第二浅沟槽隔离结构20B之间，并且覆盖在主体层50上。下栅极接触区域48位于主体层50的区域之外，并且横向地围绕第一浅沟槽隔离结构20A、第二浅沟槽隔离结构20B和上栅极区域60。上栅极区域60直接形成在主体层50上，并且下栅极接触区域48直接形成在第二导电类型的透穿区域44上。随后移除第二离子注入掩模。
上栅极区域60和下栅极接触区域48中的每个都具有第二导电类型的掺杂，并且可以具有从3.0×1018/cm3到5.0×1021/cm3的掺杂剂浓度，并且该掺杂剂浓度典型地从3.0×1019/cm3到1.0×1021/cm3，但是在此还考虑到了更小或更大的掺杂剂浓度。上栅极区域60和下栅极接触区域48的深度可以基本相同，并且可以从30nm到600nm，并且典型地从60nm到300nm，但是在此还考虑到了更小和更大的深度。上栅极区域60和下栅极接触区域48的深度小于浅沟槽隔离结构(20A、20B、20C和20D)的深度。
上栅极区域60和下栅极接触区域48是完整和统一的构造，即，形成为一个连续整体。换言之，在上栅极区域60和下栅极接触区域48之间不存在物理上可观察到的界面。然而，上栅极区域60和下栅极接触区域48之间的边界与主体层50的外围的部分一致。上栅极区域60覆盖在主体层50上，并且下栅极接触区域48位于主体层50的区域外。
下源极区域52和上源极区域56共同构成源极区域55，该源极区域55从半导体衬底8的顶部表面延伸至下栅极区域40的顶部表面。源极区域55是完整和统一的构造。源极区域55可以具有均匀的掺杂剂浓度，或者可以具有垂直梯度掺杂剂浓度分布，在垂直梯度掺杂剂浓度分布中第一导电类型的掺杂剂的浓度随着距半导体衬底8的顶部表面的深度变化而变化。
源极区域55在位于第一浅沟槽隔离结构20A的底部表面之下的界面处横向地邻接主体层50。源极区域55可以垂直地邻接或者可以不邻接下栅极区域40。优选地，源极区域55垂直地邻接下栅极区域40。源极区域55和漏极区域58具有基本上共面的顶部表面。然而，源极区域55的底部表面位于漏极区域58的最底部表面的水平面之下。具体而言，源极区域55的底部表面位于浅沟槽隔离结构(20A、20B、20C和20D)的底部表面之下，并且漏极区域58的最底部表面位于浅沟槽隔离结构(20A、20B、20C和20D)的底部表面之上。下源极区域52和上源极区域56之间的界面基本上与漏极区域58的底部表面共面，漏极区域58具有基本平坦的底部表面并且该底部表面是漏极区域58的最底部的表面。因此，漏极区域58并不邻接下栅极区域40。
源极区域55、漏极区域58、上栅极区域60、下栅极区域40、第一浅沟槽隔离结构20A、第二浅沟槽隔离结构20B以及第二导电类型的透穿区域44包封主体层50，即，完全密封主体层50而不留孔洞。
优选地，除浅沟槽隔离结构(20A、20B、20C和20D)之外，第一示例性半导体结构的整体都是单晶体，并且与第一示例性半导体结构内的其他元件外延地对齐。具体而言，半导体层10、第一导电类型的掩埋半导体层31、第一导电类型的透穿区域34、第一导电类型的接触区域38、下栅极区域40、第二导电类型的透穿区域44、下栅极接触区域48、主体层50、源极区域55、漏极区域58以及上栅极区域60是单晶体，并且彼此外延地对齐。
参见图7A和图7B，在半导体衬底8的顶部表面上的暴露的半导体表面上形成各种金属半导体合金区域。可以通过在半导体衬底8的顶部表面上沉积金属层，随后进行退火来形成各种金属半导体合金区域，退火通过让金属层中的金属材料与下方半导体材料反应来导致各种金属半导体合金区域的形成。如果下方的半导体材料包括硅，则所得的金属半导体合金区域可以包括金属硅化物。如果下方的半导体材料包括锗，则所得的金属半导体合金区域可以包括金属锗化物。如果下方的半导体材料包括化合物半导体材料，则所得的金属半导体合金区域可以包括金属和化合物半导体材料的化合物。由于形成金属半导体合金区域需要半导体材料，所以在浅沟槽隔离结构(20A、20B、20C和20D)上不会形成金属半导体合金区域。金属层中的未反应部分随后相对于金属半导体合金区域和浅沟槽隔离结构(20A、20B、20C和20D)被选择性地移除。
具体而言，直接在源极区域55上形成源极侧金属半导体合金区域85。直接在漏极区域58上形成漏极侧金属半导体合金区域87。直接在上栅极区域60上形成第一栅极侧金属半导体合金区域86。直接在下栅极接触区域48上形成第二栅极侧金属半导体合金区域84，该下栅极接触区域48电(电阻性地)连接至下栅极区域40。直接在第一导电类型的接触区域38上形成阱偏置金属半导体合金区域83。第一栅极侧金属半导体合金区域86横向地邻接第二栅极侧金属半导体合金区域84。第一栅极侧金属半导体合金区域86和第二栅极侧金属半导体合金区域84是完整和统一的构造。
第一示例性半导体结构构成了结型场效应晶体管(JFET)。依赖于JFET的操作，电流从源极区域55流过主体层50进入漏极区域58，或从漏极区域58流过主体层50进入源极区域55。电流的流动由上栅极区域60和下栅极区域40进行控制。通过将源极区域的底部表面朝向下栅极区域40的顶部表面延伸并且形成在第一浅沟槽隔离结构20A的邻接主体层50和上栅极区域60的部分之下的横向界面，降低了主体层50针对源极区域55和漏极区域58之间的电流流动的电阻。因而，相对于具有不在浅沟槽隔离结构(20A、20B、20C和20D)的底部表面之下延伸的源极区域的现有技术JFET而言，JFET的导通电流增加。
参见图8，通过在单个离子注入步骤中形成第一导电类型的掩埋半导体层31而不是通过在两个单独的离子注入步骤中运用两个单独的离子注入掩模形成内部第一导电类型的掩埋半导体层30和外部第一导电类型的掩埋半导体层32，从第一示例性半导体结构衍生出根据本发明第二实施方式的第二示例性半导体结构。在第二实施方式中，可以通过如下离子注入步骤形成第一导电类型的掩埋半导体层31，该离子注入步骤将第一导电类型的掺杂剂注入到在下栅极区域40的底部表面之下的深度。第一导电类型的掩埋半导体层31可以与具有第一导电类型的掺杂的其他掩埋半导体层同时形成，这些其他掩埋半导体层诸如在制造双极晶体管中运用的子集电极层，或者用于在p型衬底上CMOS制造中的NMOS晶体管(NFET)的三阱隔离的深n阱。第二示例性半导体结构的JFET可以以与第一示例性半导体结构的JFET相同的方式进行操作。
参见图9，通过运用半导体衬底8’和通过省略内部第一导电类型的掩埋半导体层30、外部第一导电类型的掩埋半导体层32、第一导电类型的透穿区域34以及第一导电类型的接触区域38的形成，从第一示例性半导体结构衍生出本发明第三实施方式的第三示例性半导体结构，所述半导体衬底8’包括具有第一导电类型的掺杂的半导体层10’。因此，直接在半导体层10’上形成下栅极区域40和第二导电类型的透穿区域44。在下栅极区域40和半导体层10’之间形成pn结。在第二导电类型的透穿区域44和半导体层10’之间形成另一pn结。可以直接在半导体层10’的延伸至半导体衬底8’的顶部表面的部分上形成衬底侧金属半导体合金，并且可以运用该衬底侧金属半导体合金来电接地或者电偏置半导体层10’。
优选地，除浅沟槽隔离结构(20A、20B、20C)之外，第三示例性半导体结构的整体是单晶体，并且与第三示例性半导体结构内的其他元件外延地对齐。具体而言，半导体层10’、下栅极区域40、第二导电类型的透穿区域44、下栅极接触区域48、主体层50、源极区域55、漏极区域58以及上栅极区域60都是单晶体，并且彼此外延地对齐。
虽然已通过具体实施方式描述了本发明，但是显然的是，鉴于前述描述，本领域技术人员将清楚许多变体、修改和变化。因此，本发明旨在包括落入本发明和下列权利要求书的范围和精神内的所有这些变体、修改和变化。

Claims (25)

1.一种半导体结构，包括：
主体层，包括半导体材料并且具有第一导电类型的掺杂，并且位于半导体衬底中；
源极区域，包括所述半导体材料并且具有所述第一导电类型的掺杂，并且横向地邻接所述主体层；
漏极区域，包括所述半导体材料并且具有所述第一导电类型的掺杂，并且横向地邻接所述主体层；
上栅极区域，包括所述半导体材料并且具有第二导电类型的掺杂，并且垂直地邻接所述主体层的顶部表面，其中所述第二导电类型与所述第一导电类型相反，以及
下栅极区域，包括所述半导体材料并且具有所述第二导电类型的掺杂，并且垂直地邻接所述主体层的底部表面以及横向地邻接所述主体层的侧壁并且邻接所述上栅极区域，其中所述源极区域和所述漏极区域具有基本上共面的顶部表面，并且其中所述源极区域的底部表面位于所述漏极区域的最底部表面的水平面之下。
2.根据权利要求1所述的半导体结构，其中所述源极区域的底部表面邻接所述下栅极区域的顶部表面。
3.根据权利要求2所述的半导体结构，其中所述漏极区域并不邻接所述下栅极区域。
4.根据前述权利要求中任一项所述的半导体结构，其中所述主体层、所述源极区域以及所述漏极区域都是单晶体并且彼此外延地对齐。
5.根据权利要求4所述的半导体结构，其中所述上栅极区域和所述下栅极区域是单晶体，并且其中所述主体层、所述源极区域、所述漏极区域、所述上栅极区域和所述下栅极区域彼此外延地对齐。
6.根据权利要求1所述的半导体结构，还包括：
第一浅沟槽隔离结构，包括电介质材料并且横向地围绕所述源极区域的上部；
第二浅沟槽隔离结构，包括所述电介质材料并且横向地围绕所述漏极区域；以及
第二导电类型的透穿区域，包括所述半导体材料，具有所述第二导电类型的掺杂，并且横向地邻接所述下栅极区域。
7.根据权利要求6所述的半导体结构，其中所述源极区域、所述漏极区域、所述上栅极区域、所述下栅极区域、所述第一浅沟槽隔离结构、所述第二浅沟槽隔离结构以及所述第二导电类型的透穿区域包封所述主体层。
8.根据权利要求6所述的半导体结构，其中所述第二导电类型的透穿区域为单晶体并且其与所述主体层、所述源极区域、所述漏极区域、所述上栅极区域和所述下栅极区域外延地对齐。
9.根据权利要求6至8中任一项所述的半导体结构，还包括：
第三浅沟槽隔离结构，邻接所述第二导电类型的透穿区域并且横向地包围但不邻接所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构；以及
第四浅沟槽隔离结构，邻接所述第二导电类型的透穿区域并且横向地包围但不邻接所述第三浅沟槽隔离结构。
10.根据权利要求1、2、3、6、7或8所述的半导体结构，还包括半导体层，该半导体层包括所述半导体材料，具有所述第一导电类型的掺杂，并且位于所述半导体衬底中，其中所述半导体层垂直地邻接所述下栅极区域的底部表面。
11.根据权利要求1所述的半导体结构，还包括：
第一导电类型的掩埋半导体层，其包括所述半导体材料，具有所述第一导电类型的掺杂，垂直邻接所述下栅极区域的底部表面，并且位于所述半导体衬底中；以及
半导体层，其包括所述半导体材料，具有所述第二导电类型的掺杂，并且位于所述半导体衬底中，其中所述半导体层垂直地邻接第一导电类型的掩埋半导体层的底部表面。
12.根据权利要求11所述的半导体结构，还包括第一导电类型的透穿区域，其包括所述半导体材料，具有所述第一导电类型的掺杂，并且横向地邻接所述第一导电类型的掩埋半导体层。
13.根据权利要求11所述的半导体结构，其中所述第一导电类型的掩埋半导体层和所述半导体层是单晶体，并且它们与所述主体层、所述源极区域、所述漏极区域、所述上栅极区域和所述下栅极区域外延地对齐。
14.根据权利要求1所述的半导体结构，还包括：
源极侧金属半导体合金区域，其垂直地邻接所述源极区域；
漏极侧金属半导体合金区域，其垂直地邻接所述漏极区域；
第一栅极侧金属半导体合金区域，其垂直地邻接所述上栅极区域；以及
第二栅极侧金属半导体合金区域，其横向地邻接所述第一栅极侧金属半导体合金并且电连接至所述下栅极区域。
15.根据权利要求14所述的半导体结构，还包括：
第二导电类型的透穿区域，其包括所述半导体材料，具有所述第二导电类型的掺杂，并且横向地邻接所述下栅极区域；以及
第二导电类型的接触区域，其包括所述半导体材料，具有所述第二导电类型的掺杂，并且垂直地邻接所述第二导电类型的透穿区域和所述第二栅极侧金属半导体合金区域。
16.一种制造半导体结构的方法，包括：
在包括半导体材料的半导体衬底中形成堆叠，所述堆叠自下而上是下栅极区域、主体层以及上栅极区域，其中所述主体层具有第一导电类型的掺杂，其中所述下栅极区域和所述上栅极区域具有第二导电类型的掺杂，并且其中所述第二导电类型与所述第一导电类型相反；
通过使用附加的所述第一导电类型的掺杂剂来掺杂所述主体层的部分来形成具有所述第一导电类型的掺杂的上源极区域和漏极区域；以及
通过使用附加的所述第一导电类型的掺杂剂来掺杂所述主体层的另一部分来形成具有所述第一导电类型的掺杂的下源极区域，其中所述下源极区域和所述上源极区域构成完整构造的源极区域，并且其中所述上源极区域的底部表面邻接所述下源极区域的顶部表面。
17.根据权利要求16所述的方法，其中所述上源极区域和所述漏极区域邻接所述半导体衬底的顶部表面并且延伸到所述半导体衬底中的相对于所述顶部表面基本上相同的深度。
18.根据权利要求16或17所述的方法，其中所述下源极区域的底部表面邻接所述下栅极区域，并且其中所述漏极区域并不邻接所述下栅极区域。
19.根据权利要求16或17所述的方法，其中所述下栅极区域横向地邻接所述主体层的侧壁并且邻接所述上栅极区域。
20.根据权利要求16或17所述的方法，其中所述主体层、所述源极区域、所述漏极区域、所述上栅极区域以及所述下栅极区域是单晶体，并且彼此外延地对齐。
21.根据权利要求16所述的方法，还包括：
形成第一浅沟槽隔离结构，其包括电介质材料，其中上源极区域由所述第一浅沟槽隔离结构横向地围绕；
形成第二浅沟槽隔离结构，其包括所述电介质材料，其中所述漏极区域由所述第二浅沟槽隔离结构横向地围绕；以及
形成第二导电类型的透穿区域，其包括具有所述第二导电类型的掺杂的所述半导体材料，其中所述第二导电类型的透穿区域横向地邻接所述下栅极区域。
22.根据权利要求16所述的方法，其中所述下栅极区域直接在半导体层上形成，所述半导体层包括所述半导体材料，具有所述第一导电类型的掺杂，并且位于所述半导体衬底中。
23.根据权利要求16所述的方法，还包括：
在所述半导体衬底中形成第一导电类型的掩埋半导体层，其包括所述半导体材料并且具有所述第一导电类型的掺杂，其中所述第一导电类型的掩埋半导体层垂直地邻接所述下栅极区域的底部表面；以及
在所述半导体衬底中形成半导体层，其包括所述半导体材料并且具有所述第二导电类型的掺杂，其中所述半导体层垂直地邻接第一导电类型的掩埋半导体层的底部表面。
24.根据权利要求16所述的方法，还包括：
直接在所述源极区域上形成源极侧金属半导体合金区域；
直接在所述漏极区域上形成漏极侧金属半导体合金区域；
直接在所述上栅极区域上形成第一栅极侧金属半导体合金区域；以及
形成电连接至所述下栅极区域的第二栅极侧金属半导体合金区域，其中所述第二栅极侧金属半导体合金区域横向地邻接所述第一栅极侧金属半导体合金区域。
25.根据权利要求24所述的方法，还包括：
形成第二导电类型的透穿区域，其包括所述半导体材料并且具有所述第二导电类型的掺杂，其中所述第二导电类型的透穿区域横向地邻接所述下栅极区域；以及
形成第二导电类型的接触区域，其包括所述半导体材料并且具有所述第二导电类型的掺杂，并且其中所述第二导电类型的接触区域垂直地邻接所述第二导电类型的透穿区域以及所述第二栅极侧金属半导体合金区域。
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